JP2008206208A - 高周波増幅回路およびこれを用いた移動体通信端末 - Google Patents

Abstract

【課題】複数の通信方式に対応した移動体通信端末の高周波回路ブロックに含まれる高周波増幅回路における利得制御を容易にし、利得制御回路に含まれるＦＥＴの閾値電圧の変動に起因する利得の変動を低減する。
【解決手段】利得制御回路１２は、可変抵抗として動作するＦＥＴ４１を含む。ＦＥＴ４１のゲート端子には、利得制御端子２３に印加された制御電圧ＶＣが与えられる。制御ＦＥＴ４１のソース端子およびドレイン端子には、基準電圧回路１３で求めた基準電圧Ｖｒｅｆ１が与えられる。基準電圧Ｖｒｅｆ１は、ＦＥＴ４１の閾値電圧の変動を補償するように制御される。制御電圧ＶＣに応じて、ＦＥＴ４１の抵抗値は連続的に変化し、これにより、高周波増幅回路１０の利得も連続的に変化する。
【選択図】図１

Description

本発明は、高周波増幅回路およびこれを用いた移動体通信端末に関し、より特定的には、移動体通信端末の送信部の高周波回路ブロック等に設けられ、与えられた制御電圧に従い利得制御を行う高周波増幅回路、および、これを用いた移動体通信端末に関する。

近年、移動体通信の分野では、移動体通信端末として、複数の通信方式に対応した複合携帯電話端末が主流になりつつある。このような複合携帯電話端末としては、例えば、ＰＤＣ（Personal Digital Cellular）方式とＷ−ＣＤＭＡ（Wide band Code Division Multiple Access）方式とに対応した複合携帯電話端末がある。ＰＤＣ方式にはサービスエリアが広いという長所があり、Ｗ−ＣＤＭＡ方式にはデータ通信速度が速いという長所がある。したがって、両方式に対応した複合携帯電話端末は、各通信方式の長所を併せ持つため、今後の急速な普及が予測されている。また、これとは別に、Ｗ−ＣＤＭＡ方式を用いたマルチバンド対応の通信システムについても、現在検討が進められている。

このような移動体通信端末は、周波数が異なる複数の信号を搬送波として使用するため、各周波数に対応した複数の高周波回路ブロックを備えている（後述する図２を参照）。一方では、移動体通信端末を小型化するために、基板上の部品点数を削減し、高周波回路ブロックを小型化することが重要視されている。

図３０は、複数の通信方式に対応した移動体通信端末に含まれる、従来の高周波増幅回路の構成を示すブロック図である。図３０において、整合回路９０１、９０４、９０６は、インピーダンス変換を行うインピーダンス整合回路である。信号入力端子９１１から入力された高周波信号は、整合回路９０１を介して利得制御回路９０２に入力される。利得制御回路９０２は、利得制御端子９１３に印加された制御電圧ＶＣに応じて、入力信号を減衰させて出力する。利得制御回路９０２の出力信号は、増幅器９０３で増幅される。増幅器９０３の出力信号は、整合回路９０４を介して増幅器９０５に入力され、増幅器９０５で増幅される。増幅器９０５の出力信号は、整合回路９０６を介して信号出力端子９１２から出力される。なお、利得制御端子９１３に印加される制御電圧ＶＣは、制御部（図示せず）から出力されたデジタルの制御信号を、Ｄ／Ａコンバータでアナログ信号に変換することによって生成される。

図３１は、図３０に示す高周波増幅回路において、入力電力を一定とした場合の制御電圧と出力電力との関係を示す図である。図３１に示すように、出力電力は、制御電圧ＶＣがＶ_L未満であるときはほぼ固定値Ｐ_Lとなり、制御電圧ＶＣがＶ_Hを超えるときはほぼ固定値Ｐ_Hとなり、制御電圧ＶＣがＶ_L以上かつＶ_H未満であるときはＶＣに応じて連続的に変化する。

このような特性を有する高周波増幅回路を用いることにより、移動体通信端末の送信電力を制御することができる。例えば、ＰＤＣ方式に代表される時分割多重方式（Time Division Multiple Access）では、移動体通信端末と基地局との間でバースト通信が行われる。このため、移動体通信端末と基地局との間で送信される信号の電力は、図３２に示すように、通信期間では高く、非通信期間では低くなる。このような送信信号は、図３０に示す高周波増幅回路の利得制御端子９１３に、通信期間では第１の制御電圧を、非通信期間ではそれよりも低い第２の制御電圧を印加することにより、容易に生成することができる。

上記のような、移動体通信端末の送信部の高周波回路ブロックに含まれる利得制御回路は、例えば、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）を用いて構成される。ＦＥＴを備えた利得制御回路では、ＦＥＴが可変抵抗として動作することにより、利得制御が行われる。従来から、ＦＥＴを備えた利得制御回路としては、例えば、特許文献１に記載された回路が知られている。

図３３は、特許文献１に記載された従来の利得制御回路の回路図である。図３３に示す利得制御回路９２０は、抵抗９２１、９２２および減衰量制御用のＦＥＴ９２３により構成され、可変減衰回路として機能する。図３３において、信号入力端子９３１と信号出力端子９３２の間には、抵抗９２１が設けられている。信号入力端子９３１は、抵抗９２２の一端にも接続され、抵抗９２２の他端は正の電源９２４に接続されている。抵抗９２１に対して並列に、ＦＥＴ９２３が設けられている。抵抗９２１の信号入力端子９３１側の一端には、ＦＥＴ９２３のソース端子が接続されており、抵抗９２１の信号出力端子９３２側の一端には、ＦＥＴ９２３のドレイン端子が接続されている。ＦＥＴ９２３のゲート端子は、抵抗９２５を介して、減衰量制御端子９３３に接続されている。減衰量制御端子９３３には、利得制御回路９２０における減衰量を調整するための制御電圧ＶＣが印加される。

以下、電源９２４の電圧値をＶｒｅｆ、ＦＥＴ９２３の閾値電圧をＶｔｈ、減衰量制御端子９３３に印加される電圧をＶＣとし、ＦＥＴ９２３のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Ｖｇ、ＶｓおよびＶｄとする。また、ＦＥＴ９２３が遮断状態（すなわち、ソース端子−ドレイン端子間の抵抗値が高インピーダンスである状態）となる制御電圧ＶＣの最大値をＶＣ（ｏｆｆ）、ＦＥＴ９２３が導通状態（すなわち、ソース端子−ドレイン端子間の抵抗値が低インピーダンスである状態）となる制御電圧ＶＣの最小値をＶＣ（ｏｎ）、ＶＣ（ｏｆｆ）とＶＣ（ｏｎ）との差をＶｗとする。

ＦＥＴ９２３がちょうど遮断状態となるとき（すなわち、ゲート端子の電位が今よりも上がると遮断状態でなくなるとき）、ゲート端子およびソース端子の電位には、次式（１）が成立する。
Ｖｇ−Ｖｓ＝Ｖｔｈ …（１）
ここで、抵抗９２１、９２２、９２５の電圧降下を無視すると、ＦＥＴ９２３の各端子の電位は、電源９２４の電圧値Ｖｒｅｆおよび制御電圧ＶＣ（ｏｆｆ）を用いて、次式（２）〜（４）のように表される。
Ｖｇ＝ＶＣ（ｏｆｆ） …（２）
Ｖｓ＝Ｖｒｅｆ …（３）
Ｖｄ＝Ｖｒｅｆ …（４）

式（１）に式（２）および（３）を代入し、ＶＣ（ｏｆｆ）で整理すると、次式（５）が得られる。また、ＶＣ（ｏｎ）は、次式（６）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｒｅｆ＋Ｖｔｈ …（５）
ＶＣ（ｏｎ） ＝Ｖｒｅｆ＋Ｖｔｈ＋Ｖｗ …（６）
式（２）〜（５）によれば、ＦＥＴ９２３がちょうど遮断状態となるときのＦＥＴ９２３の各端子の電位は、ＦＥＴ９２３の閾値電圧Ｖｔｈと電源９２４の電圧値Ｖｒｅｆとによって決定されることが分かる。

図３３に示す従来の利得制御回路では、電源９２４の電圧値Ｖｒｅｆを固定した状態で制御電圧ＶＣを変化させることにより、ＦＥＴ９２３のゲート端子−ソース端子間の電位を変化させ、ＦＥＴ９２３のソース端子−ドレイン端子間のオン抵抗値を変化させる。これにより、制御電圧ＶＣに応じて信号入力端子９３１−信号出力端子９３２間の減衰量が変化するので、制御電圧ＶＣに基づく利得制御を行うことができる。
特開平１０−２５６８５３号公報（第６頁、第１図）

しかしながら、上記従来の利得制御回路には、次のような問題がある。上述したように、従来の利得制御回路では、式（５）が成立する。ところが、製造プロセスのばらつきや動作温度の変化などによってＦＥＴ９２３の閾値電圧Ｖｔｈがばらつくと、ＦＥＴ９２３がちょうど遮断状態となるときの制御電圧ＶＣ（ｏｆｆ）が変動する。このため、従来の利得制御回路では、製造プロセスのばらつきや動作温度の変化などによりＦＥＴ９２３の閾値電圧が変動すると、ＦＥＴ９２３における高周波信号の減衰量が変動し、高周波増幅回路の利得が変動してしまう。

また、従来の利得制御回路では、ＦＥＴ９２３のソース端子−ドレイン端子間のオン抵抗値の遮断状態と導通状態の差により、ダイナミックレンジが決定される。したがって、ダイナミックレンジを拡大するためには、制御電圧の分解能を向上させる必要があり、出力電圧の分解能が高いＤ／Ａコンバータを利得制御端子に接続する必要が生じる。また、これに伴い、Ｄ／Ａコンバータの回路規模が増大し、減衰量の制御パラメータが増大するために、制御回路が複雑化する。

それ故に、本発明は、製造プロセスのばらつきや温度変化などに起因するＦＥＴの閾値電圧が利得に与える影響を低減した高周波増幅回路、および、制御回路の大規模化や複雑化を防止しながら利得の制御範囲を拡大した高周波増幅回路、並びに、このような高周波増幅回路を用いた移動体通信端末を提供することを目的とする。

本発明の高周波増幅回路は、増幅されるべき高周波信号が入力される信号入力端子と、増幅された高周波信号を出力する信号出力端子と、制御電圧が印加される利得制御端子と、基準電圧が印加される基準電圧端子とを含む端子群と、信号入力端子と信号出力端子との間に介挿され、入力された高周波信号を増幅する増幅器と、信号入力端子と信号出力端子との間において増幅器と直列に設けられ、利得制御端子に印加された制御電圧に応じて、そこに入力される高周波信号の減衰量を変化させる利得制御回路と、基準電圧端子に印加された基準電圧から内部基準電圧を生成して利得制御回路に供給する基準電圧回路とを備え、利得制御回路は、制御電圧をそのゲート端子に受け、与えられた制御電圧に応じて抵抗値が変化する少なくとも１つの第１の電界効果トランジスタを含み、基準電圧回路は、第１の電界効果トランジスタとほぼ同一の閾値電圧特性を有し、基準電圧に対して閾値電圧分だけ変動した内部基準電圧を生成するための第２の電界効果トランジスタを含み、利得制御回路は、第１の電界効果トランジスタの抵抗値が連続的に変化することにより、入力される高周波信号の利得減衰量を連続的に変化させ、基準電圧回路は、内部基準電圧を第１の電界効果トランジスタのソース端子および／またはドレイン端子に供給することにより、当該第１の電界効果トランジスタの閾値電圧が利得制御回路における高周波信号の減衰量の変化に対して与える影響を相殺することを特徴とする。

この場合、高周波増幅回路は、信号入力端子と接地端子との間に介挿された減衰回路、または、信号出力端子と接地端子との間に介挿された減衰回路を含んでいてもよい。あるいは、高周波増幅回路は、信号入力端子と接地端子との間、および、信号出力端子と接地端子との間に介挿された減衰回路を含んでいてもよい。また、減衰回路は、直列に接続された抵抗およびキャパシタを含んでいてもよい。

また、利得制御回路は、第１の電界効果トランジスタのソース端子とドレイン端子とに接続された抵抗をさらに含んでいてもよい。

あるいは、利得制御回路は、利得制御端子と接地端子との間に介挿され、制御電圧を分圧して複数の電圧を求める制御電圧分圧回路と、制御電圧分圧回路で求めた電圧がゲート端子に印加される直列に接続された複数の第１の電界効果トランジスタと、各第１の電界効果トランジスタのソース端子とドレイン端子とに接続された複数の抵抗とを含んでいてもよい。

また、基準電圧回路は、基準電圧端子と接地端子との間に介挿され、基準電圧を分圧する基準電圧分圧回路と、基準電圧端子と第２の電界効果トランジスタのドレイン端子との間に介挿された抵抗と、接地端子と第２の電界効果トランジスタのソース端子との間に介挿された抵抗とをさらに含み、基準電圧分圧回路で求めた電圧を、第２の電界効果トランジスタのゲート端子に印加した場合における第２の電界効果トランジスタのドレイン端子またはソース端子の電位を、内部基準電圧として出力することが好ましい。

あるいは、本発明の高周波増幅回路は、増幅されるべき高周波信号が入力される信号入力端子と、増幅された高周波信号を出力する信号出力端子と、制御電圧が印加される利得制御端子と、基準電圧が印加される基準電圧端子とを含む端子群と、信号入力端子と信号出力端子との間に介挿され、入力された高周波信号を増幅する増幅器と、信号入力端子と信号出力端子との間において増幅器と直列に設けられ、利得制御端子に印加された制御電圧に応じて、そこに入力される高周波信号の減衰量を変化させる利得制御回路と、基準電圧端子に印加された基準電圧から内部基準電圧を生成して利得制御回路に供給する基準電圧回路とを備え、利得制御回路は、制御電圧をそのゲート端子に受け、与えられた制御電圧に応じて抵抗値が変化する第１の電界効果トランジスタを含み、基準電圧回路は、基準電圧からそれらの閾値電圧分だけ変動した電圧を生成するための複数の第２の電界効果トランジスタと、生成した電圧を分圧する分圧回路とを含み、利得制御回路は、第１の電界効果トランジスタの抵抗値が連続的に変化することにより、入力される高周波信号の利得減衰量を連続的に変化させ、基準電圧回路は、分圧回路によって分圧した電圧を内部基準電圧として第１の電界効果トランジスタのソース端子および／またはドレイン端子に供給することにより、当該第１の電界効果トランジスタの閾値電圧が利得制御回路における高周波信号の減衰量の変化に対して与える影響を相殺することを特徴としてもよい。

この場合、利得制御回路は、第１の電界効果トランジスタのソース端子とドレイン端子とに接続された抵抗をさらに含んでいても良い。また、基準電圧回路は、基準電圧端子と接地端子との間に介挿され、基準電圧を分圧する基準電圧分圧回路と、基準電圧端子と接地端子との間に介挿され、互いに並列に接続された２つの第２の電界効果トランジスタとを含み、２つの第２の電界効果トランジスタのうち、一方の第２の電界効果トランジスタのゲート端子には基準電圧分圧回路で求めた電圧が印加され、ドレイン端子と基準電圧端子との間には第１の抵抗が介挿され、ソース端子と接地端子との間には第２の抵抗が介挿され、他方の第２の電界効果トランジスタのゲート端子は、一方の第２の電界効果トランジスタのソース端子に接続され、ドレイン端子と基準電圧端子との間には第３の抵抗が介挿され、ソース端子と接地端子との間には分圧回路として直列に接続された第４の抵抗および第５の抵抗が介挿され、第４の抵抗と第５の抵抗の間の電位を、内部基準電圧として出力してもよい。

あるいは、本発明の高周波増幅回路は、増幅されるべき第１および第２の高周波信号が、それぞれ、入力される第１および第２の信号入力端子と、増幅された高周波信号を出力する第１および第２の信号出力端子と、制御電圧が印加される利得制御端子と、基準電圧が印加される基準電圧端子とを含む端子群と、第１の信号入力端子と第１の信号出力端子との間に介挿され、入力された第１の高周波信号を増幅する第１の増幅器と、第２の信号入力端子と第２の信号出力端子との間に介挿され、入力された第２の高周波信号を増幅する第２の増幅器と、第１の信号入力端子と第１の信号出力端子との間において第１の増幅器と直列に設けられ、利得制御端子に印加された制御電圧に応じて、そこに入力される第１の高周波信号の減衰量を変化させる第１の利得制御回路と、第２の信号入力端子と第２の信号出力端子との間において第２の増幅器と直列に設けられ、利得制御端子に印加された制御電圧に応じて、そこに入力される第２の高周波信号の減衰量を変化させる第２の利得制御回路と、基準電圧端子に印加された基準電圧から第１および第２の内部基準電圧を生成して、それぞれ、第１および第２の利得制御回路に供給する基準電圧回路とを備え、第１の利得制御回路は、制御電圧をそのゲート端子に受け、与えられた制御電圧に応じて抵抗値が変化する第１の電界効果トランジスタを含み、第２の利得制御回路は、制御電圧をそのゲート端子に受け、与えられた制御電圧に応じて抵抗値が変化する第２の電界効果トランジスタを含み、基準電圧回路は、基準電圧からそれらの閾値電圧分だけ変動した電圧を生成するための複数の第３の電界効果トランジスタと、生成した電圧を分圧して第１および第２の内部基準電圧を生成する分圧回路とを含み、第１および第２の利得制御回路は、それぞれ、第１および第２の電界効果トランジスタの抵抗値が連続的に変化することにより、入力される第１および第２の高周波信号の利得減衰量が連続的に変化し、基準電圧回路は、分圧回路によって生成された第１および第２の内部基準電圧を、それぞれ、第１および第２の電界効果トランジスタのソース端子および／またはドレイン端子に供給することにより、当該第１および第２の電界効果トランジスタの閾値電圧が、それぞれ、第１および第２の利得制御回路における高周波信号の減衰量の変化に対して与える影響を相殺することを特徴としてもよい。

この場合、第１および第２の利得制御回路は、第１の電界効果トランジスタのソース端子とドレイン端子とに接続された抵抗をさらに含んでいてもよい。

また、基準電圧回路は、基準電圧端子と接地端子との間に介挿され、基準電圧を分圧する基準電圧分圧回路と、基準電圧端子と接地端子との間に介挿され、互いに並列に接続された２つの第３の電界効果トランジスタとを含み、２つの第３の電界効果トランジスタのうち、一方の第３の電界効果トランジスタのゲート端子には基準電圧分圧回路で求めた電圧が印加され、ドレイン端子と基準電圧端子との間には第１の抵抗が介挿され、ソース端子と接地端子との間には第２の抵抗が介挿され、他方の第３の電界効果トランジスタのゲート端子は、一方の第３の電界効果トランジスタのソース端子に接続され、ドレイン端子と基準電圧端子との間には第３の抵抗が介挿され、ソース端子と接地端子との間には分圧回路として第４〜第７の抵抗が介挿され、第４および第５の抵抗により構成される第１の抵抗直列回路と、第６および第７の抵抗により構成される第２の抵抗直列回路とは、互いに並列に接続されており、第４の抵抗と第５の抵抗の間の電位を、第１の内部基準電圧として第１の利得制御回路に出力し、第６の抵抗と第７の抵抗の間の電位を、第２の内部基準電圧として第２の利得制御回路に出力してもよい。

あるいは、基準電圧回路は、基準電圧端子と接地端子との間に介挿され、基準電圧を分圧する基準電圧分圧回路と、基準電圧端子と接地端子との間に介挿され、互いに並列に接続された２つの第３の電界効果トランジスタとを含み、２つの第３の電界効果トランジスタのうち、一方の第３の電界効果トランジスタのゲート端子には基準電圧分圧回路で求めた電圧が印加され、ドレイン端子と基準電圧端子との間には第１の抵抗が介挿され、ソース端子と接地端子との間には第２の抵抗が介挿され、他方の第３の電界効果トランジスタのゲート端子は、一方の第３の電界効果トランジスタのソース端子に接続され、ドレイン端子と基準電圧端子との間には第３の抵抗が介挿され、ソース端子と接地端子との間には分圧回路として直列に接続された第４の抵抗、第５の抵抗および第６の抵抗が介挿され、第５の抵抗と第６の抵抗の間の電位を、第１の内部基準電圧として第１の利得制御回路に出力し、第４の抵抗と第５の抵抗の間の電位を、第２の内部基準電圧として第２の利得制御回路に出力してもよい。

あるいは、本発明の高周波増幅回路は、増幅されるべき高周波信号が入力される信号入力端子と、増幅された高周波信号を出力する信号出力端子と、制御電圧が印加される利得制御端子と、基準電圧が印加される基準電圧端子とを含む端子群と、信号入力端子と信号出力端子との間に介挿され、入力された高周波信号が流れる信号線と、信号線上に配置され、入力された高周波信号を増幅する増幅器と、利得制御端子に印加された制御電圧から内部制御電圧を生成する制御電圧回路と、信号線上に配置され、内部制御電圧に応じて、信号線を流れる高周波信号の減衰量を変化させる利得制御回路とを備え、利得制御回路は、信号入力端子と接地端子との間に介挿されており、基準電圧をそのゲート端子に受け、内部制御電圧をそのソース端子および／またはドレイン端子に受け、与えられた内部制御電圧に応じて抵抗値が変化する第１の電界効果トランジスタを含み、制御電圧回路は、第１の電界効果トランジスタとほぼ同一の閾値電圧特性を有し、制御電圧に対して閾値電圧分だけ変動した内部制御電圧を生成するための第２の電界効果トランジスタを含み、利得制御回路は、第１の電界効果トランジスタの抵抗値が連続的に変化することにより、信号線を流れる高周波信号の利得減衰量を連続的に変化させ、制御電圧回路は、内部制御電圧を利得制御回路に供給することにより、第１の電界効果トランジスタの閾値電圧が利得制御回路における高周波信号の減衰量の変化に対して与える影響を相殺することを特徴としてもよい。

この場合、利得制御回路は、第１の電界効果トランジスタのソース端子とドレイン端子とに接続された抵抗をさらに含んでいてもよい。また、制御電圧回路は、基準電圧端子と第２の電界効果トランジスタのドレイン端子との間に介挿された抵抗と、接地端子と第２の電界効果トランジスタのソース端子との間に介挿された抵抗とをさらに含み、第２の電界効果トランジスタのゲート端子には制御電圧が印加され、第１の電界効果トランジスタのドレイン端子および／またはソース端子は、第２の電界効果トランジスタのソース端子またはドレイン端子に接続されていてもよい。

本発明の移動体通信端末は、シンセサイザ部と送信部と受信部と共用器部とを含む高周波回路ブロックを備え、送信部は、入力された変調信号を、互いに異なる送信周波数を有する複数の送信信号に変換する変調器と、変調器で得られた送信信号のそれぞれを増幅する複数の増幅部とを備え、各増幅部は、変調器で得られた一の送信信号を増幅する可変利得の高周波増幅回路と、高周波増幅回路で増幅された送信信号から所定帯域の信号を抽出するバンドパスフィルタと、バンドパスフィルタで抽出された信号を増幅する固定利得の高出力高周波増幅回路と、高出力高周波増幅回路と共用器部との間に設けられ、高出力高周波増幅回路から共用器部に向けて一方向に信号を通過させるアイソレータとを含み、少なくとも１つの高周波増幅回路が、上記いずれかの高周波増幅回路であることを特徴とする。

以上に示すように、本発明の高周波増幅回路では、利得制御回路に含まれる電界効果トランジスタの閾値電圧が利得制御回路における高周波信号の減衰量の変化に対して与える影響を相殺する内部基準電圧あるいは内部制御電圧が、電界効果トランジスタに供給される。これにより、製造プロセスのばらつきや動作温度の変化などにより、利得制御回路に含まれる電界効果トランジスタの閾値電圧がばらつく場合でも、当該電界効果トランジスタにおける高周波信号の減衰量が変動しないので、高周波増幅回路の利得の変動を低減することができる。また、本発明の移動体通信端末は、この高周波増幅回路を備えるので、同様の効果を奏する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る高周波増幅回路の構成を示すブロック図である。図２は、図１に示す高周波増幅回路１０を含む携帯電話端末の無線部の構成を示すブロック図である。図１に示す高周波増幅回路１０は、図２に示す携帯電話端末の無線部において、高周波増幅回路２０２および／または高周波増幅回路２０６として使用される。言い換えると、本実施形態に係る携帯電話端末は、図２に示す携帯電話端末であって、高周波増幅回路２０２および高周波増幅回路２０６の少なくとも一方が、図１に示す高周波増幅回路１０で構成されたものである。

高周波増幅回路１０の詳細を説明するに先立ち、図２に示す携帯電話端末の無線部の詳細を説明する。本実施形態に係る携帯電話端末は、ＰＤＣ方式やＷ−ＣＤＭＡ方式等の複数の通信方式に対応する。携帯電話端末の無線部は、図２に示すように、送信部２００、シンセサイザ部３００、受信部４００、および、共用器部５００を備えている。

シンセサイザ部３００は、温度制御水晶発振器３０１（図２ではＴＣＸＯと記載）、フェーズロックドループ回路３０２（図２ではＰＬＬと記載）、および、電圧制御発振器３０３（図２ではＶＣＯと記載）を含んでいる。シンセサイザ部３００は、送信部２００と受信部４００とに対して、所定の周波数を有する信号を供給する。

送信部２００は、変調器２０１、高周波増幅回路２０２、２０６、バンドパスフィルタ２０３、２０７、高出力高周波増幅回路２０４、２０８、および、アイソレータ２０５、２０９を含んでいる。変調器２０１は、入力信号に基づき、送信周波数が互いに異なる搬送波を用いて２通りの変調を行い、２本の送信信号（以下、第１および第２の送信信号という）を出力する。高周波増幅回路２０２、バンドパスフィルタ２０３、高出力高周波増幅回路２０４、および、アイソレータ２０５は、第１の増幅部を構成し、高周波増幅回路２０６、バンドパスフィルタ２０７、高出力高周波増幅回路２０８、および、アイソレータ２０９は、第１の増幅部とは独立して動作する第２の増幅部を構成する。

例えば、変調器２０１は、第１の送信信号として、ＰＤＣ方式に従い変調された送信信号（送信周波数は約９００ＭＨｚ）を出力し、第２の送信信号として、Ｗ−ＣＤＭＡ方式に従い変調された送信信号（送信周波数は約１．９ＧＨｚ）を出力する。第１および第２の送信信号は、それぞれ、第１および第２の増幅部に入力される。高周波増幅回路２０２は、可変利得の増幅回路であり、第１の送信信号（１ｍＷ以下）を最大１０ｍＷ程度まで増幅する。バンドパスフィルタ２０３は、高周波増幅回路２０２で増幅された高周波信号から、送信波帯域の信号を抽出する。高出力高周波増幅回路２０４は、固定利得の増幅回路であり、バンドパスフィルタ２０３から出力された高周波信号（１０ｍＷ以下）を最大１Ｗ程度まで増幅する。アイソレータ２０５は、高出力高周波増幅回路２０４から共用器部５００に向けて一方向に信号を通過させる。第２の増幅部に含まれる構成要素も、これと同じように動作する。

共用器部５００は、アンテナ５０１、５０２、および、デュプレクサ５０３、５０４を含んでいる。デュプレクサ５０３は、アイソレータ２０５の出力端子に接続されたＴＸ端子と、受信部４００の一方の入力端子に接続されたＲＸ端子と、アンテナ５０１に接続されたＡＮＴ端子とを有している。デュプレクサ５０４は、アイソレータ２０９の出力端子に接続されたＴＸ端子と、受信部４００の他方の入力端子に接続されたＲＸ端子と、アンテナ５０２に接続されたＡＮＴ端子とを有している。

受信部４００は、高周波増幅回路４０１、４０３、バンドパスフィルタ４０２、４０４、４０６、および、復調器４０５を含んでいる。高周波増幅回路４０１は、アンテナ５０１で受信した受信信号を増幅し、バンドパスフィルタ４０２は、高周波増幅回路４０１の出力信号から送信波帯域の信号を抽出する。高周波増幅回路４０３は、アンテナ５０２で受信した受信信号を増幅し、バンドパスフィルタ４０４は、高周波増幅回路４０３の出力信号から送信波帯域の信号を抽出する。復調器４０５は、バンドパスフィルタ４０２、４０４で抽出された２本の信号とシンセサイザ部３００から出力された信号とを混合する。バンドパスフィルタ４０６は、復調器４０５の出力信号から中間周波数信号を抽出する。

以下、図１を参照して、高周波増幅回路１０の詳細を説明する。高周波増幅回路１０は、整合回路１１、利得制御回路１２、基準電圧回路１３、増幅器１４、整合回路１５、増幅器１６、および、整合回路１７を備えている。これに加えて、高周波増幅回路１０は、信号入力端子２１、信号出力端子２２、利得制御端子２３、基準電圧端子３１、電源端子３２、３３、および、接地端子３４〜３８を備えている。上述したように、高周波増幅回路１０は、図２に示す携帯電話端末において、高周波増幅回路２０２および／または高周波増幅回路２０６として使用される。

利得制御回路１２は、信号入力端子１２１、信号出力端子１２２、利得制御端子１２３、基準電圧端子１２４、および、接地端子１２５、１２６を有し、基準電圧回路１３は、基準電圧端子１３１、基準電圧出力端子１３２、および、接地端子１３３を有する。基準電圧出力端子１３２は、基準電圧端子１２４に接続されている。基準電圧端子１３１および接地端子１３３は、それぞれ、基準電圧端子３１および接地端子３６に接続されている。利得制御端子１２３は利得制御端子２３に接続され、接地端子１２５、１２６は、それぞれ、接地端子３４、３５に接続されている。また、電源端子３２、３３は、それぞれ、増幅器１４、１６の電源端子に接続され、接地端子３７、３８は、それぞれ、増幅器１４、１６の接地端子に接続されている。

高周波増幅回路１０は、入力された高周波信号に対してレベル調整を施した後に、２段階の増幅を行う。増幅すべき高周波信号は信号入力端子２１から入力され、増幅された信号は信号出力端子２２から出力される。高周波増幅回路１０の利得を制御するために、利得制御端子２３には制御電圧ＶＣが印加される。基準電圧端子３１には、所定の基準電圧Ｖｒｅｆが印加され、電源端子３２、３３には、それぞれ、所定の電源電圧Ｖｄｄ１、Ｖｄｄ２が印加される。

整合回路１１、１５、１７は、入力信号に対してインピーダンス変換を行うインピーダンス整合回路である。増幅器１４は１段目の増幅を行い、増幅器１６は２段目の増幅を行う。利得制御回路１２は、利得制御端子２３に印加された制御電圧ＶＣに基づき、入力信号を減衰させて出力する。

より詳細には、信号入力端子２１は、整合回路１１の入力端子に接続されている。整合回路１１の出力端子は、利得制御回路１２の信号入力端子１２１に接続されている。利得制御回路１２の信号出力端子１２２は、増幅器１４の入力端子に接続されている。増幅器１４の出力端子は、整合回路１５の入力端子に接続されている。整合回路１５の出力端子は、増幅器１６の入力端子に接続されている。増幅器１６の出力端子は、整合回路１７の入力端子に接続されている。整合回路１７の出力端子は、信号出力端子２２に接続されている。

入力された高周波信号は、整合回路１１を介して利得制御回路１２に入力され、利得制御回路１２で減衰される。利得制御回路１２の出力信号は、増幅器１４で増幅される。増幅器１４の出力信号は、整合回路１５を介して増幅器１６に入力され、増幅器１６で増幅される。増幅器１６の出力信号は、整合回路１７を介して信号出力端子２２から出力される。

以下、高周波増幅回路１０における利得制御について説明する。利得制御回路１２は、利得制御端子２３に印加された制御電圧ＶＣに基づき抵抗値を変化させることにより、入力された高周波信号を減衰させる。基準電圧回路１３は、利得制御回路１２の抵抗値の変動を補償するための基準電圧Ｖｒｅｆ１（すなわち、制御電圧ＶＣが一定であれば利得制御回路１２の抵抗値が一定となる電圧）を求めて、利得制御回路１２に与える。このように、利得制御端子２３に印加された制御電圧ＶＣと、基準電圧回路１３で求めた基準電圧Ｖｒｅｆ１とを用いて、利得制御回路１２における減衰量を制御することにより、高周波増幅回路１０の利得制御が行われる。

図３は、利得制御回路１２の詳細な構成を示す回路図である。図３において、信号入力端子１２１には、キャパシタ４３の一端とキャパシタ５１の一端とが接続されている。キャパシタ４３の他端には、ＦＥＴ４１のソース端子と、抵抗４２の一端と、抵抗４５の一端とが接続されている。抵抗４５の他端には、基準電圧端子１２４が接続されている。抵抗４２の他端には、ＦＥＴ４１のドレイン端子と、キャパシタ４４の一端とが接続されている。信号出力端子１２２には、キャパシタ４４の他端とキャパシタ５６の一端が接続されている。

キャパシタ５１の他端には、抵抗５２の一端が接続されている。抵抗５２の他端には、キャパシタ５３の一端が接続されている。キャパシタ５３の他端には、接地端子１２５が接続されている。キャパシタ５６の他端には、抵抗５７の一端が接続されている。抵抗５７の他端には、キャパシタ５８の一端が接続されている。キャパシタ５８の他端には、接地端子１２６が接続されている。利得制御端子１２３には、抵抗４６の一端が接続されている。抵抗４６の他端には、ＦＥＴ４１のゲート端子が接続されている。

利得制御回路１２では、信号入力端子１２１と信号出力端子１２２との間に設けられたＦＥＴ４１、抵抗４２、および、キャパシタ４３、４４によって、可変抵抗回路４０が構成される。信号入力端子１２１と接地端子１２５との間に設けられたキャパシタ５１、５３および抵抗５２によって、減衰回路５０が構成される。信号出力端子１２２と接地端子１２６との間に設けられたキャパシタ５６、５８および抵抗５７によって、減衰回路５５が構成される。

信号入力端子１２１と信号出力端子１２２との間にはキャパシタが設けられているため、この両端子間の直流抵抗は無限大となる。信号入力端子１２１と接地端子１２５との間にもキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。信号出力端子１２２と接地端子１２６との間にもキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。

なお、利得制御回路１２では、ＦＥＴ４１のソース端子とドレイン端子とを逆にしてもよい。また、抵抗４５の一端を、ＦＥＴ４１のソース端子と抵抗４２の一端とではなく、ＦＥＴ４１のドレイン端子と抵抗４２の他端とに接続してもよい。また、減衰回路５０では、キャパシタ５１と抵抗５２とを逆に接続してもよく、抵抗５２とキャパシタ５３とを逆に接続してもよく、キャパシタ５１、５３のいずれか一方を設けなくてもよい。減衰回路５５についても、これと同様である。

以下、利得制御回路１２に含まれるＦＥＴ４１の可変抵抗としての動作について説明する。利得制御回路１２では、利得制御端子１２３に印加される制御電圧ＶＣと、基準電圧端子１２４に印加される基準電圧Ｖｒｅｆ１とに応じて、ＦＥＴ４１のソース端子−ドレイン端子間の抵抗値が変化し、信号入力端子１２１−信号出力端子１２２間の減衰量が変化する。これにより、高周波増幅回路１０の利得制御が行われる。

図４は、利得制御回路１２における制御電圧と挿入損失との関係を示す図である。図４において、横軸はＦＥＴ４１のゲート端子に印加される制御電圧ＶＣを表し、縦軸はＦＥＴ４１のソース端子−ドレイン端子間の減衰量を表す。図４によれば、ＦＥＴ４１のソース端子−ドレイン端子間のインピーダンスは、以下の３つの状態をとることが分かる。
（ａ）ＶＣ＜ＶＣ（ｏｆｆ）のとき ：約−２０ｄＢに固定
（ｂ）ＶＣ＞ＶＣ（ｏｎ）のとき ：約０ｄＢに固定
（ｃ）ＶＣ（ｏｆｆ）≦ＶＣ≦ＶＣ（ｏｎ）のとき：ＶＣに応じて連続的に変化

以下、上記（ａ）のときを遮断状態、上記（ｂ）のときを導通状態、上記（ｃ）のときを可変抵抗状態と呼ぶ。また、ＦＥＴ４１の閾値電圧をＶｔｈ１とし、ＦＥＴ４１のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Ｖｇ、ＶｓおよびＶｄとし、ＶＣ（ｏｆｆ）とＶＣ（ｏｎ）との差をＶｗとする。

ここで、抵抗４２、４５、４６の抵抗値は十分に高く、これらの抵抗による電圧降下は無視できるものとすると、ＦＥＴ４１のゲート端子は、制御電圧ＶＣとほぼ同電位となり、ＦＥＴ４１のソース端子およびドレイン端子は、基準電圧Ｖｒｅｆ１とほぼ同電位となる。すなわち、次式（１１）〜（１３）が成立する。
Ｖｇ＝ＶＣ …（１１）
Ｖｄ＝Ｖｒｅｆ１ …（１２）
Ｖｓ＝Ｖｒｅｆ１ …（１３）
ＦＥＴ４１がちょうど遮断状態となるとき（すなわち、ゲート端子の電位がその時点よりも上がると遮断状態でなくなるとき）、ＦＥＴ４１のゲート端子およびソース端子の電位には、次式（１４）が成立する。
Ｖｇ−Ｖｓ＝Ｖｔｈ１ …（１４）
また、このとき、次式（１５）が成立する。
Ｖｇ＝ＶＣ（ｏｆｆ） …（１５）

式（１４）に式（１３）および（１５）を代入し、ＶＣ（ｏｆｆ）で整理すると、次式（１６）が得られる。また、ＶＣ（ｏｎ）は、次式（１７）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｒｅｆ１＋Ｖｔｈ１ …（１６）
ＶＣ（ｏｎ） ＝Ｖｒｅｆ１＋Ｖｔｈ１＋Ｖｗ …（１７）
式（１１）〜（１３）および（１６）によれば、ＦＥＴ４１がちょうど遮断状態となるときのＦＥＴ４１の各端子の電位は、ＦＥＴ４１の閾値電圧Ｖｔｈ１と基準電圧端子１２４に印加される電圧値Ｖｒｅｆ１とによって決定されることが分かる。

利得制御回路１２では、抵抗値を補償するための基準電圧Ｖｒｅｆ１が基準電圧端子１２４に印加された状態で、利得制御端子１２３に印加される制御電圧ＶＣを変化させることにより、ＦＥＴ４１のゲート端子−ソース端子間の電位が変化し、ＦＥＴ４１のソース端子−ドレイン端子間のオン抵抗値が変化する。これにより、制御電圧ＶＣに応じて信号入力端子１２１−信号出力端子１２２間の減衰量が変化するので、利得制御を行うことができる。

また、利得制御回路１２は、信号入力端子１２１と接地端子１２５間との間に減衰回路５０を、信号出力端子１２２と接地端子１２６との間に減衰回路５５を備えている。制御電圧ＶＣが変化し、ＦＥＴ４１のソース端子−ドレイン端子間の抵抗値が変化すると、ＦＥＴ４１のソース端子−ドレイン端子間のインピーダンスが変動する。減衰回路５０、５５は、このインピーダンスの変動を低減させる作用を有する。

図５は、基準電圧回路１３の詳細な構成を示す回路図である。図５に示すように、基準電圧端子１３１には、抵抗６１の一端が接続されている。抵抗６１の他端には、抵抗６２の一端と、抵抗６３の一端と、抵抗６５の一端とが接続されている。抵抗６３の他端には、ＦＥＴ６７のゲート端子と、抵抗６４の一端とが接続されている。以下、この接続点の電位をＶ１とする。抵抗６５の他端には、ＦＥＴ６７のドレイン端子が接続されている。基準電圧出力端子１３２には、ＦＥＴ６７のソース端子と、抵抗６６の一端とが接続されている。接地端子１３３には、抵抗６２の他端と、抵抗６４の他端と、抵抗６６の他端とが接続されている。なお、基準電圧出力端子１３２をＦＥＴ４１のソース端子に接続することに代えて、ドレイン端子に接続してもよい。

以下、基準電圧回路１３の動作を説明する。抵抗６５、６６の抵抗値が十分に高く、ＦＥＴ６７のドレイン端子−ソース端子間に流れる電流を無視できるとする。ＦＥＴ６７の閾値電圧をＶｔｈとしたとき、ＦＥＴ６７のゲート端子に印加される電圧Ｖ１は、ＦＥＴ６７の閾値電圧Ｖｔｈと基準電圧出力端子１３２から出力される電圧値Ｖｒｅｆ１とを用いて、次式（２１）のように表される。
Ｖｒｅｆ１＝Ｖ１−Ｖｔｈ …（２１）
基準電圧回路１３では、抵抗６１〜６４の抵抗値を選択することにより、電位Ｖ１を予め定めた所望の値に設定することができる。

また、同じ半導体プロセスを用いて利得制御回路１２と基準電圧回路１３とを作成した場合、各回路に含まれるＦＥＴの閾値電圧はほぼ一致する。このため、次式（２２）が成立する。
Ｖｔｈ１＝Ｖｔｈ …（２２）

したがって、利得制御回路１２におけるＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）は、式（１６）、（１７）、（２１）および（２２）より、それぞれ、次式（２３）および（２４）のように表される。
ＶＣ（ｏｆｆ）＝Ｖ１ …（２３）
ＶＣ（ｏｎ） ＝Ｖ１＋Ｖｗ …（２４）

式（２３）および（２４）には、ＦＥＴの閾値電圧に依存する項が含まれていない。したがって、ＦＥＴの閾値電圧が変動しても、ＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）はその影響を受けず、利得制御回路１２の利得制御もその影響を受けない。よって、ＦＥＴの閾値電圧の変動に起因する利得の変動を低減することができる。

次に、高周波増幅回路１０において、ＦＥＴの閾値電圧が変動した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子１２１から入力される信号の周波数が１．９５ＧＨｚで、基準電圧端子１３１に印加される基準電圧Ｖｒｅｆが３Ｖである場合の実験結果を示す。この条件下で、ＦＥＴ４１およびＦＥＴ６７の閾値電圧Ｖｔｈが−０．６Ｖである場合、−０．５Ｖである場合、および、−０．４Ｖである場合について、利得制御端子１２３に印加される制御電圧を０Ｖから３Ｖまで変化させたときの結果を示す。

図６は、上記条件下で動作する利得制御回路１２における、制御電圧と入出力電力比との関係を示す図である。図７は、上記条件下で動作する利得制御回路１２における、制御電圧と利得制御感度との関係を示す図である。図６および図７における横軸は、利得制御端子２３に印加される制御電圧ＶＣを表す。図６における縦軸は、信号入力端子１２１への入力信号と信号出力端子１２２からの出力信号との電力の比ＰＧを表す。図７における縦軸は、利得制御感度ＧＳを表す。なお、利得制御感度とは、図６に示す電力の比ＰＧを制御電圧で微分して得られた微係数である。

図６および図７によれば、ＦＥＴの閾値電圧が変動しても、利得制御回路１２の特性は、その影響をほとんど受けない。したがって、高周波増幅回路１０によれば、製造プロセスのばらつきや動作温度などの変化によりＦＥＴの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。

以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路に含まれるＦＥＴの閾値電圧のばらつきに起因する利得の変動を低減することができる。

なお、基準電圧回路１３は、抵抗６３および抵抗６４の接続点とＦＥＴ６７のゲート端子との間に、十分に高い抵抗値を有する抵抗を含んでいてもよい。

（第２の実施形態）
図８は、本発明の第２の実施形態に係る高周波増幅回路の構成を示すブロック図である。図８に示す高周波増幅回路１８は、第１の実施形態に係る高周波増幅回路と同様に、図２に示す携帯電話端末において、高周波増幅回路２０２および／または高周波増幅回路２０６として使用される。言い換えると、本実施形態に係る携帯電話端末は、図２に示す携帯電話端末であって、高周波増幅回路２０２および高周波増幅回路２０６の少なくとも一方が高周波増幅回路１８で構成されたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

高周波増幅回路１８は、第１の実施形態に係る高周波増幅回路１０（図１）において、利得制御回路１２を利得制御回路１９に置換し、接地端子３９を追加したものである。高周波増幅回路１８の動作は、高周波増幅回路１０とほぼ同じである。

利得制御回路１９は、信号入力端子１９１、信号出力端子１９２、利得制御端子１９３、基準電圧端子１９４、および、接地端子１９５〜１９７を有する。基準電圧出力端子１３２は、基準電圧端子１９４に接続されている。利得制御端子１９３は、利得制御端子２３に接続され、接地端子１９５〜１９７は、それぞれ、接地端子３４、３５、３９に接続されている。

図９は、利得制御回路１９の詳細な構成を示す回路図である。図９において、信号入力端子１９１には、キャパシタ７５の一端と、キャパシタ５１の一端とが接続されている。キャパシタ７５の他端には、ＦＥＴ７１のソース端子と、抵抗７３の一端と、抵抗７７の一端とが接続されている。抵抗７７の他端には、基準電圧端子１９４が接続されている。抵抗７３の他端には、抵抗７４の一端と、ＦＥＴ７１のドレイン端子と、ＦＥＴ７２のソース端子とが接続されている。抵抗７４の他端には、ＦＥＴ７２のドレイン端子と、キャパシタ７６の一端とが接続されている。信号出力端子１９２には、キャパシタ７６の他端とキャパシタ５６の一端とが接続されている。キャパシタ５１、５３および抵抗５２は、第１の実施形態と同様に接続され、接地端子１９５にはキャパシタ５３の他端が接続されている。キャパシタ５６、５８および抵抗５７は、第１の実施形態と同様に接続され、接地端子１９６にはキャパシタ５８の他端が接続されている。

利得制御端子１９３には、抵抗８１の一端が接続されている。抵抗８１の他端には、抵抗８２の一端と、抵抗７８の一端とが接続されている。この接続点の電位をＶＣ１とする。抵抗７８の他端は、ＦＥＴ７１のゲート端子に接続されている。抵抗８２の他端には、抵抗８３の一端と、抵抗７９の一端とが接続されている。この接続点の電位をＶＣ２とする。抵抗７９の他端は、ＦＥＴ７２のゲート端子に接続されている。接地端子１９７には、抵抗８３の他端が接続されている。

利得制御回路１９では、信号入力端子１９１と信号出力端子１９２間に設けられたＦＥＴ７１、７２、抵抗７３、７４、および、キャパシタ７５、７６により、可変抵抗回路７０が構成される。信号入力端子１９１と接地端子１９５との間に設けられたキャパシタ５１、５３および抵抗５２によって、減衰回路５０が構成される。信号出力端子１９２と接地端子１９６との間に設けられたキャパシタ５６、５８および抵抗５７によって、減衰回路５５が構成される。利得制御端子１９３および接地端子１９７との間に設けられた抵抗８１〜８３により、分圧回路８０が構成される。

利得制御回路１９においても、第１の実施形態と同様に、信号入力端子１９１と信号出力端子１９２との間の直流抵抗、信号入力端子１９１と接地端子１９５との間の直流抵抗、および、信号出力端子１９２と接地端子１９６との間の直流抵抗は、いずれも無限大となる。

なお、利得制御回路１９においても、ＦＥＴ７１のソース端子およびドレイン端子とを逆にしてもよく、ＦＥＴ７２のソース端子およびドレイン端子とを逆にしてもよい。また、減衰回路５０では、キャパシタ５１と抵抗５２とを逆に接続してもよく、抵抗５２とキャパシタ５３とを逆に接続してもよく、キャパシタ５１、５３のいずれか一方を設けなくてもよい。減衰回路５５についても、これと同様である。

また、抵抗７７の一端を、ＦＥＴ７１のソース端子と抵抗７３の一端とに接続することに代えて、ＦＥＴ７１のドレイン端子と抵抗７３の他端とＦＥＴ７２のソース端子とに接続してもよく、あるいは、ＦＥＴ７２のドレイン端子と抵抗７４の他端とに接続してもよい。あるいは、可変抵抗回路７０は、ＦＥＴ７１、７２に代えて、ソース端子とドレイン端子との間に複数のゲート端子を有するマルチゲートＦＥＴを含むこととしてもよい。

以下、利得制御回路１９に含まれるＦＥＴ７１、７２の可変抵抗としての動作について説明する。利得制御回路１９においても、利得制御端子１９３に印加され制御電圧ＶＣと、基準電圧端子１９４に印加される基準電圧Ｖｒｅｆ１とに応じて、ＦＥＴ７１のソース端子−ＦＥＴ７２のドレイン端子間の抵抗値が変化し、信号入力端子１９１−信号出力端子１９２間の減衰量が変化する。これにより、高周波増幅回路１８の利得制御が行われる。

図１０は、ＦＥＴ７１、ＦＥＴ７２、および、両者を接続した回路（以下、ＦＥＴ連結回路という）における、制御電圧と挿入損失との関係を示す図である。図１０（ａ）において、横軸はＦＥＴ７１のゲート端子に印加される電圧ＶＣ１を表し、縦軸はＦＥＴ７１のソース端子−ドレイン端子間の減衰量を表す。図１０（ｂ）において、横軸はＦＥＴ７２のゲート端子に印加される電圧ＶＣ２を表し、縦軸はＦＥＴ７２のソース端子−ドレイン端子間の減衰量を表す。

図１０（ａ）によれば、ＦＥＴ７１のソース端子−ドレイン端子間のインピーダンスは、以下の３つの状態をとることが分かる。
（ａ１）ＶＣ１＜ＶＣ１（ｏｆｆ）のとき ：約−２０ｄＢに固定
（ｂ１）ＶＣ１＞ＶＣ１（ｏｎ）のとき ：約０ｄＢに固定
（ｃ１）ＶＣ１（ｏｆｆ）≦ＶＣ１≦ＶＣ１（ｏｎ）のとき
：ＶＣ１に応じて連続的に変化

同様に、図１０（ｂ）によれば、ＦＥＴ７２のソース端子−ドレイン端子間のインピーダンスは、以下の３つの状態をとることが分かる。
（ａ２）ＶＣ２＜ＶＣ２（ｏｆｆ）のとき ：約−２０ｄＢに固定
（ｂ２）ＶＣ２＞ＶＣ２（ｏｎ）のとき ：約０ｄＢに固定
（ｃ２）ＶＣ２（ｏｆｆ）≦ＶＣ２≦ＶＣ２（ｏｎ）のとき
：ＶＣ２に応じて連続的に変化

以下、ＦＥＴ７１の閾値電圧をＶｔｈ１とし、ＦＥＴ７１のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Ｖｇ１、Ｖｓ１およびＶｄ１とし、ＶＣ１（ｏｆｆ）とＶＣ１（ｏｎ）との差をＶｗとする。

ここで、抵抗７３、７４、７７〜７９抵抗値は十分に高く、これらの抵抗による電圧降下は無視できるものとすると、ＦＥＴ７１のゲート端子は、電圧ＶＣ１とほぼ同電位となり、ＦＥＴ４１のソース端子およびドレイン端子は、基準電圧Ｖｒｅｆ１とほぼ同電位となる。すなわち、次式（３１）〜（３３）が成立する。
Ｖｇ１＝ＶＣ１ …（３１）
Ｖｄ１＝Ｖｒｅｆ１ …（３２）
Ｖｓ１＝Ｖｒｅｆ１ …（３３）
ＦＥＴ７１がちょうど遮断状態となるとき、ＦＥＴ７１のゲート端子およびソース端子の電位には、次式（３４）が成立する。
Ｖｇ１−Ｖｓ１＝Ｖｔｈ１ …（３４）
また、このとき、次式（３５）が成立する。
Ｖｇ１＝ＶＣ１（ｏｆｆ） …（３５）

式（３４）に式（３３）および（３５）を代入し、ＶＣ１（ｏｆｆ）で整理すると、次式（３６）が得られる。また、ＶＣ１（ｏｎ）は、式（３７）のように表される。
ＶＣ１（ｏｆｆ）＝Ｖｒｅｆ１＋Ｖｔｈ１ …（３６）
ＶＣ１（ｏｎ） ＝Ｖｒｅｆ１＋Ｖｔｈ１＋Ｖｗ …（３７）
式（３１）〜（３３）および（３６）によれば、ＦＥＴ７１がちょうど遮断状態となるときのＦＥＴ７１の各端子の電位は、ＦＥＴ７１の閾値電圧Ｖｔｈ１と基準電圧端子１９４に印加される電圧値Ｖｒｅｆ１とによって決定されることが分かる。

また、ＦＥＴ７２のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Ｖｇ２、Ｖｓ２およびＶｄ２とし、ＦＥＴ７２の閾値電圧はＦＥＴ７１の閾値電圧Ｖｔｈ１に等しく、ＶＣ２（ｏｆｆ）とＶＣ２（ｏｎ）との差はＶｗに等しいとする。ＦＥＴ７２についても、ＦＥＴ７１と同様に、次式（４１）〜（４７）が成立する。
Ｖｇ２＝ＶＣ２ …（４１）
Ｖｄ２＝Ｖｒｅｆ１ …（４２）
Ｖｓ２＝Ｖｒｅｆ１ …（４３）
Ｖｇ２−Ｖｓ２＝Ｖｔｈ１ …（４４）
Ｖｇ＝ＶＣ２（ｏｆｆ） …（４５）
ＶＣ２（ｏｆｆ）＝Ｖｒｅｆ１＋Ｖｔｈ１ …（４６）
ＶＣ２（ｏｎ） ＝Ｖｒｅｆ１＋Ｖｔｈ１＋Ｖｗ …（４７）
式（４１）〜（４３）および（４６）によれば、ＦＥＴ７２がちょうど遮断状態となるときのＦＥＴ７２の各端子の電位は、ＦＥＴ７２の閾値電圧Ｖｔｈ１と基準電圧端子１９４に印加される電圧値Ｖｒｅｆ１とによって決定されることが分かる。

次に、ＦＥＴ連結回路について考える。抵抗８１〜８３の抵抗値を、それぞれ、Ｒ１〜Ｒ３とし、α＝（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）、β＝（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３とする。電圧ＶＣ１がＶＣ１（ｏｆｆ）およびＶＣ１（ｏｎ）となるときの制御電圧ＶＣの値を、それぞれＶＣ１ｏｆｆおよびＶＣ１ｏｎとし、電圧ＶＣ２がＶＣ２（ｏｆｆ）およびＶＣ２（ｏｎ）となるときの制御電圧ＶＣの値を、それぞれＶＣ２ｏｆｆおよびＶＣ２ｏｎとすると、これらの値は次式（５１）〜（５４）のように表される。
ＶＣ１ｏｆｆ＝α×ＶＣ１（ｏｆｆ） …（５１）
ＶＣ１ｏｎ ＝α×ＶＣ１（ｏｎ） …（５２）
ＶＣ２ｏｆｆ＝β×ＶＣ２（ｏｆｆ） …（５３）
ＶＣ２ｏｎ ＝β×ＶＣ２（ｏｎ） …（５４）

ＦＥＴ７１の特性とＦＥＴ７２の特性が等しいとすれば、ＶＣ１（ｏｆｆ）およびＶＣ１（ｏｎ）は、それぞれ、ＶＣ２（ｏｆｆ）およびＶＣ２（ｏｎ）に一致する。また、α＜βであるから、次式（５５）および（５６）が成立する。
ＶＣ１ｏｆｆ＜ＶＣ２ｏｆｆ …（５５）
ＶＣ１ｏｎ ＜ＶＣ２ｏｎ …（５６）

また、ＶＣ１（ｏｆｆ）＜ＶＣ１（ｏｎ）であり、ＶＣ２（ｏｆｆ）＜ＶＣ２（ｏｎ）であるから、次式（５７）および（５８）が成立する。
ＶＣ１ｏｆｆ＜ＶＣ１ｏｎ …（５７）
ＶＣ２ｏｆｆ＜ＶＣ２ｏｎ …（５８）
式（５５）〜（５８）より、ＶＣ１ｏｆｆ、ＶＣ１ｏｎ、ＶＣ２ｏｆｆおよびＶＣ２ｏｎの中では、ＶＣ１ｏｆｆが最小、ＶＣ２ｏｎが最大であることが分かる。

ＦＥＴ連結回路について制御電圧と挿入損失との関係を示すと、図１０（ｃ）のようになる。図１０（ｃ）において、横軸は利得制御端子１９３に印加される制御電圧を表し、縦軸は、縦軸はＦＥＴ７１のソース端子−ＦＥＴ７２のドレイン端子間の減衰量を表す。図１０（ｃ）によれば、ＦＥＴ７１のソース端子−ＦＥＴ７２のドレイン端子間のインピーダンスは、以下の３つの状態をとることが分かる。
（ａ３）ＶＣ＜ＶＣ（ｏｆｆ）のとき ：約−４０ｄＢに固定
（ｂ３）ＶＣ＞ＶＣ（ｏｎ）のとき ：約０ｄＢに固定
（ｃ３）ＶＣ（ｏｆｆ）≦ＶＣ≦ＶＣ（ｏｎ）のとき：ＶＣに応じて連続的に変化

この場合、ＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）は、それぞれ、次式（５９）および（６０）のように表される。
ＶＣ（ｏｆｆ）＝ＶＣ１ｏｆｆ
＝α×ＶＣ１（ｏｆｆ）
＝α×（Ｖｒｅｆ１＋Ｖｔｈ１） …（５９）
ＶＣ（ｏｎ） ＝ＶＣ２ｏｎ
＝β×ＶＣ２（ｏｎ）
＝β×（Ｖｒｅｆ１＋Ｖｔｈ１＋Ｖｗ） …（６０）

利得制御回路１９では、抵抗値を補償するための基準電圧Ｖｒｅｆ１が基準電圧端子１９４に印加された状態で、利得制御端子１９３に印加される制御電圧ＶＣを変化させることにより、ＦＥＴ７１、７２のゲート端子−ソース端子間の電圧がそれぞれ変化し、ＦＥＴ７１のソース端子−ＦＥＴ７２のドレイン端子間のオン抵抗値が変化する。これにより、制御電圧ＶＣに応じて信号入力端子１９１−信号出力端子１９２間の減衰量が変化するので、利得制御を行うことができる。利得制御回路１９における減衰回路５０、５５の作用は、第１の実施形態と同じである。

高周波増幅回路１８は、図３に示す基準電圧回路１３を備えている。基準電圧回路１３の構成および動作については、第１の実施形態で説明したので、ここでは説明を省略する。高周波増幅回路１８においても、次式（６１）および（６２）が成立する。
Ｖｒｅｆ１＝Ｖ１−Ｖｔｈ …（６１）
Ｖｔｈ１ ＝Ｖｔｈ …（６２）

したがって、利得制御回路１９におけるＶＣ（ｏｆｆ）およびＶＣ（ｏｆｆ）は、式（５９）〜（６２）より、それぞれ、次式（６３）および（６４）のように表される。
ＶＣ（ｏｆｆ）＝α×Ｖ１ …（６３）
ＶＣ（ｏｎ） ＝β×（Ｖ１＋Ｖｗ） …（６４）

式（６３）および（６４）には、ＦＥＴの閾値電圧に依存する項が含まれていない。したがって、ＦＥＴの閾値電圧が変動しても、利得制御回路１９におけるＶＣ（ｏｆｆ）およびＶＣ（ｏｆｆ）はその影響を受けず、利得制御回路１９における利得制御もその影響を受けない。よって、ＦＥＴの閾値電圧の変動に起因する利得の変動を低減することができる。

次に、高周波増幅回路１８において、ＦＥＴの閾値電圧が変動した場合の利得制御特性の具体例を説明する。ここでは、一例として、入力信号の周波数、基準電圧、ＦＥＴの閾値電圧および制御電圧を、第１の実施形態と同じ条件とした場合の結果を示す。高周波増幅回路１８について図６および図７と同じ結果を示すと、図１１および図１２に示すようになる。

図１１および図１２によれば、ＦＥＴの閾値電圧が変動しても、利得制御回路１９の特性は、その影響をほとんど受けない。したがって、高周波増幅回路１８によれば、製造プロセスのばらつきや動作温度などによりＦＥＴの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。

また、図１１および図１２に示す特性は、図６および図７に示す特性と比べて、入出力電力比が変化する制御電圧の範囲が大きく、利得制御感度のピーク値が低く（約９０ｄＢ／Ｖ）になっている。したがって、制御電圧ＶＣを求めるＤ／Ａコンバータの分解能を向上させずに、制御回路の大規模化や複雑化を防止しながら、高周波増幅回路１８のダイナミックレンジを拡大することができる。

また、複数のＦＥＴ７１、７２を用いて可変抵抗回路７０を構成することにより、可変抵抗回路７０の入力端子に入力された信号レベルを各ＦＥＴに分散させることができる。これにより、ＦＥＴのゲート幅を増加させることなく、ＦＥＴの入力信号に対するひずみ特性を改善することができる。

（第３の実施形態）
図１３は、本発明の第３の実施形態に係る高周波増幅回路の構成を示すブロック図である。図１３に示す高周波増幅回路６００は、第１の実施形態に係る高周波増幅回路と同様に、図２に示す携帯電話端末において、高周波増幅回路２０２および／または高周波増幅回路２０６として使用される。言い換えると、本実施形態に係る携帯電話端末は、図２に示す携帯電話端末であって、高周波増幅回路２０２および高周波増幅回路２０６の少なくとも一方が高周波増幅回路６００で構成されたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

高周波増幅回路６００は、第１の実施形態に係る高周波増幅回路１０（図１）において、基準電圧回路１３を基準電圧回路６０１に置換したものである。高周波増幅回路６００の動作は、高周波増幅回路１０とほぼ同じである。高周波増幅回路６００と高周波増幅回路１０との違いは、高周波増幅回路６００に含まれる基準電圧回路６０１の回路構成が、利得制御回路１２に含まれるＦＥＴの閾値電圧と、基準電圧回路６０１に含まれるＦＥＴの閾値電圧とが異なる場合を想定したものになっていることである。

基準電圧回路６０１は、基準電圧端子７０１、基準電圧出力端子７０２、および、接地端子７０３を有する。基準電圧出力端子７０２は、基準電圧端子１２４に接続されている。基準電圧端子７０１および接地端子７０３は、それぞれ、基準電圧端子３１および接地端子３６に接続されている。

以下、高周波増幅回路６００における利得制御について説明する。利得制御回路１２は、利得制御端子２３に印加された制御電圧ＶＣに基づき抵抗値を変化させることにより、入力された高周波信号を減衰させる。基準電圧回路６０１は、利得制御回路１２のＦＥＴの抵抗値の変動を補償するための基準電圧Ｖｒｅｆ１（すなわち、制御電圧ＶＣが一定であれば利得制御回路１２の抵抗値が一定となる電圧）を求めて、利得制御回路１２に与える。このように、利得制御端子２３に印加された制御電圧ＶＣと、基準電圧回路６０１で求めた基準電圧Ｖｒｅｆ１とを用いて、利得制御回路１２における減衰量を制御することにより、高周波増幅回路６００の利得制御が行われる。

利得制御回路１２の構成と動作については、第１の実施形態に係る高周波増幅回路において説明した内容と同一であるため、ここでは説明を省略する。

図１４は、基準電圧回路６０１の詳細な構成を示す回路図である。図１４に示すように、基準電圧端子７０１には、抵抗７０４の一端が接続されている。抵抗７０４の他端には、抵抗７０５の一端と、抵抗７０８の一端と、抵抗７１２の一端とが接続されている。抵抗７０５の他端には、ＦＥＴ７１０のゲート端子と、抵抗７０６の一端とが接続されている。以下、この接続点の電位をＶ２とする。抵抗７０８の他端には、ＦＥＴ７１０のドレイン端子が接続されている。ＦＥＴ７１０のソース端子には、抵抗７０９の一端と、抵抗７１１の一端が接続されている。抵抗７１２の他端には、ＦＥＴ７１３のドレイン端子が接続されている。抵抗７１１の他端には、ＦＥＴ７１３のゲート端子が接続されている。ＦＥＴ７１３のソース端子には、抵抗７１４の一端が接続されている。以下、この接続点の電位をＶ３とする。基準電圧出力端子７０２には、抵抗７１４の他端と、抵抗７１５の一端とが接続されている。抵抗７０７の一端には、抵抗７０６の他端と、抵抗７０９の他端と、抵抗７１５の他端とが接続されている。以下、この接続点の電位をＶ４とする。接地端子７０３には、抵抗７０７の他端が接続されている。

基準電圧回路６０１に含まれる抵抗７０４〜７０７には、それぞれ、数ｋΩ程度の抵抗値を有する抵抗を使用した。また、抵抗７０８、７０９、７１１、７１２、７１４、７１５には、それぞれ、数１０ｋΩ程度の抵抗値を有する抵抗を使用した。また、利得制御回路１２に含まれるＦＥＴ４１には、閾値電圧が−０．５５Ｖであるものを使用した。基準電圧回路６０１に含まれるＦＥＴ７１０およびＦＥＴ７１３には、後述するように、閾値電圧がＦＥＴ４１の閾値電圧と異なるＦＥＴ（−０．４Ｖ、−０．５Ｖおよび−０．６Ｖ）を使用した。

以下、基準電圧回路６０１の動作を説明する。抵抗７０８、７０９の抵抗値が十分に高く、ＦＥＴ７１０のドレイン端子−ソース端子間に流れる電流を無視でき、抵抗７１２、７１４、７１５の抵抗値が十分に高く、ＦＥＴ７１３のドレイン端子−ソース端子間に流れる電流は、無視できるものとする。

ＦＥＴ７１０、ＦＥＴ７１３の閾値電圧をＶｔｈ２としたとき、ＦＥＴ７１０のゲート端子に印加される電圧Ｖ２は、ＦＥＴ７１０、ＦＥＴ７１３の閾値電圧Ｖｔｈ２と電圧値Ｖ３を用いて、次式（７１）のように表される。
Ｖ２＝Ｖ３＋２・Ｖｔｈ２ …（７１）

また、基準電圧出力端子７０２の電圧Ｖｒｅｆ１は、抵抗７１４、７１５の抵抗値を、それぞれ、Ｒ４、Ｒ５とし、γ＝Ｒ５／（Ｒ４＋Ｒ５）とすると、電圧値Ｖ３、Ｖ４を用いて次式（７２）のように表される。
Ｖｒｅｆ１＝γ・Ｖ３−（γ−１）・Ｖ４ …（７２）

式（７１）を式（７２）に代入すると、基準電圧出力端子７０２の電圧Ｖｒｅｆ１の値は、電圧値Ｖ２、Ｖ４、閾値電圧Ｖｔｈ２を用いて、次式（７３）のように表される。
Ｖｒｅｆ１＝γ・（Ｖ２−２・Ｖｔｈ２）−（γ−１）・Ｖ４ …（７３）

次に、利得制御回路１２におけるＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）は、式（１６）、（１７）および（７３）より、利得制御回路１２に含まれるＦＥＴ４１の閾値電圧をＶｔｈ１とすると、それぞれ、次式（７４）および（７５）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｔｈ１−２・γ・Ｖｔｈ２＋γ・Ｖ２
−（γ−１）・Ｖ４ …（７４）
ＶＣ（ｏｎ） ＝Ｖｔｈ１−２・γ・Ｖｔｈ２＋γ・Ｖ２
−（γ−１）・Ｖ４＋Ｖｗ …（７５）

ここで、式（７４）および（７５）において、閾値電圧Ｖｔｈ１、Ｖｔｈ２に関する項をδ＝Ｖｔｈ１−２・γ・Ｖｔｈ２と定義する。また、γ＝Ｒ５／（Ｒ４＋Ｒ５）であることからγ＜１である。このことから、Ｖｔｈ１とＶｔｈ２が異なる値をとっても、γの値により、δの値を０にすることができることがわかる。つまり、Ｖｔｈ１、Ｖｔｈ２の値に応じて、γの値を設定することにより、式（７４）および（７５）において、閾値電圧を含む項を消去することができる。

半導体チップ上に形成した、高周波集積回路で用いるＦＥＴにおいて、ＦＥＴの閾値電圧は、ほぼ同じ閾値電圧となる。ただし、ＦＥＴのゲート幅に違いがある場合やＦＥＴのソース電極とドレイン電極間に複数のゲート電極を配置した場合には、ＦＥＴの閾値電圧に違いが発生する。しかしながら、このようにＦＥＴの構造が異なる場合ことに起因してＦＥＴの閾値電圧にばらつきが発生した場合においても、これらＦＥＴの温度変化に対する閾値電圧の変化量はほぼ同じである。

このことから、基準電圧回路６０１のＦＥＴの閾値電圧と、利得制御回路１２のＦＥＴの閾値電圧とが異なる場合においても、基準電圧回路６０１の抵抗７１４と抵抗７１５の抵抗値を適当に選択することにより、ＦＥＴの閾値電圧が変動した場合においても、ＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）はその影響を受けず、利得制御回路１２の利得制御特性もその影響を受けない。したがって、ＦＥＴの閾値電圧の変動に起因する利得の変動を低減することができる。

次に、高周波増幅回路６００において、ＦＥＴの閾値電圧が変動した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子１２１から入力される信号の周波数が１．９５ＧＨｚで、基準電圧端子７０１に印加される基準電圧Ｖｒｅｆが３Ｖである場合の実験結果を示す。この条件下で、ＦＥＴ７１０およびＦＥＴ７１３の閾値電圧Ｖｔｈ２が−０．６Ｖである場合、−０．５Ｖである場合、および、−０．４Ｖである場合について、利得制御端子１２３に印加される制御電圧を０Ｖから３Ｖまで変化させたときの結果を示す。

図１５は、上記条件下で動作する利得制御回路１２における、制御電圧と入出力電力比との関係を示す図である。図１６は、上記条件下で動作する利得制御回路１２における、制御電圧と利得制御感度との関係を示す図である。図１５および図１６における横軸は、利得制御端子２３に印加される制御電圧ＶＣを表す。図１５における縦軸は、信号入力端子１２１への入力信号と信号出力端子１２２からの出力信号との電力の比ＰＧを表す。図１６における縦軸は、利得制御感度ＧＳを表す。

図１５および図１６によれば、ＦＥＴの閾値電圧が変動しても、利得制御回路１２の特性は、その影響をほとんど受けない。したがって、高周波増幅回路６００によれば、製造プロセスのばらつきや動作温度などの変化によりＦＥＴの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。

以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路と基準電圧回路のＦＥＴの閾値電圧が異なる場合であっても、利得制御回路に含まれるＦＥＴの閾値電圧のばらつきに起因する利得の変動を低減することができる。

（第４の実施形態）
図１７は、本発明の第４の実施形態に係る高周波増幅回路の構成を示すブロック図である。図１７に示す高周波増幅回路６０２は、図２に示す携帯電話端末において、高周波増幅回路２０２および高周波増幅回路２０６として使用される。言い換えると、本実施形態に係る携帯電話端末は、図２に示す携帯電話端末であって、高周波増幅回路２０２と高周波増幅回路２０６とを、図１７に示す高周波増幅回路６０２で構成したものである。

以下、図１７を参照して、高周波増幅回路６０２の詳細を説明する。高周波増幅回路６０２は、整合回路１１、利得制御回路１２、基準電圧回路６０３、増幅器１４、整合回路１５、増幅器１６、整合回路１７、整合回路６１１、利得制御回路６１２、増幅器６１４、整合回路６１５、増幅器６１６、および、整合回路６１７を備えている。

これに加えて、高周波増幅回路６０２は、信号入力端子２１、信号出力端子２２、利得制御端子２３、基準電圧端子３１、電源端子３２、３３、および、接地端子３４〜３８を備えている。また、高周波増幅回路６０２は、信号入力端子６５１、信号出力端子６５２、電源端子６５３、６５４、および、接地端子６５５〜６５８を備えている。

利得制御回路１２は、信号入力端子１２１、信号出力端子１２２、利得制御端子１２３、基準電圧端子１２４、および、接地端子１２５、１２６を有する。利得制御回路６１２は、信号入力端子６２１、信号出力端子６２２、利得制御端子６２３、基準電圧端子６２４、および、接地端子６２５、６２６を有する。

基準電圧回路６０３は、基準電圧端子７２１、基準電圧出力端子７２２、基準電圧出力端子７２３、および、接地端子７２４を有する。基準電圧出力端子７２２、７２３は、基準電圧端子１２４、６２４にそれぞれ接続されている。基準電圧端子７２１および接地端子７２４は、それぞれ、基準電圧端子３１および接地端子３６に接続されている。

利得制御端子１２３は利得制御端子２３に接続され、接地端子１２５、１２６は、それぞれ、接地端子３４、３５に接続されている。また、電源端子３２、３３は、それぞれ、増幅器１４、１６の電源端子に接続され、接地端子３７、３８は、それぞれ、増幅器１４、１６の接地端子に接続されている。

利得制御端子６２３は利得制御端子２３に接続され、接地端子６２５、６２６は、それぞれ、接地端子６５７、６５８に接続されている。また、電源端子６５３、６５４は、それぞれ、増幅器６１４、６１６の電源端子に接続され、接地端子６５５、６５６は、それぞれ、増幅器６１４、６１６の接地端子に接続されている。

高周波増幅回路６０２は、入力された高周波信号に対してレベル調整を施した後に、２段階の増幅を行う。増幅すべき高周波信号は、信号入力端子２１または信号入力端子６５１から入力され、増幅された信号は、信号出力端子２２または信号出力端子６５２から出力される。

高周波増幅回路６０２の利得を制御するために、利得制御端子２３には制御電圧ＶＣが印加される。基準電圧端子３１には、所定の基準電圧Ｖｒｅｆが印加され、電源端子３２、３３には、それぞれ、所定の電源電圧Ｖｄｄ１、Ｖｄｄ２が印加され、電源端子６５３、６５４には、それぞれ、所定の電源電圧Ｖｄｄ３、Ｖｄｄ４が印加される。

整合回路１１、１５、１７、６１１、６１５、６１７は、入力信号に対してインピーダンス変換を行うインピーダンス整合回路である。増幅器１４、６１４は１段目の増幅を行い、増幅器１６、６１６は２段目の増幅を行う。利得制御回路１２、６１２は、利得制御端子２３に印加された制御電圧ＶＣに基づき、入力信号を減衰させて出力する。

より詳細には、信号入力端子２１は、整合回路１１の入力端子に接続されている。整合回路１１の出力端子は、利得制御回路１２の信号入力端子１２１に接続されている。利得制御回路１２の信号出力端子１２２は、増幅器１４の入力端子に接続されている。増幅器１４の出力端子は、整合回路１５の入力端子に接続されている。整合回路１５の出力端子は、増幅器１６の入力端子に接続されている。増幅器１６の出力端子は、整合回路１７の入力端子に接続されている。整合回路１７の出力端子は、信号出力端子２２に接続されている。

また、信号入力端子６５１は、整合回路６１１の入力端子に接続されている。整合回路６１１の出力端子は、利得制御回路６１２の信号入力端子６２１に接続されている。利得制御回路６１２の信号出力端子６２２は、増幅器６１４の入力端子に接続されている。増幅器６１４の出力端子は、整合回路６１５の入力端子に接続されている。整合回路６１５の出力端子は、増幅器６１６の入力端子に接続されている。増幅器６１６の出力端子は、整合回路６１７の入力端子に接続されている。整合回路６１７の出力端子は、信号出力端子６５２に接続されている。

また、信号入力端子６５１に入力された高周波信号は、整合回路６１１を介して利得制御回路６１２に入力され、利得制御回路６１２で減衰される。利得制御回路６１２の出力信号は、増幅器６１４で増幅される。増幅器６１４の出力信号は、整合回路６１５を介して増幅器６１６に入力され、増幅器６１６で増幅される。増幅器６１６の出力信号は、整合回路６１７を介して信号出力端子６５２から出力される。

利得制御回路１２および利得制御回路６１２の構成と動作については、第１の実施形態に係る高周波増幅器において説明した内容と同一であるため、ここでは説明を省略する。

ここで、利得制御回路１２の制御電圧ＶＣは、利得制御回路１２の基準電圧端子の電圧をＶｒｅｆ３とし、ＦＥＴの閾値電圧をＶｔｈ３とすると、式（７６）および（７７）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｒｅｆ３＋Ｖｔｈ３ …（７６）
ＶＣ（ｏｎ） ＝Ｖｒｅｆ３＋Ｖｔｈ３＋Ｖｗ …（７７）

また、利得制御回路６１２の制御電圧ＶＣは、利得制御回路６１２の基準電圧端子の電圧をＶｒｅｆ４とし、ＦＥＴの閾値電圧をＶｔｈ４とすると、式（７８）および（７９）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｒｅｆ４＋Ｖｔｈ４ …（７８）
ＶＣ（ｏｎ） ＝Ｖｒｅｆ４＋Ｖｔｈ４＋Ｖｗ …（７９）

上記の記述より、利得制御端子２３に印加された制御電圧ＶＣと、基準電圧回路６０３で求めた基準電圧Ｖｒｅｆ３および基準電圧Ｖｒｅｆ４とを用いて、利得制御回路１２における減衰量および利得制御回路６１２における減衰量を制御することにより、高周波増幅回路６０２の利得制御が行われる。

図１８は、基準電圧回路６０３の詳細な構成を示す回路図である。図１８に示すように、基準電圧端子７２１には、抵抗７２５の一端が接続されている。抵抗７２５の他端には、抵抗７２６の一端と、抵抗７２９の一端と、抵抗７３３の一端とが接続されている。抵抗７２６の他端には、ＦＥＴ７３１のゲート端子と、抵抗７２７の一端とが接続されている。以下、この接続点の電位をＶ５とする。抵抗７２９の他端には、ＦＥＴ７３１のドレイン端子が接続されている。ＦＥＴ７３１のソース端子には、抵抗７３０の一端と、抵抗７３２の一端が接続されている。抵抗７３３の他端には、ＦＥＴ７３４のドレイン端子が接続されている。抵抗７３２の他端には、ＦＥＴ７３４のゲート端子が接続されている。ＦＥＴ７３４のソース端子には、抵抗７３５の一端と、抵抗７３７の一端とが接続されている。以下、この接続点の電位をＶ６とする。基準電圧出力端子７２２には、抵抗７３５の他端と、抵抗７３６の一端とが接続されている。基準電圧出力端子７２３には、抵抗７３７の他端と、抵抗７３８の一端とが接続されている。抵抗７２８の一端には、抵抗７２７の他端と、抵抗７３０の他端と、抵抗７３６の他端と、抵抗７３８の他端とが接続されている。以下、この接続点の電位をＶ７とする。接地端子７２４には、抵抗７２８の他端が接続されている。

基準電圧回路６０３に含まれる抵抗７２５〜７２８には、それぞれ、数ｋΩ程度の抵抗値を有する抵抗を使用した。また、抵抗７２９、７３０、７３２、７３３、７３５〜７３８には、それぞれ、数１０ｋΩ程度の抵抗値を有する抵抗を使用した。また、利得制御回路１２、６１２に含まれるＦＥＴには、閾値電圧が−０．５５Ｖであるものを使用した。基準電圧回路６０１に含まれるＦＥＴ７３１およびＦＥＴ７３４には、後述するように、閾値電圧がＦＥＴ４１の閾値電圧と異なるＦＥＴ（−０．４Ｖ、−０．５Ｖおよび−０．６Ｖ）を使用した。

以下、基準電圧回路６０３の動作を説明する。抵抗７２９、７３０の抵抗値が十分に高く、ＦＥＴ７３１のドレイン端子−ソース端子間に流れる電流を無視でき、抵抗７３３、抵抗７３５、抵抗７３６、抵抗７３７、抵抗７３８の抵抗値が十分に高く、ＦＥＴ７３４のドレイン端子−ソース端子間に流れる電流は、無視できるものとする。

ＦＥＴ７３１、ＦＥＴ７３４の閾値電圧をＶｔｈ５としたとき、ＦＥＴ７３１のゲート端子に印加される電圧Ｖ５は、ＦＥＴ７３１、ＦＥＴ７３４の閾値電圧Ｖｔｈ５と電圧値Ｖ６を用いて、次式（８０）のように表される。
Ｖ５＝Ｖ６＋２・Ｖｔｈ５ …（８０）

また、第１の基準電圧出力端子７２２の電圧Ｖｒｅｆ４は、抵抗７３５、７３６の抵抗値を、それぞれ、Ｒ６、Ｒ７とし、ε＝Ｒ７／（Ｒ６＋Ｒ７）とすると、電圧値Ｖ６、Ｖ７を用いて次式（８１）のように表される。
Ｖｒｅｆ３＝ε・Ｖ６−（ε−１）・Ｖ７ …（８１）

式（８０）を式（８１）に代入すると、基準電圧出力端子７２２の電圧Ｖｒｅｆ３の値は、電圧値Ｖ５、Ｖ７、閾値電圧Ｖｔｈ５を用いて、次式（８２）のように表される。
Ｖｒｅｆ３＝ε・（Ｖ５−２・Ｖｔｈ５）−（ε−１）・Ｖ７ …（８２）

同様に、基準電圧出力端子７２３の電圧Ｖｒｅｆ４は、抵抗７３７、７３８の抵抗値をそれぞれ、Ｒ８、Ｒ９とし、ξ＝Ｒ９／（Ｒ８＋Ｒ９）とすると、電圧値Ｖ６、Ｖ７を用いて次式（８３）のように表される。
Ｖｒｅｆ４＝ξ・Ｖ６−（ξ−１）・Ｖ７ …（８３）

式（８０）を式（８３）に代入すると、第２の基準電圧出力端子７２３の電圧Ｖｒｅｆ４の値は、電圧値Ｖ５、Ｖ７、閾値電圧Ｖｔｈ５を用いて、次式（８４）のように表される。
Ｖｒｅｆ４＝ξ・（Ｖ５−２・Ｖｔｈ５）−（ξ−１）・Ｖ７ …（８４）

次に、第１の利得制御回路１２におけるＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）は、式（７６）、（７７）および（８２）より、それぞれ、次式（８５）および（８６）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｔｈ３−２・ε・Ｖｔｈ５＋ε・Ｖ５
−（ε−１）・Ｖ７ …（８５）
ＶＣ（ｏｎ） ＝Ｖｔｈ３−２・ε・Ｖｔｈ５＋ε・Ｖ５
−（ε−１）・Ｖ７＋Ｖｗ …（８６）

同様にして、利得制御回路６１２におけるＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）は、式（７８）、（７９）および（８４）より、それぞれ、次式（８７）および（８８）のように表される。
ＶＣ（ｏｆｆ）＝Ｖｔｈ４−２・ξ・Ｖｔｈ５＋ξ・Ｖ５
−（ξ−１）・Ｖ７ …（８７）
ＶＣ（ｏｎ） ＝Ｖｔｈ４−２・ξ・Ｖｔｈ５＋ξ・Ｖ５
−（ξ−１）・Ｖ７＋Ｖｗ …（８８）

ここで、式（８５）および（８６）において、ＦＥＴの閾値電圧Ｖｔｈ３、Ｖｔｈ５に関する項をη＝Ｖｔｈ３−２・ε・Ｖｔｈ５と定義する。また、ε＝Ｒ７／（Ｒ６＋Ｒ７）であることからε＜１である。このことから、Ｖｔｈ３とＶｔｈ５が異なる値をとっても、εの値により、ηの値を０にすることができることがわかる。

同様にして、式（８７）および（８８）において、ＦＥＴの閾値電圧Ｖｔｈ４、Ｖｔｈ５に関する項をκ＝Ｖｔｈ４−２・ξ・Ｖｔｈ５と定義する。また、ξ＝Ｒ９／（Ｒ８＋Ｒ９）であることからξ＜１である。このことから、Ｖｔｈ４とＶｔｈ５が異なる値をとっても、ξの値により、κの値を０にすることができることがわかる。

つまり、Ｖｔｈ３、Ｖｔｈ５の値に応じて、εの値を選択することにより、式（８５）および（８６）において、閾値電圧を含む項を消去することができる。同様にして、Ｖｔｈ４、Ｖｔｈ５の値に応じて、ξの値を選択することにより、式（８７）および（８８）において、閾値電圧を含む項を消去することができる。

半導体チップ上に形成した、高周波集積回路で用いるＦＥＴにおいて、ＦＥＴの閾値電圧は、ほぼ同じ閾値電圧となる。ただし、ＦＥＴのゲート幅の違いがある場合やＦＥＴのソース電極とドレイン電極間に複数のゲート電極を配置した場合には、ＦＥＴの閾値電圧に違いが発生する。しかしながら、このようにＦＥＴの構造が異なる場合ことに起因してＦＥＴの閾値電圧にばらつきが発生した場合においても、これらＦＥＴの温度変化に対する閾値電圧の変化量はほぼ同じである。

このことから、基準電圧回路６０３のＦＥＴの閾値電圧と、利得制御回路１２のＦＥＴの閾値電圧および利得制御回路６１２のＦＥＴの閾値電圧とが異なる場合においても、基準電圧回路６０３の抵抗７３５と抵抗７３６の抵抗値、および、抵抗７３７と抵抗７３８の抵抗値を適当に選択することにより、ＦＥＴの閾値電圧が変動しても、ＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）はその影響を受けず、第１の利得制御回路１２および第２の利得制御回路１２の利得制御特性もその影響を受けない。したがって、ＦＥＴの閾値電圧の変動に起因する利得の変動を低減することができる。

次に、高周波増幅回路６０２の信号入力端子２１と信号入力端子６５１とに周波数および信号レベルが異なる高周波信号が入力された場合について考える。

一般的に、利得制御回路で用いられるＦＥＴのサイズは、利得制御回路への入力信号レベルにより決定され、ＦＥＴのサイズが異なる場合、ＦＥＴの閾値電圧が異なる。高周波増幅回路６０２は、１つの基準電圧回路６０３で、利得制御回路１２および利得制御回路６１２のＦＥＴの閾値電圧が異なる場合にも対応することができるため、複数の基準電圧回路を配置する必要がない。したがって、高周波増幅回路６０２によれば、２つの利得制御回路に含まれるＦＥＴのサイズを柔軟に設定することができ、高周波増幅回路の回路規模を縮小することができる。

次に、高周波増幅回路６０２において、ＦＥＴの閾値電圧が変化した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子１２１から入力される信号の周波数が１．９５ＧＨｚで、基準電圧端子７２１に印加される基準電圧Ｖｒｅｆが３Ｖであり、信号入力端子６２１から入力される信号の周波数が８１０ＭＨｚである場合の実験結果を示す。この条件下で、ＦＥＴ７３１およびＦＥＴ７３４の閾値電圧Ｖｔｈが−０．６Ｖである場合、−０．５Ｖである場合、および、−０．４Ｖである場合について、利得制御端子１２３に印加される制御電圧を０Ｖから３Ｖまで変化させたときの結果を示す。

図１９は、上記条件下で動作する利得制御回路１２における、制御電圧と入出力電力比との関係を示す図である。図２０は、上記条件下で動作する利得制御回路１２における、制御電圧と利得制御感度との関係を示す図である。図１９および図２０における横軸は、利得制御端子２３に印加される制御電圧ＶＣを表す。図１９における縦軸は、信号入力端子１２１への入力信号と信号出力端子１２２からの出力信号との電力の比ＰＧを表す。図２０における縦軸は、利得制御感度ＧＳを表す。

図２１は、上記条件下で動作する利得制御回路６１２における、制御電圧と入出力電力比との関係を示す図である。図２２は、上記条件下で動作する利得制御回路６１２における、制御電圧と利得制御感度との関係を示す図である。図２１および図２２における横軸は、利得制御端子２３に印加される制御電圧ＶＣを表す。図２１における縦軸は、信号入力端子６２１への入力信号と信号出力端子６２２からの出力信号との電力の比ＰＧを表す。図２３における縦軸は、利得制御感度ＧＳを表す。

図１９〜図２２によれば、ＦＥＴの閾値電圧が変動しても、利得制御回路１２および利得制御回路６１２の特性は、その影響をほとんど受けない。したがって、高周波増幅回路６０２によれば、製造プロセスのばらつきや動作温度などの変化によりＦＥＴの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。

以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路と基準電圧回路のＦＥＴの閾値電圧が異なる場合であっても、利得制御回路に含まれるＦＥＴの閾値電圧のばらつきに起因する利得の変動を低減することができる。

なお、基準電圧回路６０３の代わりに、図２３に示す基準電圧回路６０４を使用しても同様の効果が得られる。基準電圧回路６０４では、ＦＥＴ７３４のドレイン端子と抵抗７２８の間に抵抗７３５、７３６、７３９が直列に接続される。また、基準電圧出力端子７２２は、抵抗７３６と抵抗７３９との間に接続され、基準電圧出力端子７２３は、抵抗７３５と抵抗７３６との間に接続される。

（第５の実施形態）
図２４は、本発明の第５の実施形態に係る高周波増幅回路の構成を示すブロック図である。図２４に示す高周波増幅回路６０５は、第１の実施形態に係る高周波増幅回路と同様に、図２に示す携帯電話端末において、高周波増幅回路２０２および／または高周波増幅回路２０６として使用される。言い換えると、本実施形態に係る携帯電話端末は、図２に示す携帯電話端末であって、高周波増幅回路２０２および高周波増幅回路２０６の少なくとも一方が高周波増幅回路６０５で構成されたものである。

以下、図２４を参照して、高周波増幅回路６０５の詳細を説明する。高周波増幅回路６０５は、整合回路１１、利得制御回路６０６、制御電圧回路６０７、増幅器１４、整合回路１５、増幅器１６、および、整合回路１７を備えている。これに加えて、高周波増幅回路６０５は、信号入力端子２１、信号出力端子２２、利得制御端子２３、基準電圧端子３１、電源端子３２、３３、および、接地端子３４〜３８、６５９を備えている。

利得制御回路６０６は、信号入力端子７５１、信号出力端子７５２、利得制御端子７５８、基準電圧端子７５７、および、接地端子７５５、７５６を含む。制御電圧回路６０７は、基準電圧端子７６４、制御電圧入力端子７６７、基準電圧出力端子７６５、制御電圧出力端子７６６および、接地端子７６８を含む。接地端子７５５、７５６は、それぞれ、接地端子３４、３５に接続されている。

制御電圧出力端子７６６は、利得制御端子７５８に接続され、基準電圧出力端子７６５は、基準電圧端子７５７に接続され、基準電圧端子７６４は、基準電圧端子３１に接続され、接地端子７６８は、接地端子６５９に接続されている。

また、電源端子３２、３３は、それぞれ、増幅器１４、１６の電源端子に接続され、接地端子３７、３８は、それぞれ、増幅器１４、１６の接地端子に接続されている。

高周波増幅回路６０５は、入力された高周波信号に対してレベル調整を施した後に、２段階の増幅を行う。増幅すべき高周波信号は信号入力端子２１から入力され、増幅された信号は信号出力端子２２から出力される。高周波増幅回路６０５の利得を制御するために、利得制御端子２３には制御電圧ＶＣが印加される。基準電圧端子３１には、所定の基準電圧Ｖｒｅｆが印加され、電源端子３２、３３には、それぞれ、所定の電源電圧Ｖｄｄ１、Ｖｄｄ２が印加される。

整合回路１１、１５、１７は、入力信号に対してインピーダンス変換を行うインピーダンス整合回路である。増幅器１４は１段目の増幅を行い、増幅器１６は２段目の増幅を行う。利得制御回路６０６は、利得制御端子２３に印加された制御電圧ＶＣに基づき、入力信号を減衰させて出力する。

より詳細には、信号入力端子２１は、整合回路１１の入力端子に接続されている。整合回路１１の出力端子は、利得制御回路６０６の信号入力端子７５１に接続されている。利得制御回路６０６の信号出力端子７５２は、増幅器１４の入力端子に接続されている。増幅器１４の出力端子は、整合回路１５の入力端子に接続されている。整合回路１５の出力端子は、増幅器１６の入力端子に接続されている。増幅器１６の出力端子は、整合回路１７の入力端子に接続されている。整合回路１７の出力端子は、信号出力端子２２に接続されている。

入力された高周波信号は、整合回路１１を介して利得制御回路６０６に入力され、利得制御回路６０６で減衰される。利得制御回路６０６の出力信号は、増幅器１４で増幅される。増幅器１４の出力信号は、整合回路１５を介して増幅器１６に入力され、増幅器１６で増幅される。増幅器１６の出力信号は、整合回路１７を介して信号出力端子２２から出力される。

以下、高周波増幅回路６０５における利得制御について説明する。利得制御回路６０６は、利得制御端子２３に印加された制御電圧ＶＣに基づき抵抗値を変化させることにより、入力された高周波信号を減衰させる。

制御電圧回路６０７は、利得制御回路６０６のＦＥＴの閾値電圧の変動を補償するための制御電圧ＶＣ３と基準電圧Ｖｒｅｆ５を求めて、利得制御回路６０６に与える。このように、利得制御端子２３に印加された制御電圧ＶＣと、制御電圧回路６０７で求めた制御電圧ＶＣ３と基準電圧Ｖｒｅｆ５とを用いて、利得制御回路６０６における減衰量を制御することにより、高周波増幅回路６０５の利得制御が行われる。

図２５は、利得制御回路６０６の詳細な構成を示す回路図である。図２５において、信号入力端子７５１には、キャパシタ５１の一端と、キャパシタ５６の一端と、信号出力端子７５２とが接続されている。キャパシタ５１の他端には、ＦＥＴ７６０のドレイン端子と、抵抗７６１の一端とが接続されている。抵抗７６１の他端には、ＦＥＴ７６０のソース端子と、キャパシタ５３の一端と、抵抗７６３の一端とが接続されている。キャパシタ５３の他端には、接地端子７５５が接続されている。キャパシタ５６の他端には、抵抗５７の一端が接続されている。抵抗５７の他端には、キャパシタ５８の一端が接続されている。キャパシタ５８の他端には、接地端子７５６が接続されている。利得制御端子７５８には、抵抗７６３の他端が接続されている。基準電圧端子７５７には、抵抗７６２の一端が接続されている。ＦＥＴ７６０のゲート端子には、抵抗７６２の他端が接続されている。

利得制御回路６０６では、信号入力端子７５１と接地端子７５５との間に設けられたＦＥＴ７６０、抵抗７６１、キャパシタ５１、５３によって、可変抵抗回路７５９が構成される。

また、信号出力端子７５２と接地端子７５６との間に設けられたキャパシタ５６、５８および抵抗５７によって、減衰回路５５が構成される。信号入力端子７５１と接地端子７５５との間にはキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。また、信号出力端子７５２と接地端子７５６との間にもキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。

なお、利得制御回路６０６では、ＦＥＴ７６０のソース端子とドレイン端子とを逆にしてもよい。また、抵抗７６３の一端を、ＦＥＴ７６０のソース端子と抵抗７６１の他端とではなく、ＦＥＴ７６０のドレイン端子と抵抗７６１の一端とに接続してもよい。

また、減衰回路５５では、キャパシタ５６と抵抗５７とを逆に接続してもよく、抵抗５７とキャパシタ５８とを逆に接続してもよく、キャパシタ５６、５８のいずれか一方を設けなくてもよい。

以下、利得制御回路６０６に含まれるＦＥＴ７６０を可変抵抗として動作させた場合について説明する。

利得制御回路６０６では、利得制御端子７５８に印加される制御電圧ＶＣ３と、基準電圧端子７５７に印加される基準電圧Ｖｒｅｆ５とに応じて、ＦＥＴ７６０のソース端子−ドレイン端子間の抵抗値が変化し、結果として、信号入力端子７５１−信号出力端子７５２間の減衰量が変化する。これにより、高周波増幅回路６０５の利得制御が行われる。

図２６は、利得制御回路６０６における可変抵抗回路７５９の制御電圧と挿入損失との関係を示す図である。図２６において、横軸はＦＥＴ７６０のソース端子またはドレイン端子に印加される制御電圧ＶＣ３を表し、縦軸は信号入力端子７５１−信号出力端子７５２間の減衰量を表す。

図２６によれば、ＦＥＴ７６０のソース端子−ドレイン端子間のインピーダンスは、以下の３つの状態をとることが分かる。（ａ）ＶＣ３＜ＶＣ３（ｏｆｆ）のとき ：約−２０ｄＢに固定（ｂ）ＶＣ３＞ＶＣ３（ｏｎ）のとき ：約０ｄＢに固定（ｃ）ＶＣ３（ｏｆｆ）≦ＶＣ３≦ＶＣ３（ｏｎ）のとき：ＶＣ３に応じて連続的に変化

以下、上記（ａ）のときを遮断状態、上記（ｂ）のときを導通状態、上記（ｃ）のときを可変抵抗状態と呼ぶ。また、ＦＥＴ７６０の閾値電圧をＶｔｈ６とし、ＦＥＴ７６０のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Ｖｇ３、Ｖｓ３およびＶｄ３とし、ＶＣ３（ｏｆｆ）とＶＣ３（ｏｎ）との差をＶｗとする。

ここで、抵抗７６１、７６２、７６３の抵抗値は十分に高く、これらの抵抗による電圧降下は無視できるものとすると、ＦＥＴ７６０のゲート端子は、基準電圧端子Ｖｒｅｆ５とほぼ同電位となり、ＦＥＴ７６０のソース端子およびドレイン端子は、制御電圧ＶＣ３とほぼ同電位となる。

すなわち、次式（８９）〜（９１）が成立する。
Ｖｇ３＝Ｖｒｅｆ５ …（８９）
Ｖｄ３＝ＶＣ３ …（９０）
Ｖｓ３＝ＶＣ３ …（９１）

ＦＥＴ７６０がちょうど遮断状態となるとき（すなわち、ゲート端子の電位がその時点よりも上がると遮断状態でなくなるとき）、ＦＥＴ７６０のゲート端子およびソース端子の電位には、次式（９２）が成立する。
Ｖｇ３−Ｖｓ３＝Ｖｔｈ６ …（９２）

また、このとき、次式（９３）が成立する。
Ｖｓ３＝ＶＣ３（ｏｎ） …（９３）

式（９２）に式（９１）および（９３）を代入し、ＶＣ３（ｏｎ）で整理すると、次式（９４）が得られる。また、ＶＣ３（ｏｆｆ）は、次式（９５）のように表される。
ＶＣ３（ｏｎ） ＝Ｖｒｅｆ５―Ｖｔｈ６ …（９４）
ＶＣ３（ｏｆｆ） ＝Ｖｒｅｆ５―Ｖｔｈ６―Ｖｗ …（９５）

式（９４）および（９５）によれば、ＦＥＴ７６０がちょうど遮断状態となるときのＦＥＴ７６０の各端子の電位は、ＦＥＴ７６０の閾値電圧Ｖｔｈ６と基準電圧端子７５７に印加される電圧値Ｖｒｅｆ５とによって決定されることが分かる。

利得制御回路６０６では、基準電圧端子７５７に電圧Ｖｒｅｆ５が印可された状態で、ＦＥＴの閾値電圧を補償するための補正電圧を含む、利得制御端子７５８に印加される制御電圧ＶＣ３を変化させることにより、ＦＥＴ７６０のゲート端子−ソース端子間の電位が変化し、ＦＥＴ７６０のソース端子−ドレイン端子間のオン抵抗値が変化する。これにより、制御電圧ＶＣに応じて信号入力端子７５１−信号出力端子７５２間の減衰量が変化するので、利得制御を行うことができる。

また、利得制御回路６０６は、信号出力端子７５２と接地端子７５６との間に減衰回路５５を備えている。制御電圧ＶＣが変化し、ＦＥＴ７６０のソース端子−ドレイン端子間の抵抗値が変化すると、ＦＥＴ７６０のソース端子−ドレイン端子間のインピーダンスが変動する。減衰回路５５は、このインピーダンスの変動を低減させる作用を有する。

図２７は、制御電圧回路６０７の詳細な構成を示す回路図である。図２７に示すように、基準電圧端子７６４には、抵抗７６９の一端が接続されている。抵抗７６９の他端には、抵抗７７０の一端と、抵抗７７４の一端とが接続されている。抵抗７７０の他端には、抵抗７７１の一端と、抵抗７７２の一端とが接続されている。抵抗７７４の他端には、ＦＥＴ７７５のドレイン端子が接続されている。ＦＥＴ７７５のソース端子には、抵抗７７６の一端と、制御電圧出力端子７６６とが接続されている。基準電圧出力端子７６５には、抵抗７７２の他端が接続されている。制御電圧入力端子７６７には、抵抗７７３の一端が接続されている。抵抗７７３の他端には、ＦＥＴ７７５のゲート端子が接続されている。接地端子７６８には、抵抗７７１の他端と、抵抗７７６の他端とが接続されている。

制御電圧回路６０７に含まれる抵抗７６９〜７７１には、それぞれ、数百Ωから数十ｋΩ程度の範囲の抵抗値を有する抵抗を使用した。また、抵抗７７２、７７３、７７４、７７６には、それぞれ、数１０ｋΩ程度の抵抗値を有する抵抗を使用した。

以下、制御電圧回路６０７の動作を説明する。抵抗７７４、７７６の抵抗値が十分に高く、ＦＥＴ７７５のドレイン端子−ソース端子間に流れる電流を無視できるとする。また、抵抗７７３は、高抵抗であり、抵抗７７３の電圧降下は無視できると考えると、ＦＥＴ７７５の閾値電圧をＶｔｈ７としたとき、制御電圧入力端子７６７の電圧ＶＣと、制御電圧出力端子７６６の電圧ＶＣ３の関係は、次式（９６）のように表される。
ＶＣ ＝ＶＣ３＋Ｖｔｈ７ …（９６）

また、基準電圧出力端子７６５から出力される基準電圧Ｖｒｅｆ５は、抵抗７６９、７７０、７７１の値により設定される。

また、同じ半導体プロセスを用いて利得制御回路６０６と制御電圧回路６０７とを作成した場合、各回路に含まれるＦＥＴの閾値電圧はほぼ一致する。このため、次式（９７）が成立する。
Ｖｔｈ６＝Ｖｔｈ７ …（９７）

したがって、利得制御回路６０６におけるＶＣ（ｏｎ）およびＶＣ（ｏｆｆ）は、式（９４）〜（９７）より、それぞれ、次式（９８）および（９９）のように表される。
ＶＣ（ｏｎ） ＝Ｖｒｅｆ５ …（９８）
ＶＣ（ｏｆｆ）＝Ｖｒｅｆ５−Ｖｗ …（９９）

式（９８）および（９９）には、ＦＥＴの閾値電圧に依存する項が含まれていない。したがって、ＦＥＴの閾値電圧が変動しても、ＶＣ（ｏｆｆ）およびＶＣ（ｏｎ）はその影響を受けず、利得制御回路６０６の利得制御もその影響を受けない。よって、ＦＥＴの閾値電圧の変動に起因する利得の変動を低減することができる。

次に、高周波増幅回路６０５において、ＦＥＴの閾値電圧が変化した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子２１から入力される信号の周波数が１．９５ＧＨｚで、基準電圧端子３１に印加される基準電圧Ｖｒｅｆが３．５Ｖである場合の実験結果を示す。この条件下で、ＦＥＴ７６０およびＦＥＴ７７５の閾値電圧が−０．６Ｖである場合、−０．５Ｖである場合、および、−０．４Ｖである場合について、利得制御端子２３に印加される制御電圧ＶＣを０Ｖから３Ｖまで変化させたときの結果を示す。

図２８は、上記条件下で動作する利得制御回路６０６における、制御電圧と入出力電力比との関係を示す図である。また、図２９は、上記条件下で動作する利得制御回路６０６における、制御電圧と利得制御感度との関係を示す図である。図２８および図２９における横軸は、利得制御端子２３に印加される制御電圧ＶＣを表す。図２８における縦軸は、信号入力端子７５１への入力信号と信号出力端子７５２からの出力信号との電力の比ＰＧを表す。図２９における縦軸は、利得制御感度ＧＳを表す。

図２８および図２９によれば、ＦＥＴの閾値電圧が変動しても、利得制御回路６０６の特性は、その影響をほとんど受けない。したがって、高周波増幅回路６０５によれば、製造プロセスのばらつきや動作温度などの変化によりＦＥＴの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。

以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路に含まれるＦＥＴの閾値電圧のばらつきに起因する利得の変動を低減することができる。

なお、上記各実施形態については、各種の変形例を構成することができる。例えば、第１〜第４の実施形態では、利得制御回路は、入力側と出力側の両方に減衰回路を含むこととしたが、アプリケーションで要求される特性に応じて、入力側にだけ減衰回路を含むこととしてもよく、出力側にだけ減衰回路を含むこととしてもよく、あるいは、入力側にも出力側にも減衰回路を含まないこととしてもよい。また、第５の実施形態においても、利得制御回路は、減衰回路を含まないこととしてもよい。

また、上記各実施形態では、高周波増幅回路は、基準電圧端子３１および電源端子３２、３３を備えることとしたが、基準電圧端子３１を電源端子３２または電源端子３３と共用してもよい。これにより、高周波増幅回路に含まれる端子数を削減し、高周波増幅回路の実装面積を縮小することができる。

以上に説明したように、本発明の高周波増幅回路は、利得制御回路に含まれる電界効果トランジスタの閾値電圧がばらつく場合でも利得が変動しないという効果を奏するので、移動体通信端末の送信部の高周波回路ブロックに含まれる可変利得の増幅回路等として利用することができる。また、本発明の移動体通信端末は、複数の通信方式に対応した携帯電話端末等に利用することができる。

本発明の第１の実施形態に係る高周波増幅回路の構成を示すブロック図 図１に示す高周波増幅回路を含む携帯電話端末の無線部の構成を示すブロック図 図１に示す高周波増幅回路に含まれる利得制御回路の回路図 図３に示す利得制御回路における制御電圧と挿入損失との関係を示す図 図１に示す高周波増幅回路に含まれる基準電圧回路の回路図 図３に示す利得制御回路における制御電圧と入出力電力比との関係を示す図 図３に示す利得制御回路における制御電圧と利得制御感度との関係を示す図 本発明の第２の実施形態に係る高周波増幅回路の構成を示すブロック図 図８に示す高周波増幅回路に含まれる利得制御回路の回路図 図９に示す利得制御回路における制御電圧と挿入損失との関係を示す図 図９に示す利得制御回路における制御電圧と入出力電力比との関係を示す図 図９に示す利得制御回路における制御電圧と利得制御感度との関係を示す図 本発明の第３の実施形態に係る高周波増幅回路の構成を示すブロック図 図１３に示す高周波増幅回路に含まれる基準電圧回路の回路図 図１３に示す高周波増幅回路の利得制御回路における制御電圧と入出力電力比との関係を示す図 図１３に示す高周波増幅回路の利得制御回路における制御電圧と利得制御感度との関係を示す図 本発明の第４の実施形態に係る高周波増幅回路の構成を示すブロック図 図１７に示す高周波増幅回路に含まれる基準電圧回路の回路図 図１７に示す高周波増幅回路の利得制御回路における制御電圧と入出力電力比との関係を示す図 図１７に示す高周波増幅回路の利得制御回路における制御電圧と利得制御感度との関係を示す図 図１７に示す高周波増幅回路の利得制御回路における制御電圧と入出力電力比との関係を示す図 図１７に示す高周波増幅回路の利得制御回路における制御電圧と利得制御感度との関係を示す図 図１７に示す高周波増幅回路に含まれる基準電圧回路の他の例を示す回路図 本発明の第５の実施形態に係る高周波増幅回路の構成を示すブロック図 図２４に示す高周波増幅回路に含まれる利得制御回路の回路図 図２５に示す利得制御回路における制御電圧と挿入損失との関係を示す図 図２４に示す高周波増幅回路に含まれる制御電圧回路の回路図 図２５に示す利得制御回路における制御電圧と入出力電力比との関係を示す図 図２５に示す利得制御回路における制御電圧と利得制御感度との関係を示す図 従来の高周波増幅回路の構成を示すブロック図 高周波増幅回路における制御電圧と出力電力との関係を示す図 高周波増幅回路に入力されるバースト信号を示す図 従来の高周波増幅回路に含まれる利得制御回路の回路図

符号の説明

１０、１８、６００、６０２、６０５…高周波増幅回路
１１、１５、１７、６１１、６１５、６１７…整合回路
１２、１９、６０６、６１２…利得制御回路
１３、６０１、６０３、６０４…基準電圧回路
１４、１６、６１４、６１６…増幅器
４０、７０、７５９…可変抵抗回路
５０、５５…減衰回路
８０…分圧回路
４１、６７、７１、７２、７１０、７１３、７３１、７３４、７６０、７７５…ＦＥＴ
４２、４５、４６、５２、５７、６１〜６６、７３、７４、７７〜７９、８１〜８３、７０４〜７０９、７１１、７１２、７１４、７１５、７２５〜７３０、７３２、７３３、７３５〜７３９、７６１〜７６３、７６９〜７７４、７７６…抵抗
４３、４４、５１、５３、５６、５８、７５、７６…キャパシタ
２１、１２１、１９１、６２１、６５１、７５１…信号入力端子
２２、１２２、１９２、６２２、６５２、７５２…信号出力端子
２３、１２３、１９３、６２３、７５８…利得制御端子
３１、１２４、１３１、１９４、６２４、７０１、７２１、７５７、７６４…基準電圧端子
１３２、７０２、７２２、７２３、７６５…基準電圧出力端子
３２、３３、６５３、６５４…電源端子
３４〜３９、１２５、１２６、１３３、１９５〜１９７、６２５、６２６、６５５〜６５８、７０３、７２４、７５５、７５６、７６８…接地端子
２００…送信部
２０１…変調器
２０２、２０６、４０１、４０３…高周波増幅回路
２０３、２０７、４０２、４０４、４０６…バンドパスフィルタ
２０４、２０８…高出力高周波増幅回路
２０５、２０９…アイソレータ
３００…シンセサイザ部
３０１…温度制御水晶発振器
３０２…フェーズロックドループ回路
３０３…電圧制御発振器
４００…受信部
４０５…復調器
５００…共用器部
５０１、５０２…アンテナ
５０３、５０４…デュプレクサ
６０７…制御電圧回路
７６６…制御電圧出力端子
７６７…制御電圧入力端子

Claims (9)

1. 利得が可変である高周波増幅回路であって、
   利得制御端子に印加された制御電圧に応じて、信号入力端子から入力される高周波信号を減衰させて出力する利得制御回路と、
   前記利得制御回路から出力される高周波信号を増幅し、信号出力端子から出力する増幅器と、
   基準電圧端子に印加された基準電圧から内部基準電圧を生成して前記利得制御回路に供給する基準電圧回路とを備え、
   前記利得制御回路は、ゲート端子に印加される前記制御電圧に応じてドレイン端子−ソース端子間の抵抗値を変化させることで、当該ドレイン端子−ソース端子間を通過する高周波信号の減衰量を制御する第１の電界効果トランジスタを含み、
   前記基準電圧回路は、
   前記基準電圧を分圧する基準電圧分圧回路と、
   前記第１の電界効果トランジスタと同一の閾値電圧特性を有し、前記基準電圧分圧回路で分圧された電圧をゲート端子に入力し、閾値電圧分だけ変化した電圧をソース端子から出力する第２の電界効果トランジスタとを含み、
   前記第２の電界効果トランジスタのソース端子から出力される電圧を内部基準電圧として、前記第１の電界効果トランジスタのソース端子および／またはドレイン端子に供給する、高周波増幅回路。
2. 前記信号入力端子と接地端子との間に介挿された減衰回路をさらに備える、請求項１に記載の高周波増幅回路。
3. 前記信号出力端子と接地端子との間に介挿された減衰回路をさらに備える、請求項１に記載の高周波増幅回路。
4. 前記信号入力端子と接地端子との間、および、前記信号出力端子と接地端子との間に介挿された減衰回路をさらに備える、請求項１に記載の高周波増幅回路。
5. 前記減衰回路は、直列に接続された抵抗およびキャパシタを含むことを特徴とする、請求項２〜４のいずれかに記載の高周波増幅回路。
6. 前記利得制御回路は、前記第１の電界効果トランジスタのソース端子とドレイン端子とに接続された抵抗をさらに含むことを特徴とする、請求項１に記載の高周波増幅回路。
7. 利得が可変である高周波増幅回路であって、
   各利得制御端子に印加されたそれぞれの制御電圧に応じて、信号入力端子から入力される高周波信号を減衰させて出力する複数の利得制御回路と、
   前記複数の利得制御回路から出力される高周波信号をそれぞれ増幅し、信号出力端子から出力する複数の増幅器と、
   基準電圧端子に印加された基準電圧から内部基準電圧を生成して前記利得制御回路に供給する基準電圧回路とを備え、
   前記複数の利得制御回路は、それぞれ、ゲート端子に印加される前記制御電圧に応じてドレイン端子−ソース端子間の抵抗値を変化させることで、当該ドレイン端子−ソース端子間を通過する高周波信号の減衰量を制御する第１の電界効果トランジスタを含み、
   前記基準電圧回路は、
   前記基準電圧を分圧する基準電圧分圧回路と、
   前記第１の電界効果トランジスタと同一の閾値電圧特性を有し、前記基準電圧分圧回路で分圧された電圧をゲート端子に入力し、閾値電圧分だけ変化した電圧をソース端子から出力する第２の電界効果トランジスタと、
   前記第２の電界効果トランジスタのソース端子から出力される電圧を、複数の異なる電圧に分圧する分圧回路とを含み、
   前記複数の分圧回路は、前記ソース端子と接地端子間に接続された複数の抵抗により第１の分圧回路と第２の分圧回路が構成され、前記第１の分圧回路と前記第２の分圧回路は、互いに並列に接続され、
   前記第１の分圧回路と前記第２の分圧回路の出力電圧を前記内部基準電圧として、前記複数の第１の電界効果トランジスタのソース端子および／またはドレイン端子にそれぞれ供給する、高周波増幅回路。
8. 利得が可変である高周波増幅回路であって、
   各利得制御端子に印加されたそれぞれの制御電圧に応じて、信号入力端子から入力される高周波信号を減衰させて出力する複数の利得制御回路と、
   前記複数の利得制御回路から出力される高周波信号をそれぞれ増幅し、信号出力端子から出力する複数の増幅器と、
   基準電圧端子に印加された基準電圧から内部基準電圧を生成して前記利得制御回路に供給する基準電圧回路とを備え、
   前記複数の利得制御回路は、それぞれ、
   前記利得制御端子と接地端子との間に介挿され、前記制御電圧を複数の異なる制御電圧に分圧する第１の分圧回路と、
   前記第１の分圧回路から出力される前記複数の異なる制御電圧をそれぞれゲート端子に印加し、当該印加された制御電圧に応じてドレイン端子−ソース端子間の抵抗値を変化させることで、当該ドレイン端子−ソース端子間を通過する高周波信号の減衰量を制御する、直列に接続された複数の第１の電界効果トランジスタを含み、
   前記基準電圧回路は、
   前記基準電圧を分圧する基準電圧分圧回路と、
   前記第１の電界効果トランジスタと同一の閾値電圧特性を有し、前記基準電圧分圧回路で分圧された電圧をゲート端子に入力し、閾値電圧分だけ変化した電圧をソース端子から出力する第２の電界効果トランジスタと、
   前記第２の電界効果トランジスタのソース端子から出力される電圧を、複数の異なる電圧に分圧する第２の分圧回路とを含み、
   前記第２の分圧回路は、前記ソース端子と接地端子間に接続された複数の抵抗により分圧回路が構成され、前記第２の分圧回路は、第１の分圧電圧出力端子と第２の分圧電圧出力端子をもち、
   前記第２の分圧回路の前記第１の分圧電圧出力端子の電圧と前記第２の分圧電圧端子の電圧を前記内部基準電圧として、前記複数の利得制御回路の前記第１の電界効果トランジスタのソース端子および／またはドレイン端子にそれぞれ供給する、高周波増幅回路。
9. シンセサイザ部と送信部と受信部と共用器部とを含む高周波回路ブロックを備えた移動体通信端末であって、
   前記送信部は、
   入力された変調信号を、互いに異なる送信周波数を有する複数の送信信号に変換する変調器と、
   前記変調器で得られた送信信号のそれぞれを増幅する複数の増幅部とを備え、
   各前記増幅部は、
   前記変調器で得られた一の送信信号を増幅する可変利得の高周波増幅回路と、
   前記高周波増幅回路で増幅された送信信号から所定帯域の信号を抽出するバンドパスフィルタと、
   前記バンドパスフィルタで抽出された信号を増幅する固定利得の高出力高周波増幅回路と、
   前記高出力高周波増幅回路と前記共用器部との間に設けられ、前記高出力高周波増幅回路から前記共用器部に向けて一方向に信号を通過させるアイソレータとを含み、
   少なくとも１つの前記高周波増幅回路が、請求項１、７、８のいずれかに記載の高周波増幅回路であることを特徴とする、移動体通信端末。

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