(第1の実施形態)
図1は、本発明の第1の実施形態に係る高周波増幅回路の構成を示すブロック図である。図2は、図1に示す高周波増幅回路10を含む携帯電話端末の無線部の構成を示すブロック図である。図1に示す高周波増幅回路10は、図2に示す携帯電話端末の無線部において、高周波増幅回路202および/または高周波増幅回路206として使用される。言い換えると、本実施形態に係る携帯電話端末は、図2に示す携帯電話端末であって、高周波増幅回路202および高周波増幅回路206の少なくとも一方が、図1に示す高周波増幅回路10で構成されたものである。
高周波増幅回路10の詳細を説明するに先立ち、図2に示す携帯電話端末の無線部の詳細を説明する。本実施形態に係る携帯電話端末は、PDC方式やW−CDMA方式等の複数の通信方式に対応する。携帯電話端末の無線部は、図2に示すように、送信部200、シンセサイザ部300、受信部400、および、共用器部500を備えている。
シンセサイザ部300は、温度制御水晶発振器301(図2ではTCXOと記載)、フェーズロックドループ回路302(図2ではPLLと記載)、および、電圧制御発振器303(図2ではVCOと記載)を含んでいる。シンセサイザ部300は、送信部200と受信部400とに対して、所定の周波数を有する信号を供給する。
送信部200は、変調器201、高周波増幅回路202、206、バンドパスフィルタ203、207、高出力高周波増幅回路204、208、および、アイソレータ205、209を含んでいる。変調器201は、入力信号に基づき、送信周波数が互いに異なる搬送波を用いて2通りの変調を行い、2本の送信信号(以下、第1および第2の送信信号という)を出力する。高周波増幅回路202、バンドパスフィルタ203、高出力高周波増幅回路204、および、アイソレータ205は、第1の増幅部を構成し、高周波増幅回路206、バンドパスフィルタ207、高出力高周波増幅回路208、および、アイソレータ209は、第1の増幅部とは独立して動作する第2の増幅部を構成する。
例えば、変調器201は、第1の送信信号として、PDC方式に従い変調された送信信号(送信周波数は約900MHz)を出力し、第2の送信信号として、W−CDMA方式に従い変調された送信信号(送信周波数は約1.9GHz)を出力する。第1および第2の送信信号は、それぞれ、第1および第2の増幅部に入力される。高周波増幅回路202は、可変利得の増幅回路であり、第1の送信信号(1mW以下)を最大10mW程度まで増幅する。バンドパスフィルタ203は、高周波増幅回路202で増幅された高周波信号から、送信波帯域の信号を抽出する。高出力高周波増幅回路204は、固定利得の増幅回路であり、バンドパスフィルタ203から出力された高周波信号(10mW以下)を最大1W程度まで増幅する。アイソレータ205は、高出力高周波増幅回路204から共用器部500に向けて一方向に信号を通過させる。第2の増幅部に含まれる構成要素も、これと同じように動作する。
共用器部500は、アンテナ501、502、および、デュプレクサ503、504を含んでいる。デュプレクサ503は、アイソレータ205の出力端子に接続されたTX端子と、受信部400の一方の入力端子に接続されたRX端子と、アンテナ501に接続されたANT端子とを有している。デュプレクサ504は、アイソレータ209の出力端子に接続されたTX端子と、受信部400の他方の入力端子に接続されたRX端子と、アンテナ502に接続されたANT端子とを有している。
受信部400は、高周波増幅回路401、403、バンドパスフィルタ402、404、406、および、復調器405を含んでいる。高周波増幅回路401は、アンテナ501で受信した受信信号を増幅し、バンドパスフィルタ402は、高周波増幅回路401の出力信号から送信波帯域の信号を抽出する。高周波増幅回路403は、アンテナ502で受信した受信信号を増幅し、バンドパスフィルタ404は、高周波増幅回路403の出力信号から送信波帯域の信号を抽出する。復調器405は、バンドパスフィルタ402、404で抽出された2本の信号とシンセサイザ部300から出力された信号とを混合する。バンドパスフィルタ406は、復調器405の出力信号から中間周波数信号を抽出する。
以下、図1を参照して、高周波増幅回路10の詳細を説明する。高周波増幅回路10は、整合回路11、利得制御回路12、基準電圧回路13、増幅器14、整合回路15、増幅器16、および、整合回路17を備えている。これに加えて、高周波増幅回路10は、信号入力端子21、信号出力端子22、利得制御端子23、基準電圧端子31、電源端子32、33、および、接地端子34〜38を備えている。上述したように、高周波増幅回路10は、図2に示す携帯電話端末において、高周波増幅回路202および/または高周波増幅回路206として使用される。
利得制御回路12は、信号入力端子121、信号出力端子122、利得制御端子123、基準電圧端子124、および、接地端子125、126を有し、基準電圧回路13は、基準電圧端子131、基準電圧出力端子132、および、接地端子133を有する。基準電圧出力端子132は、基準電圧端子124に接続されている。基準電圧端子131および接地端子133は、それぞれ、基準電圧端子31および接地端子36に接続されている。利得制御端子123は利得制御端子23に接続され、接地端子125、126は、それぞれ、接地端子34、35に接続されている。また、電源端子32、33は、それぞれ、増幅器14、16の電源端子に接続され、接地端子37、38は、それぞれ、増幅器14、16の接地端子に接続されている。
高周波増幅回路10は、入力された高周波信号に対してレベル調整を施した後に、2段階の増幅を行う。増幅すべき高周波信号は信号入力端子21から入力され、増幅された信号は信号出力端子22から出力される。高周波増幅回路10の利得を制御するために、利得制御端子23には制御電圧VCが印加される。基準電圧端子31には、所定の基準電圧Vrefが印加され、電源端子32、33には、それぞれ、所定の電源電圧Vdd1、Vdd2が印加される。
整合回路11、15、17は、入力信号に対してインピーダンス変換を行うインピーダンス整合回路である。増幅器14は1段目の増幅を行い、増幅器16は2段目の増幅を行う。利得制御回路12は、利得制御端子23に印加された制御電圧VCに基づき、入力信号を減衰させて出力する。
より詳細には、信号入力端子21は、整合回路11の入力端子に接続されている。整合回路11の出力端子は、利得制御回路12の信号入力端子121に接続されている。利得制御回路12の信号出力端子122は、増幅器14の入力端子に接続されている。増幅器14の出力端子は、整合回路15の入力端子に接続されている。整合回路15の出力端子は、増幅器16の入力端子に接続されている。増幅器16の出力端子は、整合回路17の入力端子に接続されている。整合回路17の出力端子は、信号出力端子22に接続されている。
入力された高周波信号は、整合回路11を介して利得制御回路12に入力され、利得制御回路12で減衰される。利得制御回路12の出力信号は、増幅器14で増幅される。増幅器14の出力信号は、整合回路15を介して増幅器16に入力され、増幅器16で増幅される。増幅器16の出力信号は、整合回路17を介して信号出力端子22から出力される。
以下、高周波増幅回路10における利得制御について説明する。利得制御回路12は、利得制御端子23に印加された制御電圧VCに基づき抵抗値を変化させることにより、入力された高周波信号を減衰させる。基準電圧回路13は、利得制御回路12の抵抗値の変動を補償するための基準電圧Vref1(すなわち、制御電圧VCが一定であれば利得制御回路12の抵抗値が一定となる電圧)を求めて、利得制御回路12に与える。このように、利得制御端子23に印加された制御電圧VCと、基準電圧回路13で求めた基準電圧Vref1とを用いて、利得制御回路12における減衰量を制御することにより、高周波増幅回路10の利得制御が行われる。
図3は、利得制御回路12の詳細な構成を示す回路図である。図3において、信号入力端子121には、キャパシタ43の一端とキャパシタ51の一端とが接続されている。キャパシタ43の他端には、FET41のソース端子と、抵抗42の一端と、抵抗45の一端とが接続されている。抵抗45の他端には、基準電圧端子124が接続されている。抵抗42の他端には、FET41のドレイン端子と、キャパシタ44の一端とが接続されている。信号出力端子122には、キャパシタ44の他端とキャパシタ56の一端が接続されている。
キャパシタ51の他端には、抵抗52の一端が接続されている。抵抗52の他端には、キャパシタ53の一端が接続されている。キャパシタ53の他端には、接地端子125が接続されている。キャパシタ56の他端には、抵抗57の一端が接続されている。抵抗57の他端には、キャパシタ58の一端が接続されている。キャパシタ58の他端には、接地端子126が接続されている。利得制御端子123には、抵抗46の一端が接続されている。抵抗46の他端には、FET41のゲート端子が接続されている。
利得制御回路12では、信号入力端子121と信号出力端子122との間に設けられたFET41、抵抗42、および、キャパシタ43、44によって、可変抵抗回路40が構成される。信号入力端子121と接地端子125との間に設けられたキャパシタ51、53および抵抗52によって、減衰回路50が構成される。信号出力端子122と接地端子126との間に設けられたキャパシタ56、58および抵抗57によって、減衰回路55が構成される。
信号入力端子121と信号出力端子122との間にはキャパシタが設けられているため、この両端子間の直流抵抗は無限大となる。信号入力端子121と接地端子125との間にもキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。信号出力端子122と接地端子126との間にもキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。
なお、利得制御回路12では、FET41のソース端子とドレイン端子とを逆にしてもよい。また、抵抗45の一端を、FET41のソース端子と抵抗42の一端とではなく、FET41のドレイン端子と抵抗42の他端とに接続してもよい。また、減衰回路50では、キャパシタ51と抵抗52とを逆に接続してもよく、抵抗52とキャパシタ53とを逆に接続してもよく、キャパシタ51、53のいずれか一方を設けなくてもよい。減衰回路55についても、これと同様である。
以下、利得制御回路12に含まれるFET41の可変抵抗としての動作について説明する。利得制御回路12では、利得制御端子123に印加される制御電圧VCと、基準電圧端子124に印加される基準電圧Vref1とに応じて、FET41のソース端子−ドレイン端子間の抵抗値が変化し、信号入力端子121−信号出力端子122間の減衰量が変化する。これにより、高周波増幅回路10の利得制御が行われる。
図4は、利得制御回路12における制御電圧と挿入損失との関係を示す図である。図4において、横軸はFET41のゲート端子に印加される制御電圧VCを表し、縦軸はFET41のソース端子−ドレイン端子間の減衰量を表す。図4によれば、FET41のソース端子−ドレイン端子間のインピーダンスは、以下の3つの状態をとることが分かる。
(a)VC<VC(off)のとき :約−20dBに固定
(b)VC>VC(on)のとき :約0dBに固定
(c)VC(off)≦VC≦VC(on)のとき:VCに応じて連続的に変化
以下、上記(a)のときを遮断状態、上記(b)のときを導通状態、上記(c)のときを可変抵抗状態と呼ぶ。また、FET41の閾値電圧をVth1とし、FET41のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Vg、VsおよびVdとし、VC(off)とVC(on)との差をVwとする。
ここで、抵抗42、45、46の抵抗値は十分に高く、これらの抵抗による電圧降下は無視できるものとすると、FET41のゲート端子は、制御電圧VCとほぼ同電位となり、FET41のソース端子およびドレイン端子は、基準電圧Vref1とほぼ同電位となる。すなわち、次式(11)〜(13)が成立する。
Vg=VC …(11)
Vd=Vref1 …(12)
Vs=Vref1 …(13)
FET41がちょうど遮断状態となるとき(すなわち、ゲート端子の電位がその時点よりも上がると遮断状態でなくなるとき)、FET41のゲート端子およびソース端子の電位には、次式(14)が成立する。
Vg−Vs=Vth1 …(14)
また、このとき、次式(15)が成立する。
Vg=VC(off) …(15)
式(14)に式(13)および(15)を代入し、VC(off)で整理すると、次式(16)が得られる。また、VC(on)は、次式(17)のように表される。
VC(off)=Vref1+Vth1 …(16)
VC(on) =Vref1+Vth1+Vw …(17)
式(11)〜(13)および(16)によれば、FET41がちょうど遮断状態となるときのFET41の各端子の電位は、FET41の閾値電圧Vth1と基準電圧端子124に印加される電圧値Vref1とによって決定されることが分かる。
利得制御回路12では、抵抗値を補償するための基準電圧Vref1が基準電圧端子124に印加された状態で、利得制御端子123に印加される制御電圧VCを変化させることにより、FET41のゲート端子−ソース端子間の電位が変化し、FET41のソース端子−ドレイン端子間のオン抵抗値が変化する。これにより、制御電圧VCに応じて信号入力端子121−信号出力端子122間の減衰量が変化するので、利得制御を行うことができる。
また、利得制御回路12は、信号入力端子121と接地端子125間との間に減衰回路50を、信号出力端子122と接地端子126との間に減衰回路55を備えている。制御電圧VCが変化し、FET41のソース端子−ドレイン端子間の抵抗値が変化すると、FET41のソース端子−ドレイン端子間のインピーダンスが変動する。減衰回路50、55は、このインピーダンスの変動を低減させる作用を有する。
図5は、基準電圧回路13の詳細な構成を示す回路図である。図5に示すように、基準電圧端子131には、抵抗61の一端が接続されている。抵抗61の他端には、抵抗62の一端と、抵抗63の一端と、抵抗65の一端とが接続されている。抵抗63の他端には、FET67のゲート端子と、抵抗64の一端とが接続されている。以下、この接続点の電位をV1とする。抵抗65の他端には、FET67のドレイン端子が接続されている。基準電圧出力端子132には、FET67のソース端子と、抵抗66の一端とが接続されている。接地端子133には、抵抗62の他端と、抵抗64の他端と、抵抗66の他端とが接続されている。なお、基準電圧出力端子132をFET41のソース端子に接続することに代えて、ドレイン端子に接続してもよい。
以下、基準電圧回路13の動作を説明する。抵抗65、66の抵抗値が十分に高く、FET67のドレイン端子−ソース端子間に流れる電流を無視できるとする。FET67の閾値電圧をVthとしたとき、FET67のゲート端子に印加される電圧V1は、FET67の閾値電圧Vthと基準電圧出力端子132から出力される電圧値Vref1とを用いて、次式(21)のように表される。
Vref1=V1−Vth …(21)
基準電圧回路13では、抵抗61〜64の抵抗値を選択することにより、電位V1を予め定めた所望の値に設定することができる。
また、同じ半導体プロセスを用いて利得制御回路12と基準電圧回路13とを作成した場合、各回路に含まれるFETの閾値電圧はほぼ一致する。このため、次式(22)が成立する。
Vth1=Vth …(22)
したがって、利得制御回路12におけるVC(off)およびVC(on)は、式(16)、(17)、(21)および(22)より、それぞれ、次式(23)および(24)のように表される。
VC(off)=V1 …(23)
VC(on) =V1+Vw …(24)
式(23)および(24)には、FETの閾値電圧に依存する項が含まれていない。したがって、FETの閾値電圧が変動しても、VC(off)およびVC(on)はその影響を受けず、利得制御回路12の利得制御もその影響を受けない。よって、FETの閾値電圧の変動に起因する利得の変動を低減することができる。
次に、高周波増幅回路10において、FETの閾値電圧が変動した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子121から入力される信号の周波数が1.95GHzで、基準電圧端子131に印加される基準電圧Vrefが3Vである場合の実験結果を示す。この条件下で、FET41およびFET67の閾値電圧Vthが−0.6Vである場合、−0.5Vである場合、および、−0.4Vである場合について、利得制御端子123に印加される制御電圧を0Vから3Vまで変化させたときの結果を示す。
図6は、上記条件下で動作する利得制御回路12における、制御電圧と入出力電力比との関係を示す図である。図7は、上記条件下で動作する利得制御回路12における、制御電圧と利得制御感度との関係を示す図である。図6および図7における横軸は、利得制御端子23に印加される制御電圧VCを表す。図6における縦軸は、信号入力端子121への入力信号と信号出力端子122からの出力信号との電力の比PGを表す。図7における縦軸は、利得制御感度GSを表す。なお、利得制御感度とは、図6に示す電力の比PGを制御電圧で微分して得られた微係数である。
図6および図7によれば、FETの閾値電圧が変動しても、利得制御回路12の特性は、その影響をほとんど受けない。したがって、高周波増幅回路10によれば、製造プロセスのばらつきや動作温度などの変化によりFETの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。
以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路に含まれるFETの閾値電圧のばらつきに起因する利得の変動を低減することができる。
なお、基準電圧回路13は、抵抗63および抵抗64の接続点とFET67のゲート端子との間に、十分に高い抵抗値を有する抵抗を含んでいてもよい。
(第2の実施形態)
図8は、本発明の第2の実施形態に係る高周波増幅回路の構成を示すブロック図である。図8に示す高周波増幅回路18は、第1の実施形態に係る高周波増幅回路と同様に、図2に示す携帯電話端末において、高周波増幅回路202および/または高周波増幅回路206として使用される。言い換えると、本実施形態に係る携帯電話端末は、図2に示す携帯電話端末であって、高周波増幅回路202および高周波増幅回路206の少なくとも一方が高周波増幅回路18で構成されたものである。本実施形態の構成要素のうち、第1の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
高周波増幅回路18は、第1の実施形態に係る高周波増幅回路10(図1)において、利得制御回路12を利得制御回路19に置換し、接地端子39を追加したものである。高周波増幅回路18の動作は、高周波増幅回路10とほぼ同じである。
利得制御回路19は、信号入力端子191、信号出力端子192、利得制御端子193、基準電圧端子194、および、接地端子195〜197を有する。基準電圧出力端子132は、基準電圧端子194に接続されている。利得制御端子193は、利得制御端子23に接続され、接地端子195〜197は、それぞれ、接地端子34、35、39に接続されている。
図9は、利得制御回路19の詳細な構成を示す回路図である。図9において、信号入力端子191には、キャパシタ75の一端と、キャパシタ51の一端とが接続されている。キャパシタ75の他端には、FET71のソース端子と、抵抗73の一端と、抵抗77の一端とが接続されている。抵抗77の他端には、基準電圧端子194が接続されている。抵抗73の他端には、抵抗74の一端と、FET71のドレイン端子と、FET72のソース端子とが接続されている。抵抗74の他端には、FET72のドレイン端子と、キャパシタ76の一端とが接続されている。信号出力端子192には、キャパシタ76の他端とキャパシタ56の一端とが接続されている。キャパシタ51、53および抵抗52は、第1の実施形態と同様に接続され、接地端子195にはキャパシタ53の他端が接続されている。キャパシタ56、58および抵抗57は、第1の実施形態と同様に接続され、接地端子196にはキャパシタ58の他端が接続されている。
利得制御端子193には、抵抗81の一端が接続されている。抵抗81の他端には、抵抗82の一端と、抵抗78の一端とが接続されている。この接続点の電位をVC1とする。抵抗78の他端は、FET71のゲート端子に接続されている。抵抗82の他端には、抵抗83の一端と、抵抗79の一端とが接続されている。この接続点の電位をVC2とする。抵抗79の他端は、FET72のゲート端子に接続されている。接地端子197には、抵抗83の他端が接続されている。
利得制御回路19では、信号入力端子191と信号出力端子192間に設けられたFET71、72、抵抗73、74、および、キャパシタ75、76により、可変抵抗回路70が構成される。信号入力端子191と接地端子195との間に設けられたキャパシタ51、53および抵抗52によって、減衰回路50が構成される。信号出力端子192と接地端子196との間に設けられたキャパシタ56、58および抵抗57によって、減衰回路55が構成される。利得制御端子193および接地端子197との間に設けられた抵抗81〜83により、分圧回路80が構成される。
利得制御回路19においても、第1の実施形態と同様に、信号入力端子191と信号出力端子192との間の直流抵抗、信号入力端子191と接地端子195との間の直流抵抗、および、信号出力端子192と接地端子196との間の直流抵抗は、いずれも無限大となる。
なお、利得制御回路19においても、FET71のソース端子およびドレイン端子とを逆にしてもよく、FET72のソース端子およびドレイン端子とを逆にしてもよい。また、減衰回路50では、キャパシタ51と抵抗52とを逆に接続してもよく、抵抗52とキャパシタ53とを逆に接続してもよく、キャパシタ51、53のいずれか一方を設けなくてもよい。減衰回路55についても、これと同様である。
また、抵抗77の一端を、FET71のソース端子と抵抗73の一端とに接続することに代えて、FET71のドレイン端子と抵抗73の他端とFET72のソース端子とに接続してもよく、あるいは、FET72のドレイン端子と抵抗74の他端とに接続してもよい。あるいは、可変抵抗回路70は、FET71、72に代えて、ソース端子とドレイン端子との間に複数のゲート端子を有するマルチゲートFETを含むこととしてもよい。
以下、利得制御回路19に含まれるFET71、72の可変抵抗としての動作について説明する。利得制御回路19においても、利得制御端子193に印加され制御電圧VCと、基準電圧端子194に印加される基準電圧Vref1とに応じて、FET71のソース端子−FET72のドレイン端子間の抵抗値が変化し、信号入力端子191−信号出力端子192間の減衰量が変化する。これにより、高周波増幅回路18の利得制御が行われる。
図10は、FET71、FET72、および、両者を接続した回路(以下、FET連結回路という)における、制御電圧と挿入損失との関係を示す図である。図10(a)において、横軸はFET71のゲート端子に印加される電圧VC1を表し、縦軸はFET71のソース端子−ドレイン端子間の減衰量を表す。図10(b)において、横軸はFET72のゲート端子に印加される電圧VC2を表し、縦軸はFET72のソース端子−ドレイン端子間の減衰量を表す。
図10(a)によれば、FET71のソース端子−ドレイン端子間のインピーダンスは、以下の3つの状態をとることが分かる。
(a1)VC1<VC1(off)のとき :約−20dBに固定
(b1)VC1>VC1(on)のとき :約0dBに固定
(c1)VC1(off)≦VC1≦VC1(on)のとき
:VC1に応じて連続的に変化
同様に、図10(b)によれば、FET72のソース端子−ドレイン端子間のインピーダンスは、以下の3つの状態をとることが分かる。
(a2)VC2<VC2(off)のとき :約−20dBに固定
(b2)VC2>VC2(on)のとき :約0dBに固定
(c2)VC2(off)≦VC2≦VC2(on)のとき
:VC2に応じて連続的に変化
以下、FET71の閾値電圧をVth1とし、FET71のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Vg1、Vs1およびVd1とし、VC1(off)とVC1(on)との差をVwとする。
ここで、抵抗73、74、77〜79抵抗値は十分に高く、これらの抵抗による電圧降下は無視できるものとすると、FET71のゲート端子は、電圧VC1とほぼ同電位となり、FET41のソース端子およびドレイン端子は、基準電圧Vref1とほぼ同電位となる。すなわち、次式(31)〜(33)が成立する。
Vg1=VC1 …(31)
Vd1=Vref1 …(32)
Vs1=Vref1 …(33)
FET71がちょうど遮断状態となるとき、FET71のゲート端子およびソース端子の電位には、次式(34)が成立する。
Vg1−Vs1=Vth1 …(34)
また、このとき、次式(35)が成立する。
Vg1=VC1(off) …(35)
式(34)に式(33)および(35)を代入し、VC1(off)で整理すると、次式(36)が得られる。また、VC1(on)は、式(37)のように表される。
VC1(off)=Vref1+Vth1 …(36)
VC1(on) =Vref1+Vth1+Vw …(37)
式(31)〜(33)および(36)によれば、FET71がちょうど遮断状態となるときのFET71の各端子の電位は、FET71の閾値電圧Vth1と基準電圧端子194に印加される電圧値Vref1とによって決定されることが分かる。
また、FET72のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Vg2、Vs2およびVd2とし、FET72の閾値電圧はFET71の閾値電圧Vth1に等しく、VC2(off)とVC2(on)との差はVwに等しいとする。FET72についても、FET71と同様に、次式(41)〜(47)が成立する。
Vg2=VC2 …(41)
Vd2=Vref1 …(42)
Vs2=Vref1 …(43)
Vg2−Vs2=Vth1 …(44)
Vg=VC2(off) …(45)
VC2(off)=Vref1+Vth1 …(46)
VC2(on) =Vref1+Vth1+Vw …(47)
式(41)〜(43)および(46)によれば、FET72がちょうど遮断状態となるときのFET72の各端子の電位は、FET72の閾値電圧Vth1と基準電圧端子194に印加される電圧値Vref1とによって決定されることが分かる。
次に、FET連結回路について考える。抵抗81〜83の抵抗値を、それぞれ、R1〜R3とし、α=(R1+R2+R3)/(R2+R3)、β=(R1+R2+R3)/R3とする。電圧VC1がVC1(off)およびVC1(on)となるときの制御電圧VCの値を、それぞれVC1offおよびVC1onとし、電圧VC2がVC2(off)およびVC2(on)となるときの制御電圧VCの値を、それぞれVC2offおよびVC2onとすると、これらの値は次式(51)〜(54)のように表される。
VC1off=α×VC1(off) …(51)
VC1on =α×VC1(on) …(52)
VC2off=β×VC2(off) …(53)
VC2on =β×VC2(on) …(54)
FET71の特性とFET72の特性が等しいとすれば、VC1(off)およびVC1(on)は、それぞれ、VC2(off)およびVC2(on)に一致する。また、α<βであるから、次式(55)および(56)が成立する。
VC1off<VC2off …(55)
VC1on <VC2on …(56)
また、VC1(off)<VC1(on)であり、VC2(off)<VC2(on)であるから、次式(57)および(58)が成立する。
VC1off<VC1on …(57)
VC2off<VC2on …(58)
式(55)〜(58)より、VC1off、VC1on、VC2offおよびVC2onの中では、VC1offが最小、VC2onが最大であることが分かる。
FET連結回路について制御電圧と挿入損失との関係を示すと、図10(c)のようになる。図10(c)において、横軸は利得制御端子193に印加される制御電圧を表し、縦軸は、縦軸はFET71のソース端子−FET72のドレイン端子間の減衰量を表す。図10(c)によれば、FET71のソース端子−FET72のドレイン端子間のインピーダンスは、以下の3つの状態をとることが分かる。
(a3)VC<VC(off)のとき :約−40dBに固定
(b3)VC>VC(on)のとき :約0dBに固定
(c3)VC(off)≦VC≦VC(on)のとき:VCに応じて連続的に変化
この場合、VC(off)およびVC(on)は、それぞれ、次式(59)および(60)のように表される。
VC(off)=VC1off
=α×VC1(off)
=α×(Vref1+Vth1) …(59)
VC(on) =VC2on
=β×VC2(on)
=β×(Vref1+Vth1+Vw) …(60)
利得制御回路19では、抵抗値を補償するための基準電圧Vref1が基準電圧端子194に印加された状態で、利得制御端子193に印加される制御電圧VCを変化させることにより、FET71、72のゲート端子−ソース端子間の電圧がそれぞれ変化し、FET71のソース端子−FET72のドレイン端子間のオン抵抗値が変化する。これにより、制御電圧VCに応じて信号入力端子191−信号出力端子192間の減衰量が変化するので、利得制御を行うことができる。利得制御回路19における減衰回路50、55の作用は、第1の実施形態と同じである。
高周波増幅回路18は、図3に示す基準電圧回路13を備えている。基準電圧回路13の構成および動作については、第1の実施形態で説明したので、ここでは説明を省略する。高周波増幅回路18においても、次式(61)および(62)が成立する。
Vref1=V1−Vth …(61)
Vth1 =Vth …(62)
したがって、利得制御回路19におけるVC(off)およびVC(off)は、式(59)〜(62)より、それぞれ、次式(63)および(64)のように表される。
VC(off)=α×V1 …(63)
VC(on) =β×(V1+Vw) …(64)
式(63)および(64)には、FETの閾値電圧に依存する項が含まれていない。したがって、FETの閾値電圧が変動しても、利得制御回路19におけるVC(off)およびVC(off)はその影響を受けず、利得制御回路19における利得制御もその影響を受けない。よって、FETの閾値電圧の変動に起因する利得の変動を低減することができる。
次に、高周波増幅回路18において、FETの閾値電圧が変動した場合の利得制御特性の具体例を説明する。ここでは、一例として、入力信号の周波数、基準電圧、FETの閾値電圧および制御電圧を、第1の実施形態と同じ条件とした場合の結果を示す。高周波増幅回路18について図6および図7と同じ結果を示すと、図11および図12に示すようになる。
図11および図12によれば、FETの閾値電圧が変動しても、利得制御回路19の特性は、その影響をほとんど受けない。したがって、高周波増幅回路18によれば、製造プロセスのばらつきや動作温度などによりFETの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。
また、図11および図12に示す特性は、図6および図7に示す特性と比べて、入出力電力比が変化する制御電圧の範囲が大きく、利得制御感度のピーク値が低く(約90dB/V)になっている。したがって、制御電圧VCを求めるD/Aコンバータの分解能を向上させずに、制御回路の大規模化や複雑化を防止しながら、高周波増幅回路18のダイナミックレンジを拡大することができる。
また、複数のFET71、72を用いて可変抵抗回路70を構成することにより、可変抵抗回路70の入力端子に入力された信号レベルを各FETに分散させることができる。これにより、FETのゲート幅を増加させることなく、FETの入力信号に対するひずみ特性を改善することができる。
(第3の実施形態)
図13は、本発明の第3の実施形態に係る高周波増幅回路の構成を示すブロック図である。図13に示す高周波増幅回路600は、第1の実施形態に係る高周波増幅回路と同様に、図2に示す携帯電話端末において、高周波増幅回路202および/または高周波増幅回路206として使用される。言い換えると、本実施形態に係る携帯電話端末は、図2に示す携帯電話端末であって、高周波増幅回路202および高周波増幅回路206の少なくとも一方が高周波増幅回路600で構成されたものである。本実施形態の構成要素のうち、第1の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
高周波増幅回路600は、第1の実施形態に係る高周波増幅回路10(図1)において、基準電圧回路13を基準電圧回路601に置換したものである。高周波増幅回路600の動作は、高周波増幅回路10とほぼ同じである。高周波増幅回路600と高周波増幅回路10との違いは、高周波増幅回路600に含まれる基準電圧回路601の回路構成が、利得制御回路12に含まれるFETの閾値電圧と、基準電圧回路601に含まれるFETの閾値電圧とが異なる場合を想定したものになっていることである。
基準電圧回路601は、基準電圧端子701、基準電圧出力端子702、および、接地端子703を有する。基準電圧出力端子702は、基準電圧端子124に接続されている。基準電圧端子701および接地端子703は、それぞれ、基準電圧端子31および接地端子36に接続されている。
以下、高周波増幅回路600における利得制御について説明する。利得制御回路12は、利得制御端子23に印加された制御電圧VCに基づき抵抗値を変化させることにより、入力された高周波信号を減衰させる。基準電圧回路601は、利得制御回路12のFETの抵抗値の変動を補償するための基準電圧Vref1(すなわち、制御電圧VCが一定であれば利得制御回路12の抵抗値が一定となる電圧)を求めて、利得制御回路12に与える。このように、利得制御端子23に印加された制御電圧VCと、基準電圧回路601で求めた基準電圧Vref1とを用いて、利得制御回路12における減衰量を制御することにより、高周波増幅回路600の利得制御が行われる。
利得制御回路12の構成と動作については、第1の実施形態に係る高周波増幅回路において説明した内容と同一であるため、ここでは説明を省略する。
図14は、基準電圧回路601の詳細な構成を示す回路図である。図14に示すように、基準電圧端子701には、抵抗704の一端が接続されている。抵抗704の他端には、抵抗705の一端と、抵抗708の一端と、抵抗712の一端とが接続されている。抵抗705の他端には、FET710のゲート端子と、抵抗706の一端とが接続されている。以下、この接続点の電位をV2とする。抵抗708の他端には、FET710のドレイン端子が接続されている。FET710のソース端子には、抵抗709の一端と、抵抗711の一端が接続されている。抵抗712の他端には、FET713のドレイン端子が接続されている。抵抗711の他端には、FET713のゲート端子が接続されている。FET713のソース端子には、抵抗714の一端が接続されている。以下、この接続点の電位をV3とする。基準電圧出力端子702には、抵抗714の他端と、抵抗715の一端とが接続されている。抵抗707の一端には、抵抗706の他端と、抵抗709の他端と、抵抗715の他端とが接続されている。以下、この接続点の電位をV4とする。接地端子703には、抵抗707の他端が接続されている。
基準電圧回路601に含まれる抵抗704〜707には、それぞれ、数kΩ程度の抵抗値を有する抵抗を使用した。また、抵抗708、709、711、712、714、715には、それぞれ、数10kΩ程度の抵抗値を有する抵抗を使用した。また、利得制御回路12に含まれるFET41には、閾値電圧が−0.55Vであるものを使用した。基準電圧回路601に含まれるFET710およびFET713には、後述するように、閾値電圧がFET41の閾値電圧と異なるFET(−0.4V、−0.5Vおよび−0.6V)を使用した。
以下、基準電圧回路601の動作を説明する。抵抗708、709の抵抗値が十分に高く、FET710のドレイン端子−ソース端子間に流れる電流を無視でき、抵抗712、714、715の抵抗値が十分に高く、FET713のドレイン端子−ソース端子間に流れる電流は、無視できるものとする。
FET710、FET713の閾値電圧をVth2としたとき、FET710のゲート端子に印加される電圧V2は、FET710、FET713の閾値電圧Vth2と電圧値V3を用いて、次式(71)のように表される。
V2=V3+2・Vth2 …(71)
また、基準電圧出力端子702の電圧Vref1は、抵抗714、715の抵抗値を、それぞれ、R4、R5とし、γ=R5/(R4+R5)とすると、電圧値V3、V4を用いて次式(72)のように表される。
Vref1=γ・V3−(γ−1)・V4 …(72)
式(71)を式(72)に代入すると、基準電圧出力端子702の電圧Vref1の値は、電圧値V2、V4、閾値電圧Vth2を用いて、次式(73)のように表される。
Vref1=γ・(V2−2・Vth2)−(γ−1)・V4 …(73)
次に、利得制御回路12におけるVC(off)およびVC(on)は、式(16)、(17)および(73)より、利得制御回路12に含まれるFET41の閾値電圧をVth1とすると、それぞれ、次式(74)および(75)のように表される。
VC(off)=Vth1−2・γ・Vth2+γ・V2
−(γ−1)・V4 …(74)
VC(on) =Vth1−2・γ・Vth2+γ・V2
−(γ−1)・V4+Vw …(75)
ここで、式(74)および(75)において、閾値電圧Vth1、Vth2に関する項をδ=Vth1−2・γ・Vth2と定義する。また、γ=R5/(R4+R5)であることからγ<1である。このことから、Vth1とVth2が異なる値をとっても、γの値により、δの値を0にすることができることがわかる。つまり、Vth1、Vth2の値に応じて、γの値を設定することにより、式(74)および(75)において、閾値電圧を含む項を消去することができる。
半導体チップ上に形成した、高周波集積回路で用いるFETにおいて、FETの閾値電圧は、ほぼ同じ閾値電圧となる。ただし、FETのゲート幅に違いがある場合やFETのソース電極とドレイン電極間に複数のゲート電極を配置した場合には、FETの閾値電圧に違いが発生する。しかしながら、このようにFETの構造が異なる場合ことに起因してFETの閾値電圧にばらつきが発生した場合においても、これらFETの温度変化に対する閾値電圧の変化量はほぼ同じである。
このことから、基準電圧回路601のFETの閾値電圧と、利得制御回路12のFETの閾値電圧とが異なる場合においても、基準電圧回路601の抵抗714と抵抗715の抵抗値を適当に選択することにより、FETの閾値電圧が変動した場合においても、VC(off)およびVC(on)はその影響を受けず、利得制御回路12の利得制御特性もその影響を受けない。したがって、FETの閾値電圧の変動に起因する利得の変動を低減することができる。
次に、高周波増幅回路600において、FETの閾値電圧が変動した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子121から入力される信号の周波数が1.95GHzで、基準電圧端子701に印加される基準電圧Vrefが3Vである場合の実験結果を示す。この条件下で、FET710およびFET713の閾値電圧Vth2が−0.6Vである場合、−0.5Vである場合、および、−0.4Vである場合について、利得制御端子123に印加される制御電圧を0Vから3Vまで変化させたときの結果を示す。
図15は、上記条件下で動作する利得制御回路12における、制御電圧と入出力電力比との関係を示す図である。図16は、上記条件下で動作する利得制御回路12における、制御電圧と利得制御感度との関係を示す図である。図15および図16における横軸は、利得制御端子23に印加される制御電圧VCを表す。図15における縦軸は、信号入力端子121への入力信号と信号出力端子122からの出力信号との電力の比PGを表す。図16における縦軸は、利得制御感度GSを表す。
図15および図16によれば、FETの閾値電圧が変動しても、利得制御回路12の特性は、その影響をほとんど受けない。したがって、高周波増幅回路600によれば、製造プロセスのばらつきや動作温度などの変化によりFETの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。
以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路と基準電圧回路のFETの閾値電圧が異なる場合であっても、利得制御回路に含まれるFETの閾値電圧のばらつきに起因する利得の変動を低減することができる。
(第4の実施形態)
図17は、本発明の第4の実施形態に係る高周波増幅回路の構成を示すブロック図である。図17に示す高周波増幅回路602は、図2に示す携帯電話端末において、高周波増幅回路202および高周波増幅回路206として使用される。言い換えると、本実施形態に係る携帯電話端末は、図2に示す携帯電話端末であって、高周波増幅回路202と高周波増幅回路206とを、図17に示す高周波増幅回路602で構成したものである。
以下、図17を参照して、高周波増幅回路602の詳細を説明する。高周波増幅回路602は、整合回路11、利得制御回路12、基準電圧回路603、増幅器14、整合回路15、増幅器16、整合回路17、整合回路611、利得制御回路612、増幅器614、整合回路615、増幅器616、および、整合回路617を備えている。
これに加えて、高周波増幅回路602は、信号入力端子21、信号出力端子22、利得制御端子23、基準電圧端子31、電源端子32、33、および、接地端子34〜38を備えている。また、高周波増幅回路602は、信号入力端子651、信号出力端子652、電源端子653、654、および、接地端子655〜658を備えている。
利得制御回路12は、信号入力端子121、信号出力端子122、利得制御端子123、基準電圧端子124、および、接地端子125、126を有する。利得制御回路612は、信号入力端子621、信号出力端子622、利得制御端子623、基準電圧端子624、および、接地端子625、626を有する。
基準電圧回路603は、基準電圧端子721、基準電圧出力端子722、基準電圧出力端子723、および、接地端子724を有する。基準電圧出力端子722、723は、基準電圧端子124、624にそれぞれ接続されている。基準電圧端子721および接地端子724は、それぞれ、基準電圧端子31および接地端子36に接続されている。
利得制御端子123は利得制御端子23に接続され、接地端子125、126は、それぞれ、接地端子34、35に接続されている。また、電源端子32、33は、それぞれ、増幅器14、16の電源端子に接続され、接地端子37、38は、それぞれ、増幅器14、16の接地端子に接続されている。
利得制御端子623は利得制御端子23に接続され、接地端子625、626は、それぞれ、接地端子657、658に接続されている。また、電源端子653、654は、それぞれ、増幅器614、616の電源端子に接続され、接地端子655、656は、それぞれ、増幅器614、616の接地端子に接続されている。
高周波増幅回路602は、入力された高周波信号に対してレベル調整を施した後に、2段階の増幅を行う。増幅すべき高周波信号は、信号入力端子21または信号入力端子651から入力され、増幅された信号は、信号出力端子22または信号出力端子652から出力される。
高周波増幅回路602の利得を制御するために、利得制御端子23には制御電圧VCが印加される。基準電圧端子31には、所定の基準電圧Vrefが印加され、電源端子32、33には、それぞれ、所定の電源電圧Vdd1、Vdd2が印加され、電源端子653、654には、それぞれ、所定の電源電圧Vdd3、Vdd4が印加される。
整合回路11、15、17、611、615、617は、入力信号に対してインピーダンス変換を行うインピーダンス整合回路である。増幅器14、614は1段目の増幅を行い、増幅器16、616は2段目の増幅を行う。利得制御回路12、612は、利得制御端子23に印加された制御電圧VCに基づき、入力信号を減衰させて出力する。
より詳細には、信号入力端子21は、整合回路11の入力端子に接続されている。整合回路11の出力端子は、利得制御回路12の信号入力端子121に接続されている。利得制御回路12の信号出力端子122は、増幅器14の入力端子に接続されている。増幅器14の出力端子は、整合回路15の入力端子に接続されている。整合回路15の出力端子は、増幅器16の入力端子に接続されている。増幅器16の出力端子は、整合回路17の入力端子に接続されている。整合回路17の出力端子は、信号出力端子22に接続されている。
また、信号入力端子651は、整合回路611の入力端子に接続されている。整合回路611の出力端子は、利得制御回路612の信号入力端子621に接続されている。利得制御回路612の信号出力端子622は、増幅器614の入力端子に接続されている。増幅器614の出力端子は、整合回路615の入力端子に接続されている。整合回路615の出力端子は、増幅器616の入力端子に接続されている。増幅器616の出力端子は、整合回路617の入力端子に接続されている。整合回路617の出力端子は、信号出力端子652に接続されている。
また、信号入力端子651に入力された高周波信号は、整合回路611を介して利得制御回路612に入力され、利得制御回路612で減衰される。利得制御回路612の出力信号は、増幅器614で増幅される。増幅器614の出力信号は、整合回路615を介して増幅器616に入力され、増幅器616で増幅される。増幅器616の出力信号は、整合回路617を介して信号出力端子652から出力される。
利得制御回路12および利得制御回路612の構成と動作については、第1の実施形態に係る高周波増幅器において説明した内容と同一であるため、ここでは説明を省略する。
ここで、利得制御回路12の制御電圧VCは、利得制御回路12の基準電圧端子の電圧をVref3とし、FETの閾値電圧をVth3とすると、式(76)および(77)のように表される。
VC(off)=Vref3+Vth3 …(76)
VC(on) =Vref3+Vth3+Vw …(77)
また、利得制御回路612の制御電圧VCは、利得制御回路612の基準電圧端子の電圧をVref4とし、FETの閾値電圧をVth4とすると、式(78)および(79)のように表される。
VC(off)=Vref4+Vth4 …(78)
VC(on) =Vref4+Vth4+Vw …(79)
上記の記述より、利得制御端子23に印加された制御電圧VCと、基準電圧回路603で求めた基準電圧Vref3および基準電圧Vref4とを用いて、利得制御回路12における減衰量および利得制御回路612における減衰量を制御することにより、高周波増幅回路602の利得制御が行われる。
図18は、基準電圧回路603の詳細な構成を示す回路図である。図18に示すように、基準電圧端子721には、抵抗725の一端が接続されている。抵抗725の他端には、抵抗726の一端と、抵抗729の一端と、抵抗733の一端とが接続されている。抵抗726の他端には、FET731のゲート端子と、抵抗727の一端とが接続されている。以下、この接続点の電位をV5とする。抵抗729の他端には、FET731のドレイン端子が接続されている。FET731のソース端子には、抵抗730の一端と、抵抗732の一端が接続されている。抵抗733の他端には、FET734のドレイン端子が接続されている。抵抗732の他端には、FET734のゲート端子が接続されている。FET734のソース端子には、抵抗735の一端と、抵抗737の一端とが接続されている。以下、この接続点の電位をV6とする。基準電圧出力端子722には、抵抗735の他端と、抵抗736の一端とが接続されている。基準電圧出力端子723には、抵抗737の他端と、抵抗738の一端とが接続されている。抵抗728の一端には、抵抗727の他端と、抵抗730の他端と、抵抗736の他端と、抵抗738の他端とが接続されている。以下、この接続点の電位をV7とする。接地端子724には、抵抗728の他端が接続されている。
基準電圧回路603に含まれる抵抗725〜728には、それぞれ、数kΩ程度の抵抗値を有する抵抗を使用した。また、抵抗729、730、732、733、735〜738には、それぞれ、数10kΩ程度の抵抗値を有する抵抗を使用した。また、利得制御回路12、612に含まれるFETには、閾値電圧が−0.55Vであるものを使用した。基準電圧回路601に含まれるFET731およびFET734には、後述するように、閾値電圧がFET41の閾値電圧と異なるFET(−0.4V、−0.5Vおよび−0.6V)を使用した。
以下、基準電圧回路603の動作を説明する。抵抗729、730の抵抗値が十分に高く、FET731のドレイン端子−ソース端子間に流れる電流を無視でき、抵抗733、抵抗735、抵抗736、抵抗737、抵抗738の抵抗値が十分に高く、FET734のドレイン端子−ソース端子間に流れる電流は、無視できるものとする。
FET731、FET734の閾値電圧をVth5としたとき、FET731のゲート端子に印加される電圧V5は、FET731、FET734の閾値電圧Vth5と電圧値V6を用いて、次式(80)のように表される。
V5=V6+2・Vth5 …(80)
また、第1の基準電圧出力端子722の電圧Vref4は、抵抗735、736の抵抗値を、それぞれ、R6、R7とし、ε=R7/(R6+R7)とすると、電圧値V6、V7を用いて次式(81)のように表される。
Vref3=ε・V6−(ε−1)・V7 …(81)
式(80)を式(81)に代入すると、基準電圧出力端子722の電圧Vref3の値は、電圧値V5、V7、閾値電圧Vth5を用いて、次式(82)のように表される。
Vref3=ε・(V5−2・Vth5)−(ε−1)・V7 …(82)
同様に、基準電圧出力端子723の電圧Vref4は、抵抗737、738の抵抗値をそれぞれ、R8、R9とし、ξ=R9/(R8+R9)とすると、電圧値V6、V7を用いて次式(83)のように表される。
Vref4=ξ・V6−(ξ−1)・V7 …(83)
式(80)を式(83)に代入すると、第2の基準電圧出力端子723の電圧Vref4の値は、電圧値V5、V7、閾値電圧Vth5を用いて、次式(84)のように表される。
Vref4=ξ・(V5−2・Vth5)−(ξ−1)・V7 …(84)
次に、第1の利得制御回路12におけるVC(off)およびVC(on)は、式(76)、(77)および(82)より、それぞれ、次式(85)および(86)のように表される。
VC(off)=Vth3−2・ε・Vth5+ε・V5
−(ε−1)・V7 …(85)
VC(on) =Vth3−2・ε・Vth5+ε・V5
−(ε−1)・V7+Vw …(86)
同様にして、利得制御回路612におけるVC(off)およびVC(on)は、式(78)、(79)および(84)より、それぞれ、次式(87)および(88)のように表される。
VC(off)=Vth4−2・ξ・Vth5+ξ・V5
−(ξ−1)・V7 …(87)
VC(on) =Vth4−2・ξ・Vth5+ξ・V5
−(ξ−1)・V7+Vw …(88)
ここで、式(85)および(86)において、FETの閾値電圧Vth3、Vth5に関する項をη=Vth3−2・ε・Vth5と定義する。また、ε=R7/(R6+R7)であることからε<1である。このことから、Vth3とVth5が異なる値をとっても、εの値により、ηの値を0にすることができることがわかる。
同様にして、式(87)および(88)において、FETの閾値電圧Vth4、Vth5に関する項をκ=Vth4−2・ξ・Vth5と定義する。また、ξ=R9/(R8+R9)であることからξ<1である。このことから、Vth4とVth5が異なる値をとっても、ξの値により、κの値を0にすることができることがわかる。
つまり、Vth3、Vth5の値に応じて、εの値を選択することにより、式(85)および(86)において、閾値電圧を含む項を消去することができる。同様にして、Vth4、Vth5の値に応じて、ξの値を選択することにより、式(87)および(88)において、閾値電圧を含む項を消去することができる。
半導体チップ上に形成した、高周波集積回路で用いるFETにおいて、FETの閾値電圧は、ほぼ同じ閾値電圧となる。ただし、FETのゲート幅の違いがある場合やFETのソース電極とドレイン電極間に複数のゲート電極を配置した場合には、FETの閾値電圧に違いが発生する。しかしながら、このようにFETの構造が異なる場合ことに起因してFETの閾値電圧にばらつきが発生した場合においても、これらFETの温度変化に対する閾値電圧の変化量はほぼ同じである。
このことから、基準電圧回路603のFETの閾値電圧と、利得制御回路12のFETの閾値電圧および利得制御回路612のFETの閾値電圧とが異なる場合においても、基準電圧回路603の抵抗735と抵抗736の抵抗値、および、抵抗737と抵抗738の抵抗値を適当に選択することにより、FETの閾値電圧が変動しても、VC(off)およびVC(on)はその影響を受けず、第1の利得制御回路12および第2の利得制御回路12の利得制御特性もその影響を受けない。したがって、FETの閾値電圧の変動に起因する利得の変動を低減することができる。
次に、高周波増幅回路602の信号入力端子21と信号入力端子651とに周波数および信号レベルが異なる高周波信号が入力された場合について考える。
一般的に、利得制御回路で用いられるFETのサイズは、利得制御回路への入力信号レベルにより決定され、FETのサイズが異なる場合、FETの閾値電圧が異なる。高周波増幅回路602は、1つの基準電圧回路603で、利得制御回路12および利得制御回路612のFETの閾値電圧が異なる場合にも対応することができるため、複数の基準電圧回路を配置する必要がない。したがって、高周波増幅回路602によれば、2つの利得制御回路に含まれるFETのサイズを柔軟に設定することができ、高周波増幅回路の回路規模を縮小することができる。
次に、高周波増幅回路602において、FETの閾値電圧が変化した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子121から入力される信号の周波数が1.95GHzで、基準電圧端子721に印加される基準電圧Vrefが3Vであり、信号入力端子621から入力される信号の周波数が810MHzである場合の実験結果を示す。この条件下で、FET731およびFET734の閾値電圧Vthが−0.6Vである場合、−0.5Vである場合、および、−0.4Vである場合について、利得制御端子123に印加される制御電圧を0Vから3Vまで変化させたときの結果を示す。
図19は、上記条件下で動作する利得制御回路12における、制御電圧と入出力電力比との関係を示す図である。図20は、上記条件下で動作する利得制御回路12における、制御電圧と利得制御感度との関係を示す図である。図19および図20における横軸は、利得制御端子23に印加される制御電圧VCを表す。図19における縦軸は、信号入力端子121への入力信号と信号出力端子122からの出力信号との電力の比PGを表す。図20における縦軸は、利得制御感度GSを表す。
図21は、上記条件下で動作する利得制御回路612における、制御電圧と入出力電力比との関係を示す図である。図22は、上記条件下で動作する利得制御回路612における、制御電圧と利得制御感度との関係を示す図である。図21および図22における横軸は、利得制御端子23に印加される制御電圧VCを表す。図21における縦軸は、信号入力端子621への入力信号と信号出力端子622からの出力信号との電力の比PGを表す。図23における縦軸は、利得制御感度GSを表す。
図19〜図22によれば、FETの閾値電圧が変動しても、利得制御回路12および利得制御回路612の特性は、その影響をほとんど受けない。したがって、高周波増幅回路602によれば、製造プロセスのばらつきや動作温度などの変化によりFETの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。
以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路と基準電圧回路のFETの閾値電圧が異なる場合であっても、利得制御回路に含まれるFETの閾値電圧のばらつきに起因する利得の変動を低減することができる。
なお、基準電圧回路603の代わりに、図23に示す基準電圧回路604を使用しても同様の効果が得られる。基準電圧回路604では、FET734のドレイン端子と抵抗728の間に抵抗735、736、739が直列に接続される。また、基準電圧出力端子722は、抵抗736と抵抗739との間に接続され、基準電圧出力端子723は、抵抗735と抵抗736との間に接続される。
(第5の実施形態)
図24は、本発明の第5の実施形態に係る高周波増幅回路の構成を示すブロック図である。図24に示す高周波増幅回路605は、第1の実施形態に係る高周波増幅回路と同様に、図2に示す携帯電話端末において、高周波増幅回路202および/または高周波増幅回路206として使用される。言い換えると、本実施形態に係る携帯電話端末は、図2に示す携帯電話端末であって、高周波増幅回路202および高周波増幅回路206の少なくとも一方が高周波増幅回路605で構成されたものである。
以下、図24を参照して、高周波増幅回路605の詳細を説明する。高周波増幅回路605は、整合回路11、利得制御回路606、制御電圧回路607、増幅器14、整合回路15、増幅器16、および、整合回路17を備えている。これに加えて、高周波増幅回路605は、信号入力端子21、信号出力端子22、利得制御端子23、基準電圧端子31、電源端子32、33、および、接地端子34〜38、659を備えている。
利得制御回路606は、信号入力端子751、信号出力端子752、利得制御端子758、基準電圧端子757、および、接地端子755、756を含む。制御電圧回路607は、基準電圧端子764、制御電圧入力端子767、基準電圧出力端子765、制御電圧出力端子766および、接地端子768を含む。接地端子755、756は、それぞれ、接地端子34、35に接続されている。
制御電圧出力端子766は、利得制御端子758に接続され、基準電圧出力端子765は、基準電圧端子757に接続され、基準電圧端子764は、基準電圧端子31に接続され、接地端子768は、接地端子659に接続されている。
また、電源端子32、33は、それぞれ、増幅器14、16の電源端子に接続され、接地端子37、38は、それぞれ、増幅器14、16の接地端子に接続されている。
高周波増幅回路605は、入力された高周波信号に対してレベル調整を施した後に、2段階の増幅を行う。増幅すべき高周波信号は信号入力端子21から入力され、増幅された信号は信号出力端子22から出力される。高周波増幅回路605の利得を制御するために、利得制御端子23には制御電圧VCが印加される。基準電圧端子31には、所定の基準電圧Vrefが印加され、電源端子32、33には、それぞれ、所定の電源電圧Vdd1、Vdd2が印加される。
整合回路11、15、17は、入力信号に対してインピーダンス変換を行うインピーダンス整合回路である。増幅器14は1段目の増幅を行い、増幅器16は2段目の増幅を行う。利得制御回路606は、利得制御端子23に印加された制御電圧VCに基づき、入力信号を減衰させて出力する。
より詳細には、信号入力端子21は、整合回路11の入力端子に接続されている。整合回路11の出力端子は、利得制御回路606の信号入力端子751に接続されている。利得制御回路606の信号出力端子752は、増幅器14の入力端子に接続されている。増幅器14の出力端子は、整合回路15の入力端子に接続されている。整合回路15の出力端子は、増幅器16の入力端子に接続されている。増幅器16の出力端子は、整合回路17の入力端子に接続されている。整合回路17の出力端子は、信号出力端子22に接続されている。
入力された高周波信号は、整合回路11を介して利得制御回路606に入力され、利得制御回路606で減衰される。利得制御回路606の出力信号は、増幅器14で増幅される。増幅器14の出力信号は、整合回路15を介して増幅器16に入力され、増幅器16で増幅される。増幅器16の出力信号は、整合回路17を介して信号出力端子22から出力される。
以下、高周波増幅回路605における利得制御について説明する。利得制御回路606は、利得制御端子23に印加された制御電圧VCに基づき抵抗値を変化させることにより、入力された高周波信号を減衰させる。
制御電圧回路607は、利得制御回路606のFETの閾値電圧の変動を補償するための制御電圧VC3と基準電圧Vref5を求めて、利得制御回路606に与える。このように、利得制御端子23に印加された制御電圧VCと、制御電圧回路607で求めた制御電圧VC3と基準電圧Vref5とを用いて、利得制御回路606における減衰量を制御することにより、高周波増幅回路605の利得制御が行われる。
図25は、利得制御回路606の詳細な構成を示す回路図である。図25において、信号入力端子751には、キャパシタ51の一端と、キャパシタ56の一端と、信号出力端子752とが接続されている。キャパシタ51の他端には、FET760のドレイン端子と、抵抗761の一端とが接続されている。抵抗761の他端には、FET760のソース端子と、キャパシタ53の一端と、抵抗763の一端とが接続されている。キャパシタ53の他端には、接地端子755が接続されている。キャパシタ56の他端には、抵抗57の一端が接続されている。抵抗57の他端には、キャパシタ58の一端が接続されている。キャパシタ58の他端には、接地端子756が接続されている。利得制御端子758には、抵抗763の他端が接続されている。基準電圧端子757には、抵抗762の一端が接続されている。FET760のゲート端子には、抵抗762の他端が接続されている。
利得制御回路606では、信号入力端子751と接地端子755との間に設けられたFET760、抵抗761、キャパシタ51、53によって、可変抵抗回路759が構成される。
また、信号出力端子752と接地端子756との間に設けられたキャパシタ56、58および抵抗57によって、減衰回路55が構成される。信号入力端子751と接地端子755との間にはキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。また、信号出力端子752と接地端子756との間にもキャパシタが設けられているため、この両端子間の直流抵抗も無限大となる。
なお、利得制御回路606では、FET760のソース端子とドレイン端子とを逆にしてもよい。また、抵抗763の一端を、FET760のソース端子と抵抗761の他端とではなく、FET760のドレイン端子と抵抗761の一端とに接続してもよい。
また、減衰回路55では、キャパシタ56と抵抗57とを逆に接続してもよく、抵抗57とキャパシタ58とを逆に接続してもよく、キャパシタ56、58のいずれか一方を設けなくてもよい。
以下、利得制御回路606に含まれるFET760を可変抵抗として動作させた場合について説明する。
利得制御回路606では、利得制御端子758に印加される制御電圧VC3と、基準電圧端子757に印加される基準電圧Vref5とに応じて、FET760のソース端子−ドレイン端子間の抵抗値が変化し、結果として、信号入力端子751−信号出力端子752間の減衰量が変化する。これにより、高周波増幅回路605の利得制御が行われる。
図26は、利得制御回路606における可変抵抗回路759の制御電圧と挿入損失との関係を示す図である。図26において、横軸はFET760のソース端子またはドレイン端子に印加される制御電圧VC3を表し、縦軸は信号入力端子751−信号出力端子752間の減衰量を表す。
図26によれば、FET760のソース端子−ドレイン端子間のインピーダンスは、以下の3つの状態をとることが分かる。
(a)VC3<VC3(off)のとき :約−20dBに固定
(b)VC3>VC3(on)のとき :約0dBに固定
(c)VC3(off)≦VC3≦VC3(on)のとき:VC3に応じて連続的に変化
以下、上記(a)のときを遮断状態、上記(b)のときを導通状態、上記(c)のときを可変抵抗状態と呼ぶ。また、FET760の閾値電圧をVth6とし、FET760のゲート端子、ソース端子およびドレイン端子の電位を、それぞれ、Vg3、Vs3およびVd3とし、VC3(off)とVC3(on)との差をVwとする。
ここで、抵抗761、762、763の抵抗値は十分に高く、これらの抵抗による電圧降下は無視できるものとすると、FET760のゲート端子は、基準電圧端子Vref5とほぼ同電位となり、FET760のソース端子およびドレイン端子は、制御電圧VC3とほぼ同電位となる。
すなわち、次式(89)〜(91)が成立する。
Vg3=Vref5 …(89)
Vd3=VC3 …(90)
Vs3=VC3 …(91)
FET760がちょうど遮断状態となるとき(すなわち、ゲート端子の電位がその時点よりも上がると遮断状態でなくなるとき)、FET760のゲート端子およびソース端子の電位には、次式(92)が成立する。
Vg3−Vs3=Vth6 …(92)
また、このとき、次式(93)が成立する。
Vs3=VC3(on) …(93)
式(92)に式(91)および(93)を代入し、VC3(on)で整理すると、次式(94)が得られる。また、VC3(off)は、次式(95)のように表される。
VC3(on) =Vref5―Vth6 …(94)
VC3(off) =Vref5―Vth6―Vw …(95)
式(94)および(95)によれば、FET760がちょうど遮断状態となるときのFET760の各端子の電位は、FET760の閾値電圧Vth6と基準電圧端子757に印加される電圧値Vref5とによって決定されることが分かる。
利得制御回路606では、基準電圧端子757に電圧Vref5が印可された状態で、FETの閾値電圧を補償するための補正電圧を含む、利得制御端子758に印加される制御電圧VC3を変化させることにより、FET760のゲート端子−ソース端子間の電位が変化し、FET760のソース端子−ドレイン端子間のオン抵抗値が変化する。これにより、制御電圧VCに応じて信号入力端子751−信号出力端子752間の減衰量が変化するので、利得制御を行うことができる。
また、利得制御回路606は、信号出力端子752と接地端子756との間に減衰回路55を備えている。制御電圧VCが変化し、FET760のソース端子−ドレイン端子間の抵抗値が変化すると、FET760のソース端子−ドレイン端子間のインピーダンスが変動する。減衰回路55は、このインピーダンスの変動を低減させる作用を有する。
図27は、制御電圧回路607の詳細な構成を示す回路図である。図27に示すように、基準電圧端子764には、抵抗769の一端が接続されている。抵抗769の他端には、抵抗770の一端と、抵抗774の一端とが接続されている。抵抗770の他端には、抵抗771の一端と、抵抗772の一端とが接続されている。抵抗774の他端には、FET775のドレイン端子が接続されている。FET775のソース端子には、抵抗776の一端と、制御電圧出力端子766とが接続されている。基準電圧出力端子765には、抵抗772の他端が接続されている。制御電圧入力端子767には、抵抗773の一端が接続されている。抵抗773の他端には、FET775のゲート端子が接続されている。接地端子768には、抵抗771の他端と、抵抗776の他端とが接続されている。
制御電圧回路607に含まれる抵抗769〜771には、それぞれ、数百Ωから数十kΩ程度の範囲の抵抗値を有する抵抗を使用した。また、抵抗772、773、774、776には、それぞれ、数10kΩ程度の抵抗値を有する抵抗を使用した。
以下、制御電圧回路607の動作を説明する。抵抗774、776の抵抗値が十分に高く、FET775のドレイン端子−ソース端子間に流れる電流を無視できるとする。また、抵抗773は、高抵抗であり、抵抗773の電圧降下は無視できると考えると、FET775の閾値電圧をVth7としたとき、制御電圧入力端子767の電圧VCと、制御電圧出力端子766の電圧VC3の関係は、次式(96)のように表される。
VC =VC3+Vth7 …(96)
また、基準電圧出力端子765から出力される基準電圧Vref5は、抵抗769、770、771の値により設定される。
また、同じ半導体プロセスを用いて利得制御回路606と制御電圧回路607とを作成した場合、各回路に含まれるFETの閾値電圧はほぼ一致する。このため、次式(97)が成立する。
Vth6=Vth7 …(97)
したがって、利得制御回路606におけるVC(on)およびVC(off)は、式(94)〜(97)より、それぞれ、次式(98)および(99)のように表される。
VC(on) =Vref5 …(98)
VC(off)=Vref5−Vw …(99)
式(98)および(99)には、FETの閾値電圧に依存する項が含まれていない。したがって、FETの閾値電圧が変動しても、VC(off)およびVC(on)はその影響を受けず、利得制御回路606の利得制御もその影響を受けない。よって、FETの閾値電圧の変動に起因する利得の変動を低減することができる。
次に、高周波増幅回路605において、FETの閾値電圧が変化した場合の利得制御特性の具体例を説明する。ここでは、一例として、信号入力端子21から入力される信号の周波数が1.95GHzで、基準電圧端子31に印加される基準電圧Vrefが3.5Vである場合の実験結果を示す。この条件下で、FET760およびFET775の閾値電圧が−0.6Vである場合、−0.5Vである場合、および、−0.4Vである場合について、利得制御端子23に印加される制御電圧VCを0Vから3Vまで変化させたときの結果を示す。
図28は、上記条件下で動作する利得制御回路606における、制御電圧と入出力電力比との関係を示す図である。また、図29は、上記条件下で動作する利得制御回路606における、制御電圧と利得制御感度との関係を示す図である。図28および図29における横軸は、利得制御端子23に印加される制御電圧VCを表す。図28における縦軸は、信号入力端子751への入力信号と信号出力端子752からの出力信号との電力の比PGを表す。図29における縦軸は、利得制御感度GSを表す。
図28および図29によれば、FETの閾値電圧が変動しても、利得制御回路606の特性は、その影響をほとんど受けない。したがって、高周波増幅回路605によれば、製造プロセスのばらつきや動作温度などの変化によりFETの閾値電圧がばらつく場合でも、利得制御特性や利得制御感度のばらつきを低減することができる。
以上に示すように、本実施形態に係る高周波増幅回路によれば、利得制御回路に含まれるFETの閾値電圧のばらつきに起因する利得の変動を低減することができる。
なお、上記各実施形態については、各種の変形例を構成することができる。例えば、第1〜第4の実施形態では、利得制御回路は、入力側と出力側の両方に減衰回路を含むこととしたが、アプリケーションで要求される特性に応じて、入力側にだけ減衰回路を含むこととしてもよく、出力側にだけ減衰回路を含むこととしてもよく、あるいは、入力側にも出力側にも減衰回路を含まないこととしてもよい。また、第5の実施形態においても、利得制御回路は、減衰回路を含まないこととしてもよい。
また、上記各実施形態では、高周波増幅回路は、基準電圧端子31および電源端子32、33を備えることとしたが、基準電圧端子31を電源端子32または電源端子33と共用してもよい。これにより、高周波増幅回路に含まれる端子数を削減し、高周波増幅回路の実装面積を縮小することができる。