JP2008166353A

JP2008166353A - 半導体装置

Info

Publication number: JP2008166353A
Application number: JP2006351526A
Authority: JP
Inventors: Shingo Higuchi; 晋吾樋口; Hiromori Okumura; 弘守奥村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-17
Anticipated expiration: 2026-12-27
Also published as: JP5065669B2

Abstract

【課題】表面保護膜や層間膜などの配線被覆膜の剥がれやひび割れの進行を防止することができる半導体装置を提供すること。
【解決手段】この半導体装置は、半導体チップ１と、半導体チップ１上に積層された保護膜２と、保護膜２上に突出する凸型端子３と、凸型端子３に接着される半田ボール４とを備えている。半導体チップ１の基体をなす半導体基板７上には、第１配線層８、第１層間膜９、第２配線層１０、第２層間膜１１、第３配線層１２および最上層配線被覆膜１５が半導体基板７側からこの順に積層されている。そして、半導体基板７の周縁から所定幅だけ内側の位置においては、最上層配線被覆膜１５の表面から第２層間膜１１および第１層間膜９を貫通して半導体基板７の表層部に達する溝１８が半導体基板７の素子形成領域Ｂを取り囲んで形成されている。
【選択図】図２

Description

この発明は、半導体装置、詳しくは、ＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ：Wafer Level-Chip Size Package）技術が適用された半導体装置に関する。

最近、半導体装置の高機能化・多機能化に伴って、ＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ：Wafer Level-Chip Size Package 以下、「ＷＬ−ＣＳＰ」と表記する。）技術の実用化が進んでいる。ＷＬ−ＣＳＰ技術では、ウエハ状態でパッケージング工程が完了され、ダイシングによって切り出された個々のチップサイズがパッケージサイズとなる。

図９は、ＷＬ−ＣＳＰ技術が適用された従来の半導体装置の構成を示す図解的な断面図であって、半導体装置を実装基板に実装した状態を示す図である。
この半導体装置は、表面保護膜８１により表面が覆われた半導体チップ８０を備えている。表面保護膜８１には、半導体チップ８０の内部配線の一部を電極パッド８２として露出させるためのパッド開口８３が形成されている。

表面保護膜８１の上には、応力緩和層８４が積層されている。応力緩和層８４には、電極パッド８２を露出させるための貫通孔８５が形成されている。
一方、表面保護膜８１の下方には、半導体チップ８０の基体をなす半導体基板８６側から順に、第１配線層８７、第１層間膜８８、第２配線層８９および第２層間膜９０が積層されている。第１配線層８７と第２配線層８９とは、第１層間膜８８に形成されたビアホール９１を介して電気的に接続されている。そして、第２層間膜９０に形成されたビアホール９２を介して、第２配線層８９と電極パッド８２とが電気的に接続されている。これにより、この半導体装置は、多層配線構造を有している。

電極パッド８２の表面、貫通孔８５の内面および応力緩和層８４の表面における貫通孔８５の周縁には、これらを覆うようにバンプ下地層９３が形成されている。そして、外部との電気接続のための半田ボール９４が、バンプ下地層９３の表面上に設けられ、そのバンプ下地層９３を介して電極パッド８２と電気的に接続されている。
この半導体装置は、半田ボール９４が実装基板９５上のパッド９６に接続され、その後、応力緩和層８４の表面と実装基板９５の表面との間にアンダーフィル剤（たとえば、エポキシ樹脂）が注入されてアンダーフィル層９７が形成されることによって、実装基板９５への実装（実装基板に対する電気的および機械的な接続）が達成される。
特開平８−３４０００２号公報

ところが、半導体装置の実装基板９５への実装後、アンダーフィル層９７の熱膨張／熱収縮に起因する応力が半導体装置に生じると、この応力によって、表面保護膜８１、第１層間膜８８および／または第２層間膜９０とその下層との間でひび割れ（表面保護膜８１、第１層間膜８８および／または第２層間膜９０の剥がれ）が発生する。このようなひび割れが半導体基板８６の素子形成領域上まで進行すると、その素子形成領域に形成されている機能素子の動作不良を生じるおそれがある。

そこで、この発明の目的は、表面保護膜や層間膜などの配線被覆膜の剥がれやひび割れの進行を防止することができる半導体装置を提供することにある。

上記目的を達成するための請求項１記載の発明は、固体表面に対向配置され、前記固体表面との間にアンダーフィル剤が注入されることにより、前記固体表面に実装される半導体装置であって、半導体基板と、前記半導体基板上に形成される配線と、前記配線を被覆する配線被覆膜と、前記配線被覆膜上に形成される保護膜と、前記配線被覆膜および前記保護膜を貫通して形成された開口部から露出する前記配線の一部からなる内部パッドと、前記内部パッド上に形成され、外部との電気接続のための外部接続端子とを含み、前記保護膜の表面から前記半導体基板に達する溝が前記半導体基板の素子形成領域を取り囲んで形成されていることを特徴とする、半導体装置である。

この構成によれば、この半導体装置は、固体表面に対向配置され、固体表面との間にアンダーフィル剤（たとえば、エポキシ樹脂）が注入されることにより、固体表面への実装が達成される。また、この半導体装置には、保護膜の表面から半導体基板に達する溝が半導体基板の素子形成領域を取り囲んで形成されている。半導体装置に溝が形成されているため、半導体装置の実装状態においてアンダーフィル剤が溝に入り込む。

これにより、半導体装置の実装状態において、半導体装置と固体表面との間のアンダーフィル剤（層）の熱膨張／熱収縮に起因する応力が半導体装置に生じ、その応力によって配線被覆膜の剥がれやひび割れが発生しても、その剥がれやひび割れを、アンダーフィル剤が入り込んだ溝で止めることができる。そのため、配線被覆膜の剥がれやひび割れが半導体基板の素子形成領域上にまで進行することを防止することができる。その結果、配線被覆膜の剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。

また、請求項２記載に記載されているように、半導体装置に形成される溝は、前記半導体基板の周縁から所定幅だけ内側の位置において、前記半導体基板の周縁と平行に形成されていてもよい。さらにまた、請求項３に記載されているように、半導体装置に形成される溝は、半導体基板の周縁に沿って形成されていてもよい。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の図解的な底面図（実装基板への接合面を示す図）である。図２は、図１に示すＡ−Ａの切断面で切断したときの断面図である。なお、図２では、半導体装置を破断線で破断することにより、その一部を省略して示している。

この半導体装置は、ＷＬ−ＣＳＰ技術が適用された半導体装置であり、半導体チップ１と、半導体チップ１上に積層された保護膜２と、保護膜２上に突出する凸型端子３と、この凸型端子３に接着される半田ボール４とを備えている。
半導体チップ１は、多層配線構造を有しており、この半導体チップ１の基体をなす平面視略矩形状の半導体基板７上には、第１配線層８、第１層間膜９、第２配線層１０、第２層間膜１１、第３配線層１２および最上層配線被覆膜１５が半導体基板７側からこの順に積層されている。

第１配線層８、第２配線層１０および第３配線層１２は、導電性を有する金属材料、たとえば、銅、アルミニウムなどからなり、それぞれ設計されたパターンに形成されている。
第１層間膜９、第２層間膜１１および最上層配線被覆膜１５は、絶縁性を有する材料、たとえば、酸化シリコン、窒化シリコンなどからなる。

第１層間膜９は、第１配線層８を被覆し、第１配線層８と第２配線層１０との間を絶縁する配線被覆膜としての機能を有している。第２層間膜１１は、第２配線層１０を被覆し、第２配線層１０と第３配線層１２との間を絶縁する配線被覆膜としての機能を有している。
最上層配線被覆膜１５は、半導体チップ１の最表層をなしている。この最上層配線被覆膜１５は、第３配線層１２を被覆し、半導体チップ１と外部とを絶縁する配線被覆膜としての機能を有している。また、最上層配線被覆膜１５には、電極パッド１６（内部パッド）を露出させるためのパッド開口１７（開口部）が形成されている。

そして、第１配線層８と第２配線層１０とは、第１層間膜９に形成された複数のビアホール１３を介して電気的に接続されている。また、第２配線層１０と第３配線層１２とは、第２層間膜１１に形成された複数のビアホール１４を介して電気的に接続されている。また、第３配線層１２の一部は、パッド開口１７から電極パッド１６として露出している。

電極パッド１６は、たとえば、平面視略矩形状のアルミニウムパッドであり、半導体基板７の表面７Ａにおける素子形成領域Ｂ（半導体基板７において機能素子が形成されている領域）に作り込まれた機能素子と、各配線（第１配線層８、第２配線層１０、第３配線層１２）および各ビアホール（１３、１４）を介して電気的に接続されている。また、電極パッド１６は、半導体基板７の素子形成領域Ｂ上の領域において、半導体チップ１の外周縁に沿って、平面視矩形環状に２列に並べて配置されており、互いに隣り合う電極パッド１６の間には、それぞれ適当な間隔が空けられている（図１参照）。

保護膜２は、たとえば、ポリイミドからなり、最上層配線被覆膜１５の周縁部を露出させるように最上層配線被覆膜１５上に形成されている。
そして、この半導体装置には、半導体基板７の周縁から所定幅だけ内側の位置において、半導体基板７の素子形成領域Ｂの外側を取り囲む平面視略矩形環状の溝１８が半導体基板７の周縁と平行に形成されている（図１参照）。この溝１８は、保護膜２、最上層配線被覆膜１５、第２層間膜１１および第１層間膜９を貫通して形成され、その最深部は、半導体基板７の表層部に達している。

また、保護膜２には、各電極パッド１６と対向する位置に貫通孔１９（開口部）が貫通して形成されており、パッド開口１７から露出する電極パッド１６は、貫通孔１９を通して外部に臨んでいる。そして、電極パッド１６における貫通孔１９に露出する面、貫通孔１９の内面および保護膜２上における貫通孔１９の周縁部を覆うように、バンプ下地層２０が形成されている。

バンプ下地層２０は、たとえば、チタン、ニッケル、チタンタングステンなどからなり、電極パッド１６の腐食を防止する機能を有している。バンプ下地層２０は、平面視略円形状に形成され、たとえば、厚さ１０００〜２０００Åで形成されている。そして、バンプ下地層２０の上に、凸型端子３が形成されている。
凸型端子３は、半田濡れ性を有する金属、たとえば、銅を用いて形成されている。この凸型端子３は、貫通孔１９に埋設される埋設部２３と、この埋設部２３と一体的に形成され、保護膜２上に突出した突出部２４とを備えている。

埋設部２３は、たとえば、円柱状に形成されており、バンプ下地層２０を介して電極パッド１６と電気的に接続されている。
突出部２４は、たとえば、高さ１０〜５０μｍの円柱状に形成されている。また、突出部２４は、半導体チップ１と保護膜２との積層方向（以下、単に「積層方向」という。）と直交する幅方向（以下、単に「幅方向」という。）における幅（径）が、貫通孔１９の同方向における開口幅（径）よりも大きく（幅広に）形成されている。これにより、突出部２４の周縁部２５は、幅方向に張り出してバンプ下地層２０を介して保護膜２と対向している。

半田ボール４は、半田を用いて、たとえば、略球状に形成されている。この半田ボール４は、凸型端子３の突出部２４の全表面（先端面２４Ａおよび側面２４Ｂ）を覆っている。これにより、この半田ボール４は、凸型端子３とともに、内部パッド１６と外部とを電気的に接続するための外部接続端子としての機能を有している。
図３Ａ〜図３Ｈは、図１に示す半導体装置の製造方法を示す図解的な断面図である。

この半導体装置を製造するに際しては、まず、図３Ａに示すように、複数の半導体チップ１が作り込まれ、その表面全域が最上層配線被覆膜１５で覆われた半導体ウエハＷが用意される。なお、最上層配線被覆膜１５には、電極パッド１６を露出させるパッド開口１７が形成されている。
次に、図３Ｂに示すように、半導体ウエハＷの表面全域上に保護膜２が形成される。次いで、図３Ｃに示すように、保護膜２に、電極パッド１６を露出させる貫通孔１９が形成される。

貫通孔１９が形成された後は、図３Ｄに示すように、半導体ウエハＷ上に、バンプ下地層２０、フォトレジスト２７および金属層２８が、この順に形成される。より具体的には、まず、半導体ウエハＷ上の全領域にバンプ下地層２０が、スパッタリング法などにより形成される。そして、公知のフォトリソグラフィ技術により、このバンプ下地層２０の上に、凸型端子３の突出部２４（図２参照）を形成すべき領域に開口部２９を有するフォトレジスト２７が形成される。フォトレジスト２７が形成された後は、半導体ウエハＷ上の全領域に、凸型端子３の材料として用いられる銅からなる金属層２８が、スパッタリング法などにより形成される。

その後は、フォトレジスト２７が除去されることにより、金属層２８の不要部分（凸型端子３以外の部分）がフォトレジスト２７とともにリフトオフされる。これにより、図３Ｅに示すように、凸型端子３が形成される。そして、バンプ下地層２０の不要部分（凸型端子３が形成されている部分以外の部分）がエッチングにより除去される。
次に、図３Ｆに示すように、各半導体チップ１の間に設定されたダイシングラインＬ（半導体基板７の周縁）の両側における、ダイシングラインＬと所定の間隔を空けた位置において、保護膜２、最上層配線被覆膜１５、第２層間膜１１、第１層間膜９および半導体基板７の表層部が除去される。これにより、ダイシングラインＬに沿って延びる帯状の溝１８が形成される。この溝１８は、たとえば、ダイシングブレード（図示せず）を用いて、保護膜２の表面側からハーフカットの手法によって形成してもよいし、レーザーダイシング、エッチングによって形成してもよい。ダイシングブレードを用いる場合、そのダイシングブレードの厚みおよびカット量（切り込み量）によって、溝１８の幅および深さを制御することができる。その際、溝１８の幅としては、たとえば、後述する半導体装置の実装状態（図４参照）において、アンダーフィル剤を流れ込ませることができる幅であることが好ましい。

次に、図３Ｇに示すように、凸型端子３の突出部２４の全表面（先端面２４Ａおよび側面２４Ｂ）に半田を接着させることにより、突出部２４の全表面（先端面２４Ａおよび側面２４Ｂ）を覆う略球状の半田ボール４が形成される。そして、図３Ｈに示すように、半導体ウエハＷ内の各半導体チップ１間に設定されたダイシングラインＬに沿って、半導体ウエハＷが切断（ダイシング）される。これにより、図１に示す構成の半導体装置が得られる。

以上のように得られる半導体装置は、たとえば、図４に示すように、半田ボール４が実装基板５の表面（固体表面）上のパッド６に接続され、その後、保護膜２および最上層配線被覆膜１５と実装基板５との間に、たとえば、エポキシ樹脂からなるアンダーフィル剤が注入されてアンダーフィル層３０が形成されることによって、実装基板５への実装（実装基板に対する電気的および機械的な接続）が達成される。

この半導体装置には、半導体基板７の周縁から所定幅だけ内側の位置において、半導体基板７の素子形成領域Ｂの外側を取り囲む平面視略矩形環状の溝１８が半導体基板７の周縁と平行に形成されている。そのため、図４に示す実装状態において、アンダーフィル剤が溝１８に入り込む。
これにより、実装状態において、保護膜２および最上層配線被覆膜１５と実装基板５との間のアンダーフィル層３０の熱膨張／熱収縮に起因する応力が半導体装置に生じ、その応力によって各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の剥がれやひび割れが発生しても、その剥がれやひび割れをアンダーフィル剤が入り込んだ溝１８で止めることができる。そのため、各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の剥がれやひび割れが半導体基板７の素子形成領域Ｂ上にまで進行することを防止することができる。その結果、各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。

図５は、この発明の他の実施形態に係る半導体装置の図解的な底面図である。図６は、図５に示すＡ−Ａの切断面で切断したときの断面図である。なお、図６では、半導体装置を破断線で破断することにより、その一部を省略して示している。また、図５および図６において、図１または図２に示される各部に対応する部分には、図１または図２の場合と同一の参照符号を付して示している。

図５および図６に示す半導体装置には、半導体基板７の素子形成領域Ｂの外側を取り囲む溝２６が、半導体基板７の周縁に沿って形成されている（図５参照）。この溝２６は、保護膜２、最上層配線被覆膜１５、第２層間膜１１および第１層間膜９を貫通して形成され、その最深部は、半導体基板７の表面７Ａに達している。その他の構成は、図１および図２に示す半導体装置の場合と同様である。

図７Ａ〜図７Ｇは、図５に示す半導体装置の製造方法を示す図解的な断面図である。
この半導体装置を製造するに際しては、まず、図７Ａに示すように、複数の半導体チップ１が作り込まれ、その表面全域が最上層配線被覆膜１５で覆われた半導体ウエハＷが用意される。なお、最上層配線被覆膜１５には、電極パッド１６を露出させるパッド開口１７が形成されている。

次に、図７Ｂに示すように、半導体ウエハＷの表面全域上に保護膜２が形成される。次いで、図７Ｃに示すように、保護膜２に、電極パッド１６を露出させる貫通孔１９が形成される。
貫通孔１９が形成された後は、図７Ｄに示すように、半導体ウエハＷ上に、バンプ下地層２０、フォトレジスト２７および金属層２８が、この順に形成される。より具体的には、まず、半導体ウエハＷ上の全領域にバンプ下地層２０が、スパッタリング法などにより形成される。そして、公知のフォトリソグラフィ技術により、このバンプ下地層２０の上に、凸型端子３の突出部２４（図６参照）を形成すべき領域に開口部２９を有するフォトレジスト２７が形成される。フォトレジスト２７が形成された後は、半導体ウエハＷ上の全領域に、凸型端子３の材料として用いられる銅からなる金属層２８が、スパッタリング法などにより形成される。

その後は、フォトレジスト２７が除去されることにより、金属層２８の不要部分（凸型端子３以外の部分）がフォトレジスト２７とともにリフトオフされる。これにより、図７Ｅに示すように、凸型端子３が形成される。そして、バンプ下地層２０の不要部分（凸型端子３が形成されている部分以外の部分）がエッチングにより除去される。
次に、図７Ｆに示すように、凸型端子３の突出部２４の全表面（先端面２４Ａおよび側面２４Ｂ）に半田を接着させることにより、突出部２４の全表面（先端面２４Ａおよび側面２４Ｂ）を覆う略球状の半田ボール４が形成される。

その後、図７Ｇに示すように、半導体ウエハＷ内の各半導体チップ１間に設定されたダイシングラインＬに沿って、保護膜２、最上層配線被覆膜１５、第２層間膜１１および第１層間膜９が所定の幅だけ除去される。これにより、ダイシングラインＬに沿って延びる帯状の凹部３１が形成される。この凹部３１は、たとえば、ダイシングブレード（図示せず）を用いて、保護膜２の表面側からハーフカットの手法によって形成してもよいし、レーザーダイシング、エッチングによって形成してもよい。

そして、図７Ｈに示すように、ダイシングラインＬに沿って、半導体ウエハＷが切断されることにより、凹部３１が分断されて各半導体基板７の周縁に沿う溝２６が形成される。これにより、図５に示す構成の半導体装置が得られる。
以上のように得られる半導体装置は、たとえば、図８に示すように、半田ボール４が実装基板５の表面上のパッド６に接続され、その後、保護膜２および最上層配線被覆膜１５と実装基板５との間に、たとえば、エポキシ樹脂からなるアンダーフィル剤が注入されてアンダーフィル層３３が形成されることによって、実装基板５への実装（実装基板に対する電気的および機械的な接続）が達成される。

この半導体装置には、半導体基板７の素子形成領域Ｂの外側を取り囲む溝２６が、半導体基板７の周縁に沿って形成されている。半導体装置に溝２６が形成されているので、図８に示す実装状態において、アンダーフィル剤が溝２６に入り込み、各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の側面がアンダーフィル剤によって覆われる。

これにより、実装状態において、保護膜２および最上層配線被覆膜１５と実装基板５との間のアンダーフィル層３３の熱膨張／熱収縮に起因する応力が半導体装置に生じても、その応力によって各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の剥がれやひび割れが発生することを防止することができる。つまり、各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の剥がれやひび割れが半導体基板７の素子形成領域Ｂ上にまで進行することがない。その結果、各配線被覆膜（第１層間膜９、第２層間膜１１および最上層配線被覆膜１５）の剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。

以上、この発明の実施形態について説明したが、この発明は、他の形態で実施することもできる。
たとえば、上述の実施形態では、外部との電気接続のための外部接続端子として、凸型端子３と半田ボール４とが別々に形成されているとしたが、これらは一体的に形成されていてもよい。

また、上述の実施形態では、半導体チップ１は、第１配線層８、第２配線層１０および第３配線層１２からなる多層配線構造を有するとしたが、配線層が１層からなる単層配線構造を有する構成でもよい。
また、上述の実施形態では、ＷＬ−ＣＳＰの半導体装置を例に取り上げたが、この発明は、ＷＬ−ＣＳＰの半導体装置以外にも、実装基板に対して、半導体チップの表面を対向させて、半導体チップの裏面が露出した状態で実装（ベアチップ実装）される、半導体装置に適用することもできる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

この発明の一実施形態に係る半導体装置の図解的な底面図である。図１に示すＡ−Ａの切断面で切断したときの断面図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ａの次の工程を示す図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ｂの次の工程を示す図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ｃの次の工程を示す図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ｄの次の工程を示す図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ｅの次の工程を示す図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ｆの次の工程を示す図である。図１の半導体装置の製造方法を工程順に示す図解的な断面図であって、図３Ｇの次の工程を示す図である。図１に示す半導体装置を実装基板に実装した状態を示す図解的な断面図である。この発明の他の実施形態に係る半導体装置の図解的な底面図である。図５に示すＡ−Ａの切断面で切断したときの断面図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ａの次の工程を示す図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ｂの次の工程を示す図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ｃの次の工程を示す図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ｄの次の工程を示す図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ｅの次の工程を示す図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ｆの次の工程を示す図である。図５の半導体装置の製造方法を工程順に示す図解的な断面図であって、図７Ｇの次の工程を示す図である。図５に示す半導体装置を実装基板に実装した状態を示す図解的な断面図である。従来の半導体装置の構成を示す図解的な断面図であって、半導体装置を実装基板に実装した状態を示す図である。

符号の説明

２保護膜
３凸型端子
４半田ボール
５実装基板
６パッド
７半導体基板
８第１配線層
９第１層間膜
１０第２配線層
１１第２層間膜
１２第３配線層
１５最上層配線被覆膜
１６電極パッド
１７パッド開口
１８溝
１９貫通孔
２６溝
Ｂ素子形成領域

Claims

固体表面に対向配置され、前記固体表面との間にアンダーフィル剤が注入されることにより、前記固体表面に実装される半導体装置であって、
半導体基板と、
前記半導体基板上に形成される配線と、
前記配線を被覆する配線被覆膜と、
前記配線被覆膜上に形成される保護膜と、
前記配線被覆膜および前記保護膜を貫通して形成された開口部から露出する前記配線の一部からなる内部パッドと、
前記内部パッド上に形成され、外部との電気接続のための外部接続端子とを含み、
前記保護膜の表面から前記半導体基板に達する溝が前記半導体基板の素子形成領域を取り囲んで形成されていることを特徴とする、半導体装置。
前記溝は、前記半導体基板の周縁から所定幅だけ内側の位置において、前記半導体基板の周縁と平行に形成されていることを特徴とする、請求項１記載の半導体装置。
前記溝は、前記半導体基板の周縁に沿って形成されていることを特徴とする、請求項１記載の半導体装置。