JP2008047052A - 高速入出力機能を備える制御装置、及びその制御データの制御方法 - Google Patents
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Abstract
【解決手段】 制御プログラムを記憶し、被制御対象の状態を入力データとして入出力装置から入力し、該入力データを制御プログラムにしたがって演算し、この演算結果を、被制御対象を制御する出力データとして入出力装置へ出力する制御装置であって、入出力装置の出力データを記憶する出力データレジスタを備える一括入出力バッファメモリ201と、一括入出力バッファメモリ201に書き込まれる出力データの書き込みを制御する一括入出力バッファメモリ制御部203とを備え、一括入出力バッファメモリ制御部203は、制御プログラム実行回路14の制御データの比較出力によって、一括入出力バッファメモリの出力データの書き込みを制御するようにしたことを特長とする。
【選択図】 図4
Description
1a 制御プログラム実行部
1b 入出力データインタフェース部
2、200 入出力装置
14、114 制御プログラム実行回路
15、115 制御プログラムメモリ
16、116 制御データメモリ
16a 入力レジスタ
16b 出力レジスタ
16b1 変化フラグレジスタ
16b2 一括入出力バッファメモリアドレス格納メモリレジスタ
16e 出力レジスタA16e
16f 出力レジスタB16f
17、117 I/Oインタフェース
19,119 システムバス
20 I/O制御回路
21 ローカルバス
141 演算ユニット
142 演算制御部
142a バス制御回路
142b 演算制御回路
144 制御データ格納レジスタ
144a 制御データ出力レジスタ
145 レジスタ
145a 演算結果格納レジスタ
145b ワークレジスタ
147 比較器
148 命令レジスタ
149 デコーダ
201 一括入出力バッファメモリ
201a 出力レジスタアドレス領域
201b 出力レジスタデータ領域
202 アドレス制御回路
203 一括入出力バッファメモリ制御部
203a ゲート回路
203b データバッファ
203c データバッファ
204d アドレス制御回路
201A 一括入出力バッファメモリ
201Aa 入力バッファメモリA
201Ab 入力バッファメモリB
205 比較器
206 入力データ制御部
206a メモリ
206b アドレス変換部
208 比較器
209 出力データ制御部
209a メモリ
209b アドレス変換器
210 一括入出力バッファメモリ
Claims (6)
- 制御プログラムを記憶し、被制御対象の状態を入力データとして入出力装置から入力し、該入力データを前記制御プログラムにしたがって演算し、この演算結果を、前記被制御対象を制御する出力データとして前記入出力装置へ出力する制御装置であって、
前記制御装置は、前記被制御対象を制御する制御プログラム実行部と、前記入力データ及び前記出力データを前記制御装置に入力し、前記入出力装置へ出力する入出力データインタフェースと、前記制御プログラム実行部と前記入出力データインタフェース部とを接続するシステムバスとを備え、
前記制御プログラム実行部は、前記制御プログラムを記憶する制御プログラムメモリと、前記入力データ、前記出力データ及び制御変数を一時記憶する制御データメモリと、前記制御データメモリに記憶される前記入力データを使用して、前記制御プログラムを実行する制御プログラム実行回路とからなり、
前記制御プログラム実行回路は、前記制御プログラムメモリから読み出した命令を記憶する命令レジスタと、
前記命令レジスタに記憶された命令を解釈するデコーダと、
前記制御データメモリから読み出した、オペランドの内容を記憶する制御データ格納レジスタと、
前記制御データ格納レジスタに記憶された制御データを前記デコーダで解釈した命令に従って演算する演算ユニットと、
前記演算ユニットの演算出力を記憶するレジスタと、
前記演算ユニットが演算した制御データと演算実行後のデータとが一致しているか否かを検出する第1の比較器と、
前記制御データメモリからオペランドを前記制御データ格納レジスタに読み出すこと及び前記第1の比較器の出力で前記演算ユニットの出力データを前記制御データメモリに書き込むことを制御する演算制御部と
を備え、
前記比較器が一致信号を出力した時は、前記読出し書き込み命令の書き込みフェーズを省略し、そうでない場合は前記読出し書き込み命令全体を実行するようにしたことを特徴とする高速入出力機能を備える制御装置。 - 前記入出力データインタフェース部は、前記入出力装置の出力データを記憶する出力データレジスタを備える一括入出力バッファメモリと、
前記一括入出力バッファメモリへの書き込みを制御する一括入出力バッファメモリ制御部と
を備え、
前記一括入出力バッファメモリ制御部は、前記制御プログラム実行回路の前記第1の比較器の出力が一致信号を出力した場合には、前記制御データメモリの出力データを前記一括入出力バッファメモリに書き込むことを中止し、そうでない場合は、前記一括入出力バッファメモリに書き込むようにしたことを特長とする請求項1に記載の高速入出力機能を備える制御装置。 - 前記入出力データインタフェース部は、前記入出力装置から今回の制御周期、または、前回の制御周期で読み出した入力データを交互に記憶する第1のバッファメモリと第2のバッファメモリと、
前記第1のバッファメモリに記憶される入力データと前記第2のバッファメモリに記憶された入力データとを比較する第2の比較器と、
前記第2の比較器の出力が一致した場合には、今回の制御周期での前記入力データを、前記制御データメモリへ書き込まないように指令し、そうでない場合には書き込みを指令する入力データ制御部と
を備えたことを特徴とする請求項1に記載の高速入出力機能を備える制御装置。 - 前記入力データ制御部は、前記入力データのアドレスを前記制御データメモリの入力レジスタの書き込みアドレスに変換するアドレス変換器を備えていることを特徴とする請求項3に記載の高速入出力機能を備える制御装置。
- 前記入出力データインタフェース部は、前記入出力装置へ出力する今回の制御周期、または、前回の制御周期で読み出した出力データを記憶する第1の出力レジスタと第2の出力レジスタとを備える前記制御データメモリと、
前記第1の出力レジスタに記憶された出力データと前記第2の出力レジスタに記憶された出力データとを比較する第3の比較器と、
前記入出力装置に出力する出力データを記憶する出力バッファメモリと、
前記第3の比較器の出力が一致した場合には、今回の制御周期での前記出力データを前記出力バッファメモリへ書き込まないように指令し、そうでない場合には書き込みを指令する出力データ制御部と
を備えたことを特徴とする請求項1に記載の高速入出力機能を備える制御装置。 - 制御プログラムを記憶し、被制御対象の状態を入力データとして入出力装置から入力し、該入力データを前記制御プログラムにしたがって演算し、この演算結果を、前記被制御対象を制御する出力データとして前記入出力装置へ出力する高速入出力機構を備える制御装置の制御データの制御方法であって、
前記演算実行前と前記演算実行後の制御データとが一致しているか否かを判定するステップと、
前記ステップで一致と判定された場合には、前記読出し書き込み命令の書き込みフェーズを指令するステップと、
そうでない場合には、前記演算後の読出し書き込み命令の書き込みフェーズの実行の中止を指令するステップと
からなることを特徴とする高速入出力機能を備える制御装置の制御データの制御方法。
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