JPH043206A - プログラマブルシーケンスコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は対象システムを監視する入力回路および制御す
る出力回路と入力データを処理してその結果を出力回路
へ与えるシーケンス処理部が伝送装置を介して接続され
るプログラマブルシーケンスコントローラに関する。

〔従来の技術〕

従来のこの種の装置は、特開昭６０−２５６８０１に示
されるように、入力データを記憶するメモリ２２２に記
憶されたデータと最新の入力データを比較して、不一致
を検出した最新の入力データを伝送するようにしたもの
がある。

つまり、データ全てを伝送せずに、変化したデータのみ
伝送するようにして伝送時間を短縮するものである。

〔発明が解決しようとする課題〕

しかし前記従来例では、入力回路部は、メモリあるいは
比較部の動作に追従できる高速動作が要求される素子に
限られるという問題があった。

そこで本発明は、入力部が低速動作しかできない素子で
あっても十分対応できるものを提供することを目的とす
る。

〔課題を解決するための手段〕

以上の目的を達成するために、本発明は次のような構成
としている。

すなわち、低速な入力データを一定周期でスキャンする
一時記憶部と、その後段に接続され前回の一時記憶デー
タを格納しているメモリ部と両者の不一致を検出しメモ
リを更新する制御部と不一致を生じたＩ１０アドレス・
データ送出する伝送回路を備えるものである。

〔作　用〕

したがって、いわば前回と前前回データを比較すること
になり、今回データに高速に応答する必要がないため入
力部が低速動作であっても十分対応できるものとなる。

また低速な入力回路を使用できるため安価で低消費電力
な回路構成とすることができる。

本発明では、イニシャル処理以外の通常処理においては
変化のあった人出力アドレス・データのみを伝送する方
式のため、多点数の入出力回路を設けることができ、見
かけ上担当入出力範囲に対する伝送時間が短かくなり、
高速処理に相当することになる。

〔実施例〕

第１図は本発明の実施例を示すブロック図である。

図中のＩＺａ部（２０）の入力回路（２１）は内部プロ
セッサ（２６）により一定周期でスキャンされ、後段の
一時記憶部（２２）に格納される。この一時記憶内容は
さらにその後段に接続された前回の一時記憶内容を保持
している入力メモリ（２３）と比較され、両者の不一致
が検出された場合のみ、そのアドレスおよび今回の一時
記憶内容がシーケンスコントローラ部（１０口こ伝送さ
れ、入力メモリの内容も更新される。

出力データもシーケンスコントローラ（１０）より変更
分のみ伝送されてくるので、内部プロセッサ（２６）に
より該当出力回路が更新される。

シーケンスコントローラ部（１０）についても同様に伝
送回路（１６）により受信されたデータのみについて入
力メモリ（１２）が更新される。

シーケンスコントローラ部（１０）による出力も、前回
出力データが記憶されている出力メモリ（１３）と今回
出力データが記憶されている一時記憶メモリ（１４）が
比較され不一致が検出されたアドレス・データがＩ／Ｏ
部（２０）に伝送されるとともに、出力メモリ（１３）
も更新される。

〔発明の効果〕

イニシャル時以外はスキャン毎の信号変化チエツクにて
変化の検出された入出力データのみを伝送すればよいの
で、伝送効率が高まる。

この結果一定時間内に伝送できるデータ数を増大させる
ことができる。

また−台のシーケンスコントローラに複数のＩ／Ｏユニ
ツトを接続できるため、システムの改造も容易となる。

そしてＩ／Ｏ部の入力回路は一時記憶部を設けることに
より、低速であってもスキャン内に応答可能であれば使
用できるため、安価で低消費電力である回路を実現でき
る。

【図面の簡単な説明】

第１図は本構成の一実施例を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 シーケンスコントローラ部と単一あるいは複数のＩ／Ｏ
   部が伝送部を介して接続されるプログラマブルシーケン
   スコントローラにおいて、 内部にプロセッサを有する伝送部（２６）と、前記伝送
   器（２６）から受信したデータのみが出力される出力回
   路（２５）と、 前記伝送部（２６）の内部プロセッサにより一定周期で
   スキャンされ、外部機器の信号を入力する入力回路（２
   １）と、 前記入力回路（２１）が入力した信号を一時記憶する入
   力一時記憶部（２２）と、 前記入力一時記憶部（２２）が前スキャン時に一時記憶
   した内容を保持する入力メモリ（２３）と、前記入力メ
   モリ（２３）と前記一時記憶部（２２）の内容を比較す
   る入力変化検出器（２４）とを備え、前記変化検出器（
   ２４）で不一致が検出された場合のみ、そのアドレスお
   よび今回の一時記憶内容が前記伝送部（２６）を介して
   シーケンスコントローラ部（１０）に伝送するとともに
   、前記入力メモリ（２３）の内容を更新するようにした
   Ｉ／Ｏ部（２０）と、伝送器（１６）と、 シーケンス演算処理部（１０）と、 前記伝送器（１６）から受信したデータのみが更新され
   る入力メモリ（１２）と、 前記シーケンス演算処理部（１０）が出力した信号を一
   時記憶する出力一時記憶部（１４）と、 前記出力一時記憶部（１４）が前スキャン時に一時記憶
   した内容を保持する出力メモリ（１３）と、前記出力メ
   モリ（１３）と前記出力一時記憶部（１４）の内容を比
   較する出力変化検出器（１４）とを備え、前記出力変化
   検出器（１４）で不一致が検出された場合のみ、そのア
   ドレスおよび今回の一時記憶内容を前記伝送部（１６）
   を介してＩ／Ｏ部（２０）に伝送するとともに、前記出
   力メモリ（１３）の内容を更新するようにしたシーケン
   スコントローラ部（１０）からなることを特徴としたプ
   ログラマブルシーケンスコントローラ。