JPH0675611A - コントローラのアクセス制御方式 - Google Patents
コントローラのアクセス制御方式Info
- Publication number
- JPH0675611A JPH0675611A JP4250670A JP25067092A JPH0675611A JP H0675611 A JPH0675611 A JP H0675611A JP 4250670 A JP4250670 A JP 4250670A JP 25067092 A JP25067092 A JP 25067092A JP H0675611 A JPH0675611 A JP H0675611A
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- Japan
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- card
- signal
- data
- cpu
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Abstract
(57)【要約】
【目的】 コントローラのCPU実行速度を向上させ、
かつ保守メンテナンスに必要なトレース機能をCPUに
負担をかけずに実行でき、シミュレーションが容易に行
えることを目的とする。 【構成】 入力/出力カード3,4とCPU1の間にイ
メージメモリ6を持ち、かつそのリフレッシュを入力/
出力の変化時のみ行うようにした。また、そのイメージ
メモリ6の構成を第1メモリ6aと第2メモリ6bを有
するようにしたことにより、データ同時性の確保が行え
る。
かつ保守メンテナンスに必要なトレース機能をCPUに
負担をかけずに実行でき、シミュレーションが容易に行
えることを目的とする。 【構成】 入力/出力カード3,4とCPU1の間にイ
メージメモリ6を持ち、かつそのリフレッシュを入力/
出力の変化時のみ行うようにした。また、そのイメージ
メモリ6の構成を第1メモリ6aと第2メモリ6bを有
するようにしたことにより、データ同時性の確保が行え
る。
Description
【0001】
【産業上の利用分野】この発明はプラント等を制御する
コントローラにおいてメモリ等をアクセスするアクセス
制御方式に関するものである。
コントローラにおいてメモリ等をアクセスするアクセス
制御方式に関するものである。
【0002】
【従来の技術】図7は例えば三菱電機株式会社の「三菱
プラントコントローラMELPLAC−550プロセス
入出力」の取扱説明書に示された従来のコントローラの
基本構成図である。図7において、1は演算及び制御を
行なうCPU(中央演算制御部)、2はCPU1で実行
させるプログラムを格納するプログラムメモリ、3は外
部からの信号を受信してレベル変換しCPU1へ入力す
る入力カード、4はCPU1からの信号を外部へ出力す
る出力カード、5はCPU1と入力カード3と出力カー
ド4を接続するIOバスである。なお、入力カード3は
本コントローラヘの入力信号を絶縁してレベル変換す
る。出力カード4は本コントローラの制御結果をレベル
変換し絶縁して出力する。CPU1は、IOバス5を介
して入力カード3や出力カード4とデータを受渡しす
る。
プラントコントローラMELPLAC−550プロセス
入出力」の取扱説明書に示された従来のコントローラの
基本構成図である。図7において、1は演算及び制御を
行なうCPU(中央演算制御部)、2はCPU1で実行
させるプログラムを格納するプログラムメモリ、3は外
部からの信号を受信してレベル変換しCPU1へ入力す
る入力カード、4はCPU1からの信号を外部へ出力す
る出力カード、5はCPU1と入力カード3と出力カー
ド4を接続するIOバスである。なお、入力カード3は
本コントローラヘの入力信号を絶縁してレベル変換す
る。出力カード4は本コントローラの制御結果をレベル
変換し絶縁して出力する。CPU1は、IOバス5を介
して入力カード3や出力カード4とデータを受渡しす
る。
【0003】図8は図7中のCPU1、入力カード3、
及びIOバス5の詳細構成図である。図8において、C
PU1は、内部にバッファメモリとしてアドレスバッフ
ァ1aとデータバッファ1bを持つ。又入力カード3
は、外部信号3aを入力し、外部とコントローラ内部を
絶縁する絶縁回路3bと、信号状態を記憶するメモリ3
cと、各カードのアドレスを設定するアドレス設定部3
dと、アドレスバス5aとアドレス設定部3dの信号の
一致を検出する一致検出回路3eと、一致検出回路3e
からの一致信号でメモリ3cのデータをデータバス5b
に接続する切換回路3fと、タイミング信号を入力する
タイミング回路3jとから構成されている。IOバス5
は、アドレスバス5aとデータバス5bとタイミング信
号線5cから成る。
及びIOバス5の詳細構成図である。図8において、C
PU1は、内部にバッファメモリとしてアドレスバッフ
ァ1aとデータバッファ1bを持つ。又入力カード3
は、外部信号3aを入力し、外部とコントローラ内部を
絶縁する絶縁回路3bと、信号状態を記憶するメモリ3
cと、各カードのアドレスを設定するアドレス設定部3
dと、アドレスバス5aとアドレス設定部3dの信号の
一致を検出する一致検出回路3eと、一致検出回路3e
からの一致信号でメモリ3cのデータをデータバス5b
に接続する切換回路3fと、タイミング信号を入力する
タイミング回路3jとから構成されている。IOバス5
は、アドレスバス5aとデータバス5bとタイミング信
号線5cから成る。
【0004】次に動作について説明する。一般にコント
ローラは、入力カード3と出力カード4を複数枚持ち、
従って、カード毎にアドレスが振られカードが区別され
る。動作の代表として、入力カード3のデータをCPU
1が読み込む場合(ロード)について、図8で説明す
る。CPU1が読み込みたい入力カード3のアドレスを
アドレスバッファ1aに入れる。今、その入力カード3
のアドレスが例えばIW10だとすると、IW10に相
当するアドレスがアドレスバッファ1aに入ることにな
る。これによりアドレスバス5aにもIW10のアドレ
スが流れていることになる。一方、入力カード3は、外
部信号3aが入力されており、その信号をコントローラ
内部で使用できる様に絶縁回路3bを通し、信号状態
(ONかOFF)をメモリ3cに格納する。一般に入力
カード3には、16ビット分のメモリを備え、これを1
ワードと言い、IW10は1ワードに対するアドレスで
ある。又、入力カード3のアドレス(今の場合IW1
0)は、アドレス設定部3dに設定されており、アドレ
スバス5aのデータとの一致を、一致検出回路3eが常
にチェックしている。一致が確認されると、切換回路3
fが閉となり、メモリ3cの16ビットデータがデータ
バス5bに流れる。CPU1は、このデータをタイミン
グをとって、データバッファ1bに書込むことにより動
作が完了する。
ローラは、入力カード3と出力カード4を複数枚持ち、
従って、カード毎にアドレスが振られカードが区別され
る。動作の代表として、入力カード3のデータをCPU
1が読み込む場合(ロード)について、図8で説明す
る。CPU1が読み込みたい入力カード3のアドレスを
アドレスバッファ1aに入れる。今、その入力カード3
のアドレスが例えばIW10だとすると、IW10に相
当するアドレスがアドレスバッファ1aに入ることにな
る。これによりアドレスバス5aにもIW10のアドレ
スが流れていることになる。一方、入力カード3は、外
部信号3aが入力されており、その信号をコントローラ
内部で使用できる様に絶縁回路3bを通し、信号状態
(ONかOFF)をメモリ3cに格納する。一般に入力
カード3には、16ビット分のメモリを備え、これを1
ワードと言い、IW10は1ワードに対するアドレスで
ある。又、入力カード3のアドレス(今の場合IW1
0)は、アドレス設定部3dに設定されており、アドレ
スバス5aのデータとの一致を、一致検出回路3eが常
にチェックしている。一致が確認されると、切換回路3
fが閉となり、メモリ3cの16ビットデータがデータ
バス5bに流れる。CPU1は、このデータをタイミン
グをとって、データバッファ1bに書込むことにより動
作が完了する。
【0005】
【発明が解決しようとする課題】従来のコントローラは
以上のように構成されており、IOバスの使用主導権は
CPUが持っている為、CPUがRUN中、すなわちプ
ログラムを実行中は、入力/出力の変化がなくてもアク
セスが行なわれ、かつ入力/出力カード枚数が多くなる
と、アクセス時間も大きくなり、CPU性能に大きな影
響を及ぼしている。又プログラム1周期中に同じアドレ
スのデータを何回もアクセスすることがあり、データの
同時性の確保もできなく、その為のプログラムも必要な
場合があり、プログラム容量増大に判なうCPUの性能
が悪化するという課題があった。又、データトレースを
実行する時も、IOバスのアクセスをCPUが持ってい
る為、その処理の為にCPUが、制御処理を一旦止める
必要があり、トータルのCPU性能を低下させている。
又、シミュレーションを実行する場合は、IOバスに全
空間アクセス可能な装置を設ける必要があり、かつ全空
間に対し外部より自由に信号を入力できる装置が必要と
なる為、コスト的に大きく、また操作性も非常に悪いと
いう課題がある。
以上のように構成されており、IOバスの使用主導権は
CPUが持っている為、CPUがRUN中、すなわちプ
ログラムを実行中は、入力/出力の変化がなくてもアク
セスが行なわれ、かつ入力/出力カード枚数が多くなる
と、アクセス時間も大きくなり、CPU性能に大きな影
響を及ぼしている。又プログラム1周期中に同じアドレ
スのデータを何回もアクセスすることがあり、データの
同時性の確保もできなく、その為のプログラムも必要な
場合があり、プログラム容量増大に判なうCPUの性能
が悪化するという課題があった。又、データトレースを
実行する時も、IOバスのアクセスをCPUが持ってい
る為、その処理の為にCPUが、制御処理を一旦止める
必要があり、トータルのCPU性能を低下させている。
又、シミュレーションを実行する場合は、IOバスに全
空間アクセス可能な装置を設ける必要があり、かつ全空
間に対し外部より自由に信号を入力できる装置が必要と
なる為、コスト的に大きく、また操作性も非常に悪いと
いう課題がある。
【0006】この発明は上記のような課題を解決するた
めになされたものであり、IOバスが常時稼働状態(混
雑している)で負荷が高いのを低減させ、CPUからは
どのアドレスに対しても一定時間アクセスを可能とする
コントローラのアクセス制御方式を得ることを目的とす
る。また、同時にCPUが1回のサンプリング時間内で
は、どのアドレスに対しても同じデータで制御すること
も可能(同時性確保)とするコントローラのアクセス制
御方式を得ることを目的とする。また、データトレース
及びシミュレーション時でもCPUに負荷をかけずに制
御可能ならしめるコントローラのアクセス制御方式を得
ることを目的とする。
めになされたものであり、IOバスが常時稼働状態(混
雑している)で負荷が高いのを低減させ、CPUからは
どのアドレスに対しても一定時間アクセスを可能とする
コントローラのアクセス制御方式を得ることを目的とす
る。また、同時にCPUが1回のサンプリング時間内で
は、どのアドレスに対しても同じデータで制御すること
も可能(同時性確保)とするコントローラのアクセス制
御方式を得ることを目的とする。また、データトレース
及びシミュレーション時でもCPUに負荷をかけずに制
御可能ならしめるコントローラのアクセス制御方式を得
ることを目的とする。
【0007】
【課題を解決するための手段】請求項1の発明に係るコ
ントローラのアクセス制御方式は、入力カード3及び出
力カード4の信号状態を一時格納するイメージメモリ6
を設け、入力の変化があった時のみ上記入力カード3か
ら上記イメージメモリ6にデータを書き込み、上記イメ
ージメモリ6の内容が変化した時のみ上記出力カード4
にデータを書き込む制御を行なうことを特徴とするもの
である。
ントローラのアクセス制御方式は、入力カード3及び出
力カード4の信号状態を一時格納するイメージメモリ6
を設け、入力の変化があった時のみ上記入力カード3か
ら上記イメージメモリ6にデータを書き込み、上記イメ
ージメモリ6の内容が変化した時のみ上記出力カード4
にデータを書き込む制御を行なうことを特徴とするもの
である。
【0008】請求項2の発明に係るコントローラのアク
セス制御方式は、入力カード3及び出力カード4の信号
状態を一時格納するイメージメモリ6を設け、このイメ
ージメモリ6には第1メモリ6aと第2メモリ6bを備
え、一定周期タイミングあるいはプログラムによる指令
で一斉書換タイミングを発生させ、上記第1メモリ6a
の内容を上記第2メモリ6bに書き込むように上記第1
メモリ6aと上記第2メモリ6b間のリフレッシュタイ
ミングを制御することを特徴とするものである。
セス制御方式は、入力カード3及び出力カード4の信号
状態を一時格納するイメージメモリ6を設け、このイメ
ージメモリ6には第1メモリ6aと第2メモリ6bを備
え、一定周期タイミングあるいはプログラムによる指令
で一斉書換タイミングを発生させ、上記第1メモリ6a
の内容を上記第2メモリ6bに書き込むように上記第1
メモリ6aと上記第2メモリ6b間のリフレッシュタイ
ミングを制御することを特徴とするものである。
【0009】請求項3の発明に係るコントローラのアク
セス制御方式は、入力カード3及び出力カード4の信号
状態を一時格納するイメージメモリ6を設け、更に上記
入力カード3及び出力カード4と上記イメージメモリ6
との間にトレースメモリ7を設け、上記イメージメモリ
6のリフレッシュタイミングでアドレス,データ,タイ
ムスタンプを上記トレースメモリ7へ順次トレースする
モードと、上記トレースメモリ7のデータを上記イメー
ジメモリ6へ順次出力するモードと、上記トレースメモ
リ7を経由しないでデータ転送するモードとを備えたこ
とを特徴とするものである。
セス制御方式は、入力カード3及び出力カード4の信号
状態を一時格納するイメージメモリ6を設け、更に上記
入力カード3及び出力カード4と上記イメージメモリ6
との間にトレースメモリ7を設け、上記イメージメモリ
6のリフレッシュタイミングでアドレス,データ,タイ
ムスタンプを上記トレースメモリ7へ順次トレースする
モードと、上記トレースメモリ7のデータを上記イメー
ジメモリ6へ順次出力するモードと、上記トレースメモ
リ7を経由しないでデータ転送するモードとを備えたこ
とを特徴とするものである。
【0010】請求項4の発明に係るコントローラのアク
セス制御方式は、入力カード3及び出力カード4の信号
状態を一時格納するイメージメモリ6を設け、更に一定
周期のタイミング信号を発生するタイミング回路(タイ
ミングカウンタ3n)を設け、このタイミング回路の出
力により上記イメージメモリ6のリフレッシュタイミン
グを一定周期で行なうことを特徴とするものである。
セス制御方式は、入力カード3及び出力カード4の信号
状態を一時格納するイメージメモリ6を設け、更に一定
周期のタイミング信号を発生するタイミング回路(タイ
ミングカウンタ3n)を設け、このタイミング回路の出
力により上記イメージメモリ6のリフレッシュタイミン
グを一定周期で行なうことを特徴とするものである。
【0011】
【作用】請求項1の発明においては、入力の変化があっ
た時のみ入力カード3からイメージメモリ6にデータが
書き込まれ、イメージメモリ6の内容が変化した時のみ
出力カード4にデータが書き込まれる。
た時のみ入力カード3からイメージメモリ6にデータが
書き込まれ、イメージメモリ6の内容が変化した時のみ
出力カード4にデータが書き込まれる。
【0012】請求項2の発明においては、一定周期タイ
ミングあるいはプログラムによる指令で一斉書換タイミ
ングが発生し、第1メモリ6aの内容は第2メモリ6b
に書き込まれる。
ミングあるいはプログラムによる指令で一斉書換タイミ
ングが発生し、第1メモリ6aの内容は第2メモリ6b
に書き込まれる。
【0013】請求項3の発明においては、イメージメモ
リ6のリフレッシュタイミングでアドレス,データ,タ
イムスタンプがトレースメモリ7へ順次トレースされ
る。モードを切り換えると、トレースメモリ7のデータ
はイメージメモリ6へ順次出力される。またモードを切
り換えると、データ転送はトレースメモリ7を経由しな
いで行なわれる。
リ6のリフレッシュタイミングでアドレス,データ,タ
イムスタンプがトレースメモリ7へ順次トレースされ
る。モードを切り換えると、トレースメモリ7のデータ
はイメージメモリ6へ順次出力される。またモードを切
り換えると、データ転送はトレースメモリ7を経由しな
いで行なわれる。
【0014】請求項4の発明においては、イメージメモ
リ6のリフレッシュタイミングはタイミング回路の出力
により一定周期で行なわれる。
リ6のリフレッシュタイミングはタイミング回路の出力
により一定周期で行なわれる。
【0015】
実施例1.(請求項1対応) 図1はこの発明の実施例1に係るコントローラの基本構
成図である。図1において、図7に示す構成要素に対応
するものには同一の符号を付し、その説明を省略する。
図1において、6は入力カード3及び出力カード4の信
号状態を一時格納するイメージメモリである。即ち、イ
メージメモリ6は入力カード3の入力状態を一時格納
し、CPU1からの出力状態を一時格納する。
成図である。図1において、図7に示す構成要素に対応
するものには同一の符号を付し、その説明を省略する。
図1において、6は入力カード3及び出力カード4の信
号状態を一時格納するイメージメモリである。即ち、イ
メージメモリ6は入力カード3の入力状態を一時格納
し、CPU1からの出力状態を一時格納する。
【0016】図2は図1中の入力カード3等の詳細構成
図である。入力カード3は、外部信号3aを入力して外
部とコントローラ内部を絶縁する絶縁回路3b、信号状
態を記憶するメモリ3c、各カードのアドレスを設定す
るアドレス設定部3d,メモリ3cのデータをタイムデ
ィレー後格納する前回値格納用メモリ3g、このメモリ
3gのデータとメモリ3cのデータを比較して不一致検
出信号を出力する不一致検出回路3e、不一致信号にて
メモリ3cのデータをデータバス5bに接続する切換回
路3f、及びメモリ3cからのデータを遅延させるタイ
ムディレー回路3hから構成されている。IOバス5は
アドレスバス5a、データバス5b、一致信号を流すタ
イミング信号線5cから構成される。
図である。入力カード3は、外部信号3aを入力して外
部とコントローラ内部を絶縁する絶縁回路3b、信号状
態を記憶するメモリ3c、各カードのアドレスを設定す
るアドレス設定部3d,メモリ3cのデータをタイムデ
ィレー後格納する前回値格納用メモリ3g、このメモリ
3gのデータとメモリ3cのデータを比較して不一致検
出信号を出力する不一致検出回路3e、不一致信号にて
メモリ3cのデータをデータバス5bに接続する切換回
路3f、及びメモリ3cからのデータを遅延させるタイ
ムディレー回路3hから構成されている。IOバス5は
アドレスバス5a、データバス5b、一致信号を流すタ
イミング信号線5cから構成される。
【0017】この実施例1によるコントローラは、入力
の変化があった時のみ入力カード3からイメージメモリ
6にデータを書き込み、イメージメモリ6の内容が変化
した時のみ出力カード4にデータを書き込む制御を行な
う。CPU1はイメージメモリ6をアクセスして処理を
実行する。
の変化があった時のみ入力カード3からイメージメモリ
6にデータを書き込み、イメージメモリ6の内容が変化
した時のみ出力カード4にデータを書き込む制御を行な
う。CPU1はイメージメモリ6をアクセスして処理を
実行する。
【0018】次にこの実施例1の動作について説明す
る。その動作の代表例として、入力カード3のデータを
イメージメモリ6に書き込む場合について、図2で説明
する。入力カード3には、外部信号3aが入力されてお
り、その信号3aをコントローラ内部で使用できるよう
に、絶縁回路3bを通し、信号状態(ONかOFF)を
メモリ3cに格納する。一般に、入力カード3には、1
6ビット分のメモリを備え、これを1ワードと言い、全
カードにユニークなアドレスが設定される。図2の場
合、入力カード3をIW10というアドレスに設定する
と、入力カード3内のアドレス設定部3dにプリセット
されている。また、メモリ3cのデータはタイムディレ
ー回路3hを通して前回値格納用メモリ3gに記憶され
ている。
る。その動作の代表例として、入力カード3のデータを
イメージメモリ6に書き込む場合について、図2で説明
する。入力カード3には、外部信号3aが入力されてお
り、その信号3aをコントローラ内部で使用できるよう
に、絶縁回路3bを通し、信号状態(ONかOFF)を
メモリ3cに格納する。一般に、入力カード3には、1
6ビット分のメモリを備え、これを1ワードと言い、全
カードにユニークなアドレスが設定される。図2の場
合、入力カード3をIW10というアドレスに設定する
と、入力カード3内のアドレス設定部3dにプリセット
されている。また、メモリ3cのデータはタイムディレ
ー回路3hを通して前回値格納用メモリ3gに記憶され
ている。
【0019】このタイムディレー回路3hは、これから
述べる動作、すなわちイメージメモリ6にデータを書込
み完了するまでの時間より少し大きく設定されている。
メモリ3cのデータ(最新データ)と、前回値格納用メ
モリ3gとは常に不一致検出回路3eに入力され比較さ
れている。従って、メモリ3cの状態が変化した時、つ
まり外部信号3aに変化があった時、この不一致検出回
路3eから不一致信号が出力される。この不一致信号で
もって、切換回路3fが閉となり、メモリ3cのデータ
がIOバス5のデータバス5bに出力され、アドレス設
定部3dのアドレスがアドレスバス5aに出力、かつ不
一致信号がタイミング信号としてIOバス5のタイミン
グ信号線5c上を流れ、イメージメモリ6に到着する。
イメージメモリ6は、このタイミング信号線5cのタイ
ミング信号で、アドレスバス5aのアドレスに応じたメ
モリにデータバス5bのデータを格納する。図3は入力
データIW10の変化に応じてデータ書込タイミングが
発生する時点を下方向の矢印で示している。この実施例
1は、CPU1と入力カード3及び出力カード4との間
にイメージメモリ6が設けられ、入力カード3の信号変
化時又は出力カード4の信号変化時のみにイメージメモ
リ6がリフレッシュされるため、IOバス5の負荷を低
減でき、かつCPU1からの全アドレスに対するアクセ
ス時間を一定にできる。
述べる動作、すなわちイメージメモリ6にデータを書込
み完了するまでの時間より少し大きく設定されている。
メモリ3cのデータ(最新データ)と、前回値格納用メ
モリ3gとは常に不一致検出回路3eに入力され比較さ
れている。従って、メモリ3cの状態が変化した時、つ
まり外部信号3aに変化があった時、この不一致検出回
路3eから不一致信号が出力される。この不一致信号で
もって、切換回路3fが閉となり、メモリ3cのデータ
がIOバス5のデータバス5bに出力され、アドレス設
定部3dのアドレスがアドレスバス5aに出力、かつ不
一致信号がタイミング信号としてIOバス5のタイミン
グ信号線5c上を流れ、イメージメモリ6に到着する。
イメージメモリ6は、このタイミング信号線5cのタイ
ミング信号で、アドレスバス5aのアドレスに応じたメ
モリにデータバス5bのデータを格納する。図3は入力
データIW10の変化に応じてデータ書込タイミングが
発生する時点を下方向の矢印で示している。この実施例
1は、CPU1と入力カード3及び出力カード4との間
にイメージメモリ6が設けられ、入力カード3の信号変
化時又は出力カード4の信号変化時のみにイメージメモ
リ6がリフレッシュされるため、IOバス5の負荷を低
減でき、かつCPU1からの全アドレスに対するアクセ
ス時間を一定にできる。
【0020】実施例2.(請求項2対応) 尚、上記実施例1では、入力カード3の信号変化でイメ
ージメモリ6にデータを書換えたが、CPU1からその
イメージメモリ6をアクセスした時にデータの同時性が
保たれない。そこで実施例2として図4に示すように、
イメージメモリ6内に第1メモリ6aと第2メモリ6b
を持ち、一定周期タイミングあるいはプログラムによる
指令で一斉書換タイミングを発生させ、第1メモリ6a
の内容を第2メモリ6aに書込む様にすれば、CPU1
からアクセスされるイメージメモリ6は同時性が保つこ
とが可能になる。この実施例2は、イメージメモリ6の
リフレッシュタイミングを制御することにより全アドレ
スのデータの同時性確保が可能となり、制御におけるタ
イミングのばらつきがなく、安定した性能確保、設計及
びプログラム構築の容易性が向上できる。
ージメモリ6にデータを書換えたが、CPU1からその
イメージメモリ6をアクセスした時にデータの同時性が
保たれない。そこで実施例2として図4に示すように、
イメージメモリ6内に第1メモリ6aと第2メモリ6b
を持ち、一定周期タイミングあるいはプログラムによる
指令で一斉書換タイミングを発生させ、第1メモリ6a
の内容を第2メモリ6aに書込む様にすれば、CPU1
からアクセスされるイメージメモリ6は同時性が保つこ
とが可能になる。この実施例2は、イメージメモリ6の
リフレッシュタイミングを制御することにより全アドレ
スのデータの同時性確保が可能となり、制御におけるタ
イミングのばらつきがなく、安定した性能確保、設計及
びプログラム構築の容易性が向上できる。
【0021】実施例3.(請求項3対応) また、上記実施例1では、入力カード3のデータ変化タ
イミングで、入力カード3が、イメージメモリ6に書込
みタイミング,アドレス,データを送信する様にした
が、実施例3として図5に示すように、そのタイミング
とアドレス・データを横取りするトレースメモリ7を備
えれば、常時入力変化をトレース可能となる。この実施
例3は、イメージメモリ6のリフレッシュタイミングで
アドレス,データ,タイムスタンプをトレースメモリ7
へ順次トレースするモードと、トレースメモリ7のデー
タをイメージメモリ7へ順次出力するモードと、トレー
スメモリ7を経由しないでデータ転送するモードとを備
えている。
イミングで、入力カード3が、イメージメモリ6に書込
みタイミング,アドレス,データを送信する様にした
が、実施例3として図5に示すように、そのタイミング
とアドレス・データを横取りするトレースメモリ7を備
えれば、常時入力変化をトレース可能となる。この実施
例3は、イメージメモリ6のリフレッシュタイミングで
アドレス,データ,タイムスタンプをトレースメモリ7
へ順次トレースするモードと、トレースメモリ7のデー
タをイメージメモリ7へ順次出力するモードと、トレー
スメモリ7を経由しないでデータ転送するモードとを備
えている。
【0022】このコントローラにおいて、もし、トラブ
ルがあれば、このトレースメモリ7への書込みタイミン
グ(TRC)を開にしトレースストップし、その内容を
パーソナルコンピュータ8でトレンド表示させて、ある
いはトレースメモリ内容自体を解析すれば、トラブル解
析を非常に容易ならしめる。従来はトラブルが発した
ら、だいたいの目星をつけてわなを張り、次に同じトラ
ブルが発生するまで待っていた。これだと、次にトラブ
ルが発生するまで解析ができないし、目星をつけたポイ
ントが外れていれば、また次に絞り込むといった作業が
多かった。又、トレースメモリ7のトレースされたデー
タをシミュレーションモードをON(図5のSIMスイ
ッチをON)することにより、何回もそのデータを繰り
返し使用することも可能であり、同じトラブルの再現が
即可能である。また、パーソナルコンピュータ等でシミ
ュレーションデータを入力し、SIMモードでイメージ
メモリ6へ、データ書換を行なえば、簡単にプログラム
のシミュレーションも可能となる。
ルがあれば、このトレースメモリ7への書込みタイミン
グ(TRC)を開にしトレースストップし、その内容を
パーソナルコンピュータ8でトレンド表示させて、ある
いはトレースメモリ内容自体を解析すれば、トラブル解
析を非常に容易ならしめる。従来はトラブルが発した
ら、だいたいの目星をつけてわなを張り、次に同じトラ
ブルが発生するまで待っていた。これだと、次にトラブ
ルが発生するまで解析ができないし、目星をつけたポイ
ントが外れていれば、また次に絞り込むといった作業が
多かった。又、トレースメモリ7のトレースされたデー
タをシミュレーションモードをON(図5のSIMスイ
ッチをON)することにより、何回もそのデータを繰り
返し使用することも可能であり、同じトラブルの再現が
即可能である。また、パーソナルコンピュータ等でシミ
ュレーションデータを入力し、SIMモードでイメージ
メモリ6へ、データ書換を行なえば、簡単にプログラム
のシミュレーションも可能となる。
【0023】このように上記実施例3は、データトレー
スをCPU1に負荷をかけずに常時全アドレス実行でき
るため、CPU制御性能向上及び、トラブル時の解析を
容易にできる。また、シミュレーションも、入力/出力
カード3,4が不要であり装置が小さくでき、かつ操作
性も向上でき、CPU1に負荷もかけずに実現できる。
スをCPU1に負荷をかけずに常時全アドレス実行でき
るため、CPU制御性能向上及び、トラブル時の解析を
容易にできる。また、シミュレーションも、入力/出力
カード3,4が不要であり装置が小さくでき、かつ操作
性も向上でき、CPU1に負荷もかけずに実現できる。
【0024】実施例4.(請求項4対応) なお、上記実施例1では、入力データの変化で書込みタ
イミングを発生させたが、実施例4として一定周期(例
えば5msec,10msec等)に書込みタイミング
を発生できる構成にしてもよく、上記実施例1と同様の
効果を期待できる。図6にこの実施例4における入力カ
ード3の構成例を示す。この入力カード3は、外部信号
3aを入力して外部とコントローラ内部を絶縁する絶縁
回路3b、信号状態を記憶するメモリ3c、各カードの
アドレスを設定するアドレス設定部3d、所定のクロッ
ク信号を出力する発信器3m、イメージメモリのリフレ
ッシュタイミングを一定周期で行なうためのタイミング
信号を出力するタイミングカウンタ(タイミング回路)
3n、及びタイミングカウンタ3nの出力により切り換
えられる切換回路3fから構成されている。
イミングを発生させたが、実施例4として一定周期(例
えば5msec,10msec等)に書込みタイミング
を発生できる構成にしてもよく、上記実施例1と同様の
効果を期待できる。図6にこの実施例4における入力カ
ード3の構成例を示す。この入力カード3は、外部信号
3aを入力して外部とコントローラ内部を絶縁する絶縁
回路3b、信号状態を記憶するメモリ3c、各カードの
アドレスを設定するアドレス設定部3d、所定のクロッ
ク信号を出力する発信器3m、イメージメモリのリフレ
ッシュタイミングを一定周期で行なうためのタイミング
信号を出力するタイミングカウンタ(タイミング回路)
3n、及びタイミングカウンタ3nの出力により切り換
えられる切換回路3fから構成されている。
【0025】
【発明の効果】以上のように請求項1の発明によれば、
入力カード及び出力カードの信号状態を一時格納するイ
メージメモリを設け、入力の変化があった時のみ上記入
力カードから上記イメージメモリにデータを書き込み、
上記イメージメモリの内容が変化した時のみ上記出力カ
ードにデータを書き込む制御を行なうようにしたので、
入力/出力の変化時のみ書換えられ(リフレッシュさ
れ)るため、IOバスの負荷を低減させ、かつ入力/出
力カードが大量になってもCPUからの全アドレスに対
するアクセス時間を一定にできる(1アドレスに対する
アクセス時間の大小がなくなる)という効果が得られ
る。
入力カード及び出力カードの信号状態を一時格納するイ
メージメモリを設け、入力の変化があった時のみ上記入
力カードから上記イメージメモリにデータを書き込み、
上記イメージメモリの内容が変化した時のみ上記出力カ
ードにデータを書き込む制御を行なうようにしたので、
入力/出力の変化時のみ書換えられ(リフレッシュさ
れ)るため、IOバスの負荷を低減させ、かつ入力/出
力カードが大量になってもCPUからの全アドレスに対
するアクセス時間を一定にできる(1アドレスに対する
アクセス時間の大小がなくなる)という効果が得られ
る。
【0026】請求項2の発明によれば、入力カード及び
出力カードの信号状態を一時格納するイメージメモリを
設け、このイメージメモリには第1メモリと第2メモリ
を備え、一定周期タイミングあるいはプログラムによる
指令で一斉書換タイミングを発生させ、上記第1メモリ
の内容を上記第2メモリに書き込むように上記第1メモ
リと上記第2メモリ間のリフレッシュタイミングを制御
するようにしたので、全アドレスのデータの同時性確保
が可能となり、制御におけるタイミングのばらつきが無
く、安定した性能確保(品質確保)、設計及びプログラ
ム構築の容易性が向上できる(従来は、非同時性によ
る、あらゆる制御タイミング検討の上、プログラム順序
等を決める必要があったのが解決できる)という効果が
得られる。
出力カードの信号状態を一時格納するイメージメモリを
設け、このイメージメモリには第1メモリと第2メモリ
を備え、一定周期タイミングあるいはプログラムによる
指令で一斉書換タイミングを発生させ、上記第1メモリ
の内容を上記第2メモリに書き込むように上記第1メモ
リと上記第2メモリ間のリフレッシュタイミングを制御
するようにしたので、全アドレスのデータの同時性確保
が可能となり、制御におけるタイミングのばらつきが無
く、安定した性能確保(品質確保)、設計及びプログラ
ム構築の容易性が向上できる(従来は、非同時性によ
る、あらゆる制御タイミング検討の上、プログラム順序
等を決める必要があったのが解決できる)という効果が
得られる。
【0027】請求項3の発明によれば、入力カード及び
出力カードの信号状態を一時格納するイメージメモリを
設け、更に上記入力カード及び出力カードと上記イメー
ジメモリとの間にトレースメモリを設け、上記イメージ
メモリのリフレッシュタイミングでアドレス,データ,
タイムスタンプを上記トレースメモリへ順次トレースす
るモードと、上記トレースメモリのデータを上記イメー
ジメモリへ順次出力するモードと、上記トレースメモリ
を経由しないでデータ転送するモードとを備えたので、
データトレースをCPUに負荷をかけずに、常時全アド
レス実行できるため、CPU制御性能向上及び、トラブ
ル時の解析時間短縮が図れる。また、シミュレーション
も入力/出力カードが不要であり装置が小さくでき、か
つ操作性も向上できるという効果が得られる。
出力カードの信号状態を一時格納するイメージメモリを
設け、更に上記入力カード及び出力カードと上記イメー
ジメモリとの間にトレースメモリを設け、上記イメージ
メモリのリフレッシュタイミングでアドレス,データ,
タイムスタンプを上記トレースメモリへ順次トレースす
るモードと、上記トレースメモリのデータを上記イメー
ジメモリへ順次出力するモードと、上記トレースメモリ
を経由しないでデータ転送するモードとを備えたので、
データトレースをCPUに負荷をかけずに、常時全アド
レス実行できるため、CPU制御性能向上及び、トラブ
ル時の解析時間短縮が図れる。また、シミュレーション
も入力/出力カードが不要であり装置が小さくでき、か
つ操作性も向上できるという効果が得られる。
【0028】請求項4の発明によれば、入力カード及び
出力カードの信号状態を一時格納するイメージメモリを
設け、更に一定周期のタイミング信号を発生するタイミ
ング回路を設け、このタイミング回路の出力により上記
イメージメモリのリフレッシュタイミングを一定周期で
行なうようにしたので、上記と同様な効果が得られる。
出力カードの信号状態を一時格納するイメージメモリを
設け、更に一定周期のタイミング信号を発生するタイミ
ング回路を設け、このタイミング回路の出力により上記
イメージメモリのリフレッシュタイミングを一定周期で
行なうようにしたので、上記と同様な効果が得られる。
【図1】この発明の実施例1に係るコントローラの基本
構成図である。
構成図である。
【図2】図1中の入力カード等の詳細構成図である。
【図3】実施例1の動作補足説明図である。
【図4】この発明の実施例2に係るコントローラの基本
構成図である。
構成図である。
【図5】この発明の実施例3に係るコントローラの基本
構成図である。
構成図である。
【図6】この発明の実施例4に係るコントローラの入力
カードの構成図である。
カードの構成図である。
【図7】従来のコントローラの基本構成図である。
【図8】上記従来のコントローラの入力カード等の詳細
構成図である。
構成図である。
1 CPU 2 プログラムメモリ 3 入力カード 4 出力カード 6 イメージメモリ 6a 第1メモリ 6b 第2メモリ 7 トレースメモリ 3n タイミングカウンタ(タイミング回路)
Claims (4)
- 【請求項1】 演算及び制御を行なうCPUと、このC
PUで実行させるプログラムを格納するプログラムメモ
リと、外部からの信号を受信してレベル変換し上記CP
Uへ入力する入力カードと、上記CPUからの信号を外
部へ出力する出力カードとを備えたコントローラにおい
て、上記入力カード及び出力カードの信号状態を一時格
納するイメージメモリを設け、入力の変化があった時の
み上記入力カードから上記イメージメモリにデータを書
き込み、上記イメージメモリの内容が変化した時のみ上
記出力カードにデータを書き込む制御を行なうことを特
徴とするコントローラのアクセス制御方式。 - 【請求項2】 演算及び制御を行なうCPUと、このC
PUで実行させるプログラムを格納するプログラムメモ
リと、外部からの信号を受信してレベル変換し上記CP
Uへ入力する入力カードと、上記CPUからの信号を外
部へ出力する出力カードとを備えたコントローラにおい
て、上記入力カード及び出力カードの信号状態を一時格
納するイメージメモリを設け、このイメージメモリには
第1メモリと第2メモリを備え、一定周期タイミングあ
るいはプログラムによる指令で一斉書換タイミングを発
生させ、上記第1メモリの内容を上記第2メモリに書き
込むように上記第1メモリと上記第2メモリ間のリフレ
ッシュタイミングを制御することを特徴とするコントロ
ーラのアクセス制御方式。 - 【請求項3】 演算及び制御を行なうCPUと、このC
PUで実行させるプログラムを格納するプログラムメモ
リと、外部からの信号を受信してレベル変換し上記CP
Uへ入力する入力カードと、上記CPUからの信号を外
部へ出力する出力カードとを備えたコントローラにおい
て、上記入力カード及び出力カードの信号状態を一時格
納するイメージメモリを設け、更に上記入力カード及び
出力カードと上記イメージメモリとの間にトレースメモ
リを設け、上記イメージメモリのリフレッシュタイミン
グでアドレス,データ,タイムスタンプを上記トレース
メモリへ順次トレースするモードと、上記トレースメモ
リのデータを上記イメージメモリへ順次出力するモード
と、上記トレースメモリを経由しないでデータ転送する
モードとを備えたことを特徴とするコントローラのアク
セス制御方式。 - 【請求項4】 演算及び制御を行なうCPUと、このC
PUで実行させるプログラムを格納するプログラムメモ
リと、外部からの信号を受信してレベル変換し上記CP
Uへ入力する入力カードと、上記CPUからの信号を外
部へ出力する出力カードとを備えたコントローラにおい
て、上記入力カード及び出力カードの信号状態を一時格
納するイメージメモリを設け、更に一定周期のタイミン
グ信号を発生するタイミング回路を設け、このタイミン
グ回路の出力により上記イメージメモリのリフレッシュ
タイミングを一定周期で行なうことを特徴とするコント
ローラのアクセス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4250670A JP2793447B2 (ja) | 1992-08-26 | 1992-08-26 | コントローラのアクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4250670A JP2793447B2 (ja) | 1992-08-26 | 1992-08-26 | コントローラのアクセス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0675611A true JPH0675611A (ja) | 1994-03-18 |
JP2793447B2 JP2793447B2 (ja) | 1998-09-03 |
Family
ID=17211305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4250670A Expired - Fee Related JP2793447B2 (ja) | 1992-08-26 | 1992-08-26 | コントローラのアクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2793447B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296104A (ja) * | 1990-04-13 | 1991-12-26 | Fuji Electric Co Ltd | プログラマブルコントローラシステム |
JPH043206A (ja) * | 1990-04-20 | 1992-01-08 | Yaskawa Electric Corp | プログラマブルシーケンスコントローラ |
-
1992
- 1992-08-26 JP JP4250670A patent/JP2793447B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296104A (ja) * | 1990-04-13 | 1991-12-26 | Fuji Electric Co Ltd | プログラマブルコントローラシステム |
JPH043206A (ja) * | 1990-04-20 | 1992-01-08 | Yaskawa Electric Corp | プログラマブルシーケンスコントローラ |
Also Published As
Publication number | Publication date |
---|---|
JP2793447B2 (ja) | 1998-09-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |