JPH0675611A - コントローラのアクセス制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 コントローラのＣＰＵ実行速度を向上させ、
かつ保守メンテナンスに必要なトレース機能をＣＰＵに
負担をかけずに実行でき、シミュレーションが容易に行
えることを目的とする。 【構成】 入力／出力カード３，４とＣＰＵ１の間にイ
メージメモリ６を持ち、かつそのリフレッシュを入力／
出力の変化時のみ行うようにした。また、そのイメージ
メモリ６の構成を第１メモリ６ａと第２メモリ６ｂを有
するようにしたことにより、データ同時性の確保が行え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はプラント等を制御する
コントローラにおいてメモリ等をアクセスするアクセス
制御方式に関するものである。

【０００２】

【従来の技術】図７は例えば三菱電機株式会社の「三菱
プラントコントローラＭＥＬＰＬＡＣ−５５０プロセス
入出力」の取扱説明書に示された従来のコントローラの
基本構成図である。図７において、１は演算及び制御を
行なうＣＰＵ（中央演算制御部）、２はＣＰＵ１で実行
させるプログラムを格納するプログラムメモリ、３は外
部からの信号を受信してレベル変換しＣＰＵ１へ入力す
る入力カード、４はＣＰＵ１からの信号を外部へ出力す
る出力カード、５はＣＰＵ１と入力カード３と出力カー
ド４を接続するＩＯバスである。なお、入力カード３は
本コントローラヘの入力信号を絶縁してレベル変換す
る。出力カード４は本コントローラの制御結果をレベル
変換し絶縁して出力する。ＣＰＵ１は、ＩＯバス５を介
して入力カード３や出力カード４とデータを受渡しす
る。

【０００３】図８は図７中のＣＰＵ１、入力カード３、
及びＩＯバス５の詳細構成図である。図８において、Ｃ
ＰＵ１は、内部にバッファメモリとしてアドレスバッフ
ァ１ａとデータバッファ１ｂを持つ。又入力カード３
は、外部信号３ａを入力し、外部とコントローラ内部を
絶縁する絶縁回路３ｂと、信号状態を記憶するメモリ３
ｃと、各カードのアドレスを設定するアドレス設定部３
ｄと、アドレスバス５ａとアドレス設定部３ｄの信号の
一致を検出する一致検出回路３ｅと、一致検出回路３ｅ
からの一致信号でメモリ３ｃのデータをデータバス５ｂ
に接続する切換回路３ｆと、タイミング信号を入力する
タイミング回路３ｊとから構成されている。ＩＯバス５
は、アドレスバス５ａとデータバス５ｂとタイミング信
号線５ｃから成る。

【０００４】次に動作について説明する。一般にコント
ローラは、入力カード３と出力カード４を複数枚持ち、
従って、カード毎にアドレスが振られカードが区別され
る。動作の代表として、入力カード３のデータをＣＰＵ
１が読み込む場合（ロード）について、図８で説明す
る。ＣＰＵ１が読み込みたい入力カード３のアドレスを
アドレスバッファ１ａに入れる。今、その入力カード３
のアドレスが例えばＩＷ１０だとすると、ＩＷ１０に相
当するアドレスがアドレスバッファ１ａに入ることにな
る。これによりアドレスバス５ａにもＩＷ１０のアドレ
スが流れていることになる。一方、入力カード３は、外
部信号３ａが入力されており、その信号をコントローラ
内部で使用できる様に絶縁回路３ｂを通し、信号状態
（ＯＮかＯＦＦ）をメモリ３ｃに格納する。一般に入力
カード３には、１６ビット分のメモリを備え、これを１
ワードと言い、ＩＷ１０は１ワードに対するアドレスで
ある。又、入力カード３のアドレス（今の場合ＩＷ１
０）は、アドレス設定部３ｄに設定されており、アドレ
スバス５ａのデータとの一致を、一致検出回路３ｅが常
にチェックしている。一致が確認されると、切換回路３
ｆが閉となり、メモリ３ｃの１６ビットデータがデータ
バス５ｂに流れる。ＣＰＵ１は、このデータをタイミン
グをとって、データバッファ１ｂに書込むことにより動
作が完了する。

【０００５】

【発明が解決しようとする課題】従来のコントローラは
以上のように構成されており、ＩＯバスの使用主導権は
ＣＰＵが持っている為、ＣＰＵがＲＵＮ中、すなわちプ
ログラムを実行中は、入力／出力の変化がなくてもアク
セスが行なわれ、かつ入力／出力カード枚数が多くなる
と、アクセス時間も大きくなり、ＣＰＵ性能に大きな影
響を及ぼしている。又プログラム１周期中に同じアドレ
スのデータを何回もアクセスすることがあり、データの
同時性の確保もできなく、その為のプログラムも必要な
場合があり、プログラム容量増大に判なうＣＰＵの性能
が悪化するという課題があった。又、データトレースを
実行する時も、ＩＯバスのアクセスをＣＰＵが持ってい
る為、その処理の為にＣＰＵが、制御処理を一旦止める
必要があり、トータルのＣＰＵ性能を低下させている。
又、シミュレーションを実行する場合は、ＩＯバスに全
空間アクセス可能な装置を設ける必要があり、かつ全空
間に対し外部より自由に信号を入力できる装置が必要と
なる為、コスト的に大きく、また操作性も非常に悪いと
いう課題がある。

【０００６】この発明は上記のような課題を解決するた
めになされたものであり、ＩＯバスが常時稼働状態（混
雑している）で負荷が高いのを低減させ、ＣＰＵからは
どのアドレスに対しても一定時間アクセスを可能とする
コントローラのアクセス制御方式を得ることを目的とす
る。また、同時にＣＰＵが１回のサンプリング時間内で
は、どのアドレスに対しても同じデータで制御すること
も可能（同時性確保）とするコントローラのアクセス制
御方式を得ることを目的とする。また、データトレース
及びシミュレーション時でもＣＰＵに負荷をかけずに制
御可能ならしめるコントローラのアクセス制御方式を得
ることを目的とする。

【０００７】

【課題を解決するための手段】請求項１の発明に係るコ
ントローラのアクセス制御方式は、入力カード３及び出
力カード４の信号状態を一時格納するイメージメモリ６
を設け、入力の変化があった時のみ上記入力カード３か
ら上記イメージメモリ６にデータを書き込み、上記イメ
ージメモリ６の内容が変化した時のみ上記出力カード４
にデータを書き込む制御を行なうことを特徴とするもの
である。

【０００８】請求項２の発明に係るコントローラのアク
セス制御方式は、入力カード３及び出力カード４の信号
状態を一時格納するイメージメモリ６を設け、このイメ
ージメモリ６には第１メモリ６ａと第２メモリ６ｂを備
え、一定周期タイミングあるいはプログラムによる指令
で一斉書換タイミングを発生させ、上記第１メモリ６ａ
の内容を上記第２メモリ６ｂに書き込むように上記第１
メモリ６ａと上記第２メモリ６ｂ間のリフレッシュタイ
ミングを制御することを特徴とするものである。

【０００９】請求項３の発明に係るコントローラのアク
セス制御方式は、入力カード３及び出力カード４の信号
状態を一時格納するイメージメモリ６を設け、更に上記
入力カード３及び出力カード４と上記イメージメモリ６
との間にトレースメモリ７を設け、上記イメージメモリ
６のリフレッシュタイミングでアドレス，データ，タイ
ムスタンプを上記トレースメモリ７へ順次トレースする
モードと、上記トレースメモリ７のデータを上記イメー
ジメモリ６へ順次出力するモードと、上記トレースメモ
リ７を経由しないでデータ転送するモードとを備えたこ
とを特徴とするものである。

【００１０】請求項４の発明に係るコントローラのアク
セス制御方式は、入力カード３及び出力カード４の信号
状態を一時格納するイメージメモリ６を設け、更に一定
周期のタイミング信号を発生するタイミング回路（タイ
ミングカウンタ３ｎ）を設け、このタイミング回路の出
力により上記イメージメモリ６のリフレッシュタイミン
グを一定周期で行なうことを特徴とするものである。

【００１１】

【作用】請求項１の発明においては、入力の変化があっ
た時のみ入力カード３からイメージメモリ６にデータが
書き込まれ、イメージメモリ６の内容が変化した時のみ
出力カード４にデータが書き込まれる。

【００１２】請求項２の発明においては、一定周期タイ
ミングあるいはプログラムによる指令で一斉書換タイミ
ングが発生し、第１メモリ６ａの内容は第２メモリ６ｂ
に書き込まれる。

【００１３】請求項３の発明においては、イメージメモ
リ６のリフレッシュタイミングでアドレス，データ，タ
イムスタンプがトレースメモリ７へ順次トレースされ
る。モードを切り換えると、トレースメモリ７のデータ
はイメージメモリ６へ順次出力される。またモードを切
り換えると、データ転送はトレースメモリ７を経由しな
いで行なわれる。

【００１４】請求項４の発明においては、イメージメモ
リ６のリフレッシュタイミングはタイミング回路の出力
により一定周期で行なわれる。

【００１５】

【実施例】

実施例１．（請求項１対応） 図１はこの発明の実施例１に係るコントローラの基本構
成図である。図１において、図７に示す構成要素に対応
するものには同一の符号を付し、その説明を省略する。
図１において、６は入力カード３及び出力カード４の信
号状態を一時格納するイメージメモリである。即ち、イ
メージメモリ６は入力カード３の入力状態を一時格納
し、ＣＰＵ１からの出力状態を一時格納する。

【００１６】図２は図１中の入力カード３等の詳細構成
図である。入力カード３は、外部信号３ａを入力して外
部とコントローラ内部を絶縁する絶縁回路３ｂ、信号状
態を記憶するメモリ３ｃ、各カードのアドレスを設定す
るアドレス設定部３ｄ，メモリ３ｃのデータをタイムデ
ィレー後格納する前回値格納用メモリ３ｇ、このメモリ
３ｇのデータとメモリ３ｃのデータを比較して不一致検
出信号を出力する不一致検出回路３ｅ、不一致信号にて
メモリ３ｃのデータをデータバス５ｂに接続する切換回
路３ｆ、及びメモリ３ｃからのデータを遅延させるタイ
ムディレー回路３ｈから構成されている。ＩＯバス５は
アドレスバス５ａ、データバス５ｂ、一致信号を流すタ
イミング信号線５ｃから構成される。

【００１７】この実施例１によるコントローラは、入力
の変化があった時のみ入力カード３からイメージメモリ
６にデータを書き込み、イメージメモリ６の内容が変化
した時のみ出力カード４にデータを書き込む制御を行な
う。ＣＰＵ１はイメージメモリ６をアクセスして処理を
実行する。

【００１８】次にこの実施例１の動作について説明す
る。その動作の代表例として、入力カード３のデータを
イメージメモリ６に書き込む場合について、図２で説明
する。入力カード３には、外部信号３ａが入力されてお
り、その信号３ａをコントローラ内部で使用できるよう
に、絶縁回路３ｂを通し、信号状態（ＯＮかＯＦＦ）を
メモリ３ｃに格納する。一般に、入力カード３には、１
６ビット分のメモリを備え、これを１ワードと言い、全
カードにユニークなアドレスが設定される。図２の場
合、入力カード３をＩＷ１０というアドレスに設定する
と、入力カード３内のアドレス設定部３ｄにプリセット
されている。また、メモリ３ｃのデータはタイムディレ
ー回路３ｈを通して前回値格納用メモリ３ｇに記憶され
ている。

【００１９】このタイムディレー回路３ｈは、これから
述べる動作、すなわちイメージメモリ６にデータを書込
み完了するまでの時間より少し大きく設定されている。
メモリ３ｃのデータ（最新データ）と、前回値格納用メ
モリ３ｇとは常に不一致検出回路３ｅに入力され比較さ
れている。従って、メモリ３ｃの状態が変化した時、つ
まり外部信号３ａに変化があった時、この不一致検出回
路３ｅから不一致信号が出力される。この不一致信号で
もって、切換回路３ｆが閉となり、メモリ３ｃのデータ
がＩＯバス５のデータバス５ｂに出力され、アドレス設
定部３ｄのアドレスがアドレスバス５ａに出力、かつ不
一致信号がタイミング信号としてＩＯバス５のタイミン
グ信号線５ｃ上を流れ、イメージメモリ６に到着する。
イメージメモリ６は、このタイミング信号線５ｃのタイ
ミング信号で、アドレスバス５ａのアドレスに応じたメ
モリにデータバス５ｂのデータを格納する。図３は入力
データＩＷ１０の変化に応じてデータ書込タイミングが
発生する時点を下方向の矢印で示している。この実施例
１は、ＣＰＵ１と入力カード３及び出力カード４との間
にイメージメモリ６が設けられ、入力カード３の信号変
化時又は出力カード４の信号変化時のみにイメージメモ
リ６がリフレッシュされるため、ＩＯバス５の負荷を低
減でき、かつＣＰＵ１からの全アドレスに対するアクセ
ス時間を一定にできる。

【００２０】実施例２．（請求項２対応） 尚、上記実施例１では、入力カード３の信号変化でイメ
ージメモリ６にデータを書換えたが、ＣＰＵ１からその
イメージメモリ６をアクセスした時にデータの同時性が
保たれない。そこで実施例２として図４に示すように、
イメージメモリ６内に第１メモリ６ａと第２メモリ６ｂ
を持ち、一定周期タイミングあるいはプログラムによる
指令で一斉書換タイミングを発生させ、第１メモリ６ａ
の内容を第２メモリ６ａに書込む様にすれば、ＣＰＵ１
からアクセスされるイメージメモリ６は同時性が保つこ
とが可能になる。この実施例２は、イメージメモリ６の
リフレッシュタイミングを制御することにより全アドレ
スのデータの同時性確保が可能となり、制御におけるタ
イミングのばらつきがなく、安定した性能確保、設計及
びプログラム構築の容易性が向上できる。

【００２１】実施例３．（請求項３対応） また、上記実施例１では、入力カード３のデータ変化タ
イミングで、入力カード３が、イメージメモリ６に書込
みタイミング，アドレス，データを送信する様にした
が、実施例３として図５に示すように、そのタイミング
とアドレス・データを横取りするトレースメモリ７を備
えれば、常時入力変化をトレース可能となる。この実施
例３は、イメージメモリ６のリフレッシュタイミングで
アドレス，データ，タイムスタンプをトレースメモリ７
へ順次トレースするモードと、トレースメモリ７のデー
タをイメージメモリ７へ順次出力するモードと、トレー
スメモリ７を経由しないでデータ転送するモードとを備
えている。

【００２２】このコントローラにおいて、もし、トラブ
ルがあれば、このトレースメモリ７への書込みタイミン
グ（ＴＲＣ）を開にしトレースストップし、その内容を
パーソナルコンピュータ８でトレンド表示させて、ある
いはトレースメモリ内容自体を解析すれば、トラブル解
析を非常に容易ならしめる。従来はトラブルが発した
ら、だいたいの目星をつけてわなを張り、次に同じトラ
ブルが発生するまで待っていた。これだと、次にトラブ
ルが発生するまで解析ができないし、目星をつけたポイ
ントが外れていれば、また次に絞り込むといった作業が
多かった。又、トレースメモリ７のトレースされたデー
タをシミュレーションモードをＯＮ（図５のＳＩＭスイ
ッチをＯＮ）することにより、何回もそのデータを繰り
返し使用することも可能であり、同じトラブルの再現が
即可能である。また、パーソナルコンピュータ等でシミ
ュレーションデータを入力し、ＳＩＭモードでイメージ
メモリ６へ、データ書換を行なえば、簡単にプログラム
のシミュレーションも可能となる。

【００２３】このように上記実施例３は、データトレー
スをＣＰＵ１に負荷をかけずに常時全アドレス実行でき
るため、ＣＰＵ制御性能向上及び、トラブル時の解析を
容易にできる。また、シミュレーションも、入力／出力
カード３，４が不要であり装置が小さくでき、かつ操作
性も向上でき、ＣＰＵ１に負荷もかけずに実現できる。

【００２４】実施例４．（請求項４対応） なお、上記実施例１では、入力データの変化で書込みタ
イミングを発生させたが、実施例４として一定周期（例
えば５ｍｓｅｃ，１０ｍｓｅｃ等）に書込みタイミング
を発生できる構成にしてもよく、上記実施例１と同様の
効果を期待できる。図６にこの実施例４における入力カ
ード３の構成例を示す。この入力カード３は、外部信号
３ａを入力して外部とコントローラ内部を絶縁する絶縁
回路３ｂ、信号状態を記憶するメモリ３ｃ、各カードの
アドレスを設定するアドレス設定部３ｄ、所定のクロッ
ク信号を出力する発信器３ｍ、イメージメモリのリフレ
ッシュタイミングを一定周期で行なうためのタイミング
信号を出力するタイミングカウンタ（タイミング回路）
３ｎ、及びタイミングカウンタ３ｎの出力により切り換
えられる切換回路３ｆから構成されている。

【００２５】

【発明の効果】以上のように請求項１の発明によれば、
入力カード及び出力カードの信号状態を一時格納するイ
メージメモリを設け、入力の変化があった時のみ上記入
力カードから上記イメージメモリにデータを書き込み、
上記イメージメモリの内容が変化した時のみ上記出力カ
ードにデータを書き込む制御を行なうようにしたので、
入力／出力の変化時のみ書換えられ（リフレッシュさ
れ）るため、ＩＯバスの負荷を低減させ、かつ入力／出
力カードが大量になってもＣＰＵからの全アドレスに対
するアクセス時間を一定にできる（１アドレスに対する
アクセス時間の大小がなくなる）という効果が得られ
る。

【００２６】請求項２の発明によれば、入力カード及び
出力カードの信号状態を一時格納するイメージメモリを
設け、このイメージメモリには第１メモリと第２メモリ
を備え、一定周期タイミングあるいはプログラムによる
指令で一斉書換タイミングを発生させ、上記第１メモリ
の内容を上記第２メモリに書き込むように上記第１メモ
リと上記第２メモリ間のリフレッシュタイミングを制御
するようにしたので、全アドレスのデータの同時性確保
が可能となり、制御におけるタイミングのばらつきが無
く、安定した性能確保（品質確保）、設計及びプログラ
ム構築の容易性が向上できる（従来は、非同時性によ
る、あらゆる制御タイミング検討の上、プログラム順序
等を決める必要があったのが解決できる）という効果が
得られる。

【００２７】請求項３の発明によれば、入力カード及び
出力カードの信号状態を一時格納するイメージメモリを
設け、更に上記入力カード及び出力カードと上記イメー
ジメモリとの間にトレースメモリを設け、上記イメージ
メモリのリフレッシュタイミングでアドレス，データ，
タイムスタンプを上記トレースメモリへ順次トレースす
るモードと、上記トレースメモリのデータを上記イメー
ジメモリへ順次出力するモードと、上記トレースメモリ
を経由しないでデータ転送するモードとを備えたので、
データトレースをＣＰＵに負荷をかけずに、常時全アド
レス実行できるため、ＣＰＵ制御性能向上及び、トラブ
ル時の解析時間短縮が図れる。また、シミュレーション
も入力／出力カードが不要であり装置が小さくでき、か
つ操作性も向上できるという効果が得られる。

【００２８】請求項４の発明によれば、入力カード及び
出力カードの信号状態を一時格納するイメージメモリを
設け、更に一定周期のタイミング信号を発生するタイミ
ング回路を設け、このタイミング回路の出力により上記
イメージメモリのリフレッシュタイミングを一定周期で
行なうようにしたので、上記と同様な効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施例１に係るコントローラの基本
構成図である。

【図２】図１中の入力カード等の詳細構成図である。

【図３】実施例１の動作補足説明図である。

【図４】この発明の実施例２に係るコントローラの基本
構成図である。

【図５】この発明の実施例３に係るコントローラの基本
構成図である。

【図６】この発明の実施例４に係るコントローラの入力
カードの構成図である。

【図７】従来のコントローラの基本構成図である。

【図８】上記従来のコントローラの入力カード等の詳細
構成図である。

【符号の説明】

１ ＣＰＵ ２ プログラムメモリ ３ 入力カード ４ 出力カード ６ イメージメモリ ６ａ 第１メモリ ６ｂ 第２メモリ ７ トレースメモリ ３ｎ タイミングカウンタ（タイミング回路）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 演算及び制御を行なうＣＰＵと、このＣ
   ＰＵで実行させるプログラムを格納するプログラムメモ
   リと、外部からの信号を受信してレベル変換し上記ＣＰ
   Ｕへ入力する入力カードと、上記ＣＰＵからの信号を外
   部へ出力する出力カードとを備えたコントローラにおい
   て、上記入力カード及び出力カードの信号状態を一時格
   納するイメージメモリを設け、入力の変化があった時の
   み上記入力カードから上記イメージメモリにデータを書
   き込み、上記イメージメモリの内容が変化した時のみ上
   記出力カードにデータを書き込む制御を行なうことを特
   徴とするコントローラのアクセス制御方式。
2. 【請求項２】 演算及び制御を行なうＣＰＵと、このＣ
   ＰＵで実行させるプログラムを格納するプログラムメモ
   リと、外部からの信号を受信してレベル変換し上記ＣＰ
   Ｕへ入力する入力カードと、上記ＣＰＵからの信号を外
   部へ出力する出力カードとを備えたコントローラにおい
   て、上記入力カード及び出力カードの信号状態を一時格
   納するイメージメモリを設け、このイメージメモリには
   第１メモリと第２メモリを備え、一定周期タイミングあ
   るいはプログラムによる指令で一斉書換タイミングを発
   生させ、上記第１メモリの内容を上記第２メモリに書き
   込むように上記第１メモリと上記第２メモリ間のリフレ
   ッシュタイミングを制御することを特徴とするコントロ
   ーラのアクセス制御方式。
3. 【請求項３】 演算及び制御を行なうＣＰＵと、このＣ
   ＰＵで実行させるプログラムを格納するプログラムメモ
   リと、外部からの信号を受信してレベル変換し上記ＣＰ
   Ｕへ入力する入力カードと、上記ＣＰＵからの信号を外
   部へ出力する出力カードとを備えたコントローラにおい
   て、上記入力カード及び出力カードの信号状態を一時格
   納するイメージメモリを設け、更に上記入力カード及び
   出力カードと上記イメージメモリとの間にトレースメモ
   リを設け、上記イメージメモリのリフレッシュタイミン
   グでアドレス，データ，タイムスタンプを上記トレース
   メモリへ順次トレースするモードと、上記トレースメモ
   リのデータを上記イメージメモリへ順次出力するモード
   と、上記トレースメモリを経由しないでデータ転送する
   モードとを備えたことを特徴とするコントローラのアク
   セス制御方式。
4. 【請求項４】 演算及び制御を行なうＣＰＵと、このＣ
   ＰＵで実行させるプログラムを格納するプログラムメモ
   リと、外部からの信号を受信してレベル変換し上記ＣＰ
   Ｕへ入力する入力カードと、上記ＣＰＵからの信号を外
   部へ出力する出力カードとを備えたコントローラにおい
   て、上記入力カード及び出力カードの信号状態を一時格
   納するイメージメモリを設け、更に一定周期のタイミン
   グ信号を発生するタイミング回路を設け、このタイミン
   グ回路の出力により上記イメージメモリのリフレッシュ
   タイミングを一定周期で行なうことを特徴とするコント
   ローラのアクセス制御方式。