JP2007298943A

JP2007298943A - 液晶表示装置のアレイ基板及びその製造方法

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Publication number: JP2007298943A
Application number: JP2006336513A
Authority: JP
Inventors: Yeong-Feng Wang; 王湧鋒; Liang-Bin Yu; 余良彬; Chih-Jui Pan; 潘智瑞
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2006-05-02
Filing date: 2006-12-14
Publication date: 2007-11-15
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Abstract

【課題】導電ラインのＲＣ遅延を低減し、表示装置の開口率に悪影響を与えない液晶表示装置のアレイ基板を提供する。
【解決手段】ＲＣ遅延を低減するため、液晶表示装置のアレイ基板の中の走査線１１２、１４２及びデータ線１１４、１４４をそれぞれ２層の導電層で構成する。この他、走査線１１２、１４２及びデータ線１１４、１４４により画定された画素領域上から誘電体層１２０を除去し、さらには平坦化層を除去することにより画素領域の透過率を向上させる。
【選択図】図１Ｄ

Description

本発明は液晶表示装置に関し、特に薄膜トランジスタ液晶表示装置のアレイ構造及びその製造方法に関する。

液晶表示装置の技術の進歩と表示装置の大型化を求める市場の要求に応え、液晶表示装置はサイズが大型化するとともに、その解析度も高くなってきている。そして、これに伴い導電ラインの抵抗及びキャパシタンスも高くなってきている。しかし、導電ラインの抵抗及びキャパシタンスを増大させた場合、液晶表示装置の中のＲＣ遅延が増大し、液晶表示装置の信号伝達に悪影響を与え、表示装置の表示品質が低減することがあった。

従来、表示装置のＲＣ遅延を改善する方法としては、主に銅工程を導入したり導電ラインの線幅を増大させたりする方法があった。液晶表示装置の製造工程において、銅の導電ラインを製作する銅工程を行った場合、導電ラインの抵抗を低減させて信号伝達速度を高めることができるため、ＲＣ遅延を改善することができたが、この銅工程には解決しなければならない多くの問題があった。また導電ラインの幅を増大させた場合、導電ラインの断面積を増大させて抵抗が低減し、ＲＣ遅延の影響を低減させることができた。しかし、導電ラインの幅が増大した場合、画素表示の面積に悪影響を及ぼし、表示装置の開口率と輝度が低減することがあった。

一方、表示装置の画素領域は、異なる機能を有する複数の薄層から構成され、各薄層の反射率の違いが非常に大きく、薄層と薄層の間にある界面を光が透過する時にその一部が反射され、透過率が低減して表示装置の輝度が低減することがあった。そのため、必要な輝度を得るため、高輝度のバックライト光源を用いなければならなかった。

本発明の目的は、導電ラインのＲＣ遅延を低減し、表示装置の開口率に悪影響を及ぼさない液晶表示装置のアレイ基板を提供することにある。
本発明のもう一つの目的は、画素領域を透過する光量を増大させて表示装置の輝度を向上させる液晶表示装置のアレイ基板の製造方法を提供することにある。

本発明の一態様は、基板上にパターニングされた第１の金属層を形成し、少なくとも１つの第１の導電ライン、少なくとも２つの第２の導電ライン及び少なくとも１つのゲート電極を形成し、前記第１の導電ラインは、少なくとも１つの交差領域を有して前記ゲート電極と電気的に接続され、前記第１の導電ラインの前記交差領域の両側に前記第２の導電ラインをそれぞれ別々に配置する工程と、誘電体層及び半導体層を順次形成してパターニングし、前記第２の導電ライン、前記交差領域及び前記ゲート電極を覆い、前記第２の導電ライン上にある前記誘電体層及び前記半導体層は、前記第２の導電ラインを露出する第１の開口を有し、前記ゲート電極の上方にある前記半導体層をチャネル層として用いる工程と、前記基板上にパターニングされた第２の金属層を形成し、少なくとも２つの第３の導電ライン、少なくとも１つの第４の導電ライン、少なくとも１つのソース電極及び少なくとも１つのドレイン電極を別々に形成し、前記第３の導電ラインは、前記交差領域の両側にある前記第１の導電ラインを覆って走査線を形成し、前記第４の導電ラインは、前記第２の導電ライン及び前記交差領域上にある前記半導体層を覆ってデータ線を形成し、前記チャネル層上の両側に前記ソース電極及び前記ドレイン電極を形成して少なくとも１つの薄膜トランジスタを形成し、前記第３の導電ラインを前記第４の導電ラインに接続させない工程と、パターニングされた保護層を形成し、前記薄膜トランジスタ、前記走査線及び前記データ線を覆う工程と、前記基板の上方に少なくとも１つの画素電極を形成し、前記画素電極を前記薄膜トランジスタと電気的に接続させる工程と、を含むことを特徴とする液晶表示装置のアレイ基板の製造方法に関する。

本発明の一態様は、前記半導体層は、アモルファスシリコン層と、その上に形成されたｎ型不純物ドープトアモルファスシリコン層とを含むことを特徴とする。

本発明の一態様は、前記パターニングされた第１の金属層を形成する工程は、前記第１の導電ラインの前記ゲート電極と同じ側に配置され、前記第２の導電ラインに接続されていない状態で、前記第１の導電ラインと平行に少なくとも１つの容量線を形成する工程と、前記容量線上に前記誘電体層を形成してキャパシタ誘電体層を形成する工程と、前記キャパシタ誘電体層上に前記画素電極を形成して上部電極として用いる工程と、をさらに含むことを特徴とする。

本発明の一態様は、前記パターニングされた保護層を形成する工程の後と、前記画素電極を形成する工程との前との間に、前記基板上にパターニングされた平坦化層を形成する工程をさらに含むことを特徴とする。

本発明の一態様は、前記パターニングされた第１の金属層を形成する工程は、前記第１の導電ラインの前記ゲート電極と同じ側に配置され、前記第２の導電ラインに接続されていない状態で、前記第１の導電ラインと平行に少なくとも１つの容量線を形成する工程と、前記容量線上に前記誘電体層及び前記半導体層を形成してキャパシタ誘電体層を形成する工程と、前記キャパシタ誘電体層上に前記パターニングされた第２の金属層を形成して上部電極として用い、前記平坦化層は、前記上部電極を露出して前記画素電極と電気的に接続された第２の開口を有する工程と、をさらに含むことを特徴とする。

本発明の一態様は、基板上にパターニングされた第１の金属層を形成し、少なくとも１つの第１の導電ライン、少なくとも２つの第２の導電ライン及び少なくとも１つのゲート電極を形成し、前記第１の導電ラインは、少なくとも１つの交差領域を有して前記ゲート電極と電気的に接続され、前記第１の導電ラインの前記交差領域の両側に前記第２の導電ラインをそれぞれ別々に配置する工程と、誘電体層及び半導体層を順次形成してパターニングし、前記第２の導電ライン、前記交差領域及び前記ゲート電極を覆い、前記第２の導電ライン上にある前記誘電体層及び前記半導体層は、前記第２の導電ラインを露出する第１の開口を有し、前記ゲート電極の上方にある前記半導体層をチャネル層として用いる工程と、前記基板上にパターニングされた透明導電層を形成し、少なくとも２つの第３の導電ライン、少なくとも１つの第４の導電ライン、少なくとも１つのソース電極、少なくとも１つのドレイン電極及び少なくとも１つの画素電極を別々に形成し、前記第３の導電ラインは、前記交差領域の両側にある前記第１の導電ラインを覆って走査線を形成し、前記第４の導電ラインは、前記第２の導電ライン及び前記交差領域上にある前記半導体層を覆ってデータ線を形成し、前記チャネル層の両側に前記ソース電極及び前記ドレイン電極を形成して少なくとも１つの薄膜トランジスタを形成し、前記基板上にある画素領域の中に前記画素電極を配置し、前記第３の導電ラインを前記第４の導電ラインに接続させない工程と、パターニングされた保護層を形成し、前記薄膜トランジスタ、前記走査線及び前記データ線上を覆う工程と、を含むことを特徴とする液晶表示装置のアレイ基板の製造方法に関する。

本発明の一態様は、前記パターニングされた第１の金属層を形成する工程は、前記第１の導電ラインの前記ゲート電極と同じ側に配置され、前記第２の導電ラインに接続されていない状態で、前記第１の導電ラインと平行に容量線を形成する工程と、前記容量線上に前記誘電体層を形成してキャパシタ誘電体層を形成する工程と、前記キャパシタ誘電体層上に前記パターニングされた透明導電層を形成し、前記画素電極と電気的に接続された上部電極として用いる工程と、をさらに含むことを特徴とする。

本発明の一態様は、基板上に配置され、少なくとも１つの交差領域を有する少なくとも１つの第１の導電ラインと、前記基板上に配置され、前記交差領域の両側に前記第１の導電ラインと垂直に配置された少なくとも２つの第２の導電ラインと、前記第２の導電ライン及び前記交差領域上に配置され、前記第２の導電ラインを露出する第１の開口を前記第２の導電ライン上の箇所に有する少なくとも１つの信号絶縁層と、前記交差領域の両側にある前記第１の導電ラインを覆って走査線を形成する少なくとも２つの第３の導電ラインと、前記信号絶縁層及び前記第１の開口を覆ってデータ線を形成し、前記第３の導電ラインと電気的に接続されていない状態である少なくとも１つの第４の導電ラインと、前記第４の導電ラインと電気的に接続されたソース電極と、前記第１の導電ラインと電気的に接続されたゲート電極とを有する少なくとも１つのトランジスタと、前記トランジスタのドレイン電極と電気的に接続された少なくとも１つの画素電極と、を備えることを特徴とする液晶表示装置のアレイ基板に関する。

本発明の一態様は、前記基板上で前記第１の導電ラインと平行に配置され、かつ、前記第１の導電ラインの前記ゲート電極と同じ側で前記第２の導電ラインと接続されていない状態で配置された容量線と、前記容量線上に配置されたキャパシタ誘電体層と、前記キャパシタ誘電体層上に配置され、前記トランジスタの前記ドレイン電極及び前記画素電極と電気的に接続された上部電極と、をさらに備えることを特徴とする。

本発明の一態様は、前記基板上に配置され、前記上部電極を露出する第２の開口を有するパターニングされた平坦化層をさらに備えることを特徴とする。

本発明の一態様は、前記第３の導電ライン、前記第４の導電ライン、前記ソース電極及び前記ドレイン電極は、透明導電材料からなることを特徴とする。

本発明の一態様は、前記第３の導電ライン、前記第４の導電ライン及び前記トランジスタ上に形成された保護層をさらに備えることを特徴とする。

本発明の薄膜トランジスタ液晶表示装置のアレイ基板の構造は、走査線及びデータ線の厚みを増大させて断面積を大きくすることにより、抵抗を下げて画素品質に与えるＲＣ遅延の悪影響を低減させることができる。また、基板上を占める走査線及びデータ線の面積が同じであるため、画素面積の大きさには影響を与えない。この他、画素領域上に誘電体層がないため、光が通過する層数を減らし、画素領域の透過率を増大させて液晶表示装置の輝度を上げることができる。

（第１実施形態）
図１Ａ及び図２Ａを参照する。図１Ａは、図２Ａに示す走査線の線Ａ−Ａ、データ線の線Ｂ−Ｂ、容量線の線Ｃ−Ｃ及びゲート電極の線Ｄ−Ｄに沿った断面図である。まず、透明基板（図示せず）上に第１の金属層を形成した後に、第１の金属層を画定して第１の走査線１１２、第１のデータ線１１４、容量線１１６及びゲート電極１１８を形成する。図２Ａに示すように、第１の走査線１１２と容量線１１６は互いに平行に配置され、第１の走査線１１２と容量線１１６は、それぞれ複数の交差領域１１９を有する。第１のデータ線１１４は、第１の走査線１１２及び容量線１１６と垂直に配置され、第１のデータ線１１４は、第１の走査線１１２及び容量線１１６の交差領域１１９の両側に間欠的に配列され、交差領域１１９とは接続されていない状態である。第１の走査線１１２及び第１のデータ線１１４により画定される領域は、基板上の画素領域である。

図１Ｂに示すように、第１の走査線１１２、第１のデータ線１１４、容量線１１６及びゲート電極１１８上には、誘電体層１２０及び半導体層１３０が順次形成される。本実施形態の半導体層１３０は、アモルファスシリコン層と、その上に形成されたｎ型不純物ドープトアモルファスシリコン層との組み合わせからなる。

図１Ｃ及び図２Ｂを参照する。図２Ｂは、図１Ｃの平面図である。図１Ｃ及び図２Ｂに示すように、半導体層１３０及び誘電体層１２０を画定し、第１のデータ線１１４及び交差領域１１９上にそれぞれ信号絶縁層１３４を形成し、容量線１１６上にキャパシタ誘電体層１３６を形成し、ゲート電極１１８上にチャネル層１３８を形成する。第１のデータ線１１４の中央部分にある信号絶縁層１３４は、第１のデータ線１１４を露出する開口１３９を有する。信号絶縁層１３４とキャパシタ誘電体層１３６は、それぞれ独立して互いに接続されていない状態である。第１の走査線１１２及び第１のデータ線１１４により画定された画素領域上にある誘電体層及び半導体層は全て除去されるため、光が画素領域を透過する時に通る薄膜層の数を減らし、画素領域の透過率を増大させることができる。

図１Ｄ及び図２Ｃを参照する。図２Ｃは、図１Ｄの平面図である。半導体層及び誘電体層を画定した後、その上に第２の金属層が１層形成される。その後、第２の金属層を画定し、露出された第１の走査線１１２上に第２の走査線１４２がそれぞれ形成され、信号絶縁層１３４上と開口１３９の中に第２のデータ線１４４が形成され、キャパシタ誘電体層１３６上に上部電極１４６が形成され、チャネル層１３８の両側にソース電極１４８及びドレイン電極１４９がそれぞれ形成され、上部電極１４６とドレイン電極１４９を接続する接続線１４７が形成される。

上述の第２の走査線１４２と第１の走査線１１２は、直接接続されて２層金属構造の走査線が形成される。第２のデータ線１４４と第１のデータ線１１４は、開口１３９の箇所で直接接続され、２層金属構造のデータ線が形成される。第２のデータ線１４４は、交差領域１１９上の信号絶縁層１３４により、第１の走査線１１２及び容量線１１６とそれぞれ絶縁される。上述のゲート電極１１８、ソース電極１４８及びドレイン電極１４９は、トランジスタの３つの電極を構成する。上述の容量線１１６、キャパシタ誘電体層１３６及び上部電極１４６は、完全な蓄積容量を構成する。

図１Ｅ及び図２Ｄを参照する。図２Ｄは、図１Ｅの平面図である。図１Ｅ及び図２Ｄに示すように、まず、保護層１５０を１層堆積してから画定し、画素領域及び上部電極１４６の箇所にある保護層を除去するとともに、上述の導電ライン及び電極が酸化されないように、第２の走査線１４２、第２のデータ線１４４、ソース電極１４８及びドレイン電極１４９上を覆って保護する。

続いて、基板上に平坦化層１６０を形成してから画定し、上部電極１４６を露出させる。

最後に、透明導電層を形成してから画定し、画素領域上に上部電極１４６と接続された画素電極１７１が形成される。この画素電極は、上部電極１４６を介してドレイン電極１４９と接続される。画素電極１７１は、それぞれ互いに独立して接続されていない状態である。本実施形態の液晶表示装置のアレイ基板の走査線及びデータ線は、ともに２層の金属層から構成されている。上述したように、走査線は、第１の走査線及び第２の走査線から構成され、データ線は、第１のデータ線及び第２のデータ線から構成されている。これにより、走査線及びデータ線の厚みが増大して断面積が増大されるため、抵抗値が低減してＲＣ遅延が画素品質に与える悪影響を減らすことができる。その上、基板上を占める走査線及びデータ線の面積が変化しないため、各画素の開口率には影響を与えない。

従来、光が画素領域を透過する時は、各層間の屈折率が異なる基板、誘電体層、平坦化層及び透明導電を透過するが、光が界面を通る時に、その一部が屈折及び／又は反射により失われることがあった。しかし本実施形態では、屈折率が最大である誘電体層が除去されているため、各層間の屈折率の差異が縮小されるだけでなく、界面間を通る光の反射率を低減させることもできる。また光が透過する層を５層から３層に減らすことにより、透過する界面の数を４つから２つに減らし、光が界面で反射される割合を大幅に低減させることができる。そのため、画素領域を透過する際の光のロスが減らされているため、最終的に得られる表示装置の輝度が大幅に向上する。

（第２実施形態）
本実施形態では、第１実施形態で用いられている平坦化層が無いため、液晶表示装置のアレイ基板の構造の一部は、それに対応して調整されている。第２実施形態では、第２の金属層を画定するときにキャパシタ誘電体層上に上部電極を形成しない工程以外は、第１の金属層の堆積から保護層の堆積までの工程が第１実施形態と同じであるため、ここでは繰り返して述べない。

図３Ａ及び図３Ｂを参照する。図３Ｂは、図３Ａの平面図である。保護層１５０は、堆積された後に画定され、第２の走査線１４２、第２のデータ線１４４、ソース電極１４８及びドレイン電極１４９上を覆う。その後、透明導電層を形成してから画定し、画素領域上に画素電極１７１を形成する。この画素電極１７１は、接続点１８１によりトランジスタのドレイン電極１４９に接続されている。

前述の保護層を画定する工程では、キャパシタ誘電体層上に上部電極がないため、続いてエッチングにより容量線１１６上にある半導体層１３０を除去して誘電体層１２０のみを残すことができる。図３Ａに示すように、蓄積容量は、それぞれ蓄積容量の下部電極、誘電体層及び上部電極である容量線１１６、誘電体層１２０及び画素電極１７１から構成されている。第１実施形態と異なり、本実施形態の蓄積容量の誘電体層は、誘電体層及び半導体層の２層から構成され、蓄積容量の誘電体層は、誘電体層のみから構成されている。そのため、本実施形態の蓄積容量は、誘電体層の厚みが薄く、蓄積容量の量が多い。

本実施形態では、画素領域の中の平坦化層をさらに省略することにより、光が画素領域を通ると、基板及び透明導電層のみを透過する。光が透過する薄膜層の数が減るため、透過する界面の数が減り、界面を透過する時の光のロスをさらに低減させることができる。

（第３実施形態）
透明導電層は、それ自身導体の性質を有するため、第２実施形態の第２の金属層及び透明導電層は、透明導電層だけで代替することもできる。そのため、第３実施形態では、平坦化層だけでなく、第２の金属層も省略されている。本実施形態の透明導電層は、画素電極に用いることができる以外に、導電ラインを兼ねることもできる。そして平坦化層及び第２の金属層を省略することにより、工程に必要なマスク数を減らし、製造コストを低減させることもできる。第３実施形態では、第１の金属層の堆積から半導体層及び誘電体層の画定までの工程が第１実施形態と同じであるため、ここでは繰り返して述べない。

図４Ａ及び図４Ｂを参照する。図４Ｂは、図４Ａの平面図である。透明導電層を１層堆積した後に画定し、第１の走査線１１２上に第２の走査線１４２を形成し、第１のデータ線１１４上に第２のデータ線１４４を形成し、チャネル層１３８の両側にソース電極１４８及びドレイン電極１４９を形成し、画素領域に画素電極１７１を形成する。キャパシタ誘電体層１３６上に形成された画素電極１７１は、蓄積容量の上部電極を兼ねることもできる。

その後、保護層１５０を１層堆積して画定し、第２の走査線１４２、第２のデータ線１４４、ソース電極１４８及びドレイン電極１４９上を覆い、導電ライン及び電極を保護する。

上述したことから分かるように、本発明は以下の長所を有する。
（１）走査線及びデータ線の抵抗を減らし、画素品質に与えるＲＣ遅延の悪影響を低減することができる。
（２）画素領域の透過率を上げて表示装置の輝度を上げることができる。

当該施術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本出願による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。

本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す平面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す平面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す平面図である。本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程を示す平面図である。本発明の第２実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第２実施形態による液晶表示装置のアレイ基板の走査線を示す平面図である。本発明の第３実施形態による液晶表示装置のアレイ基板の製造工程を示す断面図である。本発明の第３実施形態による液晶表示装置のアレイ基板の走査線を示す平面図である。

符号の説明

１１２第１の走査線
１１４第１のデータ線
１１６容量線
１１８ゲート電極
１１９交差領域
１２０誘電体層
１３０半導体層
１３４信号絶縁層
１３６キャパシタ誘電体層
１３８チャネル層
１３９開口
１４２第２の走査線
１４４第２のデータ線
１４６上部電極
１４７接続線
１４８ソース電極
１４９ドレイン電極
１５０保護層
１６０平坦化層
１７１画素電極
１８１接続点

Claims

基板上にパターニングされた第１の金属層を形成し、少なくとも１つの第１の導電ライン、少なくとも２つの第２の導電ライン及び少なくとも１つのゲート電極を形成し、前記第１の導電ラインは、少なくとも１つの交差領域を有して前記ゲート電極と電気的に接続され、前記第１の導電ラインの前記交差領域の両側に前記第２の導電ラインをそれぞれ別々に配置する工程と、
誘電体層及び半導体層を順次形成してパターニングし、前記第２の導電ライン、前記交差領域及び前記ゲート電極を覆い、前記第２の導電ライン上にある前記誘電体層及び前記半導体層は、前記第２の導電ラインを露出する第１の開口を有し、前記ゲート電極の上方にある前記半導体層をチャネル層として用いる工程と、
前記基板上にパターニングされた第２の金属層を形成し、少なくとも２つの第３の導電ライン、少なくとも１つの第４の導電ライン、少なくとも１つのソース電極及び少なくとも１つのドレイン電極を別々に形成し、前記第３の導電ラインは、前記交差領域の両側にある前記第１の導電ラインを覆って走査線を形成し、前記第４の導電ラインは、前記第２の導電ライン及び前記交差領域上にある前記半導体層を覆ってデータ線を形成し、前記チャネル層上の両側に前記ソース電極及び前記ドレイン電極を形成して少なくとも１つの薄膜トランジスタを形成し、前記第３の導電ラインを前記第４の導電ラインに接続させない工程と、
パターニングされた保護層を形成し、前記薄膜トランジスタ、前記走査線及び前記データ線を覆う工程と、
前記基板の上方に少なくとも１つの画素電極を形成し、前記画素電極を前記薄膜トランジスタと電気的に接続させる工程と、
を含むことを特徴とする液晶表示装置のアレイ基板の製造方法。
前記半導体層は、アモルファスシリコン層と、その上に形成されたｎ型不純物ドープトアモルファスシリコン層とを含むことを特徴とする請求項１に記載の液晶表示装置のアレイ基板の製造方法。
前記パターニングされた第１の金属層を形成する工程は、前記第１の導電ラインの前記ゲート電極と同じ側に配置され、前記第２の導電ラインに接続されていない状態で、前記第１の導電ラインと平行に少なくとも１つの容量線を形成する工程と、
前記容量線上に前記誘電体層を形成してキャパシタ誘電体層を形成する工程と、
前記キャパシタ誘電体層上に前記画素電極を形成して上部電極として用いる工程と、
をさらに含むことを特徴とする請求項１に記載の液晶表示装置のアレイ基板の製造方法。
前記パターニングされた保護層を形成する工程の後と、前記画素電極を形成する工程の前との間に、前記基板上にパターニングされた平坦化層を形成する工程をさらに含むことを特徴とする請求項１に記載の液晶表示装置のアレイ基板の製造方法。
前記パターニングされた第１の金属層を形成する工程は、前記第１の導電ラインの前記ゲート電極と同じ側に配置され、前記第２の導電ラインに接続されていない状態で、前記第１の導電ラインと平行に少なくとも１つの容量線を形成する工程と、
前記容量線上に前記誘電体層及び前記半導体層を形成してキャパシタ誘電体層を形成する工程と、
前記キャパシタ誘電体層上に前記パターニングされた第２の金属層を形成して上部電極として用い、前記平坦化層は、前記上部電極を露出して前記画素電極と電気的に接続された第２の開口を有する工程と、
をさらに含むことを特徴とする請求項４に記載の液晶表示装置のアレイ基板の製造方法。
基板上にパターニングされた第１の金属層を形成し、少なくとも１つの第１の導電ライン、少なくとも２つの第２の導電ライン及び少なくとも１つのゲート電極を形成し、前記第１の導電ラインは、少なくとも１つの交差領域を有して前記ゲート電極と電気的に接続され、前記第１の導電ラインの前記交差領域の両側に前記第２の導電ラインをそれぞれ別々に配置する工程と、
誘電体層及び半導体層を順次形成してパターニングし、前記第２の導電ライン、前記交差領域及び前記ゲート電極を覆い、前記第２の導電ライン上にある前記誘電体層及び前記半導体層は、前記第２の導電ラインを露出する第１の開口を有し、前記ゲート電極の上方にある前記半導体層をチャネル層として用いる工程と、
前記基板上にパターニングされた透明導電層を形成し、少なくとも２つの第３の導電ライン、少なくとも１つの第４の導電ライン、少なくとも１つのソース電極、少なくとも１つのドレイン電極及び少なくとも１つの画素電極を別々に形成し、前記第３の導電ラインは、前記交差領域の両側にある前記第１の導電ラインを覆って走査線を形成し、前記第４の導電ラインは、前記第２の導電ライン及び前記交差領域上にある前記半導体層を覆ってデータ線を形成し、前記チャネル層の両側に前記ソース電極及び前記ドレイン電極を形成して少なくとも１つの薄膜トランジスタを形成し、前記基板上にある画素領域の中に前記画素電極を配置し、前記第３の導電ラインを前記第４の導電ラインに接続させない工程と、
パターニングされた保護層を形成し、前記薄膜トランジスタ、前記走査線及び前記データ線上を覆う工程と、
を含むことを特徴とする液晶表示装置のアレイ基板の製造方法。
前記半導体層は、アモルファスシリコン層と、その上に形成されたｎ型不純物ドープトアモルファスシリコン層とを含むことを特徴とする請求項６に記載の液晶表示装置のアレイ基板の製造方法。
前記パターニングされた第１の金属層を形成する工程は、前記第１の導電ラインの前記ゲート電極と同じ側に配置され、前記第２の導電ラインに接続されていない状態で、前記第１の導電ラインと平行に容量線を形成する工程と、
前記容量線上に前記誘電体層を形成してキャパシタ誘電体層を形成する工程と、
前記キャパシタ誘電体層上に前記パターニングされた透明導電層を形成し、前記画素電極と電気的に接続された上部電極として用いる工程と、
をさらに含むことを特徴とする請求項６に記載の液晶表示装置のアレイ基板の製造方法。
基板上に配置され、少なくとも１つの交差領域を有する少なくとも１つの第１の導電ラインと、
前記基板上に配置され、前記交差領域の両側に前記第１の導電ラインと垂直に配置された少なくとも２つの第２の導電ラインと、
前記第２の導電ライン及び前記交差領域上に配置され、前記第２の導電ラインを露出する第１の開口を前記第２の導電ライン上の箇所に有する少なくとも１つの信号絶縁層と、
前記交差領域の両側にある前記第１の導電ラインを覆って走査線を形成する少なくとも２つの第３の導電ラインと、
前記信号絶縁層及び前記第１の開口を覆ってデータ線を形成し、前記第３の導電ラインと電気的に接続されていない状態である少なくとも１つの第４の導電ラインと、
前記第４の導電ラインと電気的に接続されたソース電極と、前記第１の導電ラインと電気的に接続されたゲート電極とを有する少なくとも１つのトランジスタと、
前記トランジスタのドレイン電極と電気的に接続された少なくとも１つの画素電極と、
を備えることを特徴とする液晶表示装置のアレイ基板。
前記基板上で前記第１の導電ラインと平行に配置され、かつ、前記第１の導電ラインの前記ゲート電極と同じ側で前記第２の導電ラインと接続されていない状態で配置された容量線と、
前記容量線上に配置されたキャパシタ誘電体層と、
前記キャパシタ誘電体層上に配置され、前記トランジスタの前記ドレイン電極及び前記画素電極と電気的に接続された上部電極と、
をさらに備えることを特徴とする請求項９に記載の液晶表示装置のアレイ基板。
前記基板上に配置され、前記上部電極を露出する第２の開口を有するパターニングされた平坦化層をさらに備えることを特徴とする請求項１０に記載の液晶表示装置のアレイ基板。
前記第３の導電ライン、前記第４の導電ライン、前記ソース電極及び前記ドレイン電極は、透明導電材料からなることを特徴とする請求項９に記載の液晶表示装置のアレイ基板。
前記第３の導電ライン、前記第４の導電ライン及び前記トランジスタ上に形成された保護層をさらに備えることを特徴とする請求項９に記載の液晶表示装置のアレイ基板。