JP7516424B2 - 画素回路及びその製造方法 - Google Patents
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Description
本発明は表示技術分野に関し、特に画素回路及びその製造方法に関する。
液晶表示（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）パネルは省エネルギー、軽量薄型、及び絶妙な画面等の利点を有するため、表示技術分野で広く応用されている。通常、液晶表示パネルの構造は上基板、下基板、及び上記上基板と上記下基板との間に配置された液晶層（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｌａｙｅｒ）を含む。上記上基板上にカラー光学フィルターが設置され、上記下基板上に薄膜トランジスタ（ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）アレイ層が設置される。上記上基板及び上記下基板はそれぞれに製造される方式を取り、そして位置合わせをして組み合わせ、シーラントを使用して上記上基板及び上記下基板の周辺に上記液晶層を密閉し、最後に上記液晶表示パネルに必要な液晶セル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃｅｌｌ）を形成する。
しかしながら、上記液晶表示パネルの額縁の幅は、液晶セルの封止技術、上記液晶表示パネルの画素回路の配線設計、又は上記液晶表示パネルの製造プロセスのニーズの影響を受けることになる。一旦上記液晶表示パネルの上記額縁の上記幅が大きくなれば、上記液晶表示パネルが実際に表示できる面積は小さくなる。
近年、上記表示技術分野の継続的な発展に伴って、上記液晶表示パネルに対する人々の要求はますます厳しくなっている。上記液晶表示パネルの画面占有率、すなわち上記液晶表示パネルのスクリーンの表示面積が上記液晶表示パネルを占める割合は、より一層高くならなければならない。たとえば狭額縁テレビ及びフルスクリーン携帯電話などは、画面占有率を高め、表示面積を増大させるために、上記液晶表示パネルの上記額縁をなるべく小さくして狭くし、上記液晶表示パネルがより簡潔で、より精巧で、より美しい造型を取得するようにしなければならない。
既存の上記液晶表示パネルの画素回路は、垂直に交差するデータ線及び走査線によって駆動を提供する。上記データ線の一側辺には、チップオンフィルム封止（ｃｈｉｐ－ｏｎ－ｆｉｌｍ、ＣＯＦ）のボンディングの空間を予め残す必要がある。上記走査線の一側辺において、ゲート駆動回路アレイ（ｇａｔｅ－ｏｎ－ａｒｒａｙ、ＧＯＡ）によってチップオンフィルム封止に必要なボンディング空間を除去できるが、上記ゲート駆動回路アレイの回路が複雑であるため、上記走査線の上記側辺に依然として一定の空間を保留する必要がある。上記走査線の上記側辺及び上記走査線の上記側辺において、いずれも更に空間を減らすことができないため、上記液晶表示パネルの上記額縁は依然として一定の幅を有することになり、上記液晶表示パネルの画面占有率を向上させることができなくなる。
本発明は液晶表示パネルの画素回路及びその製造方法を提供し、前記液晶表示パネルの画素回路に対応する走査線の一側辺の額縁幅を減らすことができ、更に前記液晶表示パネルの画面占有率を向上させる。
本発明の前記画素回路は薄膜トランジスタ、第１走査線、第２走査線、及びデータ線を含む。前記第１走査線は第１方向に沿って設置される。前記第１走査線は前記薄膜トランジスタに電気的に接続される。前記第２走査線は第２方向に沿って設置される。前記第２走査線は前記第１走査線に電気的に接続される。前記第２方向は前記第１方向と垂直である。前記データ線は前記第２方向に沿って設置される。前記データ線は前記薄膜トランジスタに電気的に接続される。
一実施例では、前記画素回路はさらに補助走査線を含む。前記補助走査線は第２方向に沿って設置される。前記補助走査線の両端は前記第２走査線に電気的に接続される。
一実施例では、前記補助走査線と前記第２走査線とは異なる層に設置される。
一実施例では、前記補助走査線と前記第１走査線とは第１配線層に設置される。前記補助走査線と前記第１走査線とは前記第１配線層において互いに絶縁される。
一実施例では、前記データ線と前記第２走査線とは第２配線層に設置される。前記データ線と前記第２走査線とは前記第２配線層において互いに絶縁される。
一実施例では、前記補助走査線の厚さ範囲は２５００オングストローム～８０００オングストロームにある。
一実施例では、前記補助走査線の厚さは７０００オングストロームである。
一実施例では、前記画素回路はさらに画素電極を含む。前記画素電極は前記データ線と前記第２走査線及び前記補助走査線との間に設置される。前記画素電極は前記薄膜トランジスタに電気的に接続される。
一実施例では、前記画素回路はさらに走査入力端子及びデータ入力端子を含む。前記走査入力端子は、前記第２走査線の、前記第１走査線から離れる一端に電気的に接続され、且つ前記第１走査線、前記第２走査線、及び前記補助走査線によって前記薄膜トランジスタに走査信号を入力する。前記データ入力端子は、前記データ線の、前記薄膜トランジスタから離れる一端に電気的に接続され、且つ前記データ線によって前記薄膜トランジスタにデータ信号を入力する。
一実施例では、前記走査入力端子及び前記データ入力端子は前記第２方向の正方向又は負方向に設置される。
本発明の前記画素回路の製造方法は、
第１方向に沿って第１走査線及びゲートを形成するステップであって、前記ゲートは前記第１走査線に電気的に接続される、ステップと、
前記ゲート上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上に活性層を形成するステップと、
前記活性層上にソース及びドレインを形成するステップであって、前記ソース及び前記ドレインは前記活性層に電気的に接続される、ステップと、
第２方向に沿って第２走査線を形成するステップであって、前記第２方向は前記第１方向と垂直であり、前記第２走査線は前記第１走査線に電気的に接続される、ステップと、
第２方向に沿ってデータ線を形成するステップであって、前記データ線は前記ソースに電気的に接続される、ステップと、を含むことを特徴とする。
第１方向に沿って第１走査線及びゲートを形成するステップであって、前記ゲートは前記第１走査線に電気的に接続される、ステップと、
前記ゲート上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上に活性層を形成するステップと、
前記活性層上にソース及びドレインを形成するステップであって、前記ソース及び前記ドレインは前記活性層に電気的に接続される、ステップと、
第２方向に沿って第２走査線を形成するステップであって、前記第２方向は前記第１方向と垂直であり、前記第２走査線は前記第１走査線に電気的に接続される、ステップと、
第２方向に沿ってデータ線を形成するステップであって、前記データ線は前記ソースに電気的に接続される、ステップと、を含むことを特徴とする。
一実施例では、前記画素回路の製造方法はさらに、
第２方向に沿って補助走査線を形成するステップであって、前記補助走査線の両端は前記第２走査線に電気的に接続される、ステップを含む。
第２方向に沿って補助走査線を形成するステップであって、前記補助走査線の両端は前記第２走査線に電気的に接続される、ステップを含む。
一実施例では、前記補助走査線と前記第２走査線とは異なる層に形成される。
一実施例では、前記補助走査線と前記第１走査線とは第１配線層により形成される。前記補助走査線と前記第１走査線とは前記第１配線層において互いに絶縁される。
一実施例では、前記データ線と前記第２走査線とは第２配線層により形成される。前記データ線と前記第２走査線とは前記第２配線層において互いに絶縁される。
一実施例では、前記補助走査線の厚さ範囲は２５００オングストローム～８０００オングストロームにある。
一実施例では、前記補助走査線の厚さは７０００オングストロームである。
一実施例では、前記画素回路の製造方法はさらに、
前記データ線と前記第２走査線及び前記補助走査線との間に画素電極を形成するステップであって、前記画素電極は前記ドレインに電気的に接続される、ステップを含む。
前記データ線と前記第２走査線及び前記補助走査線との間に画素電極を形成するステップであって、前記画素電極は前記ドレインに電気的に接続される、ステップを含む。
一実施例では、前記画素回路の製造方法はさらに、
前記第２走査線の、前記第１走査線から離れる一端に走査入力端子を形成するステップであって、前記走査入力端子は前記第１走査線、前記第２走査線、及び前記補助走査線によって薄膜トランジスタに走査信号を入力する、ステップと、
前記データ線の、前記薄膜トランジスタから離れる一端にデータ入力端子を形成するステップであって、前記データ入力端子は前記データ線によって前記薄膜トランジスタにデータ信号を入力する、ステップと、を含む。
前記第２走査線の、前記第１走査線から離れる一端に走査入力端子を形成するステップであって、前記走査入力端子は前記第１走査線、前記第２走査線、及び前記補助走査線によって薄膜トランジスタに走査信号を入力する、ステップと、
前記データ線の、前記薄膜トランジスタから離れる一端にデータ入力端子を形成するステップであって、前記データ入力端子は前記データ線によって前記薄膜トランジスタにデータ信号を入力する、ステップと、を含む。
一実施例では、前記走査入力端子及び前記データ入力端子は前記第２方向の正方向又は負方向に形成される。
［有益な効果］
従来技術では、液晶表示パネルを駆動する、垂直に交差して入力されるデータ線及び走査線により、上記液晶表示パネルの２つの隣接する辺は比較的広い額縁を有することになる。本発明の上記画素回路及びその製造方法は、上記第１方向に沿って設置される上記第１走査線及び上記第２方向に沿って設置される上記第２走査線の設計によって、上記薄膜トランジスタの走査信号入力端子及びデータ信号入力端子を上記液晶表示パネルの同一側に設置する。従って、本発明の液晶表示パネルを応用することによって、上記液晶表示パネルのレイアウト空間を効果的に節約でき、且つ従来技術に示された液晶表示パネルの上記額縁の空間を減らし、本発明の上記画素回路を応用する上記液晶表示パネルの画面占有率が従来技術の上記液晶表示パネルの画面占有率に比べて向上させる。且つ、本発明の上記画素回路及びその製造方法は、更に上記第２走査線と並列接続される上記補助走査線を設置し、上記第１走査線及び上記第２走査線の抵抗を低減させ、同時に上記第１走査線及び上記第２走査線と他の配線又は上記画素電極との間の寄生容量を下げ、更に上記液晶表示パネルの期待される性能を維持する。
従来技術では、液晶表示パネルを駆動する、垂直に交差して入力されるデータ線及び走査線により、上記液晶表示パネルの２つの隣接する辺は比較的広い額縁を有することになる。本発明の上記画素回路及びその製造方法は、上記第１方向に沿って設置される上記第１走査線及び上記第２方向に沿って設置される上記第２走査線の設計によって、上記薄膜トランジスタの走査信号入力端子及びデータ信号入力端子を上記液晶表示パネルの同一側に設置する。従って、本発明の液晶表示パネルを応用することによって、上記液晶表示パネルのレイアウト空間を効果的に節約でき、且つ従来技術に示された液晶表示パネルの上記額縁の空間を減らし、本発明の上記画素回路を応用する上記液晶表示パネルの画面占有率が従来技術の上記液晶表示パネルの画面占有率に比べて向上させる。且つ、本発明の上記画素回路及びその製造方法は、更に上記第２走査線と並列接続される上記補助走査線を設置し、上記第１走査線及び上記第２走査線の抵抗を低減させ、同時に上記第１走査線及び上記第２走査線と他の配線又は上記画素電極との間の寄生容量を下げ、更に上記液晶表示パネルの期待される性能を維持する。
本発明の上記及び他の目的、特徴、及び利点を更に明らかで、分かりやすくするために、以下の文章では本発明の好ましい実施例を挙げ、且つ図面と併せて、以下のように詳細に説明する。
本発明は液晶表示パネルの画素回路を提供する。図１に参照されるように、図１は本発明の画素回路の構造図である。本発明の上記画素回路は薄膜トランジスタ１００、第１走査線２１０、第２走査線３１０、及びデータ線３２０を含む。
本発明の図１に示される上記画素回路は上記液晶表示パネルの１つの画素に対応する。従って、上記液晶表示パネルは本発明の上記画素回路を応用するときに、実際のニーズに応じて複数の上記画素と同じ数量の複数の上記画素回路を設置することができる。
上記薄膜トランジスタ１００は基本的にソース１４０、ドレイン１５０、及びゲート１１０を含む。上記ソース１４０は上記液晶表示パネルのデータ信号を受信するために用いられる。上記ゲート１１０は、上記液晶表示パネルの走査信号を受信し、且つ上記走査信号によって上記ソース１４０と上記ドレイン１５０との間の導通及び遮断を制御して、上記液晶表示パネルの上記画素の画像表示を達成するために用いられる。
図１に示されるように、上記第１走査線２１０は第１方向Ｘに沿って設置され、且つ上記第１走査線２１０は上記薄膜トランジスタ１００の上記ゲート１１０に電気的に接続される。上記第２走査線３１０は第２方向Ｙに沿って設置され、且つ上記第２走査線３１０は第３ビアホール５３０によって上記第１走査線２１０に電気的に接続される。上記データ線３２０は第２方向Ｙに沿って設置され、且つ上記データ線３２０は上記薄膜トランジスタ１００に電気的に接続される。本実施例では、上記第２方向Ｙは上記第１方向Ｘと垂直である。
図１に示されるように、上記画素回路はさらに画素電極４００を含む。上記画素電極４００は上記データ線３２０と上記第２走査線３１０及び上記補助走査線２２０との間に設置される。上記画素電極４００は上記薄膜トランジスタ１００の上記ドレイン１５０に電気的に接続される。上記液晶表示パネルの上記走査信号が上記第２走査線３１０及び上記第１走査線２１０によって上記薄膜トランジスタ１００の上記ゲート１１０に入力されるときに、上記薄膜トランジスタ１００はオンになり、上記液晶表示パネルの上記データ信号が上記データ線３２０、上記ソース１４０、及び上記ドレイン１５０を経由して上記画素電極４００に入力するようにすることができる。
本実施例では、上記データ線３２０及び上記第２走査線３１０は一定の間隔距離を有する。このように、画素の回路配線配置を効果的に行って、上記画素の開口率を維持することができる以外に、さらに上記データ線３２０及び上記第２走査線３１０に寄生容量が生じることを防止し、更に上記画素回路のあるべき作動性能を維持することができる。
一実施例では、図１に示されるように、上記画素回路はさらに補助走査線２２０を含む。上記補助走査線２２０は第２方向Ｙに沿って設置される。上記補助走査線２２０の両端はそれぞれ第１ビアホール５１０及び第２ビアホール５２０によって上記第２走査線３１０に電気的に接続される。
上記液晶表示パネルの上記走査信号が伝達されるときに、上記第２走査線３１０及び上記第１走査線２１０によってはじめて、上記薄膜トランジスタ１００の上記ゲート１１０に入力できる。従って、本発明の上記画素回路における上記走査信号の配線経路は従来技術の画素回路の走査信号の配線経路よりも大きい。比較的長い上記走査信号の上記配線経路が配線抵抗の向上を伴うことになるため、上記走査信号の遅延、又は上記薄膜トランジスタ１００の充電不足をもたらすことになり、最終的に上記液晶表示パネルの表示効果を損なう。
本発明の上記画素回路は上記の問題を考慮するため、上記第２走査線３１０と並列接続される上記補助走査線２２０を設置して、上記走査信号の上記配線経路の等価断面積を増加させ、更に上記配線抵抗を低減させる。上記第１ビアホール５１０と上記第２ビアホール５２０との間で、上記走査信号の上記配線経路の上記等価断面積を大幅に向上させるため、上記配線抵抗を下げ、上記走査信号が遅延することがなく、且つ上記薄膜トランジスタ１００のあるべき充電能力を維持し、最終的に上記液晶表示パネルの表示効果を維持する。
図２に参照されるように、図２は本発明の上記画素回路を応用する上記液晶表示パネルの図１のＡ－Ａ線に沿って切断した部分断面図である。本発明は上記液晶表示パネルの部分断面図によって、上記画素回路における各素子の間の相対関係を例示的に説明する。
本発明の上記画素回路は上記液晶表示パネルの基板６００上に設置される。上記基板６００上に上記画素回路の第１配線層２００が設置される。上記第１配線層２００は上記薄膜トランジスタ１００の上記ゲート１１０、上記第１走査線２１０（図示せず）、及び上記補助走査線２２０を含む。上記ゲート１１０、上記第１走査線２１０、及び上記補助走査線２２０は銅（Ｃｕ）又は銅モリブデン（ＣｕＭｏ）合金により同一の製造プロセスで形成される。上記ゲート１１０、上記第１走査線２１０、及び上記補助走査線２２０の厚さ範囲は２５００オングストローム（ａｎｇｓｔｒｏｍ、Å）～８０００オングストロームにあり、且つ好ましくは７０００オングストロームである。
注意する必要がある点として、上記第１配線層２００において、上記補助走査線２２０と上記第１走査線２１０とは互いに絶縁される。すなわち上記補助走査線２２０と上記第１走査線２１０とは同一水平面上に相互に接続されない。
図２に示されるように、上記第１配線層２００上にゲート絶縁層１２０が被覆される。上記ゲート絶縁層１２０を設置する目的は、上記薄膜トランジスタ１００の後続の積層における活性層１３０、上記ソース１４０、及び上記ドレイン１５０を遮断するためである以外に、同時に上記補助走査線２２０の領域を平坦化するという目的も果たす。
図２において、上記ゲート絶縁層１２０の、上記補助走査線２２０の上方に対応する領域に上記第１ビアホール５１０が開口される。上記第１ビアホール５１０は上記補助走査線２２０とその上に設置される上記第２走査線３１０とを電気的に接続するために用いられる。上記ゲート絶縁層１２０の上記ゲート１１０に対応する領域に上記活性層１３０が設置される。上記活性層１３０の両側に上記ソース１４０及び上記ドレイン１５０が設置される。上記活性層１３０は酸化インジウムガリウム亜鉛（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）又はアモルファスシリコン（ａ－Ｓｉ）材料により作られる。
上記ゲート絶縁層１２０上にさらに上記画素回路の第２配線層３００が設置される。上記第２配線層３００は上記データ線３２０及び上記第２走査線３１０を含む。上記ソース１４０は上記データ線３２０に電気的に接続される。上記データ線３２０及び上記第２走査線３１０は銅（Ｃｕ）又は銅モリブデン（ＣｕＭｏ）合金により同一の製造プロセスで形成される。上記データ線３２０及び上記第２走査線３１０の厚さ範囲は２５００オングストローム（ａｎｇｓｔｒｏｍ、Å）～８０００オングストロームにあり、且つ好ましくは７０００オングストロームである。
注意する必要がある点として、上記第２配線層３００において、上記データ線３２０と上記第２走査線３１０とは互いに絶縁される。すなわち上記データ線３２０と上記第２走査線３１０とは同一水平面上に相互に接続されない。
図２に示されるように、上記第２配線層３００上にパッシベーション層７００が被覆される。上記パッシベーション層７００を設置する目的は、上記薄膜トランジスタ１００、上記データ線３２０、及び上記第２走査線３１０を遮断するためである以外に、同時に平坦化の目的も果たし、後続の積層の上記画素電極４００のためにベースを形成する。
上記パッシベーション層７００の、上記薄膜トランジスタ１００の上記ドレイン１５０に対応する領域に第４ビアホール５４０が開口される。上記第４ビアホール５４０は上記ドレイン１５０とその上に設置される上記画素電極４００とを電気的に接続するために用いられる。
図２に示される上記液晶表示パネルの部分断面図は、本発明の上記画素回路を応用する上記液晶表示パネルの部分構造を例示的に表すものに過ぎず、図２は本発明の上記画素回路を制限するために用いられるものではない。また、上記液晶表示パネルの、表示画面を達成するために用いられる他の必須の要素は図２に示されておらず、表示技術分野の技術者は、本分野の従来技術によって上記実施例の上記液晶表示パネルの上記の他の必須の要素が設けられることを理解できるはずである。
図３に参照されるように、図２は本発明の上記画素回路を応用する上記液晶表示パネルの部分回路図である。図１の上記画素回路と併せて参照されるように、図３に示される上記液晶表示パネルの部分回路図は４行及び４列の上記画素回路を含む。言い換えれば、図３は１６個の上記画素電極４００が制御する１６個の上記画素を有することを示す。図１及び図３において、上記第１方向Ｘは上記液晶表示パネルの水平方向であり、且つ上記第２方向Ｙは上記液晶表示パネルの垂直方向である。
上記薄膜トランジスタ１００に電気的に接続される上記第１走査線２１０が上記第１方向Ｘに沿って設置され、且つ上記第１走査線２１０が更に、上記第２方向Ｙに沿って設置される上記第２走査線３１０に電気的に接続されるため、上記液晶表示パネルの上記走査信号の走査入力端子Ｓは上記第２方向Ｙの正方向又は負方向に設置されてもよい。本実施例では、上記走査信号の上記走査入力端子Ｓは上記液晶表示パネルの上側に設置されてもよい。
また、上記薄膜トランジスタ１００に電気的に接続される上記画素回路の上記データ線３２０が上記第２方向Ｙに沿って設置されるため、上記液晶表示パネルの上記データ信号のデータ入力端子Ｄは上記第２方向Ｙの正方向又は負方向に設置されてもよい。本実施例では、上記データ信号の上記データ入力端子Ｄは上記液晶表示パネルの上記上側に設置されてもよい。すなわち、上記走査信号の上記走査入力端子Ｓと上記データ信号の上記データ入力端子Ｄとは同一の側辺に設置される。
図３に示されるように、上記走査信号の上記走査入力端子Ｓから各々の上記画素回路の上記薄膜トランジスタ１００までの上記配線経路の距離は、従来技術の上記配線経路に比べて比較的長いが、本発明は上記第２走査線３１０と並列接続される上記補助走査線２２０を設置して、上記走査信号の上記配線経路の上記等価断面積を増加させ、更に上記配線抵抗を低減させる。
図３の例から分かるように、本発明の上記画素回路の構造設計によれば、上記液晶表示パネルの上記走査信号の上記走査入力端子Ｓ及び上記データ信号の上記データ入力端子Ｄを上記液晶表示パネルの同一側に設置することができる。従って、上記液晶表示パネルの額縁の３つの側辺をいずれかの入力端子として駆動チップを設置する又はボンディング端子等とする必要がなく、更に上記液晶表示パネルのレイアウト空間を効果的に節約し、且つ額縁の空間を減らし、上記液晶表示パネルの画面占有率を向上させる。
本発明はさらに液晶表示パネルの画素回路の製造方法を提供する。図４～図８に参照されるように、それらは本発明の上記画素回路の各製造過程での構造図である。
本発明の図４～図８に示されるように製造される上記画素回路は上記液晶表示パネルの１つの画素に対応する。従って、上記液晶表示パネルは本発明の上記画素回路を応用するときに、実際のニーズに応じて複数の上記画素と同じ数量の複数の上記画素回路を設置することができる。本実施例では、図４～図８は２行及び２列の上記画素回路、すなわち４つの上記画素回路が各製造過程にアレイ状に配列される構造図を例示的に示す。
以下、前述実施例の図２と併せて参照して上記画素回路の製造方法を説明する。本発明は図２に示される上記液晶表示パネルの部分断面図によって、上記画素回路における各製造過程での各素子間の相対関係を例示的に説明する。
図２及び図４に参照されるように、このステップでは、まず、示されている液晶表示パネルに必要な基板６００上に第１配線層２００を形成し、且つ露光、現像、及びエッチング等のパターン化の方法によって第１走査線２１０及びゲート１１０を形成する。このステップでは、上記第１走査線２１０及び上記ゲート１１０は第１方向Ｘに沿って形成され、且つ上記ゲート１１０は上記第１走査線２１０に電気的に接続される。一実施例では、このステップはさらに、上記第１配線層により第２方向Ｙに沿って補助走査線２２０を形成することを含んでもよい。本実施例では、上記第２方向Ｙは上記第１方向Ｘと垂直である。
このステップでは、上記ゲート１１０、上記第１走査線２１０、及び上記補助走査線２２０は、銅（Ｃｕ）又は銅モリブデン（ＣｕＭｏ）合金の上記第１配線層２００により形成される。上記ゲート１１０、上記第１走査線２１０、及び上記補助走査線２２０の厚さ範囲は２５００オングストローム（ａｎｇｓｔｒｏｍ、Å）～８０００オングストロームにあり、且つ好ましくは７０００オングストロームである。
注意する必要がある点として、上記第１配線層２００の上記パターン化過程で、上記補助走査線２２０と上記第１走査線２１０とは互いに絶縁される。すなわち上記補助走査線２２０と上記第１走査線２１０とは同一水平面上に相互に接続されない。
図４に示される上記ゲート１１０、上記第１走査線２１０、及び上記補助走査線２２０を形成した後、上記画素回路の製造方法は上記第１配線層２００上に図２に示されるゲート絶縁層１２０を形成する。上記ゲート絶縁層１２０を設置する目的は、後続の積層における薄膜トランジスタ１００の活性層１３０、上記ソース１４０、及び上記ドレイン１５０を遮断すること以外に、同時に上記補助走査線２２０の領域を平坦化するという目的も果たす。
図２及び図５に参照されるように、このステップでは、上記画素回路の製造方法は上記ゲート絶縁層１２０の上記補助走査線２２０の両端の上方に対応する領域にそれぞれ第１ビアホール５１０及び第２ビアホール５２０を開口し、上記ゲート絶縁層１２０の、上記第１走査線２１０と上記補助走査線２２０との軸線が互いに交わる上方に対応する領域に第３ビアホール５３０を開口する。
図２及び図６に参照されるように、このステップでは、上記画素回路の製造方法は上記ゲート絶縁層１２０の上記ゲート１１０の上方に対応する領域に上記活性層１３０を形成する。上記活性層１３０は酸化インジウムガリウム亜鉛（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）又はアモルファスシリコン（ａ－Ｓｉ）材料により作られる。
図２及び図７に参照されるように、このステップでは、上記画素回路の製造方法は上記活性層１３０の両側に上記ソース１４０及び上記ドレイン１５０を形成する。前述のステップを経た後には、上記画素回路には既に上記ゲート１１０、上記ゲート絶縁層１２０、上記活性層１３０、上記ソース１４０、及び上記ドレイン１５０が形成されている。上記ゲート１１０、上記ゲート絶縁層１２０、上記活性層１３０、上記ソース１４０、及び上記ドレイン１５０は、基本的な上記薄膜トランジスタ１００を構成する。上記ソース１４０は上記液晶表示パネルのデータ信号を受信するために用いられる。上記ゲート１１０は、上記液晶表示パネルの走査信号を受信し、且つ上記走査信号によって上記ソース１４０と上記ドレイン１５０との間の導通及び遮断を制御して、上記液晶表示パネルの上記画素の画像表示を達成するために用いられる。
図２及び図７に示されるように、このステップはさらに、上記ゲート絶縁層１２０上に第２配線層３００を形成し、且つ露光、現像、及びエッチング等のパターン化の方法によって第２走査線３１０及びデータ線３２０を形成することを含む。このステップでは、上記第２走査線３１０は上記第２方向Ｙに沿って形成され、且つ上記第２走査線３１０は上記第３ビアホール５３０によって上記第１走査線２１０に電気的に接続され及び上記第１ビアホール５１０及び上記第２ビアホール５２０によって上記補助走査線２２０に電気的に接続される。また、このステップでは、上記データ線３２０は上記第２方向Ｙに沿って形成され、且つ上記データ線３２０は上記ソース１４０に電気的に接続される。
上記液晶表示パネルの上記走査信号が伝達されるときに、上記第２走査線３１０及び上記第１走査線２１０によってはじめて、上記薄膜トランジスタ１００の上記ゲート１１０に入力できる。従って、本発明の上記画素回路における上記走査信号の配線経路は従来技術の画素回路の走査信号の配線経路よりも大きい。比較的長い上記走査信号の上記配線経路が配線抵抗の向上を伴うことになるため、上記走査信号の遅延、又は上記薄膜トランジスタ１００の充電不足をもたらすことになり、最終的に上記液晶表示パネルの表示効果を損なう。
本発明の上記画素回路は上記の問題を考慮するため、上記第２走査線３１０と並列接続される上記補助走査線２２０を設置して、上記走査信号の上記配線経路の等価断面積を増加させ、更に上記配線抵抗を低減させる。上記第１ビアホール５１０と上記第２ビアホール５２０との間で、上記走査信号の上記配線経路の上記等価断面積を大幅に向上させるため、上記配線抵抗を下げ、上記走査信号が遅延することがなく、且つ上記薄膜トランジスタ１００のあるべき充電能力を維持し、最終的に上記液晶表示パネルの表示効果を維持する。
このステップでは、上記第２走査線３１０及び上記データ線３２０は、銅（Ｃｕ）又は銅モリブデン（ＣｕＭｏ）合金の上記第２配線層３００により形成される。上記データ線３２０及び上記第２走査線３１０の厚さ範囲は２５００オングストローム（ａｎｇｓｔｒｏｍ、Å）～８０００オングストロームにあり、且つ好ましくは７０００オングストロームである。
注意する必要がある点として、上記第２配線層３００の上記パターン化過程で、上記データ線３２０と上記第２走査線３１０とは互いに絶縁される。すなわち上記データ線３２０と上記第２走査線３１０とは同一水平面上に相互に接続されない。
図７に示される上記データ線３２０及び上記第２走査線３１０を形成した後、上記画素回路の製造方法は上記第２配線層３００上に図２に示されるパッシベーション層７００を形成する。上記パッシベーション層７００を設置する目的は、上記薄膜トランジスタ１００、上記データ線３２０、及び上記第２走査線３１０を遮断すること以外に、同時に平坦化の目的も果たし、後続の積層の画素電極４００のためにベースを形成する。
図２及び図８に参照されるように、このステップでは、上記画素回路の製造方法は上記パッシベーション層７００の、上記薄膜トランジスタ１００の上記ドレイン１５０に対応する領域に第４ビアホール５４０を開口する。このステップはさらに、上記パッシベーション層７００上に上記画素電極４００を形成することを含み、且つ上記画素電極４００は上記第４ビアホール５４０によって上記ドレイン１５０に電気的に接続される。図８に示されるように、平面図において、上記画素電極４００は上記データ線３２０と上記第２走査線３１０及び上記補助走査線２２０との間に設置される。上記液晶表示パネルの上記走査信号が上記第２走査線３１０及び上記第１走査線２１０によって上記薄膜トランジスタ１００の上記ゲート１１０に入力されるときに、上記薄膜トランジスタ１００はオンになり、上記液晶表示パネルの上記データ信号が上記データ線３２０、上記ソース１４０、及び上記ドレイン１５０を経由して上記画素電極４００に入力するようにすることができる。
本実施例では、上記データ線３２０及び上記第２走査線３１０は一定の間隔距離を有する。このように、画素の回路配線配置を効果的に行って、上記画素の開口率を維持することができる以外に、さらに上記データ線３２０及び上記第２走査線３１０に寄生容量が生じることを防止し、更に上記画素回路のあるべき作動性能を維持することができる。
図４～図８に示される上記画素回路の各製造過程での構造図は本発明の上記画素回路の製造方法を表すものに過ぎず、本発明の上記画素回路を制限するために用いられるものではない。また、本発明の上記画素回路の製造方法を応用する上記液晶表示パネルの、表示画面を達成するために用いられる他の必須の要素は図４～図８に示されておらず、表示技術分野の技術者は、本分野の従来技術によって上記実施例の上記液晶表示パネルの上記の他の必須の要素が設けられることを理解できるはずである。
図３に参照されるように、図３は本発明の上記画素回路を応用する上記液晶表示パネルの部分回路図である。図３に示される上記液晶表示パネルの部分回路図は４行及び４列の上記画素回路を含む。言い換えれば、図３は図４～図８に示される上記画素回路の製造方法で製造された４つの上記画素回路を４組有することを示す。図３において、上記第１方向Ｘは上記液晶表示パネルの水平方向であり、且つ上記第２方向Ｙは上記液晶表示パネルの垂直方向である。
上記薄膜トランジスタ１００に電気的に接続される上記第１走査線２１０が上記第１方向Ｘに沿って設置され、且つ上記第１走査線２１０が更に、上記第２方向Ｙに沿って設置される上記第２走査線３１０に電気的に接続されるため、上記液晶表示パネルの上記走査信号の走査入力端子Ｓは上記第２方向Ｙの正方向又は負方向に設置されてもよい。本実施例では、上記走査信号の上記走査入力端子Ｓは上記液晶表示パネルの上側に設置されてもよい。
また、上記薄膜トランジスタ１００に電気的に接続される上記画素回路の上記データ線３２０が上記第２方向Ｙに沿って設置されるため、上記液晶表示パネルの上記データ信号のデータ入力端子Ｄは上記第２方向Ｙの正方向又は負方向に設置されてもよい。本実施例では、上記データ信号の上記データ入力端子Ｄは上記液晶表示パネルの上記上側に設置されてもよい。すなわち、上記走査信号の上記走査入力端子Ｓと上記データ信号の上記データ入力端子Ｄとは同一の側辺に設置される。
図３に示されるように、上記走査信号の上記走査入力端子Ｓから各々の上記画素回路の上記薄膜トランジスタ１００までの上記配線経路の距離が従来技術の上記配線経路に比べて比較的長いが、本発明は上記第２走査線３１０と並列接続される上記補助走査線２２０を設置して、上記走査信号の上記配線経路の上記等価断面積を増加させ、更に上記配線抵抗を低減させる。
図３の例から分かるように、本発明の上記画素回路の構造設計によれば、上記液晶表示パネルの上記走査信号の上記走査入力端子Ｓ及び上記データ信号の上記データ入力端子Ｄを上記液晶表示パネルの同一側に設置することができる。従って、上記液晶表示パネルの額縁の３つの側辺をいずれかの入力端子として駆動チップを設置する又はボンディング端子等とする必要がなく、更に上記液晶表示パネルのレイアウト空間を効果的に節約し、且つ額縁の空間を減らし、上記液晶表示パネルの画面占有率を向上させる。
発明者は、創造力を要する労働を経て本発明の上記画素回路を完成させた。以下に、本発明の実験データを提供して説明を補助しつつ、本発明を応用する上記液晶表示パネルと従来技術の上記液晶表示パネルとを比較する。
下記の表１に参照されるように、表１は従来技術の上記液晶表示パネルの４つの側辺の幅と、本発明の上記画素回路を応用する上記液晶表示パネルの４つの側辺の幅とを対比する。
説明する必要がある点として、表１において、従来技術の上記液晶表示パネルの上額縁の位置、及び本発明の上記画素回路を応用する上記液晶表示パネルの上額縁の位置に、いずれも上記走査信号の上記入力端子及び上記データ信号の上記入力端子が設置される。
従来技術では、液晶表示パネルを駆動する、垂直に交差して入力されるデータ線及び走査線により、上記液晶表示パネルの２つの隣接する辺は比較的広い額縁を有することになる。本発明の上記画素回路及びその製造方法は、上記第１方向Ｘに沿って設置される上記第１走査線２１０及び上記第２方向Ｙに沿って設置される上記第２走査線３１０の設計によって、上記薄膜トランジスタ１００の上記走査信号の上記走査入力端子Ｓ及び上記データ信号の上記データ入力端子Ｄを上記液晶表示パネルの同一側に設置する。従って、表１から分かるように、本発明の液晶表示パネルを応用することは、上記液晶表示パネルのレイアウト空間を効果的に節約でき、且つ従来技術に示された液晶表示パネルの上記額縁の空間を減らし、本発明の上記画素回路を応用する上記液晶表示パネルの画面占有率が従来技術の上記液晶表示パネルの画面占有率に比べて向上させる。
下記の表２に参照されるように、表２は、従来技術の上記液晶表示パネルの上記走査線（第１走査線のフィールド名で表す）の抵抗及び容量と、本発明の上記補助走査線２２０が設置されていない上記画素回路を応用する上記液晶表示パネルの上記第１走査線２１０及び上記第２走査線３１０の抵抗及び容量と、本発明の上記補助走査線２２０が設置される上記画素回路を応用する上記第１走査線２１０及び上記第２走査線３１０の上記液晶表示パネルの抵抗及び容量とを対比する。
表２に示されるように、本発明の上記画素回路及びその製造方法は上記第２走査線３１０を設置した後には、従来技術に比べて抵抗が付加的に増加することになる。そのため、本発明は更に、上記第２走査線３１０と並列接続される上記補助走査線２２０を設置し、これは上記第１走査線２１０及び上記第２走査線３１０の抵抗を明らかに低減させる。
従って、本発明の上記画素回路及びその製造方法は、本発明の上記画素回路を応用する上記液晶表示パネルの画面占有率を、従来技術の上記液晶表示パネルの画面占有率に比べて向上させることができる以外に、上記液晶表示パネルの期待される性能を維持することもできる。
以上は本発明の好ましい実施形態に過ぎない。なお、当業者にとって、本発明の原理を逸脱しない前提下で、さらにいくつかの改良や修飾をすることができ、これらの改良や修飾も本発明の保護範囲と見なされるべきである。
１００ 薄膜トランジスタ
１１０ ゲート
１２０ ゲート絶縁層
１３０ 活性層
１４０ ソース
１５０ ドレイン
２００ 第１配線層
２１０ 第１走査線
２２０ 補助走査線
３００ 第２配線層
３１０ 第２走査線
３２０ データ線
４００ 画素電極
５１０ 第１ビアホール
５２０ 第２ビアホール
５３０ 第３ビアホール
５４０ 第４ビアホール
６００ 基板
７００ パッシベーション層
１１０ ゲート
１２０ ゲート絶縁層
１３０ 活性層
１４０ ソース
１５０ ドレイン
２００ 第１配線層
２１０ 第１走査線
２２０ 補助走査線
３００ 第２配線層
３１０ 第２走査線
３２０ データ線
４００ 画素電極
５１０ 第１ビアホール
５２０ 第２ビアホール
５３０ 第３ビアホール
５４０ 第４ビアホール
６００ 基板
７００ パッシベーション層
Claims (16)
- 画素回路であって、
薄膜トランジスタと、第１走査線と、第２走査線と、データ線と、を含み、
前記第１走査線は、第１方向に沿って設置され、前記第１走査線は前記薄膜トランジスタに電気的に接続され、
前記第２走査線は、第２方向に沿って設置され、前記第２走査線は前記第１走査線に電気的に接続され、前記第２方向は前記第１方向と垂直であり、
前記データ線は、前記第２方向に沿って設置され、前記データ線は前記薄膜トランジスタに電気的に接続され、
補助走査線をさらに含み、
前記補助走査線は、第２方向に沿って設置され、前記補助走査線の両端は前記第２走査線に電気的に接続され、
前記補助走査線と前記第１走査線とは第１配線層に設置され、前記補助走査線と前記第１走査線とは前記第１配線層において互いに絶縁される、画素回路。 - 前記補助走査線と前記第２走査線とは異なる層に設置される、請求項１に記載の画素回路。
- 前記データ線と前記第２走査線とは第２配線層に設置され、前記データ線と前記第２走査線とは前記第２配線層において互いに絶縁される、請求項１に記載の画素回路。
- 前記補助走査線の厚さ範囲は、２５００オングストローム～８０００オングストロームにある、請求項１に記載の画素回路。
- 前記補助走査線の厚さは、７０００オングストロームである、請求項４に記載の画素回路。
- 画素電極をさらに含み、
前記画素電極は、前記データ線と前記第２走査線及び前記補助走査線との間に設置され、前記画素電極は前記薄膜トランジスタに電気的に接続される、請求項１に記載の画素回路。 - 走査入力端子と、データ入力端子と、をさらに含み、
前記走査入力端子は、前記第２走査線の、前記第１走査線から離れる一端に電気的に接続され、且つ前記第１走査線、前記第２走査線、及び前記補助走査線によって前記薄膜トランジスタに走査信号を入力し、
前記データ入力端子は、前記データ線の、前記薄膜トランジスタから離れる一端に電気的に接続され、且つ前記データ線によって前記薄膜トランジスタにデータ信号を入力する、請求項１に記載の画素回路。 - 前記走査入力端子及び前記データ入力端子は、前記第２方向の正方向又は負方向に設置される、請求項７に記載の画素回路。
- 画素回路の製造方法であって、
第１方向に沿って第１走査線及びゲートを形成するステップであって、前記ゲートは前記第１走査線に電気的に接続される、ステップと、
前記ゲート上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上に活性層を形成するステップと、
前記活性層上にソース及びドレインを形成するステップであって、前記ソース及び前記ドレインは前記活性層に電気的に接続される、ステップと、
第２方向に沿って第２走査線を形成するステップであって、前記第２方向は前記第１方向と垂直であり、前記第２走査線は前記第１走査線に電気的に接続される、ステップと、
第２方向に沿ってデータ線を形成するステップであって、前記データ線は前記ソースに電気的に接続される、ステップと、を含み、
第２方向に沿って補助走査線を形成するステップであって、前記補助走査線の両端は前記第２走査線に電気的に接続される、ステップをさらに含み、
前記補助走査線と前記第１走査線とは第１配線層により形成され、前記補助走査線と前記第１走査線とは前記第１配線層において互いに絶縁される、画素回路の製造方法。 - 前記補助走査線と前記第２走査線とは異なる層に形成される、請求項９に記載の画素回路の製造方法。
- 前記データ線と前記第２走査線とは第２配線層により形成され、前記データ線と前記第２走査線とは前記第２配線層において互いに絶縁される、請求項９に記載の画素回路の製造方法。
- 前記補助走査線の厚さ範囲は、２５００オングストローム～８０００オングストロームにある、請求項９に記載の画素回路の製造方法。
- 前記補助走査線の厚さは、７０００オングストロームである、請求項１２に記載の画素回路の製造方法。
- 前記データ線と前記第２走査線及び前記補助走査線との間に画素電極を形成するステップであって、前記画素電極は前記ドレインに電気的に接続される、ステップをさらに含む、請求項９に記載の画素回路の製造方法。
- 前記第２走査線の、前記第１走査線から離れる一端に走査入力端子を形成するステップであって、前記走査入力端子は前記第１走査線、前記第２走査線、及び前記補助走査線によって前記ゲートに走査信号を入力する、ステップと、
前記データ線の、前記ゲートから離れる一端にデータ入力端子を形成するステップであって、前記データ入力端子は前記データ線によって前記ソースにデータ信号を入力する、ステップと、をさらに含む、請求項９に記載の画素回路の製造方法。 - 前記走査入力端子及び前記データ入力端子は前記第２方向の正方向又は負方向に形成される、請求項１５に記載の画素回路の製造方法。
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