JP2007150275A - 半導体内臓基板およびその製造方法 - Google Patents

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Abstract

【課題】 プリント配線版に内蔵される半導体素子の狭ピッチ化に対応するとともに、半導体内蔵基板の製造工程を簡略化する。
【解決手段】 絶縁樹脂に設けられた開口部に半導体素子を配置し、表面配線層、裏面配線層に挟んで熱プレスを行うことで、半導体素子１を内蔵する半導体内蔵基板を形成する。半導体素子のバンプと表面配線層との接続は、接続用配線パターンにより行う。接続用配線パターンは形成されたレジスト膜をビーム光により直接露光することによりパターン化し、エッチングすることで形成する。これにより半導体素子の狭ピッチ化に伴う、半導体素子のプリント配線板への取り付け誤差や、各半導体素子間の電極の位置誤差を吸収し、配線パターンとの電気接続を確実に行う事を可能とする。
【選択図】 図１

Description

本発明は、絶縁樹脂からなるプリント配線板に半導体素子が埋設されている半導体内臓基板およびその製造方法に関するものである。
近年、半導体素子を搭載した半導体パッケージは、小型化・軽量化の一途をたどっている。そのために、半導体パッケージの電極部をエリアアレイ型にした、ＢＧＡ（ボール・グリッド・アレイ）やＣＳＰ（チップ・スケール・パッケージ）といった構造が採用されるようになってきている。
さらに、ＢＧＡやＣＳＰのような２次元的な小型化だけでなく、特開平１１−３９７０（特許文献１）に示されたように、１つのパッケージ内に複数の半導体素子を積層したマルチチップパッケージも提案されている。
一方、このような半導体パッケージの小型化だけでなく、特開平９−３２１４０８（特許文献２）に示されたように、プリント配線板の内部に半導体素子を内蔵した半導体内臓基板が提案されている。特開平９−３２１４０８における半導体内臓基板は、あらかじめ凹部の形成されたプリント配線板に、スタッドバンプの形成された半導体素子を搭載し、その後にこの半導体素子を覆うように絶縁層を形成している。
しかしながら、特開平９−３２１４０８に記載の半導体内臓基板では、プリント配線板の凹部を加工するためにルーター加工が必要となり、加工時間が大幅に増加する。また、半導体素子を埋め込むためには、凹部の底に半導体素子を保持できるようにするための保持面を形成しなければならず、この保持面には絶縁層が必要になる。その結果、半導体素子を挟んだ半導体内臓基板の厚みがきわめて厚くなり小型化が困難となる。
そこで、特開２００４−３３５６４１（特許文献３）には、あらかじめプリント配線板に凹部を形成するのではなく、プリント配線板の製造時に半導体素子を埋め込むことで半導体内臓基板は製造する方式が記載されている。その時の製造方法を図１２を参照して説明する。
まず、図１２（ａ）に示すように、Ｃｕ箔１０３の上に絶縁性エポキシ樹脂１０４を介して半導体素子１０１を搭載する。次に、図１２（ｂ）に示すように、プリプレグ材１０５を、その開口部１０５ａが半導体素子１０１を収容する位置に配置する。プリプレグ材１０５は半導体素子１０１の厚みとほぼ同じ厚みを持ち、半導体素子１０１に対応する形状の開口部１０５ａが打ち抜きプレスによって形成されている。また、プリプレグ材１０５の上には、Ｃｕ箔１０３’上には絶縁性樹脂であるエポキシ樹脂１０６がコーティングされたＲＣＣ（レジンコーテッドカッパー）材を載置する。このように積み重ねて配置し、Ｃｕ箔１０３、プリプレグ材１０５、エポキシ樹脂１０６、ＲＣＣ材を、図１２（ｃ）に示すように真空雰囲気にて熱圧着をおこなう。
次に、図１２（ｄ）に示すように、半導体素子１０１上の電極部１０２に対応する位置のＣｕ箔１０３’を、通常のエッチングで除去し穴部を形成す。その後、この穴部により露出するエポキシ樹脂１０６を、ＣＯ２あるいは、ＹＡＧ、エキシマといったレーザーにより除去し開口部１０８を形成し、半導体素子１０１の電極部２を露出させる。次に、図１２（ｅ）に示すようにメッキ工程にて全面にＣｕ層１０３ａを形成するとともに、開口部１０８をＣｕ層１０３ａで埋め込む。
次に、Ｃｕ層１０３ａ上にレジスト材を塗り、マスクを介した露光工程及び現像工程により、配線パターンを形成し、図１２（ｆ）のような半導体素子１０１が内蔵された半導体内臓基板を得る。
特開平１１−３９７０号公報 特開平９−３２１４０８号公報 特開２００４−３３５６４１号公報
前述の特開２００４−３３５６４１に記載されている半導体内臓基板では、レーザーにより開口部を正確に形成することにより、半導体素子の電極を外部に露出させている。また、プリント配線板上に形成されたＣｕ層を、マスクを使ってエッチングすることにより、電極と接続された配線パターンを形成している。従って、半導体素子の電極とプリント配線板上の配線パターンが必ず接続される程度のパターニングおよびエッチング精度が必要であった。
一方、半導体素子は一枚の半導体ウエハから多数個取りで製造されるため、各半導体素子間には個体差があり、電極の位置に関しても各半導体素子間で位置誤差を有している。また、半導体素子のプリント配線板への取り付け位置は、必ず所定の範囲内での取り付け誤差が生ずる。そのため、配線パターンのパターニング位置と、半導体素子の電極の位置には、設計位置に対して位置ずれが発生する。
さらに、有機樹脂材料を用いたプリント配線板においては、有機樹脂材料のプロセス中の伸縮が大きく、かつその伸縮は場所により異なることから、この伸縮の補正が必要となる。通常この位置ずれを考慮して、マスクによるパターニング形状は、所定の大きさのマージンを持った形状となっている。
しかしながら半導体素子の電極が狭ピッチになると、隣接する配線パターンとの干渉を避けるため、前述のマージンを十分に取ることができなくなる。すなわち、前述の半導体素子のプリント配線板への取り付け誤差や、各半導体素子間の電極の位置誤差を、パターニング形状のマージンにより許容することが困難となる。それにより、半導体素子の電極とプリント配線板上の配線とが接続されなくなる。このような状況は、半導体素子の電極がピッチが狭くなれば狭くなるほど顕著となり、今後さらに問題となってくると思われる。
そこで本発明は、上記課題に鑑みてなされたものであり、半導体素子の電極部の狭ピッチ化に対応して、配線パターンとの電気接続の安定性を向上させることのできる半導体内臓基板およびその製造方法を提供することを目的とするものである。
本発明は、前記課題を解決するために、絶縁樹脂からなるプリント配線板に半導体素子が内蔵された半導体内臓基板において、前記プリント配線板上には配線パターンが形成され、前記半導体素子上に設けられた電極部には接続用バンプが形成されており、前記配線パターンと前記接続用バンプは、接続用配線パターンにより直接接続されていることを特徴とする半導体内臓基板を提供する。
また本発明は、絶縁樹脂からなるプリント配線板に半導体素子が内蔵された半導体内臓基板の製造方法において、前記半導体素子の表面に設けられた電極部に接続用バンプを形成する工程と、該半導体素子を前記プリント配線板に形成された開口部に配置する工程と、該半導体素子と該プリント配線板の上に導電膜を形成した状態で該半導体素子と該プリント配線板とを一体化する工程と、前記導電膜をパターニングすることにより配線パターンを形成するとともに、該半導体素子上の導電膜を除去し前記接続用バンプの表面を露出させる工程と、前記露出した接続用バンプと前記配線パターンとを接続する接続用配線パターンを形成する工程と、を有することを特徴とする半導体内臓基板の製造方法を提供する。
本発明によれば、半導体内臓基板において、半導体素子の電極とプリント配線板上の配線パターンとを、接続用配線パターンにより接続している。またこの接続用配線パターンは、半導体素子をプリント配線板に埋め込んだ後の別工程で形成している。これにより、半導体素子の電極及びプリント配線板上のパターン配線の位置に対応して接続用配線パターンを形成することが可能となる。また、半導体素子の電極部が狭ピッチ化しても、配線パターンとの電気接続を確実に行なう事が可能となる。
本発明の実施の形態を説明する。
図１は本発明の実施例１における半導体内臓基板２０の断面図である。図中１は半導体素子であり、２は半導体素子１上の電極部１１に形成されたバンプである。半導体素子１上の電極部１１以外の部分は絶縁層１３により覆われている。１２は絶縁層１３の上に設けられ、バンプ２とほぼ同じ高さの樹脂フィルムである。半導体素子１の下面には絶縁層４が設けられている。５はプリント配線板の本体をなす絶縁樹脂層である。３ａは絶縁樹脂層５の裏面に形成された裏面配線パターンであり、７ａは絶縁樹脂層５の表面に形成された表面配線パターンである。６は半導体素子１を封止する接着樹脂層である。１０ａは半導体素子１上のバンプ２と、絶縁樹脂層５上の表面配線パターン７ａを接続する接続用配線パターンである。接続用配線パターン１０ａは導電性の保護層９ａを介してバンプ２と表面配線パターン７ａを接続している。
（製造方法１）
次に図１に示した半導体内臓基板２０の製造方法１を、図２乃至４を参照して説明する。まず図２（ａ）に示すように、半導体素子１の上面に電極部１１にバンプ２を形成する。バンプ２は金やＣｕ等の金属やはんだが使用される。形状は直径２０〜３０μｍのボールや円柱が使用される。半導体素子１の表面は絶縁層１３により覆われており、電極部１１のみが上面に露出している。絶縁層１３としてはエポキシ系樹脂等が使用可能である。さらに半導体素子１の上面に形成された絶縁層１３の上面のアクティブエリアには、バンプ２とほぼ同じ高さの樹脂フィルム１２を形成する。樹脂フィルム１２としてはポリイミドフィルム等を使用することができる。
次に表面にバンプ２及び樹脂フィルム１ａが形成された半導体素子１と裏面配線層３とを、絶縁層４を介して接着する。絶縁層４は厚み１０〜５０μｍのエポキシ樹脂等を使用する。厚みは裏面配線層３としては厚み１０〜３５μｍのＣｕやアルミニウム等の薄膜が使用可能である。半導体素子１は熱硬化により絶縁層４を介して裏面配線層３に接着される。
次に、図２の（ｂ）に示すように、半導体素子１の厚み（５０〜１５０μｍ）とほぼ同じ厚みをもち、半導体素子１に対応する形状の開口部５ａを有する絶縁樹脂層５を、その開口部５ａが半導体素子１を収容する位置に配置する。絶縁樹脂層５としてはガラスクロス入りのプリプレグ材を使用することができる。半導体素子１を絶縁樹脂層５の開口部５ａに配置する。
また絶縁樹脂層５および半導体素子１の上に、表面配線層７にエポキシ等の接着樹脂層６をライニングしたＲＣＣ材８を配置する。表面配線層７としては裏面配線層３と同様に、厚み１０〜３５μｍのＣｕやアルミニウム等の薄膜が使用可能である。接着樹脂層６としては厚さ２０〜６０μｍのエポキシ樹脂等が使用可能である。
次に、図２の（ｃ）に示すように、裏面配線層３、絶縁樹脂層５、ＲＣＣ材８を、真空雰囲気にて１５０〜２００℃の温度で同時に熱プレスする。これにより裏面配線層３、絶縁樹脂層５、ＲＣＣ材８は一体化し一つの基板となる。接着樹脂層６は加熱することで流動性が高くなるため、開口部５ａの半導体素子１と絶縁樹脂層５との間に入り込み、半導体素子１を確実の固定する。また、バンプ２の上部の絶縁樹脂層５はバンプにより押し流されるため、バンプ２と表面配線層７は接触した状態になる。
このとき、ガラスクロス入りのプリプレグ材５を使用するのは、熱プレス時の圧力により半導体素子１が存在する場所と存在しない場所での圧力差によりプレス後の表面の平坦性が損なわれるのを防ぐためである。そのことからも，ガラスクロスの厚みは半導体素子１の厚みとバンプ２の高さの合計と等しいか若干厚い方が好ましい。
尚、前述の樹脂フィルム１２は、半導体素子１上に設けられたバンプ２により、半導体素子１上の表面配線層７に凹凸がつくことを防止している。また、バンプ２が樹脂フィルム１２の厚みまで変形すると、樹脂フィルム１２も加圧力を受け持つため、バンプ２に集中してプレス圧力がかかることによる半導体素子１へのダメージを防ぐことができる。
次に、図３（ａ）に示すように、一体化した基板の表面配線層３と裏面配線層７を、パターニングし、裏表面パターン配線３ａ、表面配線パターン７ａ形成する。これによりバンプ２の上部は、露出することとなる。
次に図３（ｂ）に示すように、基板の表裏面に無電解メッキにより厚さ１〜３μｍの保護層９を形成する。保護層９としてはＮｉ等の金属が使用可能である。保護層９は、先にパターン形成した配線パターン７ａを保護するためと、次の工程で形成する導電膜を電気メッキで形成するための共通電極としての働きと、半導体素子１のバンプ２と後述する接続用配線パターン１０ａとの間の拡散を防止する役割を果たしている。
次に、図４（ａ）に示すように、保護層９上に電気メッキにより厚さ１〜３μｍの接続用配線層１０を形成する。接続用配線層１０としてはＣｕ等の金属が使用可能である。
次にバンプ２と表面配線パターン７ａの位置を確認し、それらの位置に合わせて、図４（ｂ）に示すように、レジストＲ１を形成する。具体的には、半導体素子１のバンプ２が露出していた面側にネガ型のレジスト層を設け、１つ１つの半導体素子について、それぞれのバンプ２の位置検出を行う。その後に、バンプ２の露出する領域から接続すべき配線パターン７ａの電極部までの間をビーム光で直接露光する。ビーム光としてはレジスト材が感光する波長帯を有しているものであれば、いずれの方式でもかまわないが、通常はＵＶ光が使われる。また直接露光する方法としては、ビームヘッド側にＸ−Ｙ駆動部を設けてもよいし、基板を保持するステージ側にＸ−Ｙ駆動部を設け、あらかじめプログラミングされたように駆動させればよい。
尚、レジストパターンＲ１は、前述の一旦全面にレジスト膜を形成した後、レーザにより直描して形成する以外に、レジスト自体を直接描画することも可能である。レジスト自体を直接描画すれば製造工程を減らすことが可能となる。
次に、それぞれの半導体素子１について露光した後、現像を行うと半導体素子１のバンプ２から配線パターン７ａの電極部までの部分のみにレジストパターンＲ１が形成される。この状態で接続用配線パターン層１０を過硫酸系の溶液にてエッチングし、レジストパターンＲ１で覆われた部分以外の保護層（Ｎｉ層）９上の接続用配線パターン層（Ｃｕ層）１０を除去する。これにより接続用配線パターン層１０はパターニングされ、接続用配線パターン１０ａとなる。この時、エッチング液は、保護層（Ｎｉ層）９をエッチングしないように、エッチング条件を調整する。
次に、レジストパターンＲ１を残した状態で、保護層（Ｎｉ層）９をエッチングする。このとき、エッチング液としては、塩化第２鉄系の溶液を使用する。塩化第２鉄系の溶液は、接続用配線パターン１０ａもエッチングするが、保護層９にくらべ接続用配線パターン１０ａははるかに厚いので断線することはない。特に極細の接続用配線パターン１０ａに関しては、Ｎｉ上にＣｕおよびレジストが存在していることから、安定したパタ−ン形成を行うことができる。
その後、レジストパターンＲ１を剥離することで、図４（ｃ）に示すように、半導体内蔵基板２０を得ることができる。
図５、図６は、バンプ２と配線パターン７ａを接続する接続用配線パターン１０ａを示した、半導体内臓基板２０の平面図である。図５（ａ）、図６（ａ）は接続用配線パターン１０ａが形成される前の図であり、図５（ｂ）、図６（ｂ）は接続用配線パターン１０ａを形成した後の図である。図５に対して図６は半導体素子１が斜めに配置されている。本実施例では、前述の図４（ｂ）に示すレジストＲ１の形成工程で、半導体素子１のバンプ２と配線パターン７ａの接続部までの位置を、自動的に補正してレジストにビームを描画する。従って、半導体素子１のバンプ３と、表面配線パターン７ａの位置が、多少ずれていたとしても、常に安定した接続を行うことが可能である。
本発明によれば、配線パターン７ａを形成するプロセスと、接続用配線パターン１０ａを形成するプロセスと分離している。これにより、接続用配線パターン１０ａを形成する際のレジストを、１つ１つの半導体素子の電極の位置にあわせて行うことが可能となる。そのため、半導体素子の位置がずれていたとしても、描画プログラムの補正により対応することができるため、配線幅／スペース＝１０μｍ／１０μｍ〜２０μｍ／２０μｍといった極めて微細な接続用配線パターン１０ａを容易に形成することができる。
また、本実施例においては、プリント配線板の両面を配線層として使用する２層プリント配線板に関して説明した。しかしながら本発明はこれに限られるものではなく、図７に示すように、配線層が１層の片面プリント配線板にもていおう可能である。この時、絶縁樹脂層に形成された開口部は、上下方向で貫通したものではなく、凹部形状のものとし、その凹部に半導体素子を配置することができる。
さらに、放熱性が要求される場合においては、図８に示すような半導体素子をＣｕ合金等の放熱性の高い金属プレート１５に配置して一体化した後、半導体素子の裏面側は配線パターンを設けず放熱板として使用してもかまわない。
（製造方法２）
次に図１に示した半導体内臓基板２０の製造方法２を、図９を参照して説明する。製造方法２においては、製造方法１で使用したネガ型のレジストＲ１に代えて、ポジ型レジストＲ２を使用している。製造方法２において製造方法１における図２、図３で示した工程は同じであり、図４で示した工程に代えて図９で示す工程をおこなう。
図９（ａ）に示すように、接続用配線パターン１０ａを形成する部分の保護層（Ｎｉ層）９のみが露出するように、ポジ型レジストＲ２を形成する。その後、保護層９を共通電極層として電気メッキを行い、接続用配線パターン（Ｃｕ層）１０ａを形成する。接続用配線パターン（Ｃｕ層）１０ａの厚さは、５〜１５μｍが好ましい。
次に図９（ｂ）に示すようにレジストパターンＲ２を剥離し、図９（ｃ）に示すように保護層９のエッチングを行う。その際、接続用配線パターン１０ａもエッチングされるが、保護層９よりも膜厚であるため、エッチングが終了した時の膜厚は、３〜１０μｍ程度となる。尚、レジストパターンＲ２は、前述のレジストパターンＲ１と同様に、レジスト自体を直接描画することも可能である。レジスト自体を直描すれば製造工程を減らすことが可能となる。
図１０は本発明の実施例２における半導体内臓基板３０の断面図である。本実施例では、図１に示した実施例１の半導体内臓基板２０と比べて、保護層９のない構成となっている。本実施例においては、半導体素子１のバンプ２の組成がＮｉである。この場合は、拡散バリア層として機能する保護層９を、バンプ２と配線パターン７ａとの間に設ける必要がない。尚、図１０において図１と同じ部材には同じ符号を付している。
次に図１０に示した半導体内臓基板３０の製造方法を、図１１を参照して説明する。本実施例における製造方法は、実施例１の製造方法１における図２、図３で示した工程は同じであり、図４で示した工程に代えて図１１で示す工程をおこなう。
図１１（ａ）に示すように、配線パターン３ａ、７ａを形成した後、全面に無電解メッキにより接続用配線パターン層（Ｃｕ層）１０を３〜１０μｍの厚みで形成する。そして、ネガ型のレジストパターンＲ３ を用いて接続用配線パターン層１０をエッチングし、図１１（ｂ）に示すように極細パターンである接続用配線パターン１０ａを形成する。
なお、本実施例においては、バンプ２がＮｉであり接続用配線パターン１０ａがＣｕであったが、バンプ２がＣｕであり接続用配線パターン１０ａがＮｉであってもかまわない。また、バンプ２がＮｉで接続用配線パターン１０ａがＮｉ、あるいはバンプ２がＣｕで接続用配線パターン１０ａがＣｕであってもかまわない。
尚、レジストパターンＲ３は、前述のレジストパターンＲ１と同様に、レジスト自体を直描することも可能である。レジスト自体を直接描画すれば製造工程を減らすことが可能となる。
またレジストに代えて、接続用配線パターン１０ａを直接描画すること効能である。これによりレジスト描画後の露光・現像のプロセスを省略することができる。
実施例１による半導体内臓基板の断面図。 実施例１による半導体基板の製造方法１を示す工程図。 実施例１による半導体基板の製造方法１を示す工程図。 実施例１による半導体基板の製造方法１を示す工程図。 実施例１による半導体素子のバンプと接続用配線パターンの配置を説明する平面図。 実施例１による半導体素子のバンプと接続用配線パターンの配置を説明する平面図。 実施例１による半導体内臓基板の断面図。 実施例１による半導体内臓基板の断面図。 実施例１による半導体基板の製造方法２を示す工程図。 実施例２による半導体内臓基板の断面図。 実施例２による半導体基板の製造方法を示す工程図。 従来例による半導体基板の製造工程を示す工程図。
符号の説明
１ 半導体素子
２ バンプ
３ 裏面配線層
３ａ 裏面配線パターン
４ 絶縁樹脂層
５ 絶縁樹脂層
５ａ 開口部
６ 接着樹脂層
７ 表面配線層
７ａ 表面配線パターン
８ ＲＣＣ材
９ 保護層
１０ 接続用配線パターン層
１０ａ 接続用配線パターン
１１ 電極
１２ 樹脂フィルム
１３ 絶縁層
１４ 絶縁樹脂フィルム
１５ 金属プレート
２０、３０ 半導体内臓基板

Claims (8)

  1. 絶縁樹脂からなるプリント配線板に半導体素子が内蔵された半導体内臓基板において、前記プリント配線板上には配線パターンが形成され、前記半導体素子上に設けられた電極部には接続用バンプが形成されており、前記配線パターンと前記接続用バンプは、接続用配線パターンにより直接接続されていることを特徴とする半導体内臓基板。
  2. 前記接続用配線パターンは、前記配線パターンより薄いことを特徴とする請求項１に記載の半導体内臓基板。
  3. 前記配線パターンが、複数の材料からなる多層構造を有することを特徴とする請求項１記載の半導体内臓基板。
  4. 絶縁樹脂からなるプリント配線板に半導体素子が内蔵された半導体内臓基板の製造方法において、前記半導体素子の表面に設けられた電極部に接続用バンプを形成する工程と、該半導体素子を前記プリント配線板に形成された開口部に配置する工程と、該半導体素子と該プリント配線板の上に導電膜を形成するとともに、該半導体素子と該プリント配線板とを一体化する工程と、前記導電膜をパターニングすることで配線パターンを形成し、それとともに前記接続用バンプの表面を露出させる工程と、前記露出した接続用バンプと前記配線パターンとを接続用配線パターンにより接続する工程と、を有することを特徴とする半導体内臓基板の製造方法。
  5. 前記接続用配線パターンは、前記半導体素子と前記プリント配線板の上に接続用配線層を形成し、該接続用配線層の上にレジスト材からなる膜を形成し、該レジスト材を、レーザにより直接露光することで接続用配線パターンをパターニングし、該パターンをエッチングマスクとして、接続用配線層をエッチングすることにより形成されることを特徴とする請求項４に記載の半導体内臓基板の製造方法。
  6. 前記接続用配線パターンは、前記半導体素子と前記プリント配線板の上に接続用配線層を形成し、該接続用配線層の上にレジスト材からなる膜を形成し、該レジスト材を、レーザにより直接露光することで接続用配線パターンをパターニングし、該パターンをめっきマスクとして、接続用配線層をめっきにより成長させることにより形成されることを特徴とする請求項４に記載の半導体内臓基板の製造方法。
  7. 前記接続配線パターンは、前記絶縁樹脂層および半導体素子上に接続用配線層を形成し、接続用配線層の上にレジスト材を直接描画し、さらにエッチングすることにより形成されることを特徴とする請求項４に記載の半導体内臓基板の製造方法。
  8. 前記接続配線パターンは、前記絶縁樹脂層および半導体素子上に導電性材料を直接描画することにより形成されることを特徴とする請求項４に記載の半導体内臓基板の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157669A (ja) * 2009-01-05 2010-07-15 Seiko Instruments Inc 電子回路部品および電子機器
JP2011077230A (ja) * 2009-09-30 2011-04-14 Seiko Instruments Inc 電子回路部品および電子機器
KR101113889B1 (ko) 2007-12-04 2012-02-29 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
WO2018154879A1 (ja) * 2017-02-27 2018-08-30 オムロン株式会社 電子装置およびその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856209B1 (ko) * 2007-05-04 2008-09-03 삼성전자주식회사 집적회로가 내장된 인쇄회로기판 및 그 제조방법
FR2917234B1 (fr) * 2007-06-07 2009-11-06 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice semi-conductrice.
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
AT10247U8 (de) * 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
FR2934082B1 (fr) * 2008-07-21 2011-05-27 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
FR2947948B1 (fr) * 2009-07-09 2012-03-09 Commissariat Energie Atomique Plaquette poignee presentant des fenetres de visualisation
DE102009058764A1 (de) * 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
US8836094B1 (en) * 2013-03-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package device including an opening in a flexible substrate and methods of forming the same
US9663357B2 (en) * 2015-07-15 2017-05-30 Texas Instruments Incorporated Open cavity package using chip-embedding technology
DE102019103281B4 (de) * 2019-02-11 2023-03-16 Infineon Technologies Ag Verfahren zum bilden eines die-gehäuses

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04350951A (ja) * 1991-05-28 1992-12-04 Mitsubishi Heavy Ind Ltd 半導体装置の配線方法
JPH07153867A (ja) * 1993-11-30 1995-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP2001291797A (ja) * 2000-04-10 2001-10-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004152982A (ja) * 2002-10-30 2004-05-27 Matsushita Electric Ind Co Ltd 電子部品実装済部品の製造方法、及び該電子部品実装済部品を備えた電子部品実装済完成品の製造方法、並びに電子部品実装済完成品

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49131863U (ja) * 1973-03-10 1974-11-13
JPS60252992A (ja) * 1984-05-30 1985-12-13 Toshiba Corp Ｉｃカ−ド
JPH074995B2 (ja) * 1986-05-20 1995-01-25 株式会社東芝 Ｉｃカ−ド及びその製造方法
US5548091A (en) * 1993-10-26 1996-08-20 Tessera, Inc. Semiconductor chip connection components with adhesives and methods for bonding to the chip
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
KR100890534B1 (ko) * 2000-02-25 2009-03-27 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
WO2002027786A1 (fr) * 2000-09-25 2002-04-04 Ibiden Co., Ltd. Element semi-conducteur, procede de fabrication d'un element semi-conducteur, carte a circuit imprime multicouche, et procede de fabrication d'une carte a circuit imprime multicouche
JP3634735B2 (ja) * 2000-10-05 2005-03-30 三洋電機株式会社 半導体装置および半導体モジュール
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
JP3920195B2 (ja) * 2002-11-11 2007-05-30 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP4137659B2 (ja) 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4200285B2 (ja) * 2003-04-02 2008-12-24 パナソニック株式会社 回路基板の製造方法
JP2004335641A (ja) 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4361826B2 (ja) * 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
TW200539246A (en) * 2004-05-26 2005-12-01 Matsushita Electric Ind Co Ltd Semiconductor device and method for manufacturing the same
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006165252A (ja) * 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
TWI260056B (en) * 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04350951A (ja) * 1991-05-28 1992-12-04 Mitsubishi Heavy Ind Ltd 半導体装置の配線方法
JPH07153867A (ja) * 1993-11-30 1995-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP2001291797A (ja) * 2000-04-10 2001-10-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004152982A (ja) * 2002-10-30 2004-05-27 Matsushita Electric Ind Co Ltd 電子部品実装済部品の製造方法、及び該電子部品実装済部品を備えた電子部品実装済完成品の製造方法、並びに電子部品実装済完成品

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113889B1 (ko) 2007-12-04 2012-02-29 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
JP2010157669A (ja) * 2009-01-05 2010-07-15 Seiko Instruments Inc 電子回路部品および電子機器
JP2011077230A (ja) * 2009-09-30 2011-04-14 Seiko Instruments Inc 電子回路部品および電子機器
WO2018154879A1 (ja) * 2017-02-27 2018-08-30 オムロン株式会社 電子装置およびその製造方法
JP2018142573A (ja) * 2017-02-27 2018-09-13 オムロン株式会社 電子装置およびその製造方法
TWI657723B (zh) * 2017-02-27 2019-04-21 日商歐姆龍股份有限公司 電子裝置及其製造方法
CN110024493A (zh) * 2017-02-27 2019-07-16 欧姆龙株式会社 电子装置及其制造方法
US10618206B2 (en) 2017-02-27 2020-04-14 Omron Corporation Resin-molded electronic device with disconnect prevention
EP3589089A4 (en) * 2017-02-27 2020-12-30 Omron Corporation ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING THE SAME

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