JP2007073559A - Method of manufacturing thin-film transistor - Google Patents
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Abstract
Description
本発明は薄膜トランジスタの製法に係り、より詳しくは、酸化亜鉛（ZnO）を主成分とする酸化物を半導体薄膜層(活性層)として有する薄膜トランジスタにおいて、製造工程を大幅に低温化するとともに、半導体薄膜層と、該半導体薄膜層上に形成した界面制御型ゲート絶縁膜との界面の清浄化を達成することによって、プラスティック基板上に形成した液晶表示装置や有機エレクトロルミネッセンス素子（OLED）への応用を可能とした高性能薄膜トランジスタの製法に関するものである。 The present invention relates to a method of manufacturing a thin film transistor. More specifically, in a thin film transistor having an oxide mainly composed of zinc oxide (ZnO) as a semiconductor thin film layer (active layer), the manufacturing process is greatly reduced, and the semiconductor thin film By purifying the interface between the layer and the interface-controlled gate insulating film formed on the semiconductor thin film layer, application to liquid crystal display devices and organic electroluminescence elements (OLEDs) formed on plastic substrates The present invention relates to a method for manufacturing a high-performance thin film transistor that has been made possible.
酸化亜鉛（ZnO）あるいは酸化マグネシウム亜鉛（ZnMgO）等のZnOに関連する酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ（以下TFTと略）、発光デバイス、透明導電膜等の電子デバイス応用を目指し、ZnOに関連する酸化物を用いた薄膜半導体の研究開発が活発化している。特に半導体薄膜として酸化亜鉛（ZnO）を用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン（a-Si:H）TFTに比較して電子移動度が大きく、優れたTFT特性並びに低温プロセスが可能である等の可能性を持つことから積極的な開発が進められている。 It has long been known that oxides related to ZnO such as zinc oxide (ZnO) or magnesium zinc oxide (ZnMgO) exhibit excellent semiconductor (active layer) properties, and in recent years thin film transistors (hereinafter abbreviated as TFT), Research and development of thin-film semiconductors using oxides related to ZnO are becoming active with the aim of applying electronic devices such as light-emitting devices and transparent conductive films. In particular, TFTs using zinc oxide (ZnO) as a semiconductor thin film have higher electron mobility than amorphous silicon (a-Si: H) TFTs that are mainly used in conventional liquid crystal displays, and excellent TFT characteristics. Active development is underway because of the possibility of low-temperature processes.
現在、モバイルディスプレイに用いられる薄膜トランジスタ（TFT）の主流はアモルファスSi-TFTであり、その基板としては、ガラス基板が使用されている。一方、プラスティック基板は、ガラス基板に比べて厚さ約１／２、重さ約１／３、落下強度約１０倍であり、薄型・軽量、対衝撃性いずれの点においてもガラスより優れており、軽量・強靭・フレキシブル性を有するモバイルディスプレイに適した基板材料である。 Currently, the mainstream of thin film transistors (TFTs) used in mobile displays is amorphous Si-TFT, and a glass substrate is used as the substrate. On the other hand, the plastic substrate is about 1/2 thick, about 1/3 the weight, and about 10 times the drop strength compared to the glass substrate, and it is superior to the glass in terms of thinness, light weight, and impact resistance. It is a substrate material suitable for mobile displays that are lightweight, tough and flexible.
ガラス基板は耐熱温度が400から600℃程度であるのに対して、一般的なプラスティック基板の耐熱性は200℃以下と低い為、製造工程中に高温工程が含まれると、プラスティック基板が高温工程に耐えられず、伸縮や変質を起こしてしまう。従って、プラスティック基板の応用には、薄膜トランジスタ製造工程全工程を大幅に低温化することが必要不可欠である。 Glass substrates have a heat resistance temperature of about 400 to 600 ° C, whereas general plastic substrates have low heat resistance of 200 ° C or less, so if a high temperature process is included in the manufacturing process, Can not withstand, stretch and deteriorate. Therefore, for the application of the plastic substrate, it is indispensable to significantly lower the temperature of the entire manufacturing process of the thin film transistor.
単結晶ZnO及びZnO薄膜についての昇温脱離特性に関して、本願発明者は、以下の知見を得ている。
ZnOからのZnの脱離は、100℃付近から低レベルであるが検出され、温度上昇とともに増加する。特に、220℃付近からは、急激に増加が見られる。また、酸化亜鉛表面での吸着水分によると思われるH2O、OH、Oの脱離は、100℃付近から立ち上がり、150〜200℃で顕著に見られ、酸化亜鉛に吸着した水分を熱により除去する場合においては200℃を超える温度が必要となることが明らかとなった。酸化亜鉛薄膜表面に水分が吸着した状況でゲート絶縁膜の形成を行った場合、吸着したOH基による酸化亜鉛の還元が生じ、リーク電流の要因となる。
これらの特性に鑑みれば、プラスティック基板の耐熱温度である200℃以下にて良好な薄膜トランジスタを実現するには、酸化亜鉛薄膜への水分吸着を抑制し、良好な半導体薄膜と絶縁膜との界面を形成する必要がある。
The inventors of the present application have obtained the following knowledge regarding the temperature-programmed desorption characteristics of single crystal ZnO and ZnO thin films.
Zn desorption from ZnO is detected at a low level from around 100 ° C., and increases with increasing temperature. In particular, a sharp increase is observed from around 220 ° C. In addition, the desorption of H 2 O, OH, O, which seems to be due to the adsorbed moisture on the zinc oxide surface, rises from around 100 ° C and is noticeable at 150-200 ° C. It has become clear that a temperature exceeding 200 ° C. is required for removal. When the gate insulating film is formed in a state where moisture is adsorbed on the surface of the zinc oxide thin film, the zinc oxide is reduced by the adsorbed OH group, which causes a leakage current.
In view of these characteristics, in order to realize a good thin film transistor at a heat resistant temperature of 200 ° C. or less of the plastic substrate, moisture adsorption to the zinc oxide thin film is suppressed, and a good interface between the semiconductor thin film and the insulating film is formed. Need to form.
上記した如きプラスティック基板の応用性と、半導体薄膜層の低抵抗化防止、酸化亜鉛薄膜と絶縁膜界面での水分吸着抑制の観点に鑑みれば、酸化亜鉛ZnOを半導体薄膜層として用いた薄膜トランジスタ（ZnO-TFT）をプラスティック基板上に形成する場合においては、製造工程の低温化と同時に酸化亜鉛薄膜への水分や有機汚染吸着を防止する手法が必要といえる。 In view of the applicability of the plastic substrate as described above, prevention of low resistance of the semiconductor thin film layer, and suppression of moisture adsorption at the interface between the zinc oxide thin film and the insulating film, a thin film transistor (ZnO) using zinc oxide ZnO as the semiconductor thin film layer -TFT) on a plastic substrate requires a technique to prevent moisture and organic contamination from adsorbing to the zinc oxide thin film at the same time as lowering the manufacturing process.
ZnO-TFTの構造としては、ゲート電極が半導体薄膜の上部に位置するトップゲート型及び、下部に位置するボトムゲート型の構造が考えられる。 As the structure of the ZnO-TFT, a top gate type structure in which the gate electrode is located at the upper part of the semiconductor thin film and a bottom gate type structure in which the gate electrode is located at the lower part can be considered.
図６に、半導体薄膜として酸化亜鉛（ZnO）を用いたトップゲート型TFT（ZnO-TFT）の従来の構造の一例を示す。
このトップゲート構造は、基板１１６上にソース・ドレイン電極１１７、半導体薄膜１１８、ゲート絶縁膜１１９、ゲート電極１２０をこの順に積層して構成されている。
このゲート絶縁膜１１９は、化学気相成長（CVD）法にて200〜500nmの厚みで形成されることが多い。
FIG. 6 shows an example of a conventional structure of a top gate type TFT (ZnO-TFT) using zinc oxide (ZnO) as a semiconductor thin film.
This top gate structure is configured by stacking a source /
The
一方、ボトムゲート型のZnO-TFTを開示したものとして、特許文献１、特許文献２などが例示できる。
On the other hand,
特許文献１に開示されるボトムゲート型ZnO-TFTは、図７に示す如く、基板１０２、ゲート電極１０３、ゲート絶縁膜１０４、酸化亜鉛半導体薄膜１０５、ソース電極１０６、ドレイン電極１０７、保護膜１０８を有してなり、これら各構成をこの順に積層して形成されている。
As shown in FIG. 7, a bottom gate type ZnO-TFT disclosed in
特許文献２に開示されるボトムゲート型ZnO-TFTは、図８（ａ）に示す如く、基板１０９、ゲート電極１１０、ゲート絶縁膜１１１、ソース電極１１２、ドレイン電極１１３、酸化亜鉛半導体薄膜１１４を有してなり、これら各構成をこの順に積層して形成されている。実際に製造の最終工程においては、図８（ｂ）に示す如く、前記酸化亜鉛半導体薄膜１１４を被覆して保護膜１１５が形成される。
As shown in FIG. 8A, the bottom gate type ZnO-TFT disclosed in
上記に示す如きトップゲート型ZnO-TFTにおいては酸化亜鉛上のゲート絶縁膜を、ボトムゲート型ZnO-TFTの製法においては酸化亜鉛上の保護膜を、通常、250℃以上の温度条件において成膜される場合が一般的である。 In the top gate type ZnO-TFT as shown above, a gate insulating film on zinc oxide is formed, and in the manufacturing method of the bottom gate type ZnO-TFT, a protective film on zinc oxide is usually formed at a temperature of 250 ° C. or more. It is common to be done.
このような温度条件の下でゲート絶縁膜を形成する従来の方法では、上記した理由により、プラスティック基板を用いることができず、また、昇温による酸化亜鉛の分解脱離が起こり、薄膜トランジスタのリーク電流が増大するという問題が存在する。 In the conventional method of forming a gate insulating film under such temperature conditions, a plastic substrate cannot be used for the reasons described above, and zinc oxide is decomposed and desorbed due to an increase in temperature. There is a problem of increased current.
従来のトップゲート型TFTの製法では、半導体薄膜とゲート絶縁膜の形成工程を不連続にて行うため、この工程の間に、半導体薄膜表面に、水分や有機物、Na、Kといったアルカリ金属、ボロン等が吸着されてしまい、後工程に於いて積層したゲート絶縁膜と、半導体薄膜との間に良好な界面が形成できないという問題がある。
このような問題を解決するため、シリコン半導体では、界面清浄化のために各種洗浄方式が用いられる。例えば金属不純物、イオン性不純物、粒子状不純物の除去にはＲＣＡ洗浄といった酸を用いたウェット洗浄を、表面酸化物の除去にはフッ化水素酸（ＨＦ）を用いたウェット洗浄を、有機物の除去にはＵＶやオゾン処理といったドライ洗浄を製造工程の随所に用いることが考えられる。
In the conventional top gate TFT manufacturing method, the process of forming the semiconductor thin film and the gate insulating film is performed discontinuously. During this process, the surface of the semiconductor thin film is exposed to moisture, organic matter, alkali metals such as Na and K, boron, etc. Etc. are adsorbed, and there is a problem that a good interface cannot be formed between the gate insulating film and the semiconductor thin film stacked in a later step.
In order to solve such a problem, various cleaning methods are used for cleaning the interface in the silicon semiconductor. For example, wet cleaning using an acid such as RCA cleaning is used to remove metal impurities, ionic impurities, and particulate impurities, and wet cleaning using hydrofluoric acid (HF) is used to remove surface oxides to remove organic substances. It is conceivable to use dry cleaning such as UV or ozone treatment throughout the manufacturing process.
従来のボトムゲート型ZnO-TFTの製造工程でも、ゲート絶縁膜の形成後に行われる半導体薄膜の形成、及びその後に行われる保護膜の形成が、上記したトップゲート型TFTの製造工程と同様に、不連続な工程にて行われる。 Even in the manufacturing process of the conventional bottom gate type ZnO-TFT, the formation of the semiconductor thin film performed after the formation of the gate insulating film and the formation of the protective film performed thereafter are the same as the manufacturing process of the top gate type TFT described above. It is performed in a discontinuous process.
そのため、半導体薄膜形成前のゲート絶縁膜、及び半導体薄膜表面を被覆する保護膜を形成する前の半導体薄膜表面に、上記した如く不純物が付着する可能性があり、洗浄工程が必要と考えられる。 Therefore, there is a possibility that impurities adhere to the surface of the semiconductor thin film before forming the gate insulating film before the semiconductor thin film and the protective film covering the surface of the semiconductor thin film, and it is considered that a cleaning process is necessary.
以上のように、トップゲート型の構造及びボトムゲート型の構造のいずれの製造工程においても、良好な界面を形成する観点から、洗浄工程を必要とすると考えられる。 As described above, it is considered that a cleaning process is required from the viewpoint of forming a good interface in any of the manufacturing processes of the top gate type structure and the bottom gate type structure.
しかしながら、ZnO半導体薄膜は耐酸性が弱く、前述したシリコン半導体と同様に酸を用いたウェット洗浄を行った場合、膜の消失が起こったり、結晶粒界が選択的にエッチングされたりする現象が生じ、ゲート絶縁膜との良好な界面を形成することが困難となる。更に、ＵＶやオゾンを用いたドライクリーニングを用いた場合においては有機物以外の物質（例えば金属やイオン性不純物、粒子状不純物）の除去効率が不十分になる。 However, the ZnO semiconductor thin film has low acid resistance, and when wet cleaning using acid is performed in the same manner as the silicon semiconductor described above, the film disappears or the grain boundaries are selectively etched. It becomes difficult to form a good interface with the gate insulating film. Furthermore, when dry cleaning using UV or ozone is used, the removal efficiency of substances other than organic substances (for example, metals, ionic impurities, particulate impurities) becomes insufficient.
下記特許文献３には、酸化亜鉛を主成分とする酸化物半導体薄膜を用いたトップゲート型のTFTの製造工程において、酸化物半導体薄膜に対してUVによる界面処理を施すことが開示されている。
しかしながら、特許文献３に開示されたトランジスタの製法において、UVの照射は、界面の平坦化を目的としたものであり、有機物の除去を完全になしうるものではなく、不純物の存在しない良好な界面を持つトランジスタを提供しうるものでは無かった。
However, in the transistor manufacturing method disclosed in
酸化亜鉛（ZnO）を主成分とする酸化物半導体薄膜を用いるトップゲート型及びボトムゲート型薄膜トランジスタにおいて、酸化物半導体薄膜と、ゲート絶縁膜との界面が良好でない場合、リーク電流の増大や、ドレイン電流の立ち上がり（サブスレッショルド）特性の劣化が大きくなり、良好なTFT特性を示さないことになる。 In top-gate and bottom-gate thin film transistors using an oxide semiconductor thin film containing zinc oxide (ZnO) as a main component, if the interface between the oxide semiconductor thin film and the gate insulating film is not good, an increase in leakage current or drain The deterioration of the current rising (subthreshold) characteristic becomes large, and a good TFT characteristic is not exhibited.
本発明の目的は、酸化亜鉛（ZnO）を主成分とする酸化物を半導体として用いる薄膜トランジスタ（TFT）において、ゲート絶縁膜と酸化亜鉛（ZnO）を主成分とする酸化物半導体薄膜層との界面を、低温にて、清浄にかつ良好に形成することができ、基板として優れた性能を持つプラスティックを用いることを可能とするとともに、TFT特性が高く、高品質の半導体薄膜トランジスタを製造することができる方法を提供することにある。 An object of the present invention is to provide an interface between a gate insulating film and an oxide semiconductor thin film layer containing zinc oxide (ZnO) as a main component in a thin film transistor (TFT) using an oxide containing zinc oxide (ZnO) as a main component as a semiconductor. Can be formed cleanly and satisfactorily at a low temperature, and it is possible to use a plastic having excellent performance as a substrate and to produce a high-quality semiconductor thin film transistor with high TFT characteristics. It is to provide a method.
請求項１に係る発明は、酸化亜鉛ZnOを主成分とする酸化物からなる半導体薄膜と、シリコン系絶縁膜からなり該半導体薄膜に接するゲート絶縁膜を有する薄膜トランジスタの製法において、前記半導体薄膜の形成と前記ゲート絶縁膜の形成が真空中にて連続した工程で行われ、前記ゲート絶縁膜が、誘導結合方式プラズマ化学気相成長（ICP−CVD）法又は電子サイクロトロン共鳴化学気相成長（ECR−CVD）法により形成され、全製造工程が200℃以下の温度条件下にて行われることを特徴とする薄膜トランジスタの製法に関する。
The invention according to
請求項２に係る発明は、前記半導体薄膜層がスパッタリング法により形成されることを特徴とする請求項１記載の薄膜トランジスタの製法に関する。
The invention according to
請求項３に係る発明は、前記薄膜トランジスタがトップゲート型薄膜トランジスタであって、前記半導体薄膜を形成後、前記ゲート絶縁膜を形成する際、その前工程として、該半導体薄膜に酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続してゲート絶縁膜を形成することを特徴とする請求項１又は２に記載の薄膜トランジスタの製法に関する。
According to a third aspect of the present invention, the thin film transistor is a top-gate thin film transistor, and when forming the gate insulating film after forming the semiconductor thin film, an oxidizing gas is used for the semiconductor thin film as a preceding process. 3. The method of manufacturing a thin film transistor according to
請求項４に係る発明は、前記酸化性ガスとして酸素もしくは亜酸化窒素（N2O）を用いることを特徴とする請求項３に記載の薄膜トランジスタの製法に関する。
The invention according to
請求項５に係る発明は、前記酸化性ガスとして酸素を用いる場合において、He、Ar、Xe、Krのうち、少なくとも１種類以上のガスを酸素と併用することを特徴とする請求項４に記載の薄膜トランジスタの製法に関する。
The invention according to
請求項６に係る発明は、前記薄膜トランジスタがボトムゲート型薄膜トランジスタであって、前記ゲート絶縁膜と半導体薄膜を真空中にて連続した工程で形成後、該半導体薄膜全面を被覆して設けられる絶縁膜の形成をさらに真空中にて連続で行うことを特徴とする請求項１又は２に記載の薄膜トランジスタの製法に関する。
According to a sixth aspect of the present invention, the thin film transistor is a bottom-gate thin film transistor, and the insulating film is provided by covering the entire surface of the semiconductor thin film after the gate insulating film and the semiconductor thin film are formed in a continuous process in a vacuum. 3. The method of manufacturing a thin film transistor according to
請求項７に係る発明は、前記薄膜トランジスタがボトムゲート型薄膜トランジスタであって、前記ゲート絶縁膜と半導体薄膜を真空中にて連続した工程で形成後、該半導体薄膜全面を被覆して設けられる絶縁膜の形成の前工程として、前記半導体薄膜に酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続して前記絶縁膜を形成することを特徴とする請求項６に記載の薄膜トランジスタの製法に関する。
The invention according to
請求項８に係る発明は、前記薄膜トランジスタがボトムゲート型薄膜トランジスタであって、前記ゲート絶縁膜と半導体薄膜及び半導体薄膜上の絶縁膜を真空中にて連続した工程で形成後、前記半導体薄膜並びに絶縁膜を薄膜トランジスタの活性層の形状に加工した後、前記半導体薄膜の少なくとも一部が露出した状態で酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続して保護膜を形成することを特徴とする請求項１又は２に記載の薄膜トランジスタの製法に関する。
According to an eighth aspect of the present invention, the thin film transistor is a bottom gate thin film transistor, and the semiconductor thin film and the insulating film are formed after the gate insulating film, the semiconductor thin film, and the insulating film on the semiconductor thin film are formed in a continuous process in a vacuum. After processing the film into the shape of the active layer of the thin film transistor, surface treatment is performed in a plasma atmosphere using an oxidizing gas with at least a part of the semiconductor thin film exposed, and the vacuum is subsequently applied in vacuum after the surface treatment. The method according to
請求項９に係る発明は、前記酸化性ガスとして酸素もしくは亜酸化窒素（N2O）を用いることを特徴とする請求項７又は８に記載の薄膜トランジスタの製法に関する。
The invention according to
請求項１０に係る発明は、前記酸化性ガスとして酸素を用いる場合において、He、Ar、Xe、Krのうち、少なくとも１種類以上のガスを酸素と併用することを特徴とする請求項９に記載の薄膜トランジスタの製法に関する。
The invention according to
請求項１に係る発明によれば、酸化亜鉛ZnOを主成分とする酸化物からなる半導体薄膜と、シリコン系絶縁膜からなり該半導体薄膜に接するゲート絶縁膜を有する薄膜トランジスタの製法において、前記半導体薄膜の形成と前記ゲート絶縁膜の形成を真空中にて連続した工程で行い、かつ前記ゲート絶縁膜の製造方法として誘導結合方式プラズマ化学気相成長（ICP−CVD）法又は電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いることにより、半導体薄膜表面の水分吸着や有機物による界面汚染を防止しつつ、200℃以下の条件下、良質なシリコン系絶縁膜並びに酸化亜鉛とゲート絶縁膜との間で良好な界面を得ることができる。また、昇温による酸化亜鉛薄膜からの亜鉛または酸素成分の分解脱離を抑えることができる。これにより、ガラスに比べて耐熱性に劣るプラスティックを基板として用いることができ、フレキシブル基板上に、リーク電流が抑制された、高性能な薄膜トランジスタを得ることができる。 According to the first aspect of the present invention, in a method of manufacturing a thin film transistor having a semiconductor thin film made of an oxide mainly composed of zinc oxide ZnO and a gate insulating film made of a silicon-based insulating film and in contact with the semiconductor thin film, the semiconductor thin film And the formation of the gate insulating film in a continuous process in a vacuum, and as a method for manufacturing the gate insulating film, an inductively coupled plasma chemical vapor deposition (ICP-CVD) method or an electron cyclotron resonance chemical vapor phase is used. By using the growth (ECR-CVD) method, while preventing moisture adsorption on the surface of the semiconductor thin film and interfacial contamination due to organic matter, high-quality silicon-based insulating films and zinc oxide and gate insulating films A good interface can be obtained. Further, decomposition or desorption of zinc or oxygen components from the zinc oxide thin film due to temperature rise can be suppressed. As a result, a plastic that is inferior in heat resistance as compared with glass can be used as a substrate, and a high-performance thin film transistor in which leakage current is suppressed can be obtained on a flexible substrate.
請求項２に係る発明によれば、酸化亜鉛を主成分とする酸化物からなる半導体薄膜の形成を、スパッタリング法にて行うことで、大面積の基板に対しても、低温にて容易に多結晶半導体薄膜を形成することができ、高性能かつ量産性のある薄膜トランジスタの製法を提供することができる。
According to the invention of
請求項３に係る発明によれば、ゲート絶縁膜形成の前工程として酸化性ガスを用いたプラズマ雰囲気にて表面処理を行うことで、有機汚染を低減した、更に良好な界面を、低温にて形成することが可能になり、ゲート絶縁膜形成時のZnO成分の還元及び脱離を防ぎ、リーク電流の発生が抑制された、高性能な薄膜トランジスタの製法を提供することができる。 According to the third aspect of the invention, surface treatment is performed in a plasma atmosphere using an oxidizing gas as a pre-process for forming a gate insulating film, thereby reducing organic contamination at a lower temperature. Thus, it is possible to provide a method for manufacturing a high-performance thin film transistor in which reduction and elimination of a ZnO component during formation of a gate insulating film are prevented, and generation of leakage current is suppressed.
請求項４に係る発明によれば、酸化性ガスとして、酸素あるいは亜酸化窒素（N2O）を用いることで、酸化亜鉛とゲート絶縁膜の間で良好な界面を持つ、リーク電流が低く、かつ電流駆動能力の高い薄膜トランジスタを提供することができる。
According to the invention according to
請求項５に係る発明によれば、酸化性ガス雰囲気に、He、Ar、Xe、Krのうち、少なくとも１種類以上のガスを酸素と併用することで、酸素ラジカルの発生量を増大させることが可能となり、より低温で、酸化亜鉛表面の有機物汚染の除去効果が向上する。また、添加したガスによる酸化亜鉛表面のスパッタ効果により、酸化性ガスのみでは除去できなかった金属およびイオン性不純物を除去可能となり、より界面清浄性に優れた、リーク電流の発生が抑制され、かつ電流駆動能力の高い薄膜トランジスタを得ることができる。 According to the fifth aspect of the present invention, the amount of oxygen radicals generated can be increased by using at least one gas of He, Ar, Xe, and Kr together with oxygen in an oxidizing gas atmosphere. It becomes possible, and the effect of removing organic contamination on the surface of zinc oxide is improved at a lower temperature. Moreover, the sputter effect on the zinc oxide surface by the added gas makes it possible to remove metals and ionic impurities that could not be removed only by the oxidizing gas, and more excellent interface cleanliness, suppressing the occurrence of leakage current, and A thin film transistor with high current driving capability can be obtained.
請求項６に係る発明によれば、半導体薄膜形成後、該半導体薄膜を被覆する絶縁膜の形成を真空中連続で行うことで、半導体薄膜のバックチャネル側表面と絶縁膜の間に良好な界面を形成することができ、リーク電流の発生が抑制された薄膜トランジスタを得ることができる。 According to the sixth aspect of the present invention, after the semiconductor thin film is formed, the insulating film covering the semiconductor thin film is continuously formed in a vacuum, whereby a good interface between the back channel side surface of the semiconductor thin film and the insulating film is formed. Thus, a thin film transistor in which generation of leakage current is suppressed can be obtained.
請求項７に係る発明によれば、ゲート絶縁膜と半導体薄膜を真空中にて連続した工程で形成後、該半導体薄膜全面を被覆して設けられる絶縁膜の形成の前工程として、前記半導体薄膜に酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続して前記絶縁膜を形成することで、半導体薄膜のバックチャネル側表面と絶縁膜の間に更に良好な界面を形成することが可能になり、絶縁膜形成時のZnO成分の還元及び脱離を防ぎ、リーク電流の発生が抑制された、高性能な薄膜トランジスタの製法を提供することができる。
According to the invention of
請求項８に係る発明によれば、ゲート絶縁膜と半導体薄膜及び半導体薄膜上の絶縁膜を真空中にて連続した工程で形成後、前記半導体薄膜並びに絶縁膜を薄膜トランジスタの活性層の形状に加工した後、前記半導体薄膜の少なくとも一部が露出した状態で酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続して保護膜を形成する。つまり、半導体薄膜の上表面の保護膜である絶縁膜を形成後、側表面の保護膜である第一オーバーコート絶縁膜の前工程として酸化性ガスを用いたプラズマ雰囲気にて表面処理を行い、この表面処理と連続して、真空中にて、保護膜形成を行うことで、良好な界面を持ち、リーク電流の発生が抑制された、高性能な薄膜トランジスタの製法を提供することができる。
According to the invention of
請求項９に係る発明によれば、酸化性ガスとして、酸素あるいは亜酸化窒素（N2O）を用いることにより、半導体薄膜層を酸化雰囲気下におきつつ清浄化処理が行われ、リーク電流の発生が抑制された、応用性の高い薄膜トランジスタを得ることができる。
According to the invention of
請求項１０に係る発明によれば、酸化性ガス雰囲気に、He、Ar、Xe、Krのうち、少なくとも１種類以上のガスを酸素と併用することで、酸素ラジカルの発生量を増大させることが可能となり、より低温で、酸化亜鉛表面の有機物汚染の除去効果が向上する。また、添加したガスによる酸化亜鉛表面のスパッタ効果により、酸化性ガスのみでは除去できなかった金属およびイオン性不純物を除去可能となり、より界面清浄性に優れた、リーク電流の発生が抑制され、かつ電流駆動能力の高い薄膜トランジスタを得ることができる。
According to the invention of
本発明に係る製法にて得られるトップゲート型薄膜トランジスタ１００の構成について、図１に基づいて以下に説明する。
The structure of the top-gate
本発明の一実施例に係る製法にて得られるトップゲート型薄膜トランジスタ１００は、基板１、ソース・ドレイン電極２、半導体薄膜３、第一ゲート絶縁膜４、コンタクト部５、ゲート絶縁膜６、ゲート電極７、表示電極８を有してなり、これらの各構成を積層して形成される。
A top gate type
薄膜トランジスタ１００は、図１（ａ）に示す通り、ガラス（SiO２とAl2O3を主成分とする無アルカリガラス）からなる基板１上に形成される。
基板１の材料は、ガラスに限定されず、プラスティックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。
As shown in FIG. 1A, the
The material of the
基板１上には、ソース・ドレイン電極２が積層されている。このソース・ドレイン電極２は、基板１上面の一部分に間隔を有して配置されている。
ソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
ソース、ドレイン電極２に用いられる金属としては、Ti、Cr、Ta、Mo、W、Al、Cu、Niの単層もしくは積層体、或いは合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金、が用いられる。この合金の具体例としては、TiW、TaW、MoW、MoSi、AlCu、AlSi、NiSi等の合金が例示できる。
ソース・ドレイン電極２を前記導電性酸化物により少なくとも一部分を被覆された金属にて形成する例としては、後述する図１（ｂ）に示されるような構造が考えられるが、金属あるいは導電性酸化物にて直接形成する構造も考えられる。
ソース・ドレイン電極２の厚みは、特に限定されないが、例えば30nm〜150nmに形成され、好ましくは、ソース・ドレイン電極２上に形成される半導体薄膜３の段差部での断線を防止するため、図１（ｂ）の構造では導電性酸化物の膜厚を半導体薄膜３より薄く（例えば、約40nm）、また直接形成する構造では金属あるいは導電性酸化物の膜厚を半導体薄膜３より薄く（例えば、約40nm）形成することが望ましい。
A source /
The source /
The metal used for the source and
As an example of forming the source /
The thickness of the source /
半導体薄膜３は、上記の基板１とソース・ドレイン電極２上に積層されている。
半導体薄膜３は、ソース・ドレイン電極２の電極間のチャンネルを形成するように配置されており、ソース電極により電流が供給され、ドレイン電極により放出される。
半導体薄膜３は、酸化亜鉛（ZnO）を主成分とする酸化物半導体薄膜から形成されている。
この半導体薄膜３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、約50〜100nm程度に形成される。
図１（ｂ）は、ソース・ドレイン電極２と、半導体薄膜３との接合部分の一例を示した図であり、アルミニウム（Al）上にチタン（Ti）を積層した配線を形成し、インジウムスズ酸化物（ITO）によりこの積層体の一部を被覆する構造が示されている。
図１（ｂ）において、ソース・ドレイン電極２は、アルミニウム層１８、チタン層１９、インジウムスズ酸化物（ITO）層２０から形成され、半導体薄膜３は符号２１として示されている。
基板１７上にアルミニウム層１８が設けられ、その少なくとも上面がチタン層１９により被覆され、チタン層１９の一部と基板上の一部を被覆してインジウムスズ酸化物（ITO）層２０が存在し、インジウムスズ酸化物（ITO）層２０の一部にて半導体薄膜２１とコンタクトしている。
The semiconductor
The semiconductor
The semiconductor
Although the thickness of this semiconductor
FIG. 1B is a diagram showing an example of a junction portion between the source /
In FIG. 1B, the source /
An
第一ゲート絶縁膜４は、半導体薄膜３の上側表面を被覆するように配置されている。この第一ゲート絶縁膜４は、半導体薄膜３の製造工程でのレジスト剥離液から保護する保護膜としての役割も果たしている。
この第一ゲート絶縁膜４は、SiNx、SiOx、あるいはSiON等のシリコン系絶縁膜により形成される。
第一ゲート絶縁膜４の厚みは、特に限定されないが、例えば約20〜100nmに、好ましくは約50nmに形成される。
この第一ゲート絶縁膜４は、後述する如く、誘導結合方式プラズマ（Inductively Coupled Plasma：ICP）を用いた成膜方法である誘導結合方式プラズマ化学気相成長（ICP−CVD）法あるいは電子サイクロトロン共鳴（Electron Cyclotron Resonance：ECR）によるプラズマ発生を利用した成膜方法である電子サイクロトロン共鳴化学気相成長（ECR−CVD）法により形成され、半導体薄膜層３に積層される。
この理由は、高密度なプラズマを生成可能である誘導結合方式プラズマ化学気相成長（ICP−CVD）法あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）法にて行うことにより、200℃以下の低温で、良質な絶縁膜の成膜が可能になるからである。
The first
The first
The thickness of the first
As will be described later, the first
This is because the inductively coupled plasma enhanced chemical vapor deposition (ICP-CVD) method or electron cyclotron resonance chemical vapor deposition (ECR-CVD) method, which can generate high-density plasma, is performed at 200 ° C or lower. This is because a high-quality insulating film can be formed at a low temperature.
第二ゲート絶縁膜６は、ソース・ドレイン電極２、半導体薄膜３及び第一ゲート絶縁膜４の表面を確実に被覆するように、積層されている。このように、第二ゲート絶縁膜６が積層されることにより、確実に半導体薄膜３を被覆することができる。
第二ゲート絶縁膜６は、SiNx、SiOx、あるいはSiON等のシリコン系の化合物により形成される。
第二ゲート絶縁膜６の厚みは、特に限定されないが、例えば約200〜400ｎｍに形成され、好ましくは、約300nmに形成される。
この第二ゲート絶縁膜６は、後述する如く、誘導結合方式プラズマ（Inductively Coupled Plasma：ICP）を用いた成膜方法である誘導結合方式プラズマ化学気相成長（ICP−CVD）法あるいは電子サイクロトロン共鳴（Electron Cyclotron Resonance：ECR）によるプラズマ発生を利用した成膜方法である電子サイクロトロン共鳴化学気相成長（ECR−CVD）法により形成される。
これらの特定方法を採用する理由は前述の通りである。
The second
The second
The thickness of the second
As will be described later, the second
The reason for adopting these identification methods is as described above.
コンタクト部５は、ソース・ドレイン電極２を外部に取り出すために、フォトリソグラフィーとエッチングにより形成された、コンタクトホール部分に、後述するゲート電極７と同一材料にて形成されている。
The
ゲート電極７は、ゲート絶縁膜６上に形成されている。このゲート電極７は、薄膜トランジスタに印加するゲート電圧により半導体薄膜３中の電子密度を制御する役割を果たすものである。
ゲート電極７はCr、Ti、Ta、Mo、W等の金属あるいはこれら金属の合金からなり、その厚みは、例えば、50〜100nmに形成される。
The
The
表示電極８は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物（ITO）などにより形成される。
表示電極８の厚みは、特に限定されないが、例えば約50〜100nmに形成される。
The
Although the thickness of the
次に、本発明の一実施例に係るトップゲート型薄膜トランジスタ（TFT）の製造方法について、図２に基づいて以下に説明する。 Next, a method for manufacturing a top gate type thin film transistor (TFT) according to an embodiment of the present invention will be described with reference to FIG.
本発明の一実施例に係るトップゲート型薄膜トランジスタの製法は、３つの主要な工程を含んでいる。第１の工程は、基板１上のソース・ドレイン電極２を被覆して設けられた酸化亜鉛（ZnO）半導体薄膜３上に、第一ゲート絶縁膜４を形成する工程である。第２の工程は、上記第一ゲート絶縁膜をレジストにてパターン加工した後、半導体薄膜３の形状をエッチングにより加工し、上記第一ゲート絶縁膜４上にゲート絶縁膜６を形成する工程である。第３の工程は、上記ゲート絶縁膜上に、ゲート電極７、コンタクト部５および表示電極８をこの順に形成する工程である。
The manufacturing method of a top gate type thin film transistor according to an embodiment of the present invention includes three main steps. The first step is a step of forming a first
以下、本発明に係るトップゲート型薄膜トランジスタ（TFT）の製法を具体的に説明する。
図２（１）に示される如く、ガラス基板１あるいはプラスティック樹脂（例えばポリカーボネート(PC)もしくはポリエチレンナフタレート(PEN)基板）上全面に、マグネトロンスパッタ法等によりTi、Cr等の金属を例えば100nmの厚みで形成し、フォトリソグラフィーによりソース・ドレイン電極２を形成する。図示されていないが、ソース・ドレイン金属膜上にn＋ZnOやインジウムスズ酸化物（ITO）等の透明導電膜が積層されている場合もある。
Hereinafter, a method for manufacturing a top gate type thin film transistor (TFT) according to the present invention will be described in detail.
As shown in FIG. 2 (1), a metal such as Ti, Cr, etc. with a thickness of, for example, 100 nm is formed on the entire surface of the
図２（２）に示される如く、上記ガラス基板１およびソース・ドレイン電極２上の全面に酸化亜鉛（ZnO）半導体薄膜３を例えば50〜100nm程度の膜厚でスパッタリング法にて形成する。半導体薄膜３を成膜後、真空中にて基板を誘導結合方式プラズマ化学気相成長（ICP−CVD）装置あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置に搬送する。
この際、半導体薄膜３の表面を清浄化する目的で、真空中にて誘導結合方式プラズマ化学気相成長（ICP−CVD）装置あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置に基板を搬送後、酸素（O2）あるいは亜酸化窒素（N2O）といった酸化性ガスを用いたプラズマ雰囲気にて、半導体薄膜３を表面処理することが好ましい。特に、酸化性ガスとして酸素を用いた場合は、ArやXe、He、Krといった希ガスを酸素に添加したプラズマを用いることで、酸素ラジカルの発生量が増大し、半導体薄膜表面に吸着された有機成分や水分に対するクリーニング効率が増大すると同時に、添加ガスによるスパッタ効果により半導体薄膜表面の金属不純物が除去可能となるため、より好ましい。さらに、酸素ラジカル濃度が大きな状態で半導体薄膜の表面清浄化の工程を行うことで、半導体薄膜からの酸素脱離を防止することができ、酸素欠損による欠陥に起因するリーク電流を低減できる。
As shown in FIG. 2B, a zinc oxide (ZnO) semiconductor
At this time, in order to clean the surface of the semiconductor
半導体薄膜３の形成、好ましくは更に表面の清浄化を行った後、図２（３）に示される如く、第一ゲート絶縁膜４をSiNx、SiOx、もしくはSiON等のシリコン系絶縁膜により形成する。
この第一ゲート絶縁膜４の形成方法は、誘導結合方式プラズマ化学気相成長（ICP−CVD）装置あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置にて、SiH4+N2Oガスを用いてSiOxを約20〜50nmの厚みで形成する。
電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置に用いられるECRプラズマ源は、低圧力（高真空）下で、高密度のプラズマを生成することが可能である。また、プラズマ中のイオンエネルギーが小さく、絶縁膜成膜時における半導体薄膜のイオンダメージを低減でき、良好な酸化亜鉛と絶縁膜との界面を形成可能である。
誘導結合方式プラズマ化学気相成長（ICP−CVD）装置を用いる場合も、同様の効果が得られる。
上記理由により、第一ゲート絶縁膜４の成膜を、誘導結合方式プラズマ化学気相成長（ICP−CVD）装置あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置にて行うことにより、200℃以下の条件下での良質な絶縁膜の形成並びに酸化亜鉛と絶縁膜との界面形成が可能になる。
第一ゲート絶縁膜４としてSiOxを用いた場合には、SiOxの成膜後に、引き続きAr等の希ガスと酸化性ガスとの混合雰囲気にてプラズマ処理を行うことが好ましい。この理由は、プラズマ処理を行うことでSiOx膜の酸化が促進し、絶縁耐圧が更に向上するからである。
After forming the semiconductor
The first
An ECR plasma source used in an electron cyclotron resonance chemical vapor deposition (ECR-CVD) apparatus can generate a high-density plasma under a low pressure (high vacuum). Moreover, the ion energy in plasma is small, ion damage of the semiconductor thin film during the formation of the insulating film can be reduced, and a good interface between zinc oxide and the insulating film can be formed.
The same effect can be obtained when an inductively coupled plasma chemical vapor deposition (ICP-CVD) apparatus is used.
For the above reason, the first
When SiOx is used as the first
図２（４）に示される如く、前記第一ゲート絶縁膜４上にフォトレジストをコーティングし、パターニングされたフォトレジスト４ａをマスクとして、前記第一ゲート絶縁膜４をCF4+O2等のガスを用いてドライエッチングし、次いで0.2％HNO3溶液にて半導体薄膜３に対しウェットエッチングを行う。
2 (4), a photoresist is coated on the first
図２（５）は前記半導体薄膜３のウェットエッチング後にフォトレジスト４ａを除去した断面を示しており、半導体薄膜３と同一形状の約20〜50nmの厚さの第一ゲート絶縁膜４（SiNx）を有するTFT活性層領域が形成されている。この厚さ約20〜50nmの第一ゲート絶縁膜４は、半導体薄膜３との界面形成に加えて、活性領域をパターン形成する時の半導体薄膜３を保護する役目も同時に果たしている。すなわち、活性層パターニング後のフォトレジスト４ａを剥離する場合に使用するレジスト剥離液は半導体薄膜３の表面をエッチングで荒らしてしまうが、第一ゲート絶縁膜４が半導体薄膜３表面のレジスト剥離液に対する保護膜としての機能を果たすことで、エッチングによる表面荒れを防ぐことができる。
FIG. 2 (5) shows a cross section in which the
TFT活性層領域のパターン形成後、図２（６）に示す如く、前記第一ゲート絶縁膜４およびソース・ドレイン電極２を被覆するように、前記基板１、ソース・ドレイン電極２、ZnO薄膜３、および第一ゲート絶縁膜４上全面に第二ゲート絶縁膜６を形成する。第二ゲート絶縁膜６は、シリコン系絶縁膜にて構成されるが、中でも誘電率が高く、半導体薄膜３を外部の水分等から保護する役割をも有するSiNxで形成することが望ましい。
この第二ゲート絶縁膜６の形成方法は、誘導結合方式プラズマ化学気相成長（ICP−CVD）装置あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置にて行い、例えばSiNxをを約200〜400nmの厚みで形成する。
また、第二ゲート絶縁膜６としてSiOxを用いた場合には、SiOxの成膜後に、引き続きAr等の希ガスと酸素の混合ガスにてプラズマ処理を行うことが好ましい。この理由は、プラズマ処理を行うことでSiOx膜の酸化が促進し、絶縁耐圧が更に向上するからである。
その後フォトリソグラフィーとエッチングにてソース・ドレイン電極上にコンタクトホールを開口する。
After the patterning of the TFT active layer region, as shown in FIG. 2 (6), the
The second
Further, when SiOx is used as the second
Thereafter, contact holes are opened on the source / drain electrodes by photolithography and etching.
最後に図２（７）に示す如く、前記ゲート絶縁膜６上にCr、Ti、Ta、Mo、W等の金属あるいは合金からなるゲート電極７を形成し、その後、前記ゲート電極７と同一材料にて、コンタクトホールを介してソース・ドレイン電極２を外部に取り出すための電極であるコンタクト部５を形成する。その後、インジウムスズ酸化物（ITO）等からなる表示電極８を形成することでトップゲート型の薄膜トランジスタが完成する。
Finally, as shown in FIG. 2 (7), a
本発明に係るトップゲート型薄膜トランジスタの製法の一実施例においては全製造工程を200℃以下にて行う。200℃以下に設定する理由は、基板に好ましく使用される大部分のプラスティック（例えばポリカーボネート(PC)もしくはポリエチレンナフタレート(PEN)）は、200℃を超えると伸縮や変性を起こしてしまうからである。 In one embodiment of the method for manufacturing a top gate type thin film transistor according to the present invention, the entire manufacturing process is performed at 200 ° C. or lower. The reason why the temperature is set to 200 ° C. or lower is that most plastics (for example, polycarbonate (PC) or polyethylene naphthalate (PEN)) that are preferably used for substrates cause expansion and contraction and modification at temperatures exceeding 200 ° C. .
本発明の一実施例に係る製法にて得られるボトムゲート型薄膜トランジスタ１０１の構成について、図３に基づいて以下に説明する。
The structure of the bottom-gate
本発明の一実施例に係る製法にて得られるボトムゲート型薄膜トランジスタ１０１は、基板９、ゲート電極１０、ゲート絶縁膜１１、半導体薄膜１２、絶縁膜１３、第一オーバーコート絶縁膜１４、ソース・ドレイン電極１５、第二オーバーコート絶縁膜１６を有してなり、図３に示すように、上記の各構成を積層して形成されている。
A bottom gate type
薄膜トランジスタ１０１は、図３に示す通り、基板９上に形成される。
この基板９は、絶縁体として設けられ、SiO２とAl２O３を成分とする無アルカリガラスあるいはプラスティック樹脂（例えばポリカーボネート(PC)もしくはポリエチレンナフタレート(PEN)基板）によって形成されている。
The
The
基板９上には、ゲート電極１０が形成されている。このゲート電極１０は、基板９の一部上に形成される。
ゲート電極１０はCr、Ti、Al、Ta、Wやその合金といった金属膜からなり、その厚みは、例えば約100nmに形成される。
A
The
ゲート絶縁膜１１は、ゲート電極１０を被覆するように基板９上の全面に積層されている。
このゲート絶縁膜１１としては、SiNx、SiOx、あるいはSiON等のシリコン系絶縁膜を利用することができるが、SiNxが用いられることが多い。
このゲート絶縁膜１１の厚みは、例えば約200〜400nmに、好ましくは約300nmに形成される。
The
As the
The
半導体薄膜１２は、ゲート電極１０の上部を含むゲート絶縁膜１１の一部を被覆するように形成されている。
この半導体薄膜１２は、酸化亜鉛（ZnO）を成分として形成される。
この半導体薄膜１２の厚みは、特に限定されないが、例えば約50〜100nmに、好ましくは、約60nm程度に形成される。
The semiconductor
The semiconductor
Although the thickness of this semiconductor
絶縁膜１３は、酸化亜鉛（ZnO）からなる半導体薄膜１２を損傷及び還元脱離から保護するために半導体薄膜１２の全面を被覆するように設けられるが、製造工程において半導体薄膜１２をレジスト剥離液から保護する保護膜としての役割も果たしている。
この絶縁膜１３としては、SiNx、SiOx、あるいはSiON等のシリコン系絶縁膜の膜を利用することができ、この絶縁膜１３の厚みは、例えば約30〜100nmに、好ましくは約50nmに形成される。
The insulating
As this insulating
第一オーバーコート絶縁膜１４は、薄膜トランジスタ１０１を保護する目的で設けられ、絶縁膜１３の全面及び半導体薄膜１２の側面を被覆するように積層されている。
第一オーバーコート絶縁膜１４を設けることで、絶縁膜１３が被覆していない酸化亜鉛半導体薄膜１２の側面を確実に被覆することができる。
この第一オーバーコート絶縁膜１４としては、SiNx、SiOx、あるいはSiON等のシリコン系絶縁膜の膜を利用することができる。
この第一オーバーコート絶縁膜１４の厚みは、例えば約150〜300nmに、好ましくは約200nmに形成される。
The first
By providing the first
As the first
The thickness of the first
ソース・ドレイン電極１５は、上記絶縁膜１３、上記第一オーバーコート絶縁膜１４に開口したコンタクトホール部分を介して、半導体薄膜１２に接するように互いに間隔を有して形成される。
このソース・ドレイン電極１５は、金属材料、例えば、Ti、Cr、Al、Mo、W、Taやこれらの合金もしくはインジウムスズ酸化物（ITO）やn+ZnO等の導電性酸化物材料等により形成される。また、これら電極１３の厚みは、特に限定されないが、例えば約50〜300nmに形成される。
The source /
The source /
第二オーバーコート絶縁膜１６は、薄膜トランジスタ１０１を保護する目的で設けられ、薄膜トランジスタの全面を被覆するように積層されている。
第二オーバーコート絶縁膜１６を設けることにより、薄膜トランジスタ１０１全体をより確実に保護することができる。
この第二オーバーコート絶縁膜１６としては、特に限定されないが、例えば不純物に対する保護能に優れるSiNx膜を利用することが望ましい。
第二オーバーコート絶縁膜１６の厚みは、特に限定されないが、例えば約150〜500nmに、好ましくは300nmに形成される。
The second
By providing the second
The second
The thickness of the second
次に、本発明の第一実施例に係るボトムゲート型薄膜トランジスタ（TFT）の製法について、図４に基づいて以下に説明する。 Next, a method for manufacturing a bottom gate type thin film transistor (TFT) according to the first embodiment of the present invention will be described with reference to FIG.
本発明の一実施例に係るボトムゲート型薄膜トランジスタの製法は、以下の工程からなる。第１の工程は、基板９上の一部にゲート電極１０を形成する工程である。第２の工程は、ゲート電極１０を被覆して基板９の全面にゲート絶縁膜１１を形成する工程である。第３の工程は、ゲート絶縁膜１１の全面に半導体薄膜１２を形成する工程である。第４の工程は、上記半導体薄膜１２の全面を被覆して絶縁膜１３を形成する工程である。第５の工程は、絶縁膜１３及び半導体薄膜１２の形状を加工する工程である。第６の工程は、半導体薄膜１２、絶縁膜１３及びゲート絶縁膜１１の全面を被覆して第一オーバーコート絶縁膜１４を形成する工程である。第７の工程は、絶縁膜１３及び第一オーバーコート絶縁膜１４に、ソース・ドレイン電極１５と半導体薄膜１２を接触させるためのコンタクトホールを形成する工程である。第８の工程は、第７の工程において形成したコンタクトホール部を介してソース・ドレイン電極１５を形成する工程である。第９の工程は、薄膜トランジスタ全面を被覆する第二オーバーコート絶縁膜１６を形成する工程である。
A manufacturing method of a bottom gate type thin film transistor according to an embodiment of the present invention includes the following steps. The first step is a step of forming the
以下、本発明の一実施例に係るボトムゲート型薄膜トランジスタ（TFT）の製法を具体的に説明する。 Hereinafter, a method of manufacturing a bottom gate type thin film transistor (TFT) according to an embodiment of the present invention will be described in detail.
図４（１）に示される如く、ガラスあるいはプラスティック等の樹脂（例えばポリカーボネート(PC)もしくはポリエチレンナフタレート(PEN)基板）からなる基板９上全面に、マグネトロンスパッタ法等によりCr、Ti、Al、Ta、Wやその合金といった金属膜を例えば100nmの厚みで形成し、フォトリソグラフィーとエッチングによりゲート電極１０を形成する。
As shown in FIG. 4 (1), Cr, Ti, Al, etc. are formed on the entire surface of the
図４（２）に示される如く、ゲート電極１０を被覆するように基板９上の全面にゲート絶縁膜１１を形成する。このゲート絶縁膜１１は、SiNx、SiOx、あるいはSiON等のシリコン系絶縁膜を用いて形成するが、ゲート絶縁膜１１は誘電率の高いSiNxが望ましい。
このゲート絶縁膜１１は、誘導結合方式プラズマ化学気相成長（ICP−CVD）装置あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置にて、SiH4+N2ガスもしくはをSiH4+NＨ3を用いて形成する。
電子サイクロトロン共鳴化学気相成長（ECR−CVD）装置に用いられるECRプラズマ源は、低圧力（高真空）下で、高密度のプラズマを生成することが可能であり、200℃以下の条件下での良質な絶縁膜の形成が可能になる。誘導結合方式プラズマ化学気相成長（ICP−CVD）装置を用いる場合も、同様の効果が得られる。
ゲート絶縁膜１１の成膜後に、酸素（O2）あるいは亜酸化窒素（N2O）といった酸化性ガスを用いたプラズマ雰囲気にて、基板表面を表面処理することが好ましい。特に、酸化性ガスとして酸素を用いた場合は、ArやXe、He、Krといった希ガスを酸素に添加したプラズマを用いることで、酸素ラジカルの発生量が増大し、半導体薄膜表面に吸着された有機成分や水分に対するクリーニング効率が増大すると同時に、添加ガスによるスパッタ効果により半導体薄膜表面の金属不純物が除去可能となるため、より好ましい。
As shown in FIG. 4B, a
This
The ECR plasma source used in electron cyclotron resonance chemical vapor deposition (ECR-CVD) equipment is capable of generating high-density plasma under low pressure (high vacuum) and under 200 ° C or less. It is possible to form a high-quality insulating film. The same effect can be obtained when an inductively coupled plasma chemical vapor deposition (ICP-CVD) apparatus is used.
After the
ゲート絶縁膜１１の形成、好ましくは更に表面の清浄化を行った後、真空中にて基板をスパッタリング装置に搬送し、図４（３）に示される如く、ゲート絶縁膜１１の全面に酸化亜鉛（ZnO）からなる半導体薄膜１２を約50〜100nmの厚みに形成する。
半導体薄膜１２の形成に際しては、スパッタリング法が好ましく用いられる。この理由は、スパッタリング法を用いることで、基板非加熱にて、多結晶酸化亜鉛（ZnO）薄膜を大面積にわたり形成できるためである。
After forming the
In forming the semiconductor
半導体薄膜１２の形成後、図４（４）に示される如く、該半導体薄膜の全面を被覆する絶縁膜１３を形成する。この絶縁膜１３は、SiOx、SiNx、SiONといったシリコン系絶縁膜により形成される。
絶縁膜１３は、各種CVD法を用いて形成することができる。
絶縁膜１３の形成に際しては、誘導結合方式プラズマ化学気相成長（ICP−CVD）法又は電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いることが好ましい。この理由は、誘導結合方式プラズマ化学気相成長（ICP−CVD）法又は電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いることで、プラズマ処理と絶縁膜１３の成膜を連続工程にて行うことができ、低温にて良好な膜を形成可能であるからである。
絶縁膜１３の厚みは例えば約30〜70nmに、好ましくは約50nmに形成される。
絶縁膜１３の成膜前に、酸素（O2）あるいは亜酸化窒素（N2O）といった酸化性ガスを用いたプラズマ雰囲気にて半導体薄膜１２を表面処理することが好ましい。特に、酸化性ガスとして酸素を用いた場合は、ArやXe、He、Krといった希ガスを酸素に添加したプラズマを用いることで、酸素ラジカルの発生量が増大し、半導体薄膜表面に吸着された有機成分や水分に対するクリーニング効率が増大すると同時に、添加ガスによるスパッタ効果により半導体薄膜表面の金属不純物が除去可能となるため、より好ましい。さらに、酸素ラジカル濃度が大きな状態で半導体薄膜の表面清浄化の工程を行うことで、半導体薄膜からの酸素脱離を防止することができ、酸素欠損による欠陥に起因するリーク電流を低減できる。
After the formation of the semiconductor
The insulating
In forming the insulating
The thickness of the insulating
Before the insulating
絶縁膜１３の形成後、絶縁膜１３及び半導体薄膜１２をチャネルの形状に加工する。
After the formation of the insulating
絶縁膜１３の上表面にフォトレジストをコーティングし、パターニングされたフォトレジストをマスクとして、絶縁膜１３をエッチングし、次いでパターニングされた絶縁膜１３をマスクとして半導体薄膜１２に対しウェットエッチングを行う。
この絶縁膜１３及び半導体薄膜１２に対する一連のパターニングには、特に限定されず各種エッチング法を用いることができるが、例えば、絶縁膜１３をCF4+O2等のガスを用いてドライエッチングし、次いでパターニングされた絶縁膜１３をマスクとして0.2％HNO3溶液にて半導体薄膜１２に対しウェットエッチングを行う方法が例示できる。
A photoresist is coated on the upper surface of the insulating
The series of patterning for the insulating
半導体薄膜１２及び絶縁膜１３に対して形状加工を行った後、図４（５）に示す如く、絶縁膜１３、半導体薄膜１２及びゲート絶縁膜１１の全面を被覆するように第一オーバーコート絶縁膜１４を形成する。
この第一オーバーコート絶縁膜１４は、特に限定されないが、例えばSiNx等のシリコン系絶縁膜からなり、具体的にはSiH4＋NH3等のガスを用いた誘導結合方式プラズマ化学気相成長（ICP−CVD）法又は電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いてSiNxを200nmの厚さで形成する。この誘導結合方式プラズマ化学気相成長（ICP−CVD）法又は電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いたSiNxの形成に用いるガスの成分としては、シランSiH4の代わりにテトラメチルシラン(CH3)4Siを用いても同様に行うことができる。
上記と同様の理由により、第一オーバーコート絶縁膜の成膜前の工程として、半導体薄膜の少なくとも一部が露出した状態で酸素（O2）あるいは亜酸化窒素（N2O）といった酸化性ガスを用いたプラズマ雰囲気にて少なくとも半導体薄膜１２の側面が露出した状態で表面処理することが好ましい。この表面処理により、半導体薄膜１２の上表面だけでなく、側表面にも良好な界面を形成することができる。
さらに、酸素ラジカル濃度が大きな状態で半導体薄膜の表面清浄化の工程を行うことで、半導体薄膜からの酸素脱離を防止することができ、酸素欠損による欠陥に起因するリーク電流を低減できる。
After the shape processing is performed on the semiconductor
The first
For the same reason as described above, as a process before forming the first overcoat insulating film, an oxidizing gas such as oxygen (O 2 ) or nitrous oxide (N 2 O) with at least a part of the semiconductor thin film exposed. It is preferable to perform the surface treatment in a state where at least the side surface of the semiconductor
Furthermore, by performing the process of cleaning the surface of the semiconductor thin film in a state where the oxygen radical concentration is high, oxygen desorption from the semiconductor thin film can be prevented, and leakage current due to defects due to oxygen deficiency can be reduced.
第一オーバーコート絶縁膜１４の成膜後、後述するソース・ドレイン電極１５と半導体薄膜１２の接触部分としてコンタクトホール部分を形成する。
該コンタクトホールはフォトリソグラフィーとエッチングにより、第一オーバーコート絶縁膜１４及び絶縁膜１３を貫通して半導体薄膜１２の表面に達する部分まで形成する。
二つのコンタクトホール部分は後述するソース・ドレイン電極１５を構成するソース電極、ドレイン電極によりそれぞれ充填される。
After the formation of the first
The contact hole is formed by photolithography and etching up to a portion that reaches the surface of the semiconductor
The two contact hole portions are filled with a source electrode and a drain electrode constituting a source /
コンタクトホール部分を形成した後、ソース・ドレイン電極１５を形成する。
ソース・ドレイン電極１５としては、マグネトロンスパッタ法にてTi、Cr、Al、Mo、W、Taやこれらの合金もしくはインジウムスズ酸化物（ITO）やn+ZnO等の導電性酸化物材料を例えば約100nmの厚みで形成する。
ソース・ドレイン電極１５は、上記の二つのコンタクトホール部分をそれぞれ充填して、間隔を有して形成される。
After the contact hole portion is formed, the source /
As the source /
The source /
最後に、薄膜トランジスタ上に、第二オーバーコート絶縁膜１６を形成する。
この第二オーバーコート絶縁膜１６は、特に限定されないが、例えば不純物に対する保護能に優れるSiNx膜を利用することができ、具体的にはSiH4＋NH3等のガスを用いた誘導結合方式プラズマ化学気相成長（ICP−CVD）法あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いてSiNxを200nmの厚さで形成する。この誘導結合方式プラズマ化学気相成長（ICP−CVD）法あるいは電子サイクロトロン共鳴化学気相成長（ECR−CVD）法を用いたSiNxの形成に用いるガスの成分としては、シランSiH4の代わりにテトラメチルシラン(CH3)4Siを用いても同様に行うことができる。
Finally, a second
The second
本発明においては、ゲート絶縁膜１１の形成工程と半導体薄膜１２の形成工程を真空中において連続して行う。
この理由は、ゲート絶縁膜１１と半導体薄膜１２を真空中にて連続して行うことにより、両層の間に不純物の少ない良好な界面を形成することができるからである。
更に、上記したゲート絶縁膜１１の形成工程と半導体薄膜１２の形成工程に加えて、絶縁膜１３の形成工程を続いて連続して行うことが好ましい。
この理由は、半導体薄膜１２と絶縁膜１３の間に不純物の少ない良好な界面を形成することができ薄膜トランジスタのバックチャネル側の固定電荷の発生を低減すると同時に、半導体薄膜１２からの酸化亜鉛（ZnO）成分の還元脱離を防止することで、リーク電流の発生を抑止することができるからである。
酸化亜鉛半導体薄膜１２にプラズマ処理を施す場合は、少なくともこのプラズマ処理と絶縁膜１３の形成工程を真空中で連続して行うことが好ましい。
この理由は、半導体薄膜１２と絶縁膜１３の間に清浄な界面を形成することによって、薄膜トランジスタのバックチャネル側の固定電荷の発生を低減し良好なTFT特性を持たせることができるからである。
In the present invention, the step of forming the
This is because a good interface with few impurities can be formed between both layers by continuously performing the
Further, in addition to the above-described step of forming the
This is because a good interface with less impurities can be formed between the semiconductor
When the zinc oxide semiconductor
This is because by forming a clean interface between the semiconductor
本発明に係るボトムゲート型薄膜トランジスタの製法の一実施例においては全製造工程を200℃以下にて行う。200℃以下に設定する理由は、基板に好ましく使用される大部分のプラスティックは、200℃を超えると伸縮や変性を起こしてしまうからである。 In one embodiment of the manufacturing method of the bottom gate type thin film transistor according to the present invention, the entire manufacturing process is performed at 200 ° C. or lower. The reason why the temperature is set to 200 ° C. or lower is that most plastics preferably used for the substrate are stretched or denatured when the temperature exceeds 200 ° C.
上記の如き一連の工程により、本発明の一実施例に係るボトムゲート型薄膜トランジスタ（TFT）が完成する。 A bottom gate type thin film transistor (TFT) according to an embodiment of the present invention is completed through the series of steps as described above.
以下、本発明に係る製法によって得られるトランジスタの試験例とこれに対する比較例の特性を比較することにより、本発明の効果をより明確なものとする。 Hereinafter, the effects of the present invention will be made clearer by comparing the characteristics of the transistor test example obtained by the manufacturing method according to the present invention and the characteristics of the comparative example.
（試験例）
以下の方法（図２参照）により、本発明に係る製法に基づくトランジスタ（図１参照）を作成した。
まず、SiO2とAl2O3を主成分とする無アルカリガラスからなる基板１上にインジウムスズ酸化物（ITO）からなるソース・ドレイン電極２を40nmの厚みで形成した。
前記基板１及びソース・ドレイン電極２上の全面に半導体薄膜３として酸化亜鉛（ZnO）半導体薄膜を50nｍの厚さでRFマグネトロンスパッタリング法にて、基板非加熱にて形成した。
その後、酸化亜鉛を形成した基板を真空中において界面制御形絶縁膜の成膜のため、誘導結合方式プラズマ化学気相成長（ICP−CVD）装置に搬送した。
ICP-CVD装置に基板を搬送後、前記半導体薄膜３を酸素（O2）及びArを含有したプラズマを用いて表面処理を行った。これにより、表面が清浄化された酸化亜鉛半導体膜を得た。プラズマ処理を行った後、真空中にて連続して第一ゲート絶縁膜４となるSiO2の成膜を行った。SiO2の成膜はSiH4+N2Oガスを用いた誘導結合方式プラズマ化学気相成長（ICP−CVD）法を用い、基板非加熱にて成膜を行った。膜厚は50nmに設定した。誘導結合方式プラズマ化学気相成長（ICP−CVD）装置は高密度プラズマを生成でき、低温で良質な絶縁膜を形成可能であると同時に、プラズマ中のイオンエネルギーが小さく、酸化亜鉛半導体へのダメージを抑制でき、良好な酸化亜鉛とゲート絶縁膜の界面を形成可能である。
(Test example)
A transistor (see FIG. 1) based on the manufacturing method according to the present invention was prepared by the following method (see FIG. 2).
First, a source /
A zinc oxide (ZnO) semiconductor thin film having a thickness of 50 nm was formed on the entire surface of the
Thereafter, the substrate on which zinc oxide was formed was transferred to an inductively coupled plasma enhanced chemical vapor deposition (ICP-CVD) apparatus for forming an interface control type insulating film in vacuum.
After transporting the substrate to the ICP-CVD apparatus, the semiconductor
さらに前記第一ゲート絶縁膜４上にフォトレジストをコーティングし、パターニングされたフォトレジスト４ａをマスクとして、前記第一ゲート絶縁膜４をCF4+O2のガスを用いてドライエッチングした。
ついで0.2％HNO3溶液にてZnO薄膜に対しウェットエッチングを行った。フォトレジストを除去し、前記第一ゲート絶縁膜４及びソース・ドレイン電極２を被覆するように、前記基板１、ソース・ドレイン電極２、ZnO半導体薄膜３、及び第一ゲート絶縁膜４上全面に亘ってSiNxからなる第二ゲート絶縁膜６を300nmの厚みで形成した。
この第二ゲート絶縁膜６の形成は、SiH4+NH3+N2ガスを用いた誘導結合方式プラズマ化学気相成長（ICP−CVD）法を用い、基板非加熱にて成膜を行った。
Further, a photoresist was coated on the first
Next, wet etching was performed on the ZnO thin film with a 0.2% HNO 3 solution. The photoresist is removed, and the entire surface of the
The second
さらに、ソース・ドレイン電極２の上部に、フォトリソグラフィー及びCF4+O2のガスを用いてドライエッチングによりコンタクトホールを開口した。
ついで、Crからなるゲート電極７をゲート絶縁膜６上に100nmの厚みで形成する。ゲート電極の形成と同時に、前記ゲート電極７と同一材料により、前記コンタクトホールを介してソース・ドレイン電極を外部に取り出す電極であるコンタクト部５を形成し、その後、インジウムスズ酸化物（ITO）からなる表示電極８をこの一部上に100nmの厚みで形成してトランジスタを作成した。
Further, contact holes were opened on the source /
Next, a
以上の全工程は、200℃以下にて行った。酸化亜鉛や絶縁膜の成膜は全て基板非加熱で実施し、最高温度はフォトリソグラフィー工程でのフォトレジストの硬化に用いた熱処理温度である１５０℃である。 All the above steps were performed at 200 ° C. or lower. Zinc oxide and insulating films are all formed without heating the substrate, and the maximum temperature is 150 ° C., which is the heat treatment temperature used for curing the photoresist in the photolithography process.
（比較例）
比較例として、上記した方法において、酸化亜鉛半導体薄膜の積層工程までは試験例と同様に行った後、酸化亜鉛半導体薄膜層にフォトレジストを直接コーティングし、0.2％HNO3溶液にて酸化亜鉛半導体薄膜に対しウェットエッチングを行った。フォトレジストを除去し、第二ゲート絶縁膜、ゲート電極部、表示電極部を実施例と同様に積層してトランジスタを作成した。
(Comparative example)
As a comparative example, in the above-described method, the zinc oxide semiconductor thin film was laminated in the same manner as in the test example, and then the zinc oxide semiconductor thin film layer was directly coated with a photoresist, and the zinc oxide semiconductor was 0.2% HNO 3 solution. Wet etching was performed on the thin film. The photoresist was removed, and a second gate insulating film, a gate electrode portion, and a display electrode portion were stacked in the same manner as in the example to form a transistor.
（伝達特性の評価試験）
試験例及び比較例のトランジスタを用い、ゲート電圧の変化に伴うドレイン電流の大きさを測定することにより、その伝達特性の評価を行った。
その結果を図５に示す。
(Transfer characteristics evaluation test)
Using the transistors of the test example and the comparative example, the magnitude of the drain current accompanying the change in the gate voltage was measured to evaluate the transfer characteristics.
The result is shown in FIG.
図５において明らかな如く、試験例におけるトランジスタの立ち上がり特性（Vg＞３V）は比較例における立ち上がり特性に比較して優れた特性を示しており、ゲート電圧Vgs＝10Vにおけるドレイン電流値は比較例に比べて２桁近い向上が得られた。
これは、試験例のトランジスタにおいて、第一ゲート絶縁膜及び第二ゲート絶縁膜の形成を真空中連続で行ったために、不純物の付着が防止され、良好な界面が形成されたことによるものと考えられる。
As is apparent from FIG. 5, the rising characteristics (Vg> 3 V) of the transistors in the test example are superior to the rising characteristics in the comparative example, and the drain current value at the gate voltage Vgs = 10 V is in the comparative example. Compared to two orders of magnitude improvement.
This is considered to be because the first gate insulating film and the second gate insulating film were formed continuously in vacuum in the transistor of the test example, so that adhesion of impurities was prevented and a good interface was formed. It is done.
一方、オフ電流（Vgs＜０）に関しても、試験例のトランジスタにおけるオフ電流は比較例におけるオフ電流に比べて半分以下に減少した。
このオフ電流改善効果も、前記立ち上がり特性の改善効果同様、第一ゲート絶縁膜及び第二ゲート絶縁膜の形成を真空中連続で行ったために、不純物の付着が防止され、リーク電流の発生が抑止されたことによるものと考えられる。
On the other hand, with respect to the off-state current (Vgs <0), the off-state current in the transistor of the test example was reduced to half or less than that in the comparative example.
The off-current improvement effect is the same as the above-mentioned improvement of the rise characteristic, because the first gate insulating film and the second gate insulating film are continuously formed in vacuum, so that the adhesion of impurities is prevented and the generation of leakage current is suppressed. This is thought to be due to this.
上記説明した如く、本発明に係る製法により得られる酸化亜鉛を半導体層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として使用可能なものである。 As described above, a thin film transistor using zinc oxide obtained by the production method according to the present invention for a semiconductor layer has excellent performance and can be used as a driving element for a liquid crystal display device or the like.
以上のように本発明を用いることで、低温条件下にて、良好なゲート絶縁膜とZnOの界面を得ることができ、プラスティック等のフレキシブル基板上に高性能な薄膜トランジスタを形成することが可能である。従って、本発明のTFTを液晶ディスプレイや有機ＥＬディスプレイの駆動素子として用いることで、フレキシブルで軽量なディスプレイが実現可能となる。 As described above, by using the present invention, it is possible to obtain a good gate insulating film-ZnO interface under a low temperature condition, and to form a high-performance thin film transistor on a flexible substrate such as a plastic. is there. Therefore, a flexible and lightweight display can be realized by using the TFT of the present invention as a driving element for a liquid crystal display or an organic EL display.
１ 基板
２ ソース・ドレイン電極
３ 半導体薄膜
４ 第一ゲート絶縁膜
４ａ フォトレジスト
５ コンタクト部
６ ゲート絶縁膜
７ ゲート電極
８ 表示電極
９ 基板
１０ ゲート電極
１１ ゲート絶縁膜
１２ 半導体薄膜
１３ 絶縁膜
１４ 第一オーバーコート絶縁膜
１５ ソース・ドレイン電極
１６ 第二オーバーコート絶縁膜
１７ 基板
１８ アルミニウム層
１９ チタン層
２０ インジウムスズ酸化物（ITO）層
２１ 半導体薄膜
１００ トップゲート型薄膜トランジスタ
１０１ ボトムゲート型薄膜トランジスタ
DESCRIPTION OF
Claims (10)
10. The method of manufacturing a thin film transistor according to claim 9, wherein when oxygen is used as the oxidizing gas, at least one of He, Ar, Xe, and Kr is used in combination with oxygen.
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