JP2007073558A - Method of manufacturing thin-film transistor - Google Patents

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Inventor
Hiroshi Furuta
Mamoru Furuta
Takashi Hirao
Tokiyoshi Matsuda
守 古田
寛 古田
孝 平尾
時宜 松田
Original Assignee
Casio Comput Co Ltd
Kochi Prefecture Sangyo Shinko Center
カシオ計算機株式会社
財団法人高知県産業振興センター
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a thin-film transistor which reduces short circuit between a source and a drain or the generation of a leak current by applying plasma processing using an oxidized gas on the surface of an oxide semiconductor thin film containing zinc oxide (ZnO) as a main component to purify the surface of the semiconductor film while oxygen-terminating it and to form a gate insulation film, thereby forming a good interface between the gate insulation film and the semiconductor film, in a process of manufacturing a gate insulation film of the thin-film transistor using an oxide semiconductor thin film having a top gate structure and containing a zinc oxide ZnO as a main component. <P>SOLUTION: The method of manufacturing a top gate type thin-film transistor uses an oxide containing a zinc oxide (ZnO) as a main component as a semiconductor film. In this method, prior to processing in which a gate insulation film for covering the entire surface of the semiconductor thin film is formed of a silicon-based insulation film after applying pattern processing to the semiconductor thin film, surface processing in a plasma atmosphere using an oxide gas is applied to the entire surface of the semiconductor thin film, and the gate insulation film is continuously formed in an vacuum state subsequently to the surface processing. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明はトップゲート構造薄膜トランジスタの製法に係り、より詳しくはゲート絶縁膜の形成前に薄膜トランジスタの半導体薄膜である酸化亜鉛ZnOを主成分とする酸化物表面層をプラズマ処理することにより、ゲート絶縁膜と半導体薄膜との間で清浄な界面を形成し、ドレイン・ソース間のリーク電流の低減や伝達特性を向上させた高性能の薄膜トランジスタを得ることができる製法に関する。 The present invention relates to a production method of a top gate structure thin film transistor, and more particularly by the oxide surface layer mainly composed of zinc oxide ZnO is a semiconductor thin film of the thin film transistor before forming the gate insulating film to a plasma treatment, the gate insulating film and forming a clean interface between the semiconductor thin film, to a method capable of obtaining a high-performance thin film transistor with improved reduction and transfer characteristics of the leakage current between the drain and source.

酸化亜鉛(ZnO)あるいは酸化マグネシウム亜鉛(ZnMgO)等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ(以下TFTと略)、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの酸化物を用いた薄膜半導体の研究開発が活発化している。 Zinc oxide to exhibit the properties of a semiconductor having excellent oxide (ZnO) or magnesium zinc oxide (ZnMgO), etc. (active layer) have been known for a long time, in recent years a thin film transistor (hereinafter TFT substantially), the light emitting device, transparent aiming electronic device applications of the conductive film or the like, research and development of thin-film semiconductor using these oxides has been activated.
特に酸化亜鉛(ZnO)を半導体薄膜として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a-Si:H)を半導体層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性並びに低温プロセスが可能である等の理由により積極的な開発が進められている。 In particular, a TFT using zinc oxide a (ZnO) as a semiconductor thin film, amorphous silicon is mainly used in the conventional liquid crystal display (a-Si: H) the electron mobility than amorphous silicon TFT using a semiconductor layer it is large, has been underway actively development reasons like are possible excellent TFT characteristics and low-temperature processes.

従来報告されている、酸化亜鉛(ZnO)を半導体薄膜として用いたTFT(ZnO-TFT)は、ボトムゲート型のものが主流である。 Has been previously reported, TFT using zinc oxide (ZnO) as a semiconductor thin film (ZnO-TFT) is a mainstream, a bottom gate type.

ボトムゲート型のZnO-TFTを開示したものとして、特許文献1、特許文献2などが例示できる。 As disclosed bottom gate type ZnO-TFT of Patent Document 1, Patent Document 2 can be exemplified.

特許文献1に開示されるボトムゲート型ZnO-TFTは、図5に示す如く、基板101、ゲート電極102、ゲート絶縁膜103、酸化亜鉛半導体薄膜104、ソース電極105、ドレイン電極106、保護膜107を有してなり、これら各構成をこの順に積層して形成されている。 Bottom gate type ZnO-TFT disclosed in Patent Document 1, as shown in FIG. 5, a substrate 101, a gate electrode 102, the gate insulating film 103, zinc oxide semiconductor thin film 104, the source electrode 105, drain electrode 106, the protective film 107 becomes a, is formed by laminating the respective in this order.

特許文献2に開示されるボトムゲート型ZnO-TFTは、図6(a)に示す如く、基板108、ゲート電極109、ゲート絶縁膜110、ソース電極111、ドレイン電極112、酸化亜鉛半導体薄膜113を有してなり、これら各構成をこの順に積層して形成されている。 Bottom gate type ZnO-TFT disclosed in Patent Document 2, as shown in FIG. 6 (a), a substrate 108, a gate electrode 109, the gate insulating film 110, source electrode 111, drain electrode 112, a zinc oxide semiconductor thin film 113 It has become and is formed by laminating these constituent in this order. 実際に製造の最終工程においては、図6(b)に示す如く、前記酸化亜鉛半導体薄膜113を被覆して保護膜114が形成される。 In the final step of actually manufactured, as shown in FIG. 6 (b), the protective film 114 covering the zinc oxide semiconductor thin film 113 is formed.

これら文献に開示されているボトムゲート構造は、基板側よりゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛半導体薄膜が形成されている構造であり、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート構造アモルファスシリコンTFTとのプロセスの互換性が高いため、ZnO-TFTにも多く用いられている。 Bottom gate structure disclosed in these documents, the gate electrode and the gate insulating film from the substrate side is formed, to cover the top surface has a structure in which zinc semiconductor thin oxide is formed, as a drive element of a liquid crystal display because of the high compatibility of the process with a bottom gate structure amorphous silicon TFT which is currently commercialized, it is used in many ZnO-TFT.

しかしながら、チャネル層(半導体層)として用いる酸化亜鉛の結晶性の観点からは、多結晶薄膜を基板上に形成していく場合、成膜初期に形成される下地との界面付近の領域は結晶欠陥が多く、薄膜形成が進むにつれて結晶性が改善されていくという特徴がある。 However, from the viewpoint of the crystallinity of zinc oxide used as a channel layer (semiconductor layer), when the polycrystalline thin film will be formed on the substrate, a region near the interface with the base formed in the initial stage of the film formation is crystal defect it is characterized in that a number, crystalline as thin film formation progresses gradually improved.
薄膜トランジスタにおいて活性層として用いられる部分は、半導体層の中で、ゲート絶縁膜に近いごく薄い領域であり、この領域の結晶性が移動度等の薄膜トランジスタのTFT特性を大きく左右している。 Portion that is used as the active layer in thin film transistors, in the semiconductor layer, a very thin region near the gate insulating film, crystallinity of the region is largely the TFT characteristics of the thin film transistor such as mobility.
ボトムゲート型の薄膜トランジスタにおいては、構造上、半導体層はゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えていた。 In the bottom-gate thin film transistor has a structure that a semiconductor layer is laminated on the gate insulating film, forced to not give with a region of the crystalline poorly deposited early as the active layer, sufficient mobility was having a problem that can not be obtained.
これらの問題に鑑みると、半導体層の上部にゲート絶縁膜を設ける構造を有するトップゲート構造は半導体層の上部の結晶性の良好な領域を活性層として用いることができ、高い移動度を期待することができる。 In view of these problems, a top-gate structure having an upper to provide a gate insulating film structure of a semiconductor layer can be used a good area of ​​crystallinity of the upper semiconductor layer as an active layer, expect high mobility be able to.

トップゲート型のZnO-TFTの一例としては、図7のような構造がある。 An example of a ZnO-TFT of the top gate type, there is a structure as shown in FIG.
このトップゲート構造は、基板115上にソース・ドレイン電極116、半導体薄膜117、ゲート絶縁膜118、ゲート電極119をこの順に積層して構成されている。 The top gate structure, the source-drain electrode 116 over a substrate 115, a semiconductor thin film 117, the gate insulating film 118, is formed by laminating a gate electrode 119 in this order.
ゲート絶縁膜は、プラズマ化学気相成長(PCVD)法にて、200〜500nmの厚みで形成されることが多い。 The gate insulating film by a plasma chemical vapor deposition (PCVD) method, are often formed with a thickness of 200 to 500 nm.

酸化亜鉛を半導体活性層として用いたトップゲート型のTFT(ZnO-TFT)は、活性層の形状にパターン加工した半導体薄膜上に、良好なゲート絶縁膜の形成と同時に、ゲート絶縁膜と酸化亜鉛活性層との界面制御が必須である。 Top gate type TFT using zinc oxide as a semiconductor active layer (ZnO-TFT) is on the semiconductor thin film is patterned into the shape of the active layer, simultaneously with the formation of a good gate insulating film, a gate insulating film and zinc oxide interface control between the active layer is essential. ボトムゲート型アモルファスシリコンTFTの場合には、ゲート絶縁膜としてSiNが用いられることが多く、例えば大面積化が容易なプラズマ化学気相成長(PCVD)法を用い、基板温度250〜300℃にて、SiH 4 +NH 3 +H 2もしくはSiH 4 +NH 3 +N 2 +H 2等の混合ガスを用いて成膜されている。 In the case of a bottom gate type amorphous silicon TFT are often SiN is used, for example, a large area is easy plasma chemical vapor deposition (PCVD) method using a gate insulating film, at a substrate temperature of 250 to 300 ° C. is deposited using SiH 4 + NH 3 + H 2 or SiH 4 + NH 3 + N 2 + H 2 mixed gas or the like.

しかしながらZnO半導体薄膜のパターン形成後に、プラズマ化学気相成長(PCVD)法あるいはその他の成膜方法を用いて上記基板温度下にてゲート絶縁膜の成膜を行った場合、不純物の吸着による界面特性の悪化や、ゲート絶縁膜成膜における還元性雰囲気によるZnO表面の還元等によるリーク電流の増大といった問題を生じ、上記条件において製作したTFTは液晶ディスプレイなどへの応用に耐えうるものでは無かった。 However after patterning of ZnO semiconductor thin film, in the case of performing film formation of the gate insulating film under the substrate temperature using a plasma chemical vapor deposition (PCVD) method or other deposition methods, interfacial properties due to adsorption of the impurity worsening of, cause problems such as increase in leakage current due to the reduction or the like of the ZnO surface by a reducing atmosphere in the gate insulating film deposition, TFT fabricated in the above conditions was not be able to withstand application to a liquid crystal display.

トップゲート型のZnO-TFTの他の例として、特許文献3が開示されている。 Another example of a top gate type ZnO-TFT of, is disclosed Patent Document 3. 該文献には、酸化亜鉛ZnOを主成分とする酸化物半導体膜をチャネル層に用いるトランジスタにおいて、下地となる基板上に、上記酸化物半導体膜が形成される下地膜、上記酸化物半導体膜、ゲート絶縁膜、および、ゲート電極がこの順に形成され、ゲート電極と同一形状にゲート絶縁膜並びに酸化亜鉛薄膜が加工された薄膜トランジスタが開示されている。 The said document, the transistor including an oxide semiconductor film composed mainly of zinc oxide ZnO in the channel layer, on a substrate serving as a base, the base film, the oxide semiconductor film in which the oxide semiconductor film is formed, a gate insulating film, and is formed a gate electrode in this order, the gate insulating film and a thin film transistor zinc oxide thin film is processed are disclosed in the gate electrode and the same shape.
特許文献3に開示されたトップゲート型のZnO-TFTにおいては、ゲート電極形成後にゲート絶縁膜と酸化亜鉛を一括してパターン加工することが可能となる。 In ZnO-TFT of the top gate type disclosed in Patent Document 3, it is possible to patterned collectively gate insulating film and the zinc oxide after forming the gate electrode.

特開2005−033172号公報 JP 2005-033172 JP 特開2004−349583号公報 JP 2004-349583 JP 特開2003−298062号公報 JP 2003-298062 JP

特許文献3に開示されたトランジスタは、半導体薄膜及びゲート絶縁膜の形成過程において、酸化亜鉛ZnOを主成分とする酸化物半導体薄膜表面の損傷及び不純物による汚染を防ぎうる手法を提供するものではなく、その後のゲート絶縁膜の形成過程においても、前期半導体膜表面の損傷及び、還元性雰囲気による還元脱離反応によって、半導体薄膜の低抵抗化が起こり、低抵抗化やリーク電流の増大、移動度の低下といった問題を抱えるものであった。 Transistor disclosed in Patent Document 3, in the formation process of the semiconductor thin film and the gate insulating film is not intended to provide a technique which can prevent contamination due to damage and impurities in the oxide semiconductor thin film surface consisting primarily of zinc oxide ZnO , even in the formation process of the subsequent gate insulating film, damage to the year semiconductor film surface and, by reductive elimination of the protecting group by a reducing atmosphere, occurs low resistance semiconductor thin film, increase in the low resistance and leakage current, mobility It was those that suffer from problems such as decreased.

酸化亜鉛ZnOを主成分とする酸化物半導体薄膜及びゲート絶縁膜の形成過程において、酸化亜鉛半導体薄膜の損傷を防ぐ手段として、該酸化物半導体薄膜の上表面に保護膜を形成し、パターニングされた該保護膜をマスクとしてウェットエッチングなどの方法により前記酸化亜鉛ZnOを主成分とする酸化物半導体薄膜にパターニングなどの形状加工を施し、この保護膜を除去せずにゲート絶縁膜を積層する手段が考えられる。 In the process of forming the oxide semiconductor film and the gate insulating film composed mainly of zinc oxide ZnO, as a means of preventing damage to the zinc oxide semiconductor thin film, a protective film is formed on the upper surface of oxide semiconductor thin film was patterned subjected to shape processing such as patterning the oxide semiconductor thin film mainly containing zinc oxide ZnO by a method such as wet etching the protective film as a mask, it means for stacking a gate insulating film without removing the protective film Conceivable. しかしながら、この手段を用いて酸化亜鉛半導体層を形成した場合、エッチング液によって、前記酸化物半導体薄膜が前記保護膜より内側まで浸食される、所謂オーバーハングを生じ、その後のゲート絶縁膜の積層過程において、ゲート絶縁膜と半導体薄膜の間に空孔を生じてしまうという課題があった。 However, the case of forming a zinc oxide semiconductor layer by using this means, by an etchant, the oxide semiconductor thin film is eroded to the inside than the protective layer, resulting the so-called overhang, lamination processes subsequent gate insulating film in, there is a problem that occurs pores between the gate insulating film and the semiconductor thin film. そこで、酸化亜鉛ZnOを主成分とする酸化物薄膜層をゲート絶縁膜によって直接被覆しつつ、前記酸化亜鉛ZnOを主成分とする酸化物薄膜層に損傷を与えない方法で、絶縁膜と半導体薄膜との良好な界面を形成する方法が求められていた。 Therefore, while the oxide thin layer mainly composed of zinc oxide ZnO coated directly with the gate insulating film, in a way that does not damage the oxide thin layer mainly composed of the zinc oxide ZnO, insulating film and the semiconductor thin film a method of forming a good interface with has been desired.

本発明の目的は、トップゲート構造を有し、酸化亜鉛ZnOを主成分とする酸化物半導体薄膜を用いる薄膜トランジスタのゲート絶縁膜作製工程において、酸化亜鉛ZnOを主成分とする酸化物半導体薄膜表面に、酸化性ガスによるプラズマ処理を施すことにより、半導体薄膜表面を酸素終端しつつ清浄化しゲート絶縁膜を形成することで、ゲート絶縁膜と半導体薄膜間で良好な界面を形成し、ソース・ドレイン間の短絡やリーク電流の発生を低減した高性能薄膜トランジスタの製法の提供にある。 An object of the present invention has a top gate structure, the gate insulating film formation process of the thin film transistor using an oxide semiconductor thin film mainly composed of zinc oxide ZnO, the oxide semiconductor thin film surface consisting primarily of zinc oxide ZnO , by performing a plasma treatment with an oxidizing gas, the formation of the cleaned gate insulating film while oxygen-terminated semiconductor thin film surface to form a good interface between the gate insulating film and the semiconductor thin film, the source-drain to provide a method of high-performance thin film transistors with reduced short-circuit or leak current.

請求項1に係る発明は、酸化亜鉛ZnOを主成分とする酸化物を半導体薄膜として用いるトップゲート型薄膜トランジスタの製法であって、前記半導体薄膜にパターン加工を施した後、該半導体薄膜の表面全面を被覆するゲート絶縁膜をシリコン系絶縁膜により形成する加工前において、前記半導体薄膜表面全面に酸化性ガスを用いたプラズマ雰囲気にて表面処理を行い、前記表面処理に引き続き、真空中にて連続して前記ゲート絶縁膜を形成することを特徴とする薄膜トランジスタの製法に関する。 Invention provides a method of top-gate thin film transistor including an oxide mainly composed of zinc oxide ZnO as the semiconductor thin film, was subjected to patterning in the semiconductor thin film, the entire surface of the semiconductor thin film according to claim 1 before processing for forming the silicon dielectric film of the gate insulating film covering the surface treatment was performed in a plasma atmosphere using a semiconductor thin film over the entire surface to an oxidizing gas, continuing to the surface treatment, continuously in a vacuum regarding the thin film transistor manufacturing method, which comprises forming said gate insulating film is.

請求項2に係る発明は、前記半導体薄膜のパターン加工として、前記半導体薄膜上に絶縁膜を形成せず、直接フォトレジストをマスクとして前記半導体薄膜をエッチングする工程を有することを特徴とする請求項1記載の薄膜トランジスタの製法に関する。 Invention claims wherein the patterning of the semiconductor thin film, wherein without forming the insulating film on the semiconductor thin film, characterized by having a step of etching the semiconductor thin film directly photoresist as a mask according to claim 2 1 on the thin film transistor of the procedure described.

請求項3に係る発明は、前記半導体薄膜のパターン加工として、前記半導体薄膜上面全面を被覆する絶縁膜を形成し、該絶縁膜をフォトレジストによるパターン加工を施した後、前記半導体薄膜をエッチングし、前記半導体薄膜のエッチング後、前記絶縁膜を除去する工程を有することを特徴とする請求項1記載の薄膜トランジスタの製法に関する。 The invention according to claim 3, as patterning of the semiconductor thin film, the semiconductor thin film upper surface to form an insulating film covering the entire surface, after having been subjected to patterning the insulating film by a photoresist, and etching the semiconductor thin film after the etching of the semiconductor thin film, a process for the preparation of a thin film transistor according to claim 1, further comprising a step of removing the insulating film.

請求項4に係る発明は、前記半導体薄膜のエッチングがドライエッチングであることを特徴とする請求項2及び3記載の薄膜トランジスタの製法に関する。 The invention according to claim 4 relates to a thin film transistor manufacturing method according to claim 2 and 3, wherein the etching of the semiconductor thin film is a dry etching.

請求項5に係る発明は、前記酸化性ガスとして酸素もしくは亜酸化窒素(N 2 O)を用いることを特徴とする請求項1乃至4のいずれかに記載の薄膜トランジスタの製法に関する。 The invention according to claim 5 relates to the preparation of thin film transistor according to any one of claims 1 to 4, characterized in that the use of oxygen or nitrous oxide (N 2 O) as the oxidizing gas.

請求項6に係る発明は、前記酸化性ガスとして酸素を用いる場合において、He、Ar、Xe、Krのうち、少なくとも1種類以上のガスを酸素と併用することを特徴とする請求項5に記載の薄膜トランジスタの製法に関する。 The invention according to claim 6, in the case of using oxygen as the oxidizing gas, the He, Ar, Xe, among Kr, according to claim 5, characterized in that in combination with oxygen at least one kind of gas of it relates to a process for the production of thin film transistor.

請求項1に係る発明によれば、ゲート絶縁膜の成膜前に、酸化亜鉛ZnOを主成分とする酸化物から成る半導体薄膜表面全面に酸化性ガスを用いたプラズマ雰囲気にて表面処理を行い、前記表面処理に引き続き、真空中にて連続して前記ゲート絶縁膜を形成することによって、半導体薄膜表面に付着した水分などの不純物を効率的に除去すると同時に半導体薄膜表面を酸素終端し、半導体薄膜とゲート絶縁膜との界面清浄化を図ると同時に、これによりZnO表面での還元脱離を防ぐことで、リーク電流の少ない薄膜トランジスタを提供することができる。 According to the invention of claim 1, before forming the gate insulating film, surface treatment was performed in a plasma atmosphere using an oxidizing gas to the semiconductor thin film over the entire surface made of an oxide mainly composed of zinc oxide ZnO the subsequent to the surface treatment, by forming the gate insulating film are continuously in a vacuum, simultaneously semiconductor thin film surface an impurity efficiently removed, such as moisture attached to the surface of the semiconductor thin film and oxygen-terminated, semiconductor at the same time reduce the interfacial cleaning of the thin film and the gate insulating film, thereby by preventing reduction elimination in ZnO surface, it is possible to provide a low leakage current thin-film transistor.

請求項2に係る発明によれば、半導体薄膜の形状加工を、絶縁膜を形成せずに直接フォトレジストをマスクとしたエッチング加工にて行うことで、製法が容易になり、生産性の高い薄膜トランジスタを提供することができる。 According to the invention of claim 2, the shaping of the semiconductor thin film, by performing the direct photoresist without forming the insulating film at the etching mask, process becomes easy, productive TFT it is possible to provide a.

請求項3に係る発明によれば、半導体薄膜の形状加工を、半導体薄膜上面全面を被覆する絶縁膜を形成し、該絶縁膜をフォトレジストによるパターン加工を施した後、前記半導体薄膜をエッチングし、前記半導体薄膜のエッチング後、前記絶縁膜を除去して行うことにより、半導体薄膜表面が保護され、酸化亜鉛半導体薄膜とゲート絶縁膜との間に空孔ができることを防ぐことができ、半導体薄膜表面をフォトリソグラフィー工程で用いる薬液による損傷を防ぐと同時に、絶縁膜との間で良好な界面を持つ、TFT特性に優れた薄膜トランジスタを提供することができる。 According to the invention of claim 3, the shaping of the semiconductor thin film, an insulating film covering the semiconductor thin film the entire upper surface, the insulating film was subjected to patterning by a photoresist, and etching the semiconductor thin film after the etching of the semiconductor thin film, by performing by removing the insulating film, the semiconductor thin film surface is protected, it is possible to prevent the can voids between the zinc oxide semiconductor thin film and the gate insulating film, a semiconductor thin film at the same time it prevents damage from chemical solution using a surface by a photo lithography process, having a good interface between the insulating film, it is possible to provide an excellent thin film transistor TFT characteristics.

請求項4に係る発明によれば、エッチング加工の方法として、ドライエッチングを用いることで、微細加工が可能となり、高精度な薄膜トランジスタを提供することができる。 According to the invention of claim 4, as a method of etching, the use of dry etching enables fine processing, it is possible to provide a highly accurate thin film transistor.

請求項5に係る発明によれば、酸化性ガスとして、酸素あるいは亜酸化窒素(N 2 O)を用いることで、酸化亜鉛表面をより効果的に酸素終端し、ゲート絶縁膜の間で良好な界面を持つ、リーク電流が低く、かつ電流駆動能力の高い薄膜トランジスタを提供することができる。 According to the invention of claim 5, as the oxidizing gas, the use of oxygen or nitrous oxide (N 2 O), more effectively oxygen-terminated zinc oxide surface, good between the gate insulating film with the interface, leakage current is low and it is possible to provide a high current driving capability TFT.

請求項6に係る発明によれば、酸化性ガス雰囲気に、He、Ar、Xe、Krのうち、少なくとも1種類以上のガスを混合することで、酸素ラジカルの発生量を増大させることが可能となり、酸化亜鉛表面での有機物汚染の除去効果が向上する。 According to the invention of claim 6, the oxidizing gas atmosphere, the He, Ar, Xe, among Kr, by mixing at least one kind of gas, it is possible to increase the amount of generation of oxygen radicals to improve the effect of removing the organic contaminants on the surface of zinc oxide. また、添加したガスによる酸化亜鉛表面のスパッタ効果により、酸化性ガスのみでは除去できなかった金属およびイオン性不純物が除去され、より界面清浄性に優れた、リーク電流の発生が抑制され、かつ電流駆動能力の高い薄膜トランジスタを提供することができる。 In addition, the sputtering effect of the zinc oxide surface with added gas, the only oxidizing gas metal and ionic impurities could not be removed is removed, more excellent surface cleanness, leak current is suppressed, and the current it is possible to provide a high driving capability TFT.

この発明の一実施例に係る薄膜トランジスタについて図1に基づいて以下に説明する。 For a thin film transistor according to an embodiment of the present invention will be described below with reference to FIG.

本発明の一実施例に係る薄膜トランジスタ100は、基板1、ソース電極2、ドレイン電極3、半導体薄膜4、ゲート絶縁膜6、コンタクト部7、ゲート電極8、表示電極9を有してなり、上記の各構成を積層して形成される。 TFT 100 according to an embodiment of the present invention, the substrate 1, a source electrode 2, drain electrode 3, a semiconductor thin film 4, the gate insulating film 6, the contact portions 7, the gate electrode 8, will have a display electrode 9, the It is formed by laminating the structure of.

薄膜トランジスタ100は、図1(a)に示す通り、ガラス(SiO 2とAl 2 O 3を主成分とする無アルカリガラス)からなる基板1上に形成される。 TFT 100, as shown in FIG. 1 (a), is formed on a substrate 1 made of glass (non-alkali glass mainly comprising SiO 2 and Al 2 O 3).
基板1の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。 Material of the substrate 1 is not limited to glass, such as those coated with insulating material in a plastic or metal foil can be used as long as an insulator.

基板1上には、ソース電極2及びドレイン電極3が積層されている。 On the substrate 1, a source electrode 2 and drain electrode 3 are laminated. このソース・ドレイン電極2は、基板1上面の一部分に間隔を有して配置されている。 The source and drain electrode 2 are arranged at a distance to a portion of the substrate 1 top.
ソース電極2及びドレイン電極3は、例えば、インジウムスズ酸化物(ITO)、n + ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。 The source electrode 2 and drain electrode 3 are formed, for example, indium tin oxide (ITO), n + conductive oxides such as ZnO, metallic, or a metal which is at least partially covered by the conductive oxide .
ソース電極2及びドレイン電極3に用いられる金属としては、Ti、Cr、Ta、Mo、W、Al、Cu、Niの単層もしくは積層体、或いは合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金、が用いられる。 Examples of the metal used for the source electrode 2 and drain electrode 3, Ti, Cr, Ta, Mo, W, Al, Cu, single layer or a laminate of Ni, or an alloy Ti, Cr, Ta, Mo, W , Al, Cu, Si, of Ni, an alloy containing at least one or more, is used. この合金の具体例としては、TiW、TaW、MoW、MoSi、AlCu、AlSi、NiSi等の合金が例示できる。 Specific examples of the alloy, TiW, TaW, MoW, MoSi, AlCu, AlSi, an alloy of NiSi and the like.
ソース電極2及びドレイン電極3を前記導電性酸化物により少なくとも一部分を被覆された金属にて形成する例としては、後述する図1(b)に示されるような構造が考えられるが、金属あるいは導電性酸化物にて直接形成する構造も考えられる。 The source electrode 2 and drain electrode 3 as an example be formed by the conductive oxide at least a portion of the coated metal are believed the structure shown in FIG. 1 to be described later (b), a metal or conductive structure formed directly by sexual oxides are also contemplated.
これら二電極の厚みは、特に限定されないが、例えば30nm〜150nmに形成され、好ましくは、ソース電極2及びドレイン電極3上に形成される半導体薄膜4の段差部での断線を防止するため、図1(b)の構造ではインジウムスズ酸化物(ITO)、n + ZnO等の導電性酸化物の膜厚を半導体薄膜3より薄く(例えば、約40nm)、直接形成する構造では金属化合物の積層体の膜厚を半導体薄膜4より薄く(例えば、約40nm)形成することが望ましい。 The thickness of these two electrodes are not particularly limited, for example, is formed in 30 nm to 150 nm, because preferably, to prevent disconnection in the step portion of the semiconductor thin film 4 formed on the source electrode 2 and drain electrode 3, FIG. 1 structure of indium tin oxide in the (b) (ITO), thinner than the semiconductor thin film 3 a thickness of the conductive oxide, such as n + ZnO (e.g., about 40 nm), a laminate of metal compounds in structure to directly form thin film thickness than the semiconductor thin film 4 (e.g., about 40 nm) is preferably formed.

半導体薄膜4は、上記の基板1とソース・ドレイン電極2上に積層されている。 The semiconductor thin film 4 is laminated on the substrate 1 and the source and drain electrodes 2 above.
半導体薄膜4は、ソース・ドレイン電極2の電極間のチャンネルを形成するように配置されており、ソース電極により電流が供給され、ドレイン電極により放出される。 The semiconductor thin film 4 is arranged so as to form a channel between the electrodes source and drain electrodes 2, current is supplied by a source electrode, it is released by the drain electrode.
半導体薄膜4は、酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜から形成されている。 The semiconductor thin film 4 is formed of an oxide semiconductor thin film mainly zinc oxide (ZnO).
この半導体薄膜4の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、約50〜100nm程度に形成される。 The thickness of the semiconductor thin film 4 is not particularly limited, for example, formed to be about 25 to 200 nm, and preferably, formed about 50 to 100 nm.

図1(b)は、ソース電極2あるいはドレイン電極3と、半導体薄膜4との接合部分の一例を示した図であり、アルミニウム(Al)上にチタン(Ti)を積層した配線を形成し、インジウムスズ酸化物(ITO)によりこの積層体の一部を被覆する構造が示されている。 1 (b) is a source electrode 2 and drain electrode 3, a diagram illustrating an example of a joining portion of the semiconductor thin film 4 to form a wiring formed by stacking titanium (Ti) on an aluminum (Al), indium tin oxide by (ITO) is structured to cover a part of the laminate is shown.
図1(b)において、ソース電極2あるいはドレイン電極3は、アルミニウム層11、チタン層12、インジウムスズ酸化物(ITO)層13から形成され、半導体薄膜4は符号14として示されている。 1 (b), the source electrode 2 and drain electrode 3, the aluminum layer 11 is formed of a titanium layer 12, indium tin oxide (ITO) layer 13, the semiconductor thin film 4 is shown as reference numeral 14.
基板10上にアルミニウム層11が設けられ、その少なくとも上面がチタン層12により被覆され、チタン層12の一部と基板上の一部を被覆してインジウムスズ酸化物(ITO)層13が存在し、インジウムスズ酸化物(ITO)層13の一部にて半導体薄膜14とコンタクトしている。 Aluminum layer 11 is provided on the substrate 10, at least the upper surface is covered by a titanium layer 12, indium tin oxide (ITO) layer 13 is present to cover the part and a part of a substrate of titanium layer 12 is put in contact with the semiconductor thin film 14 in some indium tin oxide (ITO) layer 13.
この構造により、本来アルミニウムに酸化層が形成されることが原因で良好なオーミックコンタクトの得られないアルミニウム(Al)と酸化物半導体の接触において、チタン層12を、アルミニウム層11とインジウムスズ酸化物(ITO)層13の間に介装することで、アルミニウム(Al)と酸化物半導体のコンタクト抵抗を低減でき、配線抵抗の小さいアルミニウム(Al)を電極として用いることができるようになる。 This structure, originally in aluminum oxide semiconductor contact with aluminum the oxidation layer is formed can not be obtained with good ohmic contact due (Al), titanium layer 12, the aluminum layer 11 and the indium tin oxide by interposed between (ITO) layer 13, an aluminum (Al) can reduce the contact resistance of the oxide semiconductor, so that aluminum (Al) smaller wiring resistance can be used as an electrode.

ゲート絶縁膜6は、ソース・ドレイン電極2、半導体薄膜3表面及び側面を確実に被覆するように積層されている。 The gate insulating film 6 is laminated so as to reliably cover the source and drain electrodes 2, the semiconductor thin film 3 and side surfaces. ゲート絶縁膜6の厚みは、例えば、200〜400nmに形成され、好ましくは、約300nmに形成されている。 The thickness of the gate insulating film 6 is formed, for example, 200 to 400 nm, preferably formed in about 300 nm.

ゲート絶縁膜6は、後述する本発明の薄膜トランジスタ100の製法において説明する如く、例えばプラズマ化学気相成長(PCVD)法により形成される。 The gate insulating film 6, as will be described in the production method of the thin film transistor 100 of the present invention to be described later, is formed by, for example, a plasma chemical vapor deposition (PCVD) method. このとき、プラズマ化学気相成長(PCVD)法による成膜は酸化亜鉛を主成分とする酸化物半導体薄膜の還元もしくはZnO成分の脱離が生じない基板温度である250℃以下で実施することが望ましい。 In this case, plasma chemical vapor deposition film formation by (PCVD) method performed below 250 ° C. and a substrate temperature of not causing desorption of reducing or ZnO component of the oxide semiconductor thin film mainly containing zinc oxide desirable.

コンタクト部7は、ソース電極2及びドレイン電極3を外部に取り出すために、フォトリソグラフィーとエッチングにより形成された、コンタクトホール部分に、後述するゲート電極8と同一材料にて形成されている。 The contact portion 7, in order to take out the source electrode 2 and drain electrode 3 to the outside, are formed by photolithography and etching, the contact hole portions are formed by the same material as the gate electrode 8 to be described later.

ゲート電極8は、ゲート絶縁膜6上に形成されている。 The gate electrode 8 is formed on the gate insulating film 6. このゲート電極8は、薄膜トランジスタに印加するゲート電圧により半導体薄膜4中の電子密度を制御する役割を果たすものである。 The gate electrode 8 plays a role to control the electron density of the semiconductor thin film 4 by a gate voltage applied to the thin film transistor.
ゲート電極8はCr、Tiといった金属膜からなり、その厚みは、例えば、50〜100nmに形成される。 The gate electrode 8 is made of a metal film Cr, such Ti, it has a thickness of, for example, is formed on the 50 to 100 nm.

表示電極9は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。 Display electrodes 9 is formed to apply a voltage via a thin film transistor liquid crystal used in a liquid crystal display. この電極は可視光に対する高い透過率が要求されるため、導電性酸化物薄膜であるインジウムスズ酸化物(ITO)などにより形成される。 The electrode is formed by for high transmittance for visible light is required, a conductive oxide, indium tin oxide is a thin film, etc. (ITO).
表示電極9の厚みは、特に限定されないが、例えば50〜100nmに形成される。 The thickness of the display electrodes 9 is not particularly limited, is formed, for example, 50 to 100 nm.

本発明に係る薄膜トランジスタ(TFT)の製法として、第一実施例(図2参照)と第二実施例(図3参照)を例示して説明する。 As production method of a thin film transistor (TFT) according to the present invention, it will be exemplified first embodiment (see FIG. 2) Second embodiment (see FIG. 3).

本発明に係る薄膜トランジスタ(TFT)の製法の第一実施例について、図2に基づいて以下に説明する。 For the first embodiment of the process of a thin film transistor (TFT) according to the present invention will be described below with reference to FIG.

本発明に係る薄膜トランジスタの製法の第一実施例は、下記の工程から成る。 First embodiment of a thin film transistor manufacturing method according to the present invention consists of the following steps.
第1の工程は、基板1上にソース電極2及びドレイン電極3を積層する工程である。 The first step is a step of depositing a source electrode 2 and drain electrode 3 on the substrate 1. 第2の工程は、基板1、ソース電極2及びドレイン電極3の全面を被覆する半導体薄膜4を積層する工程である。 The second step, the substrate 1 is a step of depositing a semiconductor thin film 4 that covers the entire surface of the source electrode 2 and drain electrode 3. 第3の工程は、半導体薄膜4をパターニングする工程である。 The third step is a step of patterning the semiconductor thin film 4. 第4の工程は、第3の工程によってパターン形成した半導体薄膜表面に酸化性ガスを用いたプラズマ雰囲気にて表面処理を行う工程である。 The fourth step is a step of performing a surface treatment in the third step the plasma atmosphere using an oxidizing gas to the semiconductor thin film surface was patterned by. 第5の工程は、上記処理を施した半導体薄膜4、ソース電極2及びドレイン電極3、基板1の全面を被覆するようにゲート絶縁膜6を形成する工程である。 The fifth step, the semiconductor thin film 4 was subjected to the treatment, the source electrode 2 and drain electrode 3, a step of forming a gate insulating film 6 so as to cover the entire surface of the substrate 1. 第6の工程は上記ゲート絶縁膜6にコンタクトホールを形成する工程である。 Sixth step is a step of forming a contact hole in the gate insulating film 6. 第7の工程は上記ゲート絶縁膜上に、ゲート電極8、コンタクト部7及び表示電極9をこの順に形成する工程である。 Seventh step on the gate insulating film, a gate electrode 8 is a step of forming a contact portion 7 and the display electrodes 9 in this order.

以下、本発明に係る薄膜トランジスタ(TFT)の製法の第一実施例について具体的に説明する。 Hereinafter, a first embodiment of the process of a thin film transistor (TFT) according to the present invention will be described in detail.

図2(1)に示される如く、ガラス基板1上全面にマグネトロンスパッタ法等により、Ti、Cr等の金属を例えば100nmの厚みで形成し、フォトリソグラフィーによりソース電極2及びドレイン電極3を形成する。 As shown in FIG. 2 (1), a glass substrate 1 on the entire surface of the magnetron sputtering method or the like, Ti, a metal is formed by, for example, 100nm thick, such as Cr, to form the source electrode 2 and drain electrode 3 by photolithography . 図示されていないが、この場合、ソース・ドレイン金属膜の一部として前述の金属の上面を被覆してn ZnOやインジウムスズ酸化物(ITO)等の導電性酸化物が積層されている場合も当然含まれる。 Although not shown, in this case, if covering the upper surface of the aforementioned metal as part of the source-drain metal layer n + ZnO or indium tin oxide (ITO) conductive oxide or the like is laminated of course it is also included.

上記ガラス基板1、ソース電極2及びドレイン電極3上の全面に半導体薄膜4として真性ZnO薄膜を例えば50〜100nm程度の膜厚にてマグネトロンスパッタ法で形成する。 The glass substrate 1 to form the source electrode 2 and the magnetron sputtering intrinsic ZnO thin, for example, by a thickness of about 50~100nm on the entire surface of the drain electrode 3 as a semiconductor thin film 4.

半導体薄膜4にフォトレジストによりパターンを形成し、直接エッチング加工を行う。 Forming a pattern by a photo resist on the semiconductor thin film 4, the direct etching. エッチング方法としては、HNO 3やHCl、あるいはシュウ酸等の水溶液によるウェットエッチング、もしくはCH 4等を用いたドライエッチングを用いてZnO薄膜をエッチング後、レジスト剥離液を用いることなく、酸素あるいは四弗化炭素(CF 4 )と酸素の混合ガスによるアッシングにてフォトレジストをドライプロセスにて除去する方法が例示できる。 As the etching method, HNO 3 or HCl or wet etching with an aqueous solution such as oxalic acid, or after etching the ZnO thin film using the dry etching using CH 4 or the like, without using a resist stripping solution, oxygen or tetrafluoride the photoresist can be exemplified method of removing by dry process at ashing with carbon (CF 4) a mixed gas of oxygen.
上記した方法の中でも、CH 4等のガスを用いたドライエッチングを用いることが好ましい。 Among the methods described above, it is preferable to use a dry etching using a gas such as CH 4. これは、半導体薄膜4の主成分である酸化亜鉛ZnOは耐酸性が弱いため、ドライエッチング後にフォトレジストを引き続きドライプロセスにて除去することで、ドライエッチングによる微細加工と同時に、レジスト剥離ダメージの低減及び生産性の改善を図ることが可能となるからである。 This is because zinc oxide ZnO as the main component of the semiconductor thin film 4 is weak acid resistance, that is removed by continuing dry process using the photoresist after dry etching, at the same time as the fine processing by dry etching, reduction of the resist stripping damage and because it is possible to improve the productivity.
上記の手法によって、レジスト剥離液により半導体薄膜界面に損傷を与えることなく、図2(2)に示される如く、パターニング(形状加工)された半導体薄膜4を形成することができる。 By the method described above, without damaging the semiconductor thin film surface by the resist stripper, as shown in FIG. 2 (2), it is possible to form the semiconductor thin film 4 which is patterned (shaping).

半導体薄膜4をパターニングした後、図2(3)に示される如く、この半導体薄膜4の表面に対して、酸化性ガス、例えば酸素(O 2 )あるいは亜酸化窒素(N 2 O)などを用いたプラズマ雰囲気にて表面処理を施す。 Use after patterning the semiconductor thin film 4, as shown in FIG. 2 (3), to the surface of the semiconductor thin film 4, an oxidizing gas, such as oxygen (O 2) or nitrous oxide (N 2 O) subjected to a surface treatment in the stomach plasma atmosphere.
酸化性ガスを用いたプラズマ雰囲気にて表面処理を施す際、該酸化性ガスとともに、He、Ar、Xe、Kr等の希ガスを少なくとも1種類以上併用することが好ましい。 When subjected to a surface treatment in a plasma atmosphere using an oxidizing gas together with the oxidizing gas, the He, Ar, Xe, it is preferred to use at least one or more rare gas Kr like. この理由は、希ガスを混合することによって、酸化性ガスからの酸素ラジカルの発生を促進することができ、清浄化を効率的に行うことができるからである。 This is because by mixing a rare gas, it is possible to facilitate the generation of oxygen radicals from the oxidizing gas, it is possible to perform cleaning efficiently. 特に、酸化性ガスとして酸素を用いた場合には、これらの希ガスを併用することによって、酸素ラジカルの発生を飛躍的に増加させることができるので、より好ましい。 In particular, when using oxygen as the oxidizing gas, in conjunction with these rare gases, it is possible to dramatically increase the generation of oxygen radicals, and more preferably.

上記処理を施された半導体薄膜4は、表面がプラズマ処理により清浄化されているため、水や気体分子、金属などの不純物が除去されると同時に、酸化亜鉛表面が酸素で終端された構造となる。 The semiconductor thin film 4 that has been subjected to the processing described above, since the surface is cleaned by plasma treatment, and at the same time water or gas molecules, impurities such as metal is removed, the zinc surface oxidation was terminated with oxygen structure Become. これにより、水分や不純物の付着に伴うゲート絶縁膜とZnO界面特性の悪化や、ゲート絶縁膜の成膜に伴うZnO半導体薄膜の損傷を防止することができる。 Thus, it is possible to prevent worsening of the gate insulating film and the ZnO surface characteristics caused by moisture and impurities adhere, damage of the ZnO semiconductor thin film due to the formation of the gate insulating film.

半導体薄膜4に酸化性ガスを用いたプラズマ雰囲気にて表面処理を行った後、図2(4)に示される如く、前記基板1、ソース電極2、ドレイン電極3、半導体薄膜4の全表面を被覆するようにゲート絶縁膜6を形成する。 After the surface treatment in a plasma atmosphere using an oxidizing gas to the semiconductor thin film 4, as shown in FIG. 2 (4), the substrate 1, a source electrode 2, drain electrode 3, the entire surface of the semiconductor thin film 4 so as to cover the gate insulating film 6. このゲート絶縁膜6の形成方法は、特に限定されないが、大面積基板への技術展開が容易なプラズマ化学気相成長(PCVD)法が好ましく用いられる。 The method of forming the gate insulating film 6 is not particularly limited, a large area technology development to the substrate easy plasma chemical vapor deposition (PCVD) method is preferably used.
このゲート絶縁膜6の形成工程は、上述の酸化性ガスによる処理を行った後、真空中、連続して同一装置中において行う。 The step of forming the gate insulating film 6, after the treatment with the oxidizing gas mentioned above, in vacuum, performed in a same apparatus continuously. この理由は、酸化亜鉛表面を清浄な状態に保つと同時に、上記酸化性ガスによって酸化亜鉛半導体薄膜を酸化雰囲気におくことができ、ゲート絶縁膜形成工程中における半導体からの酸素あるいは亜鉛脱離を抑止するためである。 This is because, at the same time keeping the surface of zinc oxide in a clean state by the oxidizing gas can put a zinc oxide semiconductor thin film to an oxidizing atmosphere, oxygen or zinc desorption from the semiconductor in the gate insulating film formation step in order to suppress.
ゲート絶縁膜6はシリコン系絶縁膜、例えばSiOx、SiON、SiNx等によって形成されるが、特に、酸素雰囲気処理および酸素プラズマ処理による基板昇温から連続して形成可能であるという理由により、少なくとも半導体薄膜4と接する層はSiOx、SiON、もしくはSiNxにN 2 Oを用いて酸素をドーピングした膜が好ましく用いられる。 The gate insulating film 6 is silicon dielectric film, for example SiOx, SiON, are formed by SiNx or the like, in particular, for the reason that the substrate Atsushi Nobori due to the oxygen atmosphere process and the oxygen plasma treatment can be continuously formed, at least a semiconductor layer in contact with the thin film 4 is SiOx, SiON, or doped membrane is preferably used oxygen with N 2 O to SiNx.
ゲート絶縁膜6は、例えば100〜400nmの厚みに形成される。 The gate insulating film 6 is formed, for example, to a thickness of 100 to 400 nm. 当然ながら、ゲート絶縁膜はSiOxもしくはSiONといった絶縁膜上に誘電率の大きなSiNを積層したものでも使用可能である。 Of course, the gate insulating film can also be used formed by laminating a large SiN dielectric constant on the insulating film such as SiOx or SiON.
ゲート絶縁膜6の形成は特にプラズマ化学気相成長(PCVD)法に限定されることなく、スパッタ法、電子サイクロトロン共鳴(ECR)スパッタ法などの各種物理気相成長(PVD)法、電子サイクロトロン共鳴化学気相成長(ECR−CVD)法、誘導結合方式プラズマ化学気相成長(ICP−CVD)法などの各種化学気相成長(CVD)法などのいずれの方法によっても行うことができる。 Forming the gate insulating film 6 is not specifically limited to the plasma chemical vapor deposition (PCVD) method, a sputtering method, various physical vapor deposition (PVD) method such as electron cyclotron resonance (ECR) sputtering, electron cyclotron resonance chemical vapor deposition (ECR-CVD) method, can be carried out by any methods such as an induction coupling type plasma chemical vapor deposition (ICP-CVD) method various chemical vapor deposition such as chemical vapor deposition (CVD).

最後に図2(5)に示す如く、前記ゲート絶縁膜6上にCr、Tiといった金属膜からなるゲート電極8をDCスパッタリング法により100nm厚で形成し、ゲート電極8と同一材料にてソース電極2及びドレイン電極3をコンタクトホールを介して外部に取り出すための電極であるコンタクト部7を形成する。 Finally, as shown in FIG. 2 (5), wherein on the gate insulating film 6 Cr, a gate electrode 8 made of a metal film such as Ti is formed at 100nm thickness by DC sputtering, a source electrode at the gate electrode 8 and the same material 2 and drain electrode 3 to form a contact portion 7 which is an electrode for taking out to the outside through the contact hole.
その後、インジウムスズ酸化物(ITO)等から成る表示電極9をDCスパッタリング法により50nm厚で形成することでTFTアレイが完成する。 Thereafter, TFT array is completed by forming the display electrodes 9 made of indium tin oxide (ITO) or the like in 50nm thickness by DC sputtering.

本発明に係る薄膜トランジスタ(TFT)の製法の第二実施例について、図3に基づいて以下に説明する。 For the second embodiment of the process of a thin film transistor (TFT) according to the present invention will be described below with reference to FIG.

本発明に係る薄膜トランジスタの製法の第二実施例は、下記の工程から成る。 Second embodiment of a thin film transistor manufacturing method according to the present invention consists of the following steps.
第1の工程は、基板1上にソース電極2及びドレイン電極3を積層する工程である。 The first step is a step of depositing a source electrode 2 and drain electrode 3 on the substrate 1. 第2の工程は、基板1、ソース電極2及びドレイン電極3の全面を被覆する半導体薄膜4を積層する工程である。 The second step, the substrate 1 is a step of depositing a semiconductor thin film 4 that covers the entire surface of the source electrode 2 and drain electrode 3. 第3の工程は、上記半導体薄膜4の全面を被覆する絶縁膜5を形成する工程である。 The third step is a step of forming an insulating film 5 that covers the entire surface of the semiconductor thin film 4. 第4の工程は、上記絶縁膜5によって被覆された半導体薄膜4をパターニングする工程である。 The fourth step is a step of patterning the semiconductor thin film 4 covered by the insulating film 5. 第5の工程は、パターニングされた絶縁膜5を除去する工程である。 The fifth step is a step of removing the insulating film 5 is patterned. 第6の工程は、第5の工程によって露出した半導体薄膜表面に酸化性ガスを用いたプラズマ雰囲気にて表面処理を行う工程である。 The sixth step is a step of performing a surface treatment in a plasma atmosphere using an oxidizing gas to the semiconductor thin film surface exposed by the fifth step. 第7の工程は、上記処理を施した半導体薄膜4、ソース電極2及びドレイン電極3、基板1の全面を被覆するようにゲート絶縁膜6を形成する工程である。 Seventh step, the semiconductor thin film 4 was subjected to the treatment, the source electrode 2 and drain electrode 3, a step of forming a gate insulating film 6 so as to cover the entire surface of the substrate 1. 第8の工程は上記ゲート絶縁膜6にコンタクトホールを形成する工程である。 Eighth step is a step of forming a contact hole in the gate insulating film 6. 第9の工程は上記ゲート絶縁膜上に、ゲート電極8、コンタクト部7及び表示電極9をこの順に形成する工程である。 Ninth step on the gate insulating film, a gate electrode 8 is a step of forming a contact portion 7 and the display electrodes 9 in this order.

以下、本発明に係る薄膜トランジスタ(TFT)の製法の第二実施例について具体的に説明する。 Hereinafter, the second embodiment of the process of a thin film transistor (TFT) according to the present invention will be described in detail.

図3(1)に示される如く、ガラス基板1上全面にマグネトロンスパッタ法等により、Ti、Cr等の金属を例えば100nmの厚みで形成し、フォトリソグラフィーによりソース電極2及びドレイン電極3を形成する。 As shown in FIG. 3 (1), a glass substrate 1 on the entire surface of the magnetron sputtering method or the like, Ti, a metal is formed by, for example, 100nm thick, such as Cr, to form the source electrode 2 and drain electrode 3 by photolithography . 図示されていないが、この場合、ソース・ドレイン金属膜の一部として前述の金属の上面を被覆してn ZnOやインジウムスズ酸化物(ITO)等の導電性酸化物が積層されている場合も当然含まれる。 Although not shown, in this case, if covering the upper surface of the aforementioned metal as part of the source-drain metal layer n + ZnO or indium tin oxide (ITO) conductive oxide or the like is laminated of course it is also included.

ソース電極2及びドレイン電極3を形成した後、上記ガラス基板1、ソース電極2及びドレイン電極3上の全面に半導体薄膜4として真性ZnO薄膜を例えば50〜100nm程度の膜厚にてマグネトロンスパッタ法で形成する。 After forming the source electrode 2 and drain electrode 3, the glass substrate 1, a magnetron sputtering method at a thickness of about an intrinsic ZnO thin film for example 50~100nm as the semiconductor thin film 4 on the entire surface of the source electrode 2 and drain electrode 3 Form.

半導体薄膜4の形成後、半導体薄膜4の全面に亘り、絶縁膜5を形成する。 After formation of the semiconductor thin film 4, over the entire surface of the semiconductor thin film 4, an insulating film 5. この絶縁膜5はSiOxもしくはSiNxにより、例えば、約50nmの厚さで形成する。 The insulating film 5 by SiOx or SiNx, for example, formed to a thickness of about 50nm.
絶縁膜5を六弗化硫黄(SF 6 )とO 2の混合ガスのドライエッチングによりエッチングし、その後、前記絶縁膜をマスクとし、前記半導体薄膜4をウェットエッチングもしくはドライエッチング法を用いてパターニングしフォトレジスト剥離液によるウエット剥離、もしくは酸素あるいは四弗化炭素(CF 4 )と酸素の混合ガスによるドライアッシングにて、フォトレジストを除去する。 The insulating film 5 is etched by dry etching of a mixed gas of sulfur hexafluoride (SF 6) and O 2, then the insulating film as a mask, the semiconductor thin film 4 is patterned using wet etching or dry etching method the photoresist stripping solution wet separation due, or a dry ashing and by a mixed gas of oxygen oxygen or carbon tetrafluoride (CF 4), the photoresist is removed. この時、絶縁膜5はレジスト剥離時のZnO保護膜として機能する。 At this time, the insulating film 5 functions as ZnO protective film during resist stripping.
上記した絶縁膜5および半導体薄膜4のパターニングには、各種エッチング方法を用いることができるが、この中でも、CH 4等のガスを用いたドライエッチングを用いることが好ましい。 The patterning of the insulating film 5 and the semiconductor thin film 4 mentioned above, it is possible to use various etching methods, among this, it is preferable to use a dry etching using a gas such as CH 4. これは、半導体薄膜4の主成分である酸化亜鉛ZnOは耐酸性が弱いため、ドライエッチング後にフォトレジストを引き続きドライプロセスにて除去することで、ドライエッチングによる微細加工と同時に、レジスト剥離ダメージの低減及び生産性の改善を図ることが可能となるからである。 This is because zinc oxide ZnO as the main component of the semiconductor thin film 4 is weak acid resistance, that is removed by continuing dry process using the photoresist after dry etching, at the same time as the fine processing by dry etching, reduction of the resist stripping damage and because it is possible to improve the productivity.

上記した方法によって、図3(2)に示される如く、パターニング(形状加工)された絶縁膜5及び半導体薄膜4を形成することができる。 By the method described above, as shown in FIG. 3 (2), it is possible to form a patterned (shaping) by an insulating film 5 and the semiconductor thin film 4.

フォトレジストを除去した後、パターニングされた前記絶縁膜5をドライエッチング法により除去する。 After removing the photoresist, the insulating film 5 is patterned is removed by dry etching. ドライエッチングは、六弗化硫黄(SF 6 )とO 2の混合ガスを用いて実施する。 Dry etching is carried out using sulfur hexafluoride (SF 6) and a mixed gas of O 2. このため、絶縁膜5は、ドライエッチングにおいて酸化亜鉛ZnO薄膜とエッチングレートの差が大きい、すなわちエッチング選択性の大きな化合物から形成することが望ましく、SiOxよりもSiNxが望ましい。 Therefore, the insulating film 5, a large difference in zinc oxide ZnO thin film and the etching rate in dry etching, i.e. it is desirable to form a compound having a large etch selectivity, SiNx is preferable than SiOx.

上記の方法により半導体薄膜4をパターニングした後、図3(3)に示される如く、この半導体薄膜4の表面に対して、酸化性ガス、例えば酸素(O 2 )あるいは亜酸化窒素(N 2 O)などを用いたプラズマ雰囲気にて表面処理を施す。 After patterning the semiconductor thin film 4 by the method described above, as shown in FIG. 3 (3), to the surface of the semiconductor thin film 4, an oxidizing gas such as oxygen (O 2) or nitrous oxide (N 2 O ) subjected to a surface treatment in a plasma atmosphere using, for example.
酸化性ガスを用いたプラズマ雰囲気にて表面処理を施す際、該酸化性ガスとともに、He、Ar、Xe、Kr等の希ガスを少なくとも1種類以上併用することが好ましい。 When subjected to a surface treatment in a plasma atmosphere using an oxidizing gas together with the oxidizing gas, the He, Ar, Xe, it is preferred to use at least one or more rare gas Kr like. この理由は、希ガスを混合することによって、酸化性ガスからの酸素ラジカルの発生を促進することができ、清浄化を効率的に行うことができるからである。 This is because by mixing a rare gas, it is possible to facilitate the generation of oxygen radicals from the oxidizing gas, it is possible to perform cleaning efficiently. 特に、酸化性ガスとして酸素を用いた場合には、これらの希ガスを併用することによって、酸素ラジカルの発生を飛躍的に増加させることができるので、より好ましい。 In particular, when using oxygen as the oxidizing gas, in conjunction with these rare gases, it is possible to dramatically increase the generation of oxygen radicals, and more preferably.

上記処理を施された半導体薄膜4は、表面がプラズマ処理により清浄化されているため、水や気体分子、金属などの不純物が除去されると同時に、酸化亜鉛表面が酸素で終端された構造となる。 The semiconductor thin film 4 that has been subjected to the processing described above, since the surface is cleaned by plasma treatment, and at the same time water or gas molecules, impurities such as metal is removed, the zinc surface oxidation was terminated with oxygen structure Become. これにより、水分や不純物の付着に伴うゲート絶縁膜とZnO界面特性の悪化や、ゲート絶縁膜の成膜に伴うZnO半導体薄膜の損傷を防止することができる。 Thus, it is possible to prevent worsening of the gate insulating film and the ZnO surface characteristics caused by moisture and impurities adhere, damage of the ZnO semiconductor thin film due to the formation of the gate insulating film.

半導体薄膜4に酸化性ガスによるプラズマ処理を行った後、図2(4)に示される如く、前記基板1、ソース電極2、ドレイン電極3、半導体薄膜4の全表面を被覆するようにゲート絶縁膜6を形成する。 After the plasma treatment with an oxidizing gas to the semiconductor thin film 4, as shown in FIG. 2 (4), the gate insulating so as to cover the substrate 1, a source electrode 2, drain electrode 3, the entire surface of the semiconductor thin film 4 to form a film 6. このゲート絶縁膜6の形成方法は、特に限定されないが、大面積基板への技術展開が容易なプラズマ化学気相成長(PCVD)法が好ましく用いられる。 The method of forming the gate insulating film 6 is not particularly limited, a large area technology development to the substrate easy plasma chemical vapor deposition (PCVD) method is preferably used.
このゲート絶縁膜6形成工程は、上述の酸化性ガスによる処理を行った後、連続して同一装置中において行う。 The gate insulating film 6 forming step, after the treatment with the oxidizing gas mentioned above is performed in a same apparatus continuously. この理由は、酸化亜鉛表面を清浄な状態に保つと同時に、上記酸化性ガスによって酸化亜鉛半導体薄膜を酸化雰囲気におくことができ、ゲート絶縁膜形成工程中における半導体からの酸素あるいは亜鉛脱離を抑止することができるからである。 This is because, at the same time keeping the surface of zinc oxide in a clean state by the oxidizing gas can put a zinc oxide semiconductor thin film to an oxidizing atmosphere, oxygen or zinc desorption from the semiconductor in the gate insulating film formation step This is because it is possible to suppress.
ゲート絶縁膜6はシリコン系絶縁膜、例えばSiOx、SiON、SiNx等によって形成されるが、特に、酸素雰囲気処理および酸素プラズマ処理による基板昇温から連続して形成可能であるという理由により、少なくとも半導体薄膜4と接する層はSiOx、SiON、もしくはSiNxにN 2 Oを用いて酸素をドーピングした膜が好ましく用いられる。 The gate insulating film 6 is silicon dielectric film, for example SiOx, SiON, are formed by SiNx or the like, in particular, for the reason that the substrate Atsushi Nobori due to the oxygen atmosphere process and the oxygen plasma treatment can be continuously formed, at least a semiconductor layer in contact with the thin film 4 is SiOx, SiON, or doped membrane is preferably used oxygen with N 2 O to SiNx.
ゲート絶縁膜6は、例えば100〜400nmの厚みに形成される。 The gate insulating film 6 is formed, for example, to a thickness of 100 to 400 nm. 当然ながら、ゲート絶縁膜はSiOxもしくはSiONといった絶縁膜上に誘電率の大きなSiNを積層したものでも使用可能である。 Of course, the gate insulating film can also be used formed by laminating a large SiN dielectric constant on the insulating film such as SiOx or SiON.
ゲート絶縁膜6の形成は特にプラズマ化学気相成長(PCVD)法に限定されることなく、スパッタ法、電子サイクロトロン共鳴(ECR)スパッタ法などの各種物理気相成長(PVD)法、電子サイクロトロン共鳴化学気相成長(ECR−CVD)法、誘導結合方式プラズマ化学気相成長(ICP−CVD)法などの各種化学気相成長(CVD)法などのいずれの方法によっても行うことができる。 Forming the gate insulating film 6 is not specifically limited to the plasma chemical vapor deposition (PCVD) method, a sputtering method, various physical vapor deposition (PVD) method such as electron cyclotron resonance (ECR) sputtering, electron cyclotron resonance chemical vapor deposition (ECR-CVD) method, can be carried out by any methods such as an induction coupling type plasma chemical vapor deposition (ICP-CVD) method various chemical vapor deposition such as chemical vapor deposition (CVD).

最後に図3(5)に示す如く、前記ゲート絶縁膜6上にCr、Tiといった金属膜からなるゲート電極8をDCスパッタリング法により100nm厚で形成し、ゲート電極8と同一材料にてソース電極2及びドレイン電極3をコンタクトホールを介して外部に取り出すための電極であるコンタクト部7を形成する。 Finally, as shown in FIG. 3 (5), wherein on the gate insulating film 6 Cr, a gate electrode 8 made of a metal film such as Ti is formed at 100nm thickness by DC sputtering, a source electrode at the gate electrode 8 and the same material 2 and drain electrode 3 to form a contact portion 7 which is an electrode for taking out to the outside through the contact hole.
その後、インジウムスズ酸化物(ITO)等から成る表示電極9をDCスパッタリング法により50nm厚で形成することでTFTアレイが完成する。 Thereafter, TFT array is completed by forming the display electrodes 9 made of indium tin oxide (ITO) or the like in 50nm thickness by DC sputtering.

試験例 Test Example

以下、本発明に係る方法によって得られるトランジスタの試験例とこれに対する比較例の特性を比較することにより、本発明の効果をより明確なものとする。 Hereinafter, by comparing the characteristics of Comparative Example Test Example transistor obtained by the method according to the present invention and for this, the effect of the present invention shall more clearly.

(試験例) (Test Example)
以下の方法(図2参照)により、本発明に係る製法に基づいたトランジスタ(図1参照)を作成した。 By the following method (see FIG. 2) to prepare a transistor based on the method according to the present invention (see FIG. 1).
SiO 2とAl 2 O 3を主成分とする無アルカリガラスからなる基板1上にインジウムスズ酸化物(ITO)からなるソース電極2及びドレイン電極3を40nmの厚みで形成した。 The source electrode 2 and drain electrode 3 made of indium tin oxide (ITO) on a substrate 1 made of alkali-free glass consisting mainly of SiO 2 and Al 2 O 3 was formed to a thickness of 40 nm.
前記基板1及びソース電極2及びドレイン電極3上の全面に半導体薄膜4として酸化亜鉛(ZnO)薄膜を50nmの厚さでRFマグネトロンスパッタ法で形成した。 It was formed by RF magnetron sputtering to a thickness of 50nm zinc oxide (ZnO) thin film as a semiconductor thin film 4 over the entire surface of the substrate 1 and the source electrode 2 and drain electrode 3.
半導体薄膜4の上面全面に絶縁膜5をSiNxにより形成した。 The insulating film 5 on the entire upper surface of the semiconductor thin film 4 was formed by SiNx. この絶縁膜の形成は、225℃の条件下で行い、SiH 4 +N 2 Oガスを用いたプラズマ化学気相成長(PCVD)法により該膜を50nmの厚みで形成した。 The formation of the insulating film is carried out under the conditions of 225 ° C., to form a membrane with a thickness of 50nm by SiH 4 + N 2 O gas plasma chemical vapor deposition using (PCVD) method. さらに、前記絶縁膜5上にフォトレジストをコーティングし、パターニングされたフォトレジストをマスクとして、前記絶縁膜5をCF 4 +O 2のガスを用いてドライエッチングした。 Furthermore, the insulating film 5 by coating a photoresist on the patterned photoresist as a mask, the insulating film 5 is dry-etched using CF 4 of + O 2 gas.
0.2%HNO 3溶液にてZnO半導体薄膜4に対しウェットエッチングを行った。 It was wet-etched to ZnO semiconductor thin film 4 at 0.2% HNO 3 solution. フォトレジストを除去し、酸化亜鉛のエッチングマスクとして使用した絶縁膜5(SiNx)を除去した。 Removing the photoresist, removing the insulating film 5 (SiNx) used as the etching mask for the zinc oxide. 絶縁膜5はSF 6 +O 2ガスを用いたドライエッチングにて除去した。 Insulating film 5 is removed by dry etching using SF 6 + O 2 gas.
前記絶縁膜除去後、プラズマ化学気相成長(PCVD)装置に基板を搬送し、酸化亜鉛半導体薄膜に対して、酸素(O 2 )及びArを含有したプラズマ雰囲気にて表面処理を行った。 After the insulating film is removed, the substrate was transported to a plasma chemical vapor deposition (PCVD) apparatus for zinc oxide semiconductor thin film was subjected to a surface treatment by oxygen (O 2) and plasma atmosphere containing Ar. これにより、表面が清浄化された酸化亜鉛半導体膜を得た。 Thus, to obtain surface-cleaned zinc oxide semiconductor film.
次いで、酸化亜鉛半導体薄膜を被覆するように、前記基板1、ソース電極2、ドレイン電極3、ZnO半導体薄膜4上全面に亘ってSiOxからなるゲート絶縁膜6を300nmの厚みで形成した。 Then, so as to cover the zinc oxide semiconductor thin film, the substrate 1, a source electrode 2, a gate insulating film 6 made of SiOx over the drain electrode 3, ZnO semiconductor thin film 4 on the entire surface was formed to a thickness of 300 nm.
このゲート絶縁膜6の形成は、前記表面処理と真空中連続してSiH 4 +N 2 Oガスを用いたプラズマ化学気相成長(PCVD)法を用い、基板温度250℃にて行った。 The formation of the gate insulating film 6, SiH 4 + N plasma using a chemical vapor deposition (PCVD) method using 2 O gas continuously in the surface treatment and the vacuum was conducted at a substrate temperature of 250 ° C.. ゲート絶縁膜成膜時に、プロセスチャンバー内にて設定温度まで基板加熱を行うが、この時酸素プラズマ雰囲気で基板を昇温することにより、基板昇温過程における酸化亜鉛薄膜からの酸素もしくは亜鉛脱離を防止し、基板温度が設定温度に到達後、引き続き第二絶縁膜であるSiOxをプラズマ化学気相成長(PCVD)法にて形成した。 When the gate insulating film deposition, but the substrate is heated to a set temperature in the process chamber, by heating the substrate in this case an oxygen plasma atmosphere, oxygen or zinc desorption from the zinc oxide thin film in the substrate heating process preventing, after reaching the substrate temperature is a set temperature, continued the SiOx as the second insulating film is formed by a plasma chemical vapor deposition (PCVD) method.
第二絶縁膜形成後、ソース電極2及びドレイン電極3の上部に、フォトリソグラフィー及びCF 4 +O 2のガスを用いてドライエッチングによりコンタクトホールを開口した。 After the second insulating film formed on top of the source electrode 2 and drain electrode 3, and contact holes by dry etching using photolithography and CF 4 + O 2 gas.
Crからなるゲート電極8をゲート絶縁膜6上に100nm形成し、さらに、同一材料にてコンタクト部7を形成し、その後、インジウムスズ酸化物(ITO)からなる表示電極9をゲート電極8の一部上に100nm厚で形成してトランジスタを作成した。 The gate electrode 8 made of cr 100 nm was formed on the gate insulating film 6, further a contact portion 7 is formed in the same material, then one indium tin oxide display electrodes 9 and the gate electrode 8 made of (ITO) It created a transistor formed by 100nm thick on parts.

(比較例) (Comparative Example)
比較例として、上記した方法において、第一絶縁膜を除去する工程までは試験例と同様に行った後、ゲート絶縁膜成膜前にプラズマ処理を施さず、ゲート絶縁膜であるSiOxをプラズマ化学気相成長(PCVD)法にて形成した。 As a comparative example, in the method described above, after the steps up to the step of removing the first insulating film which was the same as in Test Example, without performing a plasma treatment before the gate insulating film deposition, plasma chemistry SiOx a gate insulating film It was formed by vapor deposition (PCVD) method. ゲート絶縁膜形成以降の作製工程は試験例と同一である。 Manufacturing process after the gate insulating film formation is the same as in Test Example.

(伝達特性の評価試験) (Evaluation Test of transfer characteristics)
試験例及び比較例のトランジスタを用い、ゲート電圧の変化に伴うドレイン電流の大きさを測定することにより、その伝達特性の評価を行った。 Transistors used in the test examples and comparative examples, by measuring the magnitude of the drain current due to the change of the gate voltage was evaluated for its transfer characteristic.
その結果を図4に示す。 The results are shown in FIG.

図4において明らかな如く、試験例におけるトランジスタのオフ電流(Vgs<0)は、比較例におけるオフ電流に比べて一桁以上小さいものであった。 As can be seen in FIG. 4, the off-state current of a transistor in Test Example (Vgs <0) was as small an order of magnitude or more compared to the off-current in the comparative example.
これは、試験例のトランジスタが、ゲート絶縁膜を成膜時の基板昇温中に酸素プラズマ雰囲気で基板加熱を実施したことで、酸化亜鉛からの亜鉛もしくは酸素脱離を抑制でき、酸化亜鉛半導体層の表面及び側面の還元反応が抑制され、酸化亜鉛の低抵抗化によるソース・ドレイン電極間のリーク電流が低減したためである。 This transistor test examples, that were carried out substrate heating in an oxygen plasma atmosphere gate insulating film in the substrate heating during deposition, it is possible to suppress zinc or oxygen desorption from zinc oxide, zinc oxide semiconductor reduction of the surface and sides of the layers been suppressed, because the leakage current between the source and drain electrodes by the resistance of the zinc oxide is reduced.

更に、図4において明らかな如く、試験例におけるトランジスタの立ち上がりは比較例に比較して急峻なものであり、オン電流(Vgs=10VにおけるIds)も大きい。 Furthermore, as is apparent in FIG. 4, the rising of the transistors in the test examples are steep in comparison to the Comparative Examples, (Ids in Vgs = 10V) ON current is also large. これは、試験例のトランジスタが、ゲート絶縁膜を成膜時の基板昇温中に酸素プラズマ雰囲気で基板加熱を実施したことで、酸化亜鉛表面を清浄な状態に保つと同時に酸化亜鉛表面が酸素で終端され、酸化亜鉛半導体層の表面及び側面の還元反応が抑制され、酸化亜鉛とゲート絶縁膜の界面欠陥密度が減少したためである。 This transistor test examples, that were carried out substrate heating in an oxygen plasma atmosphere gate insulating film in the substrate heating during the deposition, at the same time the zinc oxide surface Keeping zinc oxide surface in a clean state is oxygen in the end, the reduction reaction of the surface and the side surface of the zinc oxide semiconductor layer is suppressed, because the interface defect density of the zinc oxide and the gate insulating film is reduced.

上記試験例において説明した如く、本発明に係る薄膜トランジスタ(TFT)及びその製法は、ソース・ドレイン電極間の短絡あるいはリーク電流などの抑制効果に優れたものであり、優れたTFT特性を示すトランジスタを提供するものであることが分かる。 As described in the above test example, a thin film transistor (TFT) and a method according to the present invention has excellent inhibiting effects such as short-circuit or leakage current between the source and drain electrodes, the transistor exhibits excellent TFT characteristics it can be seen that there is provided.

以上のように、本発明を用いることで、半導体層の損傷を防止し、清浄な界面を形成することにより、薄膜トランジスタのドレイン・ソース間のリーク電流を低減した高性能の薄膜トランジスタの製法を提供することができる。 As described above, by using the present invention, to prevent damage to the semiconductor layer, by forming a clean interface, provides a method of high-performance thin film transistor with a reduced leakage current between the drain and the source of the thin film transistor be able to.

(a)は本発明における薄膜トランジスタ(TFT)の一実施例の形態を示す断面図であり、(b)は本発明における薄膜トランジスタ(TFT)の実施の一形態におけるソース電極あるいはドレイン電極と半導体薄膜との接合部分の一例を示した断面図である。 (A) is a sectional view showing an embodiment of an embodiment of a thin film transistor (TFT) in the present invention, (b) has a source electrode or the drain electrode and the semiconductor thin film in the embodiment of a thin film transistor (TFT) in the present invention it is a cross-sectional view showing an example of a joint portion. 本発明における薄膜トランジスタ(TFT)の製法の第一実施例を示す断面図である。 It is a sectional view showing a first embodiment of the process of a thin film transistor (TFT) in the present invention. 本発明における薄膜トランジスタ(TFT)の製法の第二実施例を示す断面図である。 It is a sectional view showing a second embodiment of the process of a thin film transistor (TFT) in the present invention. 試験例及び比較例のトランジスタの伝達特性を示す図である。 Is a diagram illustrating the transfer characteristics of the transistors of the test examples and comparative examples. 従来のボトムゲート構造を持つ酸化亜鉛薄膜トランジスタ(ZnO-TFT)の一例を示す断面図である。 It is a cross-sectional view showing an example of a zinc oxide thin film transistor having a conventional bottom-gate structure (ZnO-TFT). 従来のボトムゲート構造を持つ酸化亜鉛薄膜トランジスタ(ZnO-TFT)の他の例を示す断面図であり、(b)はこのZnO-TFTの製造の最終工程を示す断面図である。 It is a cross-sectional view showing another example of the zinc oxide thin film transistor (ZnO-TFT) having a conventional bottom-gate structure, (b) is a sectional view showing the final step of production of the ZnO-TFT. 従来のトップゲート構造を持つ薄膜トランジスタ(TFT)を示す断面図である。 It is a sectional view showing a thin film transistor (TFT) having a conventional top-gate structure.

符号の説明 DESCRIPTION OF SYMBOLS

1 基板 2 ソース電極 3 ドレイン電極 4 半導体薄膜 5 絶縁膜 6 ゲート絶縁膜 7 コンタクト部 8 ゲート電極 9 表示電極 10 基板 11 アルミニウム層 12 チタン層 13 インジウムスズ酸化物(ITO)層 14 半導体薄膜 100 薄膜トランジスタ 1 substrate 2 source electrode 3 a drain electrode 4 semiconductor thin film 5 insulating film 6 gate insulating film 7 contact portion 8 the gate electrode 9 display electrode 10 substrate 11 aluminum layer 12 of titanium layer 13 of indium tin oxide (ITO) layer 14 semiconductor thin film 100 thin film transistor

Claims (6)

  1. 酸化亜鉛ZnOを主成分とする酸化物を半導体薄膜として用いるトップゲート型薄膜トランジスタの製法であって、前記半導体薄膜にパターン加工を施した後、該半導体薄膜の表面全面を被覆するゲート絶縁膜をシリコン系絶縁膜により形成する加工前において、前記半導体薄膜層表面全面に酸化性ガスを用いたプラズマ雰囲気にて表面処理を行い、前記表面処理に引き続き、真空中にて連続して前記ゲート絶縁膜を形成することを特徴とする薄膜トランジスタの製法。 A method of top-gate thin film transistor including an oxide mainly composed of zinc oxide ZnO as the semiconductor thin film, was subjected to patterning in the semiconductor thin film, a silicon gate insulating film covering the entire surface of the semiconductor thin film before processing for forming a system insulating film, the surface treatment was performed in a plasma atmosphere using a semiconductor thin film layer over the entire surface to an oxidizing gas, continuing to the surface treatment, the gate insulating film are continuously in a vacuum preparation of a thin film transistor, and forming.
  2. 前記半導体薄膜のパターン加工として、前記半導体薄膜上に絶縁膜を形成せず、直接フォトレジストをマスクとして前記半導体薄膜をエッチングする工程を有することを特徴とする請求項1記載の薄膜トランジスタの製法。 Examples patterning of the semiconductor thin film, wherein without forming the insulating film on the semiconductor thin film, a thin film transistor manufacturing method according to claim 1, further comprising a step of etching the semiconductor thin film directly photoresist as a mask.
  3. 前記半導体薄膜のパターン加工として、前記半導体薄膜上面全面を被覆する絶縁膜を形成し、該絶縁膜をフォトレジストによるパターン加工を施した後、前記半導体薄膜をエッチングし、前記半導体薄膜のエッチング後、前記絶縁膜を除去する工程を有することを特徴とする請求項1記載の薄膜トランジスタの製法。 Examples patterning of the semiconductor thin film, the semiconductor thin film upper surface to form an insulating film covering the entire surface, after having been subjected to patterning the insulating film by a photoresist, the semiconductor thin film is etched, after the etching of the semiconductor thin film, preparation of the thin film transistor according to claim 1, characterized by comprising a step of removing the insulating film.
  4. 前記半導体薄膜のエッチングがドライエッチングであることを特徴とする請求項2及び3記載の薄膜トランジスタの製法。 It claims 2 and 3 thin film transistor manufacturing method according to, characterized in that etching of the semiconductor thin film is a dry etching.
  5. 前記酸化性ガスとして酸素もしくは亜酸化窒素(N 2 O)を用いることを特徴とする請求項1乃至4のいずれかに記載の薄膜トランジスタの製法。 Preparation of thin film transistor according to any one of claims 1 to 4, characterized in that the use of oxygen or nitrous oxide (N 2 O) as the oxidizing gas.
  6. 前記酸化性ガスとして酸素を用いる場合において、He、Ar、Xe、Krのうち、少なくとも1種類以上のガスを酸素と併用することを特徴とする請求項5に記載の薄膜トランジスタの製法。 In the case of using oxygen as the oxidizing gas, He, Ar, Xe, among Kr, a thin film transistor manufacturing method according to claim 5, characterized in that in combination with oxygen at least one or more gases.
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Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011109078A (en) * 2009-10-21 2011-06-02 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
US20110127520A1 (en) * 2009-11-30 2011-06-02 Chun-Gi You Thin film transistor having oxide semiconductor layer as ohmic contact layer and method of fabricating the same
JP2011119719A (en) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
JP2011150322A (en) * 2009-12-24 2011-08-04 Semiconductor Energy Lab Co Ltd Display device and electronic device
WO2011132590A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011132591A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011243974A (en) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd Manufacturing method of semiconductor device
JP2011258949A (en) * 2010-06-04 2011-12-22 Samsung Electronics Co Ltd Thin film transistor display panel and method of manufacturing the same
US8193045B2 (en) 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2014053624A (en) * 2009-06-30 2014-03-20 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
JP2014078758A (en) * 2009-06-30 2014-05-01 Semiconductor Energy Lab Co Ltd Method of manufacturing oxide semiconductor layer
KR101413655B1 (en) * 2007-11-30 2014-08-07 삼성전자주식회사 Fabrication method of oxide semiconductor thin film transistor
US8809855B2 (en) 2011-10-19 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101477593B1 (en) * 2008-11-07 2014-12-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 A method of manufacturing a semiconductor device
US8945982B2 (en) 2010-04-23 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9099303B2 (en) 2011-12-22 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9153436B2 (en) 2012-10-17 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9153700B2 (en) 2013-04-18 2015-10-06 Samsung Display Co., Ltd. Method of manufacturing thin-film transistor, method of manufacturing organic light-emitting display device including the same, and thin-film transistor and organic light-emitting display device manufactured using the methods
JP2015213181A (en) * 2011-03-23 2015-11-26 株式会社半導体エネルギー研究所 Manufacturing method of semiconductor device and semiconductor device
US9263259B2 (en) 2012-10-17 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US9299852B2 (en) 2011-06-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9330909B2 (en) 2012-10-17 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9449852B2 (en) 2010-04-28 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20160300952A1 (en) * 2015-04-13 2016-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2016197739A (en) * 2009-09-04 2016-11-24 株式会社半導体エネルギー研究所 Semiconductor device
JP2017108161A (en) * 2017-02-20 2017-06-15 株式会社ジャパンディスプレイ Semiconductor device and manufacturing method of semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147328A (en) * 1989-11-01 1991-06-24 Toshiba Corp Manufacture of semiconductor device
JPH06342103A (en) * 1993-06-02 1994-12-13 Nec Corp Method for forming fine grating
JPH08264794A (en) * 1995-03-27 1996-10-11 Res Dev Corp Of Japan Metal oxide semiconductor device forming a pn junction with a thin film transistor of metal oxide semiconductor of copper suboxide and manufacture thereof
JPH09223752A (en) * 1996-02-16 1997-08-26 Hitachi Ltd Manufacture of nonvolatile semiconductor storage device
WO2004038757A2 (en) * 2002-05-21 2004-05-06 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Transistor structures and methods for making the same
JP2004241784A (en) * 1995-09-22 2004-08-26 Seiko Epson Corp Method of manufacturing thin film transistor
JP2005012232A (en) * 1995-10-25 2005-01-13 Semiconductor Energy Lab Co Ltd Manufacturing method of semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147328A (en) * 1989-11-01 1991-06-24 Toshiba Corp Manufacture of semiconductor device
JPH06342103A (en) * 1993-06-02 1994-12-13 Nec Corp Method for forming fine grating
JPH08264794A (en) * 1995-03-27 1996-10-11 Res Dev Corp Of Japan Metal oxide semiconductor device forming a pn junction with a thin film transistor of metal oxide semiconductor of copper suboxide and manufacture thereof
JP2004241784A (en) * 1995-09-22 2004-08-26 Seiko Epson Corp Method of manufacturing thin film transistor
JP2005012232A (en) * 1995-10-25 2005-01-13 Semiconductor Energy Lab Co Ltd Manufacturing method of semiconductor device
JPH09223752A (en) * 1996-02-16 1997-08-26 Hitachi Ltd Manufacture of nonvolatile semiconductor storage device
WO2004038757A2 (en) * 2002-05-21 2004-05-06 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Transistor structures and methods for making the same

Cited By (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193045B2 (en) 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
KR101413655B1 (en) * 2007-11-30 2014-08-07 삼성전자주식회사 Fabrication method of oxide semiconductor thin film transistor
JP2016201568A (en) * 2008-11-07 2016-12-01 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
KR101477593B1 (en) * 2008-11-07 2014-12-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 A method of manufacturing a semiconductor device
JP2014078758A (en) * 2009-06-30 2014-05-01 Semiconductor Energy Lab Co Ltd Method of manufacturing oxide semiconductor layer
US9831101B2 (en) 2009-06-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10090171B2 (en) 2009-06-30 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9985118B2 (en) 2009-06-30 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9054137B2 (en) 2009-06-30 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9576795B2 (en) 2009-06-30 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014053624A (en) * 2009-06-30 2014-03-20 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
US9136115B2 (en) 2009-06-30 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9293566B2 (en) 2009-06-30 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9299807B2 (en) 2009-06-30 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9412768B2 (en) 2009-06-30 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9954007B2 (en) 2009-09-04 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
JP2016197739A (en) * 2009-09-04 2016-11-24 株式会社半導体エネルギー研究所 Semiconductor device
JP2014123748A (en) * 2009-10-21 2014-07-03 Semiconductor Energy Lab Co Ltd Light-emitting device
JP2011109078A (en) * 2009-10-21 2011-06-02 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
JP2013038428A (en) * 2009-10-21 2013-02-21 Semiconductor Energy Lab Co Ltd Semiconductor device
US9679768B2 (en) 2009-10-21 2017-06-13 Semiconductor Energy Laboratory Co., Ltd. Method for removing hydrogen from oxide semiconductor layer having insulating layer containing halogen element formed thereover
US8642412B2 (en) 2009-10-21 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an oxide-based semiconductor thin film transistor (TFT) including out diffusing hydrogen or moisture from the oxide semiconductor layer into an adjacent insulating layer which contains a halogen element
US9384976B2 (en) 2009-11-06 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011119719A (en) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
US8927351B2 (en) 2009-11-06 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8569760B2 (en) * 2009-11-30 2013-10-29 Samsung Display Co., Ltd. Thin film transistor having oxide semiconductor layer as ohmic contact layer and method of fabricating the same
US20110127520A1 (en) * 2009-11-30 2011-06-02 Chun-Gi You Thin film transistor having oxide semiconductor layer as ohmic contact layer and method of fabricating the same
US8921863B2 (en) 2009-11-30 2014-12-30 Samsung Display Co., Ltd. Thin film transistor having oxide semiconductor layer as ohmic contact layer
JP2011150322A (en) * 2009-12-24 2011-08-04 Semiconductor Energy Lab Co Ltd Display device and electronic device
US9047836B2 (en) 2009-12-24 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US8530289B2 (en) 2010-04-23 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9099499B2 (en) 2010-04-23 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8895377B2 (en) 2010-04-23 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9978878B2 (en) 2010-04-23 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011132590A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011132591A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9812533B2 (en) 2010-04-23 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI509705B (en) * 2010-04-23 2015-11-21 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP2011243974A (en) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd Manufacturing method of semiconductor device
US9202877B2 (en) 2010-04-23 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9245983B2 (en) 2010-04-23 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI576924B (en) * 2010-04-23 2017-04-01 半導體能源研究所股份有限公司 Method for manufacturing semiconductor device
US8669148B2 (en) 2010-04-23 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012253382A (en) * 2010-04-23 2012-12-20 Semiconductor Energy Lab Co Ltd Semiconductor device manufacturing method
JP2013110427A (en) * 2010-04-23 2013-06-06 Semiconductor Energy Lab Co Ltd Semiconductor device manufacturing method
US8461007B2 (en) 2010-04-23 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8546225B2 (en) 2010-04-23 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9390918B2 (en) 2010-04-23 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8945982B2 (en) 2010-04-23 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI556316B (en) * 2010-04-28 2016-11-01 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
US9449852B2 (en) 2010-04-28 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9184090B2 (en) 2010-06-04 2015-11-10 Samsung Display Co., Ltd. Thin film transistor display panel and manufacturing method of the same
JP2011258949A (en) * 2010-06-04 2011-12-22 Samsung Electronics Co Ltd Thin film transistor display panel and method of manufacturing the same
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2015213181A (en) * 2011-03-23 2015-11-26 株式会社半導体エネルギー研究所 Manufacturing method of semiconductor device and semiconductor device
US9299852B2 (en) 2011-06-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9620623B2 (en) 2011-10-19 2017-04-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8809855B2 (en) 2011-10-19 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9099303B2 (en) 2011-12-22 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9263259B2 (en) 2012-10-17 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US9812467B2 (en) 2012-10-17 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US9852904B2 (en) 2012-10-17 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9153436B2 (en) 2012-10-17 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9330909B2 (en) 2012-10-17 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153700B2 (en) 2013-04-18 2015-10-06 Samsung Display Co., Ltd. Method of manufacturing thin-film transistor, method of manufacturing organic light-emitting display device including the same, and thin-film transistor and organic light-emitting display device manufactured using the methods
US20160300952A1 (en) * 2015-04-13 2016-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2017108161A (en) * 2017-02-20 2017-06-15 株式会社ジャパンディスプレイ Semiconductor device and manufacturing method of semiconductor device

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