WO2013108630A1 - Field-effect transistor - Google Patents

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重和 笘井
矢野　公規
守 古田
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出光興産株式会社
公立大学法人高知工科大学
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Abstract

A field-effect transistor which includes: a thin oxide film that has an electron carrier density n of 1.0×1018 cm-3<n<1.0×1020 cm-3 and a film thickness t of 32 nm≤t≤300 nm; and a silicon compound film formed at 125°C or higher as a protective film on the surface of the thin oxide film.

Description

電界効果型トランジスタField effect transistor
　本発明は、電界効果型トランジスタ及びその製造方法に関する。 The present invention relates to a field effect transistor and a manufacturing method thereof.
　薄膜トランジスタ（ＴＦＴ）等の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、ＴＦＴが多用されている。 Field effect transistors such as thin film transistors (TFTs) are widely used as unit electronic elements, high frequency signal amplifying elements, liquid crystal driving elements, etc. for semiconductor memory integrated circuits, and are currently the most widely used electronic devices. . In particular, with the remarkable development of display devices in recent years, in various display devices such as liquid crystal display devices (LCD), electroluminescence display devices (EL), and field emission displays (FED), a driving voltage is applied to the display elements. TFTs are often used as switching elements for driving display devices.
　電界効果型トランジスタの主要部材である半導体層（チャンネル層）の材料としては、シリコン半導体化合物が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子や集積回路用素子等には、シリコン単結晶が用いられている。 As a material for a semiconductor layer (channel layer) which is a main member of a field effect transistor, a silicon semiconductor compound is most widely used. In general, a silicon single crystal is used for a high-frequency amplifying element or an integrated circuit element that requires high-speed operation.
　一方、液晶駆動用素子等には、大面積化の要求から非晶性シリコン半導体（アモルファスシリコン）が用いられている。アモルファスシリコンの薄膜は、比較的低温で形成できるものの、結晶性のものに比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。
　具体的には、解像度がＶＧＡである液晶テレビでは、移動度が０．５～１ｃｍ２／Ｖｓのアモルファスシリコンが使用可能であったが、解像度がＳＸＧＡ、ＵＸＧＡ、ＱＸＧＡ又はそれ以上になると、２ｃｍ２／Ｖｓ以上の移動度が要求される。また、画質を向上させるため駆動周波数を上げるとさらに高い移動度が必要となる。 On the other hand, an amorphous silicon semiconductor (amorphous silicon) is used for a liquid crystal driving element or the like because of a demand for a large area. Although an amorphous silicon thin film can be formed at a relatively low temperature, its switching speed is slower than that of a crystalline one, so when used as a switching element to drive a display device, it may not be able to follow the display of high-speed movies. is there.
Specifically, in a liquid crystal television with a resolution of VGA, amorphous silicon having a mobility of 0.5 to 1 cm 2 / Vs can be used. However, when the resolution is SXGA, UXGA, QXGA or higher, it is 2 cm. Mobility of 2 / Vs or higher is required. Further, when the driving frequency is increased in order to improve the image quality, higher mobility is required.
　結晶性のシリコン系薄膜は、移動度は高いものの、結晶化を図る際に例えば８００℃以上の高温や高価な設備を使用するレーザーアニールが必要となり、製造に際して多大なエネルギーと工程数を要する問題や、大面積化が困難という問題があった。また、結晶性のシリコン系薄膜は、通常ＴＦＴの素子構成がトップゲート構成に限定されるため、マスク枚数の削減等コストダウンが困難であった。 Although crystalline silicon-based thin films have high mobility, laser annealing using a high temperature of, for example, 800 ° C. or higher and expensive equipment is required for crystallization, and a large amount of energy and number of processes are required for manufacturing. In addition, there is a problem that it is difficult to increase the area. In addition, since the crystalline silicon-based thin film is normally limited to the top gate configuration of the TFT, the cost reduction such as reduction of the number of masks is difficult.
　このような問題を解決するためにシリコン系半導体に代わる新たな半導体材料が必要とされており、酸化インジウム、酸化亜鉛を含むｎ型半導体材料や、酸化インジウム、酸化亜鉛及び酸化ガリウムからなる電子キャリア濃度が１０１８／ｃｍ３未満である非晶質の酸化物半導体膜を作製し、電界効果型トランジスタを駆動させる方法が検討されている（特許文献１～４）。 In order to solve such problems, a new semiconductor material that replaces the silicon-based semiconductor is required, and an n-type semiconductor material containing indium oxide and zinc oxide, and an electron carrier made of indium oxide, zinc oxide, and gallium oxide. Methods for manufacturing an amorphous oxide semiconductor film having a concentration of less than 10 18 / cm 3 and driving a field effect transistor have been studied (Patent Documents 1 to 4).
　しかしながら、上記の電界効果型トランジスタは、アモルファスシリコンよりも移動度等の特性が優れるものの、結晶シリコンには及ばず、ＳＯＧ（システムオングラス）等周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適用するためには移動度、ΔＶｔｈシフト等の特性のさらなる改善が求められていた。尚、Ｖｔｈは閾値電圧を意味し、ΔＶｔｈシフトはバイアスストレスを加えた際のＶｔｈの変化を意味する。 However, although the field effect transistor described above is superior to amorphous silicon in characteristics such as mobility, it does not reach that of crystalline silicon, and is a switching element that drives current in peripheral circuits such as SOG (system on glass) and organic EL displays. Therefore, further improvements in characteristics such as mobility and ΔVth shift have been demanded. Vth means a threshold voltage, and ΔVth shift means a change in Vth when bias stress is applied.
　そのため、酸化インジウム、酸化亜鉛、酸化ガリウムの組成比を変えた検討がなされているが、十分な結果は得られていなかった（特許文献３、４及び非特許文献１）。例えば、酸化インジウムの含有量を増加させると移動度は向上するが、閾値電圧が大きく負となりノーマリーオンとなる（特許文献３）。一方、酸化ガリウムの含有量を削減すると移動度は向上するが、信頼性が低下する（特許文献３及び４）。 Therefore, studies have been made by changing the composition ratio of indium oxide, zinc oxide, and gallium oxide, but sufficient results have not been obtained (Patent Documents 3 and 4 and Non-Patent Document 1). For example, when the content of indium oxide is increased, the mobility is improved, but the threshold voltage is greatly negative and becomes normally on (Patent Document 3). On the other hand, when the content of gallium oxide is reduced, the mobility is improved, but the reliability is lowered (Patent Documents 3 and 4).
　一方、比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と電子キャリア濃度が１０１８／ｃｍ３以上であるＩＴＯ（インジウム錫酸化物）を活性層に用いた電界効果型トランジスタが検討されている（特許文献５）。しかし、ヒステリシスが激しい等、特性に問題があり、また大面積化が難しく工業的に採用が困難な誘電体材料をゲート電極としていたため実用性が乏しかった。 On the other hand, a field effect transistor using a gate insulating film made of a dielectric material having a high relative dielectric constant and ITO (indium tin oxide) having an electron carrier concentration of 10 18 / cm 3 or more as an active layer has been studied. (Patent Document 5). However, since the gate electrode is made of a dielectric material which has a problem in characteristics such as severe hysteresis and is difficult to increase in area and industrially difficult to adopt, the practicality is poor.
　また、膜厚を調整して性能のよい電界効果型トランジスタを作製する検討がなされていたが、閾値電圧が大きく負となりノーマリーオンとなってしまう、又は信頼性が低い等の問題点があった（非特許文献２）。また、チャンネル長（Ｌ）やチャンネル幅（Ｗ）が大きすぎて実用的ではなかった（非特許文献２）。 In addition, studies have been made to produce a field-effect transistor with good performance by adjusting the film thickness. However, there are problems such as a threshold voltage becoming large negative and being normally on, or low reliability. (Non-Patent Document 2). Further, the channel length (L) and the channel width (W) are too large to be practical (Non-patent Document 2).
　さらに、酸化物半導体層の電子密度と膜厚を調整し、比誘電率が２～９の誘電体材料からなるゲート絶縁膜を用いることで、高移動度と高信頼性を両立させた報告がなされている（特許文献６）。今後は、より大面積にわたって均一に再現性よく制御することが要求される。 Furthermore, there is a report that balances high mobility and high reliability by adjusting the electron density and film thickness of the oxide semiconductor layer and using a gate insulating film made of a dielectric material having a relative dielectric constant of 2 to 9. (Patent Document 6). In the future, it will be required to control uniformly over a larger area with good reproducibility.
　以上から、従来の方法では、閾値電圧が大きく負となりノーマリーオンとなる、信頼性が低下する（閾値電圧シフトが大きくなる）、膜厚を小さくすると移動度のばらつきが大きくなって半導体特性が安定せず再現性が悪くなる等の問題が存在するため、高移動度で実用的な電界効果型トランジスタを得ることは困難であると思われていた。 From the above, in the conventional method, the threshold voltage is greatly negative and normally on, the reliability is lowered (threshold voltage shift is increased), and when the film thickness is reduced, the variation in mobility is increased and the semiconductor characteristics are improved. Since there are problems such as instability and poor reproducibility, it has been considered difficult to obtain a practical field effect transistor with high mobility.
特開２００６－１１４９２８号公報JP 2006-14928 A 国際公開第２００５／０８８７２６号パンフレットInternational Publication No. 2005/088726 Pamphlet 特開２００７－２８１４０９号公報JP 2007-281409 A 国際公開第２００７／１２００１０号パンフレットInternational Publication No. 2007/120010 Pamphlet 特開２００６－１２１０２９号公報JP 2006-121029 A 特開２０１１－１０３４０２号公報JP 2011-103402 A
　本発明の目的は、電界効果移動度及び信頼性が高く、移動度のばらつきが小さく半導体特性の安定した電界効果型トランジスタを提供することである。 An object of the present invention is to provide a field effect transistor having high field effect mobility and reliability, small variation in mobility, and stable semiconductor characteristics.
　本発明者らは、上記目的を達成するため鋭意研究を行い、高い移動度及び信頼性を有し、安定した半導体特性を備える電界効果型トランジスタを提供できることを見出した。 The present inventors have conducted intensive research to achieve the above object, and found that a field effect transistor having high mobility and reliability and having stable semiconductor characteristics can be provided.
　本発明によれば、以下の電界効果型トランジスタ等が提供される。
１．電子キャリア密度ｎが１．０×１０１８ｃｍ－３＜ｎ＜１．０×１０２０ｃｍ－３であり、かつ、膜厚ｔが３２ｎｍ≦ｔ≦３００ｎｍである酸化物薄膜を含み、前記酸化物薄膜の表面に保護膜として、１２５℃以上で成膜されたシリコン化合物膜を有する電界効果型トランジスタ。
２．前記酸化物薄膜がアモルファス酸化物である１に記載の電界効果型トランジスタ。
３．前記酸化物薄膜が、少なくともＩｎ（インジウム）を含む１又は２に記載の電界効果型トランジスタ。
４．前記酸化物薄膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含む１～３のいずれかに記載の電界効果型トランジスタ。
５．前記酸化物薄膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、かつ、Ｉｎ、Ｚｎ及びＳｎを、下記原子比で含む１～４のいずれかに記載の電界効果型トランジスタ。
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
０．２＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
６．前記シリコン化合物膜は２７０℃以下で成膜された１～５のいずれかに記載の電界効果型トランジスタ。
７．前記シリコン化合物膜は２０５℃以下で成膜された１～５のいずれかに記載の電界効果型トランジスタ。
８．前記シリコン化合物膜は１７０℃以下で成膜された１～５のいずれかに記載の電界効果型トランジスタ。
９．前記シリコン化合物膜がシリコン酸化物膜である１～８のいずれかに記載の電界効果型トランジスタ。
１０．前記シリコン酸化物膜はプラズマＣＶＤ又はＩＣＰ－ＣＶＤにより得られた膜である９に記載の電界効果型トランジスタ。
１１．前記シリコン化合物膜がシリコン窒化物膜である１～８のいずれかに記載の電界効果型トランジスタ。
１２．前記シリコン窒化物膜はＩＣＰ－ＣＶＤにより得られた膜である１１に記載の電界効果型トランジスタ。
１３．１～１２のいずれかに記載の電界効果型トランジスタを製造する方法であって、前記シリコン化合物膜を１２５℃～２０５℃で成膜する電界効果型トランジスタの製造方法。
１４．前記シリコン化合物膜を１２５℃～１７０℃で成膜する１３に記載の電界効果型トランジスタの製造方法。
１５．１～１２のいずれかに記載の電界効果型トランジスタを備える表示装置。 According to the present invention, the following field effect transistors and the like are provided.
1. An oxide thin film having an electron carrier density n of 1.0 × 10 18 cm −3 <n <1.0 × 10 20 cm −3 and a film thickness t of 32 nm ≦ t ≦ 300 nm, A field effect transistor having a silicon compound film formed at a temperature of 125 ° C. or higher as a protective film on the surface of a thin film.
2. 2. The field effect transistor according to 1, wherein the oxide thin film is an amorphous oxide.
3. 3. The field effect transistor according to 1 or 2, wherein the oxide thin film contains at least In (indium).
4). 4. The field effect transistor according to any one of 1 to 3, wherein the oxide thin film contains In (indium), Zn (zinc), Sn (tin), and O (oxygen).
5. The oxide thin film contains In (indium), Zn (zinc), Sn (tin), and O (oxygen), and contains In, Zn, and Sn in the following atomic ratios: Field effect transistor.
0.2 ≦ In / (In + Sn + Zn) ≦ 0.8
0 <Sn / (In + Sn + Zn) ≦ 0.5
0.2 <Zn / (In + Sn + Zn) ≦ 0.8
6). 6. The field effect transistor according to any one of 1 to 5, wherein the silicon compound film is formed at 270 ° C. or lower.
7). 6. The field effect transistor according to any one of 1 to 5, wherein the silicon compound film is formed at 205 ° C. or lower.
8). 6. The field effect transistor according to any one of 1 to 5, wherein the silicon compound film is formed at 170 ° C. or lower.
9. 9. The field effect transistor according to any one of 1 to 8, wherein the silicon compound film is a silicon oxide film.
10. 10. The field effect transistor according to 9, wherein the silicon oxide film is a film obtained by plasma CVD or ICP-CVD.
11. 9. The field effect transistor according to any one of 1 to 8, wherein the silicon compound film is a silicon nitride film.
12 12. The field effect transistor according to 11, wherein the silicon nitride film is a film obtained by ICP-CVD.
13. A method for producing a field effect transistor according to any one of 1 to 12, wherein the silicon compound film is formed at 125 ° C. to 205 ° C.
14 14. The method for producing a field effect transistor according to 13, wherein the silicon compound film is formed at 125 ° C. to 170 ° C.
15. A display device comprising the field effect transistor according to any one of 1 to 12.
　本発明によれば、電界効果移動度及び信頼性が高く、移動度のばらつきが小さく半導体特性の安定した電界効果型トランジスタが提供できる。 According to the present invention, a field effect transistor having high field effect mobility and reliability, small variations in mobility, and stable semiconductor characteristics can be provided.
実施例１～１０で作製したボトムゲート構造を有する電界効果型トランジスタの断面模式図である。1 is a schematic cross-sectional view of a field effect transistor having a bottom gate structure manufactured in Examples 1 to 10. FIG. 実施例１１で作製したボトムゲート構造を有するバックチャンネルエッチ型電界効果型トランジスタの断面模式図である。FIG. 10 is a schematic cross-sectional view of a back channel etch type field effect transistor having a bottom gate structure manufactured in Example 11. 実施例１で作製した電界効果型トランジスタの伝達特性を示すグラフである。4 is a graph showing transfer characteristics of a field effect transistor manufactured in Example 1. FIG.
　本発明の電界効果型トランジスタは、酸化物薄膜（チャンネル層）、及びその表面に保護膜としてシリコン化合物膜を有する。酸化物薄膜の電子キャリア密度ｎは１×１０１８ｃｍ－３＜ｎ＜１×１０２０ｃｍ－３であり、酸化物薄膜の膜厚ｔは３２ｎｍ≦ｔ≦３００ｎｍである。 The field effect transistor of the present invention has an oxide thin film (channel layer) and a silicon compound film as a protective film on the surface thereof. The electron carrier density n of the oxide thin film is 1 × 10 18 cm −3 <n <1 × 10 20 cm −3 , and the film thickness t of the oxide thin film is 32 nm ≦ t ≦ 300 nm.
　上記の構成により、移動度が高く、信頼性の高い（ΔＶｔｈが小さい）酸化物トランジスタの量産が可能となる。 The above structure enables mass production of oxide transistors with high mobility and high reliability (ΔVth is small).
　酸化物薄膜の電子キャリア密度ｎは１．３×１０１８ｃｍ－３＜ｎ＜９×１０１９ｃｍ－３であることが好ましく、１．５×１０１８ｃｍ－３＜ｎ＜７×１０１９ｃｍ－３であることがさらに好ましく、２×１０１８ｃｍ－３＜ｎ＜５×１０１９ｃｍ－３であることが特に好ましい。酸化物薄膜の電子キャリア密度ｎをこの範囲に設定することで、工程上制御しやすい上記膜厚の範囲で、量産性・再現性に優れたＴＦＴを得ることができる。 The electron carrier density n of the oxide thin film is preferably 1.3 × 10 18 cm −3 <n <9 × 10 19 cm −3 , and 1.5 × 10 18 cm −3 <n <7 × 10 19. More preferably, it is cm −3 , and particularly preferably 2 × 10 18 cm −3 <n <5 × 10 19 cm −3 . By setting the electron carrier density n of the oxide thin film within this range, a TFT excellent in mass productivity and reproducibility can be obtained within the above-mentioned film thickness range that can be easily controlled in the process.
　電子キャリア密度ｎ（ｃｍ－３）は、ホール効果を利用して測定できる。
　ホール効果とは、電流の流れているものに対し、電流に垂直に磁場をかけると、電流と磁場の両方に直交する方向に起電力が現れる現象であり、主に半導体に応用される。ホール効果によって抵抗率、キャリア密度、移動度等の電気的特性を調べることができる。 The electron carrier density n (cm −3 ) can be measured using the Hall effect.
The Hall effect is a phenomenon in which an electromotive force appears in a direction perpendicular to both the current and the magnetic field when a magnetic field is applied perpendicularly to the current flowing with respect to the current flowing, and is mainly applied to semiconductors. Electrical characteristics such as resistivity, carrier density, and mobility can be examined by the Hall effect.
　即ち、電流（ｘ方向）の流れている半導体に、その電流と垂直になるように磁界（ｚ方向）を印加すると、キャリアはローレンツ力を受け、ｙ方向に起電力が生じる現象を利用して電気的特性を測定できる。 That is, when a magnetic field (z direction) is applied to a semiconductor in which current (x direction) flows so as to be perpendicular to the current, carriers receive Lorentz force and an electromotive force is generated in the y direction. Electrical characteristics can be measured.
　具体的には、電気伝導を担うキャリアが、印加された磁場によりＩ×Ｂの方向にローレンツ力を受けるために、Ｉ×Ｂの方向にキャリア濃度が非平衡な状態になることから電場が生じる。生じた電場がキャリアに作用する力は、ちょうどローレンツ力を打ち消し、定常状態となる。このＩｙ＝０の定常状態における電場をホール電場という。
　より具体的には、試料において、＋ｘ方向に電流Ｉｘを流し、磁場を＋ｚ方向に印加して、ｙ方向の電圧を測定する。ホール係数ＲＨは、ホール電場Ｅｙ、電流密度Ｊｘ、磁場Ｂにより下記式（１）で定義される。
Figure JPOXMLDOC01-appb-M000001
 　式（１）中、Ｖｙはホール電圧であり、ｔは試料の厚さであり、Ｒｘｙは実際に測定するホール抵抗である。式（１）から、ホール抵抗は磁場に比例することが分かる。 Specifically, since the carrier responsible for electrical conduction receives Lorentz force in the direction of I × B by the applied magnetic field, an electric field is generated because the carrier concentration is in an unbalanced state in the direction of I × B. . The force that the generated electric field acts on the carrier just cancels the Lorentz force and becomes a steady state. This electric field in a steady state where Iy = 0 is called a Hall electric field.
More specifically, in the sample, a current Ix is passed in the + x direction, a magnetic field is applied in the + z direction, and a voltage in the y direction is measured. The Hall coefficient RH is defined by the following formula (1) by the Hall electric field E y , the current density J x , and the magnetic field B.
Figure JPOXMLDOC01-appb-M000001
 In equation (1), V y is the Hall voltage, t is the thickness of the sample, and R xy is the actually measured Hall resistance. From equation (1), it can be seen that the Hall resistance is proportional to the magnetic field.
　ホール係数ＲＨと電子キャリア密度ｎは下記式（２）の関係を有する。
Figure JPOXMLDOC01-appb-M000002
 　式（２）からホール電圧を測定することによって、その符号からキャリアの種類（正ならば正孔、負ならば電子）を決定でき、その絶対値からキャリア密度が分かる。 The Hall coefficient RH and the electron carrier density n have the relationship of the following formula (2).
Figure JPOXMLDOC01-appb-M000002
 By measuring the Hall voltage from Equation (2), the type of carrier (holes if positive, electrons if negative) can be determined from the sign, and the carrier density can be determined from the absolute value.
　電子キャリア密度ｎ（ｃｍ－３）は、ホール測定装置、例えば、東陽テクニカ製：ＲｅｓｉＴｅｓｔ８３１０（ホール測定装置）等によって測定することができる。具体的には実施例に記載の方法で測定できる。本発明の酸化物薄膜の電子キャリア密度は、実施例で測定したように、薄膜単体にしたときのアニール後の値である。 The electron carrier density n (cm −3 ) can be measured with a Hall measuring device, for example, Toyo Technica: ResiTest 8310 (Hall measuring device). Specifically, it can be measured by the method described in the examples. The electron carrier density of the oxide thin film of the present invention is a value after annealing when a single thin film is obtained, as measured in Examples.
　酸化物薄膜の膜厚ｔが、３２≦ｔ≦３００ｎｍの範囲内であることにより、大面積で均一な酸化物薄膜を再現よく得ることができる。膜厚ｔは、３５≦ｔ≦２００ｎｍの範囲内であることが好ましく、３５≦ｔ≦１５０ｎｍの範囲内であることがより好ましく、４０≦ｔ≦１００ｎｍの範囲内であることが特に好ましい。 When the thickness t of the oxide thin film is in the range of 32 ≦ t ≦ 300 nm, a uniform oxide thin film having a large area can be obtained with good reproducibility. The film thickness t is preferably in the range of 35 ≦ t ≦ 200 nm, more preferably in the range of 35 ≦ t ≦ 150 nm, and particularly preferably in the range of 40 ≦ t ≦ 100 nm.
　膜厚が３２ｎｍを下回ると、膜厚のバラツキがＴＦＴ特性に与える影響が大きくなり、大面積で均一な酸化物薄膜を再現よく量産することが困難となる恐れがあり、後工程でＣＶＤプロセスを行う場合、その影響を受けやすくなる。膜厚が３００ｎｍを超えると、チャンネル部分に存在するキャリアの総数の変化が大きくなるため、Ｏｆｆ状態からＯｎ状態に変わるターンオン電圧のバラツキが発生しやすくなる恐れがある。また、成膜及びアニールの処理時間が大幅に増加するため、量産性の点で好ましくない。 If the film thickness is less than 32 nm, the influence of the variation in film thickness on the TFT characteristics becomes large, and it may be difficult to reproducibly mass-produce a uniform oxide thin film with a large area. If you do it, you are more susceptible to it. When the film thickness exceeds 300 nm, the change in the total number of carriers present in the channel portion becomes large, and thus there is a risk that variations in turn-on voltage that changes from the Off state to the On state are likely to occur. In addition, the processing time for film formation and annealing is greatly increased, which is not preferable in terms of mass productivity.
　膜厚は、触針式表面形状測定器（例えば、Ｄｅｋｔａｋ　１５０（アルバック株式会社製））で測定することができる。 The film thickness can be measured with a stylus type surface shape measuring instrument (for example, Dektak 150 (manufactured by ULVAC, Inc.)).
　酸化物薄膜（チャンネル層）は、その表面の一部又は全部に、チャンネル層保護膜としてシリコン化合物膜が設けられている。
　尚、本発明において、チャンネル層保護膜（保護膜）とは、酸化物薄膜の表面に直接接触している膜のことであり、後述するエッチングストッパー、層間絶縁膜及びパッシベーション膜のいずれかである。 The oxide thin film (channel layer) is provided with a silicon compound film as a channel layer protective film on part or all of its surface.
In the present invention, the channel layer protective film (protective film) is a film that is in direct contact with the surface of the oxide thin film, and is any one of an etching stopper, an interlayer insulating film, and a passivation film described later. .
　チャンネル層を構成する酸化物薄膜は、アモルファス（非晶質）酸化物であることが好ましい。アモルファス酸化物であると、大面積での均一性に優れ、システムオングラス（ＳＯＧ）等の周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適しており好ましい。
　アモルファス酸化物とは、Ｘ線回折で明確なピークが確認できないものをいう。 The oxide thin film constituting the channel layer is preferably an amorphous (amorphous) oxide. Amorphous oxides are preferable because they are excellent in uniformity over a large area and are suitable for a peripheral circuit such as a system-on-glass (SOG) or a switching element for driving current in an organic EL display.
Amorphous oxide refers to an oxide whose clear peak cannot be confirmed by X-ray diffraction.
　本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜は、少なくともＩｎ（インジウム）を含むことが好ましい。Ｉｎ（インジウム）を含むと高い移動度が期待できる。
　また、Ｉｎ（インジウム）の他にＺｎ（亜鉛）を含むと、安定した非晶質膜が得られ、大面積で均一な電界効果型トランジスタとなることが期待できる。 The oxide thin film constituting the channel layer of the field effect transistor of the present invention preferably contains at least In (indium). When In (indium) is included, high mobility can be expected.
Further, when Zn (zinc) is contained in addition to In (indium), a stable amorphous film can be obtained, and it can be expected that a field effect transistor having a large area and a uniform area can be obtained.
　本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜は、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、かつ、Ｉｎ、Ｚｎ及びＳｎを原子比で下記式の範囲で含むことが好ましい。
　０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
　０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
　０．２＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８ The oxide thin film constituting the channel layer of the field effect transistor of the present invention contains In (indium), Zn (zinc), Sn (tin), and O (oxygen), and contains In, Zn, and Sn in an atomic ratio. It is preferable to contain in the range of the following formula.
0.2 ≦ In / (In + Sn + Zn) ≦ 0.8
0 <Sn / (In + Sn + Zn) ≦ 0.5
0.2 <Zn / (In + Sn + Zn) ≦ 0.8
　Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．２以上であると高い移動度が期待でき、また、０．８０以下であると絶対値の小さな閾値（Ｖｔｈ）が期待できる。 When In / (In + Sn + Zn) is 0.2 or more, high mobility can be expected, and when it is 0.80 or less, a small threshold value (Vth) can be expected.
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０超であると、ソースドレイン電極のエッチングや、保護膜の成膜条件に対する耐性をもたせることができ、０．５以下であると、蓚酸によるエッチングが可能となる。 When Sn / (In + Sn + Zn) is more than 0, it is possible to provide resistance to etching of the source / drain electrodes and the film forming conditions of the protective film, and when it is 0.5 or less, etching with oxalic acid becomes possible.
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．２超であるとＩＴＺＯ膜（Ｉｎ、Ｚｎ、Ｓｎ及びＯを含む酸化物薄膜）を安定した非晶質構造に保持することが可能となり、０．８以下であると、ソースドレイン電極のエッチングや、保護膜の成膜条件に対する耐性をもたせることができる。 When Zn / (In + Sn + Zn) exceeds 0.2, the ITZO film (oxide thin film containing In, Zn, Sn, and O) can be held in a stable amorphous structure, and is 0.8 or less. In addition, resistance to etching of the source / drain electrodes and film formation conditions of the protective film can be provided.
　Ｉｎの割合（原子比）は、好ましくは、
　０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６５
であり、さらに好ましくは、
　０．３５≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５０
である。 The ratio of In (atomic ratio) is preferably
0.30 ≦ In / (In + Sn + Zn) ≦ 0.65
And more preferably
0.35 ≦ In / (In + Sn + Zn) ≦ 0.50
It is.
　Ｓｎの割合（原子比）は、好ましくは、
　０．０５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．１９
であり、さらに好ましくは、
　０．１０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．１８
である。
　Ｓｎの割合（原子比）の下限を０．０１又は０．０２とすることができる。 The ratio (atomic ratio) of Sn is preferably
0.05 ≦ Zn / (In + Sn + Zn) ≦ 0.19
And more preferably
0.10 ≦ Zn / (In + Sn + Zn) ≦ 0.18
It is.
The lower limit of the Sn ratio (atomic ratio) can be 0.01 or 0.02.
　Ｚｎの割合（原子比）は、好ましくは、
　０．３０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６５
であり、さらに好ましくは、
　０．３５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５０
である。 The proportion of Zn (atomic ratio) is preferably
0.30 ≦ Zn / (In + Sn + Zn) ≦ 0.65
And more preferably
0.35 ≦ Zn / (In + Sn + Zn) ≦ 0.50
It is.
　スパッタリングターゲットを構成する酸化物焼結体に含まれる各元素の原子比は、誘導結合プラズマ発光分析装置（ＩＣＰ－ＡＥＳ）により含有元素を定量分析して求めることができる。 The atomic ratio of each element contained in the oxide sintered body constituting the sputtering target can be obtained by quantitatively analyzing the contained element with an inductively coupled plasma emission spectrometer (ICP-AES).
　具体的には、ＩＣＰ－ＡＥＳを用いた分析では、溶液試料をネブライザーで霧状にして、アルゴンプラズマ（約６０００～８０００℃）に導入すると、試料中の元素は熱エネルギーを吸収して励起され、軌道電子が基底状態から高いエネルギー準位の軌道に移る。この軌道電子は１０－７～１０－８秒程度で、より低いエネルギー準位の軌道に移る。この際にエネルギーの差を光として放射し発光する。この光は元素固有の波長（スペクトル線）を示すため、スペクトル線の有無により元素の存在を確認できる（定性分析）。 Specifically, in the analysis using ICP-AES, when a solution sample is atomized with a nebulizer and introduced into an argon plasma (about 6000 to 8000 ° C.), the elements in the sample are excited by absorbing thermal energy. , Orbital electrons move from the ground state to high energy level orbitals. These orbital electrons move to a lower energy level orbit in about 10 −7 to 10 −8 seconds. At this time, the energy difference is emitted as light to emit light. Since this light shows a wavelength (spectral line) unique to the element, the presence of the element can be confirmed by the presence or absence of the spectral line (qualitative analysis).
　また、それぞれのスペクトル線の大きさ（発光強度）は試料中の原子数に比例するため、既知濃度の標準液と比較することで試料中における元素の濃度を求めることができる（定量分析）。
　定性分析で含有されている元素を特定後、定量分析で含有量を求め、その結果から各元素の原子比を求める。 In addition, since the magnitude (luminescence intensity) of each spectral line is proportional to the number of atoms in the sample, the concentration of the element in the sample can be obtained by comparing with a standard solution having a known concentration (quantitative analysis).
After identifying the elements contained in the qualitative analysis, the content is obtained by quantitative analysis, and the atomic ratio of each element is obtained from the result.
　チャンネル層を構成する酸化物薄膜に含有される金属元素は、実質的にＩｎ、Ｓｎ及びＺｎであることが好ましい。含有される金属元素が実質的に上記３種であることにより、可動イオンによる信頼性の低下の防止が期待できる。また、再現性を得るための管理が容易となる。ここで、「実質的に」とは、チャンネル層を構成する金属元素の９５％以上、好ましくは９８％以上、より好ましくは９９％以上が、特に好ましくは９９．９９％がＩｎ、Ｓｎ及びＺｎで占められていることを意味する。 It is preferable that the metal element contained in the oxide thin film constituting the channel layer is substantially In, Sn, and Zn. When the contained metal elements are substantially the above-mentioned three kinds, it can be expected to prevent a decrease in reliability due to mobile ions. In addition, management for obtaining reproducibility becomes easy. Here, “substantially” means 95% or more, preferably 98% or more, more preferably 99% or more, particularly preferably 99.99%, of In, Sn and Zn of the metal elements constituting the channel layer. Means that it is occupied by.
　Ｉｎ、Ｓｎ及びＺｎ以外に酸化物薄膜に含有されていてもよい金属元素としては、Ｇａ、Ｇｅ、Ｓｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｃｕ、Ａｌ、Ｍｇ等が挙げられる。
　Ｇａを含む場合、その量を、例えば、０＜Ｇａ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ）＜０．５、好ましくは０．０１＜Ｇａ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｇａ）＜０．４、とできる。
　Ａｌを含む場合、その量を、例えば、０＜Ａｌ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ａｌ）＜０．３、好ましくは０．００５＜Ａｌ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ａｌ）＜０．１、とできる。 Examples of the metal element that may be contained in the oxide thin film other than In, Sn, and Zn include Ga, Ge, Si, Ti, Hf, Zr, Cu, Al, and Mg.
When Ga is included, the amount can be, for example, 0 <Ga / (In + Sn + Zn + Ga) <0.5, preferably 0.01 <Ga / (In + Sn + Zn + Ga) <0.4.
When Al is included, the amount can be, for example, 0 <Al / (In + Sn + Zn + Al) <0.3, preferably 0.005 <Al / (In + Sn + Zn + Al) <0.1.
　通常、電界効果型トランジスタは、ゲート電極、ソース電極及びドレイン電極の３端子、絶縁体層並びにチャンネル層が設けられ、ソース－ドレイン間電流をゲート電極に電圧を印加することによって制御する。 Usually, a field effect transistor is provided with three terminals of a gate electrode, a source electrode and a drain electrode, an insulator layer, and a channel layer, and controls a source-drain current by applying a voltage to the gate electrode.
　次に、本発明の電界効果型トランジスタの他の部材（層）について説明する。
　基板の材料については特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。 Next, another member (layer) of the field effect transistor of the present invention will be described.
There is no restriction | limiting in particular about the material of a board | substrate, A well-known thing can be used in this technical field. For example, glass substrates such as alkali silicate glass, non-alkali glass and quartz glass, silicon substrates, resin substrates such as acrylic, polycarbonate and polyethylene naphthalate (PEN), polymer film bases such as polyethylene terephthalate (PET) and polyamide Materials can be used.
　チャンネル層（半導体層）は、上述したように非晶質膜であることが好ましい。非晶質膜であることにより、後述する層間絶縁膜やパッシベーション膜との密着性が改善でき、大面積でも均一なトランジスタ特性が容易に得ることができる。半導体層が非晶質膜であるか否かは、Ｘ線結晶構造解析により確認できる。明確なピークが観測されない場合が非晶質である。 The channel layer (semiconductor layer) is preferably an amorphous film as described above. By being an amorphous film, adhesion to an interlayer insulating film and a passivation film described later can be improved, and uniform transistor characteristics can be easily obtained even in a large area. Whether or not the semiconductor layer is an amorphous film can be confirmed by X-ray crystal structure analysis. The case where no clear peak is observed is amorphous.
　チャンネル長（Ｌ）は、１～５０μｍが好ましく、３～４０μｍがさらに好ましく、５～２５μｍが特に好ましい。５０μｍ超であると、トランジスタのサイズが大きくなりすぎ、集積度が下がるおそれがある。１μｍ未満であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイ等での採用が難しくなるおそれがある。 The channel length (L) is preferably 1 to 50 μm, more preferably 3 to 40 μm, and particularly preferably 5 to 25 μm. If it exceeds 50 μm, the size of the transistor becomes too large, and the degree of integration may decrease. When the thickness is less than 1 μm, high accuracy is required for photolithography, which may make it difficult to employ in a large area display or the like.
　チャンネル幅（Ｗ）は、１～５００μｍが好ましく、３～１００μｍがさらに好ましく、５～５０μｍが特に好ましい。５００μｍ超であると、トランジスタが大きくなりすぎ集積度が下がるおそれがある。１μｍ未満であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイ等での採用が難しくなるおそれがある。 The channel width (W) is preferably 1 to 500 μm, more preferably 3 to 100 μm, and particularly preferably 5 to 50 μm. If it exceeds 500 μm, the transistors may become too large and the integration degree may decrease. When the thickness is less than 1 μm, high accuracy is required for photolithography, which may make it difficult to employ in a large area display or the like.
　チャンネル層保護膜に用いるシリコン化合物としては、シリコン酸化物、シリコン窒化物やシリコン酸窒化物等のシリコン含有無機化合物が挙げられ、例えばＳｉＯ２，ＳｉＮｘ，ＳｉＮｘＯｙ等が挙げられる。また、これらシリコン化合物の酸素や窒素の数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよく、Ｓｉ３Ｎ４でもＳｉＮｘでもよい）。保護膜は、異なる２層以上の絶縁膜を積層した構造でもよい。
　ボトムゲート型電界効果型トランジスタにおいては、層間絶縁膜は設けても設けなくてもよい。従って、層間絶縁膜を設ける場合は層間絶縁膜がチャンネル層保護膜であり、層間絶縁膜を設けない場合はパッシベーション膜がチャンネル層保護膜である。 Examples of the silicon compound used for the channel layer protective film include silicon-containing inorganic compounds such as silicon oxide, silicon nitride, and silicon oxynitride, such as SiO 2 , SiN x , and SiN x O y . In addition, the number of oxygen and nitrogen in these silicon compounds does not necessarily match the stoichiometric ratio (for example, it may be SiO 2 or SiO x , Si 3 N 4 or SiN x ). The protective film may have a structure in which two or more different insulating films are stacked.
In the bottom-gate field effect transistor, an interlayer insulating film may or may not be provided. Accordingly, when the interlayer insulating film is provided, the interlayer insulating film is a channel layer protective film, and when the interlayer insulating film is not provided, the passivation film is the channel layer protective film.
　シリコン化合物膜の成膜方法は、プラズマＣＶＤ，ホットワイヤーＣＶＤ，アトミックレイヤーＣＶＤ，光ＣＶＤ，ＴＥＯＳ－ＣＶＤ、ＩＣＰ－ＣＶＤ、スパッタリング等種々の方法が挙げられるが、緻密性、使用実績等を考慮するとプラズマＣＶＤが好ましい。 The silicon compound film can be formed by various methods such as plasma CVD, hot wire CVD, atomic layer CVD, photo CVD, TEOS-CVD, ICP-CVD, sputtering, etc. Plasma CVD is preferred.
　プラズマＣＶＤ法による場合、一般的な導入ガスとしてＳｉＨ４、Ｎ２Ｏ、Ｎ２が用いられる。このとき、基板温度が低すぎると導入ガスが十分反応せず、保護膜として十分機能しなくなる恐れがある。即ち、ＴＦＴ動作させたときに、ヒステリシスやＯｆｆ電流の増加を招く恐れがある。
　また、基板温度が高すぎる場合、真空加熱の効果が優勢となり、作製したＴＦＴのＯｆｆ電流の増加を招く恐れがある。 In the case of the plasma CVD method, SiH 4 , N 2 O, and N 2 are used as general introduction gases. At this time, if the substrate temperature is too low, the introduced gas does not sufficiently react and may not function as a protective film. That is, when the TFT is operated, there is a risk of increasing hysteresis and off current.
In addition, when the substrate temperature is too high, the effect of vacuum heating becomes dominant and there is a risk of increasing the Off current of the manufactured TFT.
　シリコン化合物膜をチャンネル層表面に直接形成する場合の成膜温度、即ち基板温度は、２７０℃以下が好ましく、２０５℃以下がより好ましく、１９０℃以下がさらに好ましく、１７０℃以下がさらに好ましい。また、１２５℃以上が好ましく、１３５℃以上がさらに好ましい。
　具体的に、成膜温度は１２５℃以上２７０℃以下が好ましく、１２５℃以上２０５℃以下がより好ましく、１３５℃以上１９０℃以下がさらに好ましい。特に、半導体層がＩＴＺＯである場合、上記温度とすることが好適であり、１３５℃以上１７０℃以下がより好ましい。
　上記温度範囲は、プラズマＣＶＤの場合に特に好ましい。
　尚、基板温度の測定は、３００℃以上はサーモグラフィー、３００℃未満はサーモラベルを用いて行うことができる。 When the silicon compound film is directly formed on the channel layer surface, the film forming temperature, that is, the substrate temperature is preferably 270 ° C. or lower, more preferably 205 ° C. or lower, further preferably 190 ° C. or lower, and further preferably 170 ° C. or lower. Moreover, 125 degreeC or more is preferable and 135 degreeC or more is more preferable.
Specifically, the film formation temperature is preferably 125 ° C. or higher and 270 ° C. or lower, more preferably 125 ° C. or higher and 205 ° C. or lower, and further preferably 135 ° C. or higher and 190 ° C. or lower. In particular, when the semiconductor layer is ITZO, the above temperature is preferable, and 135 ° C. or higher and 170 ° C. or lower is more preferable.
The above temperature range is particularly preferable in the case of plasma CVD.
The substrate temperature can be measured using a thermography at 300 ° C. or higher and a thermo label at a temperature lower than 300 ° C.
　通常、電界効果型トランジスタの動作信頼性を向上する観点から、ＣＶＤプロセスでの保護膜の成膜温度は２０５℃を超える温度が好ましい。２０５℃以下で成膜した保護膜は緻密性に劣るため、均一性、信頼性が確保できない恐れがある。一方、半導体層の導体化を防止する観点から、保護膜の成膜温度は２０５℃以下が好ましい。即ち、半導体層の均一性・信頼性と導体化の防止は、通常トレードオフの関係にある。
　しかしながら、半導体層としてＩＴＺＯを用いると、ＣＶＤプロセスでの保護膜の成膜温度が２０５℃以下であっても動作信頼性を確保できる。即ち、半導体層としてＩＴＺＯを用いることで、保護膜の成膜温度を２０５℃以下にすることができ、これにより酸化物薄膜は保護膜形成プロセスの影響（導体化）を受けにくくなり、再現よく特性の安定した電解効果型トランジスタを得ることができる。
　尚、ホットワイヤーＣＶＤやＩＣＰ－ＣＶＤ等で、原料ガスをさらに効率的に分解できる手法を用いても、本発明の効果を得ることができる。例えば、ＩＣＰ－ＣＶＤ法を用いれば、結合解離エネルギーが高いＳｉＦ４を１５０℃以下の温度で分解することができ、水素フリーでＳｉＯ２を成膜することができる。さらに、ＳｉＦ４とＮ２を導入ガスとしてＩＣＰ－ＣＶＤ法を用いれば、極めて残留水素の少ないＳｉＮ膜を酸化物半導体上に成膜でき、エッチストッパー膜やパッシベーション膜として使用できる。この方法は、動作信頼性をさらに上げる方法として有効である。このような成膜プロセスを経ることで、半導体層を好適化でき、高移動度、高信頼性を備える電界効果型トランジスタを再現よく量産することが可能となる。 Usually, from the viewpoint of improving the operational reliability of a field effect transistor, the deposition temperature of the protective film in the CVD process is preferably higher than 205 ° C. Since the protective film formed at 205 ° C. or lower is inferior in density, there is a possibility that uniformity and reliability cannot be ensured. On the other hand, from the viewpoint of preventing the semiconductor layer from becoming a conductor, the deposition temperature of the protective film is preferably 205 ° C. or lower. That is, the uniformity / reliability of the semiconductor layer and the prevention of conductor formation are usually in a trade-off relationship.
However, when ITZO is used as the semiconductor layer, operation reliability can be ensured even when the deposition temperature of the protective film in the CVD process is 205 ° C. or lower. In other words, by using ITZO as the semiconductor layer, the protective film can be formed at a temperature of 205 ° C. or lower, which makes it difficult for the oxide thin film to be affected by the protective film formation process (conducting) and reproducibly. A field effect transistor having stable characteristics can be obtained.
Note that the effect of the present invention can also be obtained by using a method capable of further efficiently decomposing the source gas by hot wire CVD, ICP-CVD, or the like. For example, if ICP-CVD is used, SiF 4 having a high bond dissociation energy can be decomposed at a temperature of 150 ° C. or lower, and SiO 2 can be formed without hydrogen. Further, when the ICP-CVD method is used with SiF 4 and N 2 as introduction gases, a SiN film with extremely little residual hydrogen can be formed on the oxide semiconductor, and can be used as an etch stopper film or a passivation film. This method is effective as a method for further improving the operation reliability. Through such a film formation process, a semiconductor layer can be optimized, and a field effect transistor having high mobility and high reliability can be mass-produced with good reproducibility.
　尚、大面積のＴＦＴ素子に対して、Ｖｇ＝±２０Ｖ、暗下、空気中、５０℃、１万秒の条件でストレスを与えた場合、その前後の閾値電圧を０．５Ｖ以下に抑制したい場合、前述のようにＣＶＤ法で保護膜を成膜することが好ましい。 When applying stress to TFT elements of large area under the conditions of Vg = ± 20V, dark, in air, 50 ° C., 10,000 seconds, the threshold voltage before and after that should be suppressed to 0.5V or less As described above, it is preferable to form a protective film by the CVD method.
　ゲート絶縁膜を構成する材料は特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３又はＡｌＮ等の酸化物や窒化物を用いることができる。尚、ゲート絶縁膜に要求される項目として、膜厚ムラが小さいこと、リークの原因となるピンホールが存在しないことが重要である。一般的なゲート絶縁膜としては、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３等が用いられる。また、ＳｉＮｘは水素元素を含んでいてもよいが、少ない方が好ましい。 The material constituting the gate insulating film is not particularly limited, and any material generally used can be selected as long as the effects of the present invention are not lost. For example, SiO 2, SiNx, Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, Sc 2 O 3, Y An oxide or nitride such as 2 O 3 , Hf 2 O 3 , CaHfO 3 , PbTi 3 , BaTa 2 O 6 , SrTiO 3, or AlN can be used. It should be noted that, as items required for the gate insulating film, it is important that the film thickness non-uniformity is small and that there is no pinhole that causes leakage. As a general gate insulating film, SiO 2 , SiNx, Al 2 O 3 or the like is used. SiNx may contain a hydrogen element, but a smaller amount is preferable.
　ゲート電極、ソース電極及びドレイン電極の各電極を形成する材料にも特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。 There are no particular limitations on the material for forming each of the gate electrode, the source electrode, and the drain electrode, and any material generally used can be selected as long as the effects of the present invention are not lost. For example, transparent electrodes such as indium tin oxide (ITO), indium zinc oxide, ZnO, SnO 2 , metal electrodes such as Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu, or these An alloy metal electrode can be used.
　本発明の電界効果型トランジスタの各構成部材（層）は、本技術分野で公知の手法で形成できる。
　具体的に、成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタ法を用いることがより好ましい。
　形成した膜は、各種エッチング法によりパターニングできる。 Each component (layer) of the field effect transistor of the present invention can be formed by a technique known in the art.
Specifically, as a film formation method, a chemical film formation method such as a spray method, a dip method, or a CVD method, or a physical film formation method such as a sputtering method, a vacuum evaporation method, an ion plating method, or a pulse laser deposition method. The method can be used. It is preferable to use a physical film forming method because the carrier density is easily controlled and the film quality can be easily improved, and among these, it is more preferable to use a sputtering method because of high productivity.
The formed film can be patterned by various etching methods.
　チャンネル層（半導体層）は、所定の材料から構成されたターゲットを用い、ＤＣ、ＡＣ、又はＲＦスパッタリングにより成膜することができる。
　また、基板上にチャンネル層とその保護膜を形成した後に、酸素雰囲気及び／又は不活性ガス雰囲気において７０～４５０℃で熱処理することが好ましい。 The channel layer (semiconductor layer) can be formed by DC, AC, or RF sputtering using a target made of a predetermined material.
Further, it is preferable to heat-treat at 70 to 450 ° C. in an oxygen atmosphere and / or an inert gas atmosphere after forming a channel layer and its protective film on the substrate.
　７０℃より低いと、得られるトランジスタの熱安定性や耐熱性が低下したり、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなるおそれがある。一方、４５０℃より高いと耐熱性のない基板は使用できない。また、熱処理用の設備費用がかかるおそれがある。 When the temperature is lower than 70 ° C., the thermal stability and heat resistance of the obtained transistor may be lowered, the mobility may be lowered, the S value may be increased, or the threshold voltage may be increased. On the other hand, if the temperature is higher than 450 ° C., a substrate having no heat resistance cannot be used. In addition, there is a risk of equipment costs for heat treatment.
　さらに、閾値やハンプを抑制するために、保護膜成膜の前後でＯ２プラズマやＮ２Ｏプラズマを照射することにより改善できる場合があり、必要に応じて適用される。 Furthermore, in order to suppress a threshold value and a hump, it may be improved by irradiating O 2 plasma or N 2 O plasma before and after the formation of the protective film, and is applied as necessary.
　チャンネル層の成膜に用いるターゲットは、原料化合物粉末を混合する工程、混合物を成形して成形体を調製する工程、成形体を焼結する工程、焼結体を研削する工程、及び焼結体をバッキングプレートにボンディングする工程により製造することができる。 The target used for film formation of the channel layer is a step of mixing raw material compound powders, a step of forming a mixture to prepare a molded body, a step of sintering the molded body, a step of grinding the sintered body, and a sintered body Can be manufactured by a process of bonding to the backing plate.
（１）原料粉末混合工程
　原料粉の比表面積は、２～１６ｍ２／ｇが好ましい。また、原料粉のメジアン径は０．１～３μｍが好ましい。各原料粉の純度は、通常９９．９％（３Ｎ）以上、好ましくは９９．９９％（４Ｎ）以上、さらに好ましくは９９．９９５％以上、特に好ましくは９９．９９９％（５Ｎ）以上である。各原料粉の純度が９９．９％（３Ｎ）未満であると、不純物により半導体特性が低下したり、色むらや斑点等の外観上の不良が発生したり、信頼性が低下する等のおそれがある。 (1) Raw material powder mixing step The specific surface area of the raw material powder is preferably 2 to 16 m 2 / g. The median diameter of the raw material powder is preferably 0.1 to 3 μm. The purity of each raw material powder is usually 99.9% (3N) or higher, preferably 99.99% (4N) or higher, more preferably 99.995% or higher, particularly preferably 99.999% (5N) or higher. . If the purity of each raw material powder is less than 99.9% (3N), the semiconductor characteristics may deteriorate due to impurities, appearance defects such as uneven color and spots may occur, and the reliability may decrease. There is.
　Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｇａ酸化物、Ｇａ－Ｚｎ酸化物等の複合酸化物を原料としてもよい。特にＩｎ－Ｚｎ酸化物、あるいはＧａ－Ｚｎ酸化物を用いるとＺｎの昇華を抑制することができるため好ましい。 A composite oxide such as In—Zn oxide, In—Ga oxide, or Ga—Zn oxide may be used as a raw material. In particular, an In—Zn oxide or a Ga—Zn oxide is preferable because sublimation of Zn can be suppressed.
　上記混合粉体を、例えば、湿式媒体撹拌ミルを使用して混合粉砕する。このとき、粉砕後の比表面積が、原料混合粉体の比表面積より１．０～３．０ｍ２／ｇ増加する程度か、又は粉砕後の原料混合粉体の平均メジアン径が０．６～１μｍとなる程度に粉砕することが好ましい。このように調整した原料粉を使用することにより、仮焼工程を全く必要とせずに、高密度の酸化物焼結体を得ることができる。また、還元工程も不要となる。 The mixed powder is mixed and ground using, for example, a wet medium stirring mill. At this time, the specific surface area after pulverization is about 1.0 to 3.0 m 2 / g higher than the specific surface area of the raw material mixed powder, or the average median diameter of the raw material mixed powder after pulverization is 0.6 to It is preferable to grind to an extent of 1 μm. By using the raw material powder thus adjusted, a high-density oxide sintered body can be obtained without requiring a calcination step at all. Moreover, a reduction process is also unnecessary.
　尚、原料混合粉体の比表面積の増加分が１．０ｍ２／ｇ未満又は粉砕後の原料混合粉の平均メジアン径が１μｍを超えると、焼結密度が十分に大きくならない場合がある。一方、原料混合粉体の比表面積の増加分が３．０ｍ２／ｇを超える場合又は粉砕後の平均メジアン径が０．６μｍ未満であると、粉砕時の粉砕器機等からのコンタミ（不純物混入量）が増加する場合がある。 In addition, if the increase in the specific surface area of the raw material mixed powder is less than 1.0 m 2 / g or the average median diameter of the raw material mixed powder after pulverization exceeds 1 μm, the sintered density may not be sufficiently increased. On the other hand, when the increase in the specific surface area of the raw material mixed powder exceeds 3.0 m 2 / g, or the average median diameter after pulverization is less than 0.6 μm, contamination (impurity contamination) from the pulverizer machine during pulverization Amount) may increase.
　各粉体の比表面積はＢＥＴ法で測定することができる。各粉体の粒度分布のメジアン径は、粒度分布計で測定することができる。これらの値は、粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。 The specific surface area of each powder can be measured by the BET method. The median diameter of the particle size distribution of each powder can be measured with a particle size distribution meter. These values can be adjusted by pulverizing the powder by a dry pulverization method, a wet pulverization method or the like.
（２）混合物の成形工程
　粉砕工程後の原料混合粉体をスプレードライヤ等で乾燥した後、成形する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧等が採用できる。 (2) Molding step of the mixture The raw material mixed powder after the pulverization step is dried with a spray dryer or the like and then molded. For forming, a known method such as pressure forming or cold isostatic pressing may be employed.
　成形前に仮焼を行う場合は、原料混合粉体を電気炉等にて、大気雰囲気中や酸素雰囲気で、８００～１０５０℃で１～２４時間程度保持し、仮焼粉をアトライターにジルコニアビーズと共に投入し、回転数５０～１０００ｒｐｍ、回転時間１～１０時間微粉砕を行うことが好ましい。微粉砕された原料粉の粒径は、平均粒径（Ｄ５０）で０．１～０．７μｍが好ましく、０．２～０．６μｍがより好ましく、０．３～０．５５μｍ以下が特に好ましい。
　仮焼した場合でも、成形は上記同様に行うことができる。 When calcining before molding, the raw material mixed powder is held in an air furnace or the like in an air atmosphere or an oxygen atmosphere at 800 to 1050 ° C. for about 1 to 24 hours, and the calcined powder is placed in an attritor with zirconia. It is preferable to add the beads together and finely pulverize them at a rotation speed of 50 to 1000 rpm and a rotation time of 1 to 10 hours. The particle size of the finely pulverized raw material powder is preferably 0.1 to 0.7 μm, more preferably 0.2 to 0.6 μm, and particularly preferably 0.3 to 0.55 μm or less in terms of average particle size (D50). .
Even when calcined, the molding can be performed in the same manner as described above.
（３）焼結工程
　次いで、得られた成形体を焼結して焼結体を得る。焼結は、通常、１１００～１４５０℃で１～１００時間焼行う。１１６０～１３８０℃で１～８０時間焼結することが好ましく、１２００～１３５０℃で２～５０時間焼結することが特に好ましい。１１００℃以上であれば相対密度が向上し抵抗率が下がりやすい。１４５０℃以下であれば亜鉛の蒸散を防ぐことが容易で、焼結体の組成が変化したり、蒸散により焼結体中にボイド（空隙）が発生したりする危険性が少ない。また、炉が傷む危険性も少なくなる。また、焼結時間が１時間以上であれば焼結不足によるばらつきが防止でき、１００時間以下であれば反りや変形が防止できる。 (3) Sintering process Next, the obtained molded body is sintered to obtain a sintered body. Sintering is usually performed at 1100 to 1450 ° C. for 1 to 100 hours. It is preferable to sinter at 1160 to 1380 ° C. for 1 to 80 hours, and it is particularly preferable to sinter at 1200 to 1350 ° C. for 2 to 50 hours. If it is 1100 degreeC or more, a relative density will improve and a resistivity will fall easily. If it is 1450 degrees C or less, it is easy to prevent transpiration of zinc, and there is little danger that the composition of a sintered body will change or that voids (voids) will occur in the sintered body due to transpiration. Also, the risk of damage to the furnace is reduced. Moreover, if the sintering time is 1 hour or longer, variation due to insufficient sintering can be prevented, and if it is 100 hours or shorter, warping and deformation can be prevented.
　焼結は、酸素存在下が好ましく、炉内に酸素を流通させることにより酸素雰囲気中で焼結するか、加圧下にて焼結するのがより好ましい。これにより亜鉛の蒸散を抑えることができ、ボイド（空隙）のない焼結体が得られる。このようにして製造した焼結体は、密度が高いため、使用時におけるノジュールやパーティクルの発生が少ないことから、膜特性に優れた酸化物半導体膜を作製することができる。 Sintering is preferably performed in the presence of oxygen, and is more preferably performed in an oxygen atmosphere by circulating oxygen in the furnace, or more preferably performed under pressure. Thereby, transpiration of zinc can be suppressed, and a sintered body free from voids (voids) can be obtained. Since the sintered body manufactured in this way has a high density and generates less nodules and particles during use, an oxide semiconductor film having excellent film characteristics can be manufactured.
（４）還元工程
　還元工程は、上記焼成工程で得られた焼結体の抵抗率を焼結体全体として均一化するために還元処理を行う、必要に応じて設けられる工程である。
　本工程で適用することができる還元方法としては、例えば、還元性ガスによる方法や真空焼成又は不活性ガスによる還元等が挙げられる。還元性ガスによる還元処理の場合、水素、メタン、一酸化炭素や、これらのガスと酸素との混合ガス等を用いることができる。不活性ガス中での焼成による還元処理の場合、窒素、アルゴンや、これらのガスと酸素との混合ガス等を用いることができる。
　尚、還元処理時の温度は、通常１００～８００℃、好ましくは２００～８００℃である。また、還元処理の時間は、通常０．０１～１０時間、好ましくは０．０５～５時間である。 (4) Reduction process A reduction process is a process provided as needed which performs a reduction process in order to equalize the resistivity of the sintered compact obtained at the above-mentioned calcination process as the whole sintered compact.
Examples of the reduction method that can be applied in this step include a method using a reducing gas, vacuum firing, or reduction using an inert gas. In the case of reduction treatment with a reducing gas, hydrogen, methane, carbon monoxide, a mixed gas of these gases and oxygen, or the like can be used. In the case of reduction treatment by firing in an inert gas, nitrogen, argon, a mixed gas of these gases and oxygen, or the like can be used.
The temperature during the reduction treatment is usually 100 to 800 ° C., preferably 200 to 800 ° C. The reduction treatment time is usually 0.01 to 10 hours, preferably 0.05 to 5 hours.
（５）研削・ボンディング工程
　上記のようにして得られた酸化物焼結体は、研磨等の加工を施すことによりターゲットとなる。具体的には、焼結体を、例えば、平面研削盤で研削して表面粗さＲａを５μｍ以下とする。さらに、ターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００オングストローム以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、公知の研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液：水）で＃２０００以上にポリッシングしたり、又は遊離砥粒ラップ（研磨材：ＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法には特に制限はない。 (5) Grinding / bonding step The oxide sintered body obtained as described above becomes a target by performing processing such as polishing. Specifically, the sintered body is ground by, for example, a surface grinder so that the surface roughness Ra is 5 μm or less. Further, the sputter surface of the target may be mirror-finished so that the average surface roughness Ra is 1000 angstroms or less. For this mirror finishing (polishing), a known polishing technique such as mechanical polishing, chemical polishing, and mechanochemical polishing (a combination of mechanical polishing and chemical polishing) can be used. For example, polishing to # 2000 or more with a fixed abrasive polisher (polishing liquid: water) or lapping with loose abrasive lapping (abrasive: SiC paste, etc.), and then lapping by changing the abrasive to diamond paste Can be obtained by: There is no restriction | limiting in particular in such a grinding | polishing method.
　得られた焼結体をバッキングプレートへボンディングすることによりターゲットが得られ、各種成膜装置に装着して使用できる。
　尚、ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。 The target is obtained by bonding the obtained sintered body to a backing plate, and can be used by being mounted on various film forming apparatuses.
In addition, air blow, running water washing | cleaning, etc. can be used for the cleaning process of a target. When removing foreign matter by air blow, it is possible to remove the foreign matter more effectively by suctioning with a dust collector from the opposite side of the nozzle.
　エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数２５～３００ＫＨｚの間で多重発振させて行なう方法が有効である。例えば周波数２５～３００ＫＨｚの間で、２５ＫＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのがよい。 ¡In addition to air blow and running water cleaning, ultrasonic cleaning can also be performed. For ultrasonic cleaning, a method of performing multiple oscillation at a frequency of 25 to 300 KHz is effective. For example, it is preferable to perform ultrasonic cleaning by multiplying twelve types of frequencies in 25 KHz increments between frequencies of 25 to 300 KHz.
実施例１
［ターゲットの作製及び評価］
　比表面積１５ｍ２／ｇのＩｎ２Ｏ３粉、比表面積１４ｍ２／ｇのＳｎＯ２粉、及び比表面積４ｍ２／ｇのＺｎＯ粉末を配合し、溶媒として水を加え、ボールミルにて各原料粉末の粒度が１μｍ以下になるまで混合、粉砕を行った。このようにして作製したスラリーを取り出して、スラリー供給速度１４０ｍＬ／ｍｉｎ、熱風温度１４０℃、熱風量８Ｎｍ３／ｍｉｎの条件で、スプレードライヤを用いて急速乾燥造粒し、造粒物を冷間静水圧プレスにて３ｔｏｎ／ｃｍ２の圧力で成形し、成形体を得た。 Example 1
[Production and evaluation of target]
In 2 O 3 powder having a specific surface area of 15 m 2 / g, blended with ZnO powder SnO 2 powder having a specific surface area of 14m 2 / g, and a specific surface area of 4m 2 / g, water was added as a solvent, the raw material powder in a ball mill The mixture was mixed and pulverized until the particle size became 1 μm or less. The slurry thus produced was taken out and rapidly dried and granulated using a spray dryer under the conditions of a slurry supply rate of 140 mL / min, a hot air temperature of 140 ° C., and a hot air amount of 8 Nm 3 / min, It shape | molded by the pressure of 3 ton / cm < 2 > with the isostatic press, and obtained the molded object.
　次に、この成形体を大気中にて、６００℃まで０．５℃／ｍｉｎの速度で昇温し、酸素ガスを１０Ｌ／ｍｉｎの流速で導入しながら６００～８００℃の温度範囲は１℃／ｍｉｎの速度で昇温し、８００～１４００℃の温度範囲は０．５℃／ｍｉｎの速度で昇温した。その後、１４００℃にて２０時間保持し、焼結体を得た。 Next, the molded body is heated to 600 ° C. at a rate of 0.5 ° C./min in the air, and the temperature range of 600 to 800 ° C. is 1 ° C. while introducing oxygen gas at a flow rate of 10 L / min. The temperature was raised at a rate of / min, and the temperature range from 800 to 1400 ° C. was raised at a rate of 0.5 ° C./min. Then, it hold | maintained at 1400 degreeC for 20 hours, and obtained the sintered compact.
　得られた焼結体を高周波誘導結合プラズマ（ＩＣＰ）で分析した。焼結体の組成は、酸素を除く原子比でＩｎ：Ｓｎ：Ｚｎ＝３６．５：１５．０：４８．５であることを確認した。 The obtained sintered body was analyzed by high frequency inductively coupled plasma (ICP). The composition of the sintered body was confirmed to be In: Sn: Zn = 36.5: 15.0: 48.5 in terms of atomic ratio excluding oxygen.
　この焼結体からターゲット用焼結体を切り出した。ターゲット用焼結体の側辺をダイヤモンドカッターで切断して、表面を平面研削盤で研削して表面粗さＲａ５μｍ以下のターゲット素材とした。次に、表面をエアーブローし、さらに周波数２５～３００ｋＨｚの間で２５ｋＨｚ刻みに１２種類の周波数を多重発振させて３分間超音波洗浄を行なった。
　この後、ターゲット素材をインジウム半田にて無酸素銅製のバッキングプレートにボンディングしてターゲットとした。ターゲットの表面粗さ（Ｒａ）は、Ｒａ≦０．５μｍであり、方向性のない研削面を備えていた。 A sintered body for target was cut out from this sintered body. The side of the sintered body for the target was cut with a diamond cutter, and the surface was ground with a surface grinder to obtain a target material having a surface roughness Ra of 5 μm or less. Next, the surface was air blown, and 12 types of frequencies were oscillated in 25 kHz increments between frequencies of 25 to 300 kHz, and ultrasonic cleaning was performed for 3 minutes.
Thereafter, the target material was bonded to a backing plate made of oxygen-free copper with indium solder to obtain a target. The surface roughness (Ra) of the target was Ra ≦ 0.5 μm and had a non-directional ground surface.
［薄膜の作製及び評価］
　ガラス基板（コーニング１７３７）上に、上記で製造したターゲットを使用して、膜厚４５ｎｍのチャンネル層（半導体層）に相当する膜を形成し、窒素中３００℃で１時間アニールした後、評価した。 [Production and evaluation of thin films]
A film corresponding to a channel layer (semiconductor layer) having a film thickness of 45 nm was formed on a glass substrate (Corning 1737) using the target produced above, and evaluated after annealing in nitrogen at 300 ° C. for 1 hour. .
　スパッタ条件は、基板温度；室温、到達圧力；１×１０－４Ｐａ、雰囲気ガス；Ａｒ５０％及び酸素５０％、スパッタ圧力（全圧）；１Ｐａ、投入電力；ＲＦ１００Ｗとした。 The sputtering conditions were as follows: substrate temperature; room temperature; ultimate pressure; 1 × 10 −4 Pa; atmospheric gas; Ar 50% and oxygen 50%; sputtering pressure (total pressure); 1 Pa; input power;
　得られた薄膜をＩＣＰ法で分析した。Ｉｎの割合（原子比〔Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕）が０．３６５、Ｓｎの割合（原子比〔Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕）が０．１５、Ｚｎの割合（原子比〔Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕）が０．４８５であった。 The obtained thin film was analyzed by ICP method. The In ratio (atomic ratio [In / (In + Sn + Zn)]) is 0.365, the Sn ratio (atomic ratio [Sn / (In + Sn + Zn)]) is 0.15, and the Zn ratio (atomic ratio [Zn / (In + Sn + Zn)) ]) Was 0.485.
　得られた膜は、Ｘ線回折測定（ＸＲＤ）により、ハローパターンが観測され、明確なピークは確認できなかったため、非晶質であると判断した。また、ホール効果測定により、電子キャリア密度は３．１７×１０１９ｃｍ－３であり、移動度は２７．８ｃｍ２／Ｖｓであった。 The obtained film was judged to be amorphous because a halo pattern was observed by X-ray diffraction measurement (XRD) and a clear peak could not be confirmed. According to the Hall effect measurement, the electron carrier density was 3.17 × 10 19 cm −3 and the mobility was 27.8 cm 2 / Vs.
　尚、Ｘ線回折測定（ＸＲＤ）、ホール測定の測定条件は下記の通りである。結果を表１に示す。
［Ｘ線回折測定（ＸＲＤ）］
・装置：（株）リガク製Ｕｌｔｉｍａ－ＩＩＩ
・Ｘ線：Ｃｕ－Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
・２θ－θ反射法、連続スキャン（１．０°／分）
・サンプリング間隔：０．０２°
・スリット　ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ
［電子キャリア密度とホール移動度（ｃｍ２／Ｖｓ）の測定］
・装置：東陽テクニカ製Ｒｅｓｉ　Ｔｅｓｔ８３１０（ホール測定装置）
・測定条件：室温（２５℃）、０．５［Ｔ］、ＡＣ磁場ホール測定
［膜厚］
・膜厚計：（株）小坂研究所製ＥＴ３０００ Measurement conditions for X-ray diffraction measurement (XRD) and hole measurement are as follows. The results are shown in Table 1.
[X-ray diffraction measurement (XRD)]
・ Equipment: Ultimate-III manufactured by Rigaku Corporation
-X-ray: Cu-Kα ray (wavelength 1.5406mm, monochromatized with graphite monochromator)
・ 2θ-θ reflection method, continuous scan (1.0 ° / min)
・ Sampling interval: 0.02 °
・ Slit DS, SS: 2/3 °, RS: 0.6 mm
[Measurement of electron carrier density and hole mobility (cm 2 / Vs)]
・ Equipment: Resi Test 8310 (Hall measuring device) manufactured by Toyo Technica
Measurement conditions: room temperature (25 ° C.), 0.5 [T], AC magnetic field Hall measurement [film thickness]
・ Film thickness meter: ET3000 manufactured by Kosaka Laboratory Ltd.
［ＴＦＴの作製及び評価］
　図１に示すボトムゲート構造を有する電界効果型トランジスタ１を作製した。
　直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２０とした。次にこの基板をＰＥ－ＣＶＤ（プラズマＣＶＤ）装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）３０を得た。 [Production and evaluation of TFT]
A field effect transistor 1 having a bottom gate structure shown in FIG. 1 was produced.
A non-alkali glass substrate 10 having a diameter of 4 inches was prepared, a Cr film having a thickness of 50 nm was formed by a sputtering method, and then patterned into a gate wiring shape by a photolithography method to form a gate electrode 20. Next, this substrate was set in a PE-CVD (plasma CVD) apparatus, and SiH 4 , N 2 O, and N 2 were introduced to obtain a gate insulating film (SiO 2 film) 30 having a thickness of 150 nm.
　次に、このゲート絶縁膜３０付ガラス基板１０をスパッタ装置に装着し、ＩＴＺＯを上記「薄膜の作製」と同条件で成膜し、４５ｎｍのチャンネル層（半導体層）を成膜した。次に、フォトリソグラフィ法により半導体領域の形に加工し、チャンネル層（半導体層）４０とした。 Next, the glass substrate 10 with the gate insulating film 30 was mounted on a sputtering apparatus, and ITZO was deposited under the same conditions as in the above-mentioned “preparation of thin film” to form a 45 nm channel layer (semiconductor layer). Next, it was processed into the shape of a semiconductor region by a photolithography method to form a channel layer (semiconductor layer) 40.
　再びこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、１７０℃で厚さ２００ｎｍの層間絶縁膜（半導体層保護膜：ＳｉＯ２）５０を積層した。次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、ＩＴＯを成膜後、再びフォトリソ法でパターニングしてソース電極６０、ドレイン電極６２とした。 This substrate was again set in a PE-CVD apparatus, SiH 4 , N 2 O, and N 2 were introduced, and an interlayer insulating film (semiconductor layer protective film: SiO 2 ) 50 having a thickness of 200 nm was laminated at 170 ° C. Next, this substrate was set in a dry etching apparatus, and contact holes for gate electrodes and source / drain electrodes were formed. Then, this laminated body was set in a sputtering apparatus, and after ITO was formed into a film, patterning was again performed by a photolithography method to form a source electrode 60 and a drain electrode 62.
　引き続き、この基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、１７０℃で厚さ２００ｎｍのパッシベーション膜（ＳｉＯ２）７０を成膜した。そして再度フォトリソグラフィー法により、ソース・ドレイン・ゲート電極用のコンタクトホール７２を形成した。最後にこの基板を窒素中、３５０℃、１時間の条件でアニールして、電界効果型トランジスタ１を得た。 Subsequently, this substrate was set in a PE-CVD apparatus, SiH 4 , N 2 O, and N 2 were introduced, and a passivation film (SiO 2 ) 70 having a thickness of 200 nm was formed at 170 ° C. Then, contact holes 72 for source / drain / gate electrodes were formed again by photolithography. Finally, this substrate was annealed in nitrogen at 350 ° C. for 1 hour to obtain a field effect transistor 1.
　得られた電界効果型トランジスタ１について、下記の評価を行った。結果を表１に示す。
（１）電界効果移動度（μ）、オフ電流、Ｓ値、閾値電圧（Ｖｔｈ）
　半導体パラメーターアナライザー（ケースレー４２００）を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で４インチガラスの中央部のＴＦＴを測定した。尚、オフ電流は、ゲート－ソース電圧（Ｖｇｓ）を－５Ｖとして測定した。
（２）電界効果移動度（μ）のバラツキ
　４インチガラス上のＴＦＴ素子の中央から２ｃｍ離れた箇所の４点を測定し、合計５点の標準偏差を算出し、バラツキの指標とした。
（３）閾値電圧のシフト（ストレス試験）
　ストレス条件は、空気中、５０℃でゲート電極に＋２０Ｖの電圧を１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。 The obtained field effect transistor 1 was evaluated as follows. The results are shown in Table 1.
(1) Field effect mobility (μ), off-state current, S value, threshold voltage (Vth)
Using a semiconductor parameter analyzer (Keutley 4200), the TFT at the center of the 4-inch glass was measured in a dry nitrogen atmosphere at atmospheric pressure at room temperature in a light-shielded environment. The off-current was measured with a gate-source voltage (Vgs) of −5V.
(2) Variation in field-effect mobility (μ) Four points at a distance of 2 cm from the center of the TFT element on the 4-inch glass were measured, and a standard deviation of a total of five points was calculated as an index of variation.
(3) Threshold voltage shift (stress test)
The stress condition was that a voltage of +20 V was applied to the gate electrode for 10,000 seconds at 50 ° C. in air. The threshold voltage shift amount (ΔVth) was measured by comparing Vth before and after applying stress.
　また、ＴＦＴの伝達特性を以下のように測定した。チャンネル幅、チャンネル長をそれぞれ５０μｍ、２０μｍ、ドレイン電圧を１０Ｖとし、ゲート電圧を－１５Ｖ～２０Ｖまで変化させた際のドレイン電流を観測した。その結果、ドレイン電流はゲート電圧０Ｖから急峻に立上るとともに、ゲート電圧の上昇に伴って、０．１ｍＡを遥かに超える大きな電流が取出すことができた。結果を図３に示す。 Also, the TFT transfer characteristics were measured as follows. The drain current was observed when the channel width and channel length were 50 μm and 20 μm, the drain voltage was 10 V, and the gate voltage was changed from −15 V to 20 V, respectively. As a result, the drain current rose steeply from the gate voltage of 0 V, and a large current far exceeding 0.1 mA could be taken out as the gate voltage increased. The results are shown in FIG.
実施例２～１０
　原料のＩｎ２Ｏ３，ＳｎＯ２、ＺｎＯ及びＧａ２Ｏ３の組成比、スパッタリング条件、ＴＦＴ構成、及びＴＦＴ作製後の熱処理条件等を表１、２のように変更した他は、実施例１と同様にしてＴＦＴを作製し、ＴＦＴ特性及び閾値電圧のシフト（信頼性）を評価した。結果を表１、２に示す。尚、Ｇａ２Ｏ３として、比表面積１０ｍ２／ｇのＧａ２Ｏ３粉を用いた。 Examples 2 to 10
Example 1 except that the composition ratios of the raw materials In 2 O 3 , SnO 2 , ZnO and Ga 2 O 3 , sputtering conditions, TFT configuration, and heat treatment conditions after TFT fabrication were changed as shown in Tables 1 and 2. TFTs were fabricated in the same manner as described above, and TFT characteristics and threshold voltage shifts (reliability) were evaluated. The results are shown in Tables 1 and 2. As Ga 2 O 3, with Ga 2 O 3 powder having a specific surface area of 10 m 2 / g.
実施例１１
　図２に示すボトムゲート構造を有するバックチャンネルエッチ型電界効果型トランジスタ２を作製した。
　実施例１において層間絶縁膜５０の作製工程を省き、ソース電極６０、ドレイン電極６２をＭｏで作製し、ソース電極６０、ドレイン電極６２のパターニングをフォトリソとエッチング液（ＰＡＮ（燐酸・硝酸・酢酸の混酸）を使用して行った他は、実施例１と同様にして電界効果型トランジスタ２を作製し、ＴＦＴ特性と信頼性を評価した。結果を表２に示す。 Example 11
A back channel etch type field effect transistor 2 having a bottom gate structure shown in FIG. 2 was produced.
In Example 1, the manufacturing process of the interlayer insulating film 50 is omitted, the source electrode 60 and the drain electrode 62 are made of Mo, and the patterning of the source electrode 60 and the drain electrode 62 is performed using photolithography and an etching solution (PAN (phosphoric acid / nitric acid / acetic acid). A field effect transistor 2 was prepared and the TFT characteristics and reliability were evaluated in the same manner as in Example 1, except that the mixed acid was used.
実施例１２
　原料のＩｎ２Ｏ３，ＳｎＯ２、ＺｎＯ及びＡｌ２Ｏ３の組成比、スパッタリング条件、ＴＦＴ構成、及びＴＦＴ作製後の熱処理条件等を表３のように変更した他は、実施例１と同様にしてＴＦＴを作製し、ＴＦＴ特性及び閾値電圧のシフト（信頼性）を評価した。結果を表３に示す。尚、Ａｌ２Ｏ３として、比表面積７ｍ２／ｇのＡｌ２Ｏ３粉を用いた。 Example 12
Except for changing the composition ratio of raw materials In 2 O 3 , SnO 2 , ZnO and Al 2 O 3 , sputtering conditions, TFT configuration, and heat treatment conditions after TFT fabrication as shown in Table 3, the same as in Example 1 A TFT was fabricated, and the TFT characteristics and threshold voltage shift (reliability) were evaluated. The results are shown in Table 3. As Al 2 O 3 , Al 2 O 3 powder having a specific surface area of 7 m 2 / g was used.
実施例１３
　図１に示すボトムゲート構造を有する電界効果型トランジスタ１を作製した。
　直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２０とした。次にこの基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＨ４，Ｎ２Ｏ，Ｎ２を導入し、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）３０を得た。
　次にこの絶縁膜３０付ガラス基板１０をスパッタ装置に装着し、ＩＴＺＯを実施例１の「薄膜の作製」と同条件で成膜し、４５ｎｍのチャネル層（半導体層）を成膜した。次にフォトリソグラフィ法により半導体領域の形に加工し、チャネル層（半導体層）４０とした。 Example 13
A field effect transistor 1 having a bottom gate structure shown in FIG. 1 was produced.
A non-alkali glass substrate 10 having a diameter of 4 inches was prepared, a Cr film having a thickness of 50 nm was formed by a sputtering method, and then patterned into a gate wiring shape by a photolithography method to form a gate electrode 20. Next, this substrate was set in a PE-CVD apparatus, and SiH 4 , N 2 O, and N 2 were introduced to obtain a gate insulating film (SiO 2 film) 30 having a thickness of 150 nm.
Next, the glass substrate 10 with the insulating film 30 was mounted on a sputtering apparatus, and ITZO was deposited under the same conditions as in “Fabrication of thin film” in Example 1 to form a 45 nm channel layer (semiconductor layer). Next, it was processed into the shape of a semiconductor region by a photolithography method to form a channel layer (semiconductor layer) 40.
　この基板をＩＣＰ－ＣＶＤ装置にセットし、ＳｉＦ４、Ｎ２を導入して、基板温度１７０℃で厚さ２００ｎｍの層間絶縁膜（半導体層保護膜；ＳｉＮ）５０を積層した。次にこの基板をドライエッチング装置に装着し、ゲート電極とソースドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、ＩＴＯを成膜後、再びフォトリソ法でパターニングしてソース電極６０、ドレイン電極６２とした。
　引続き、この基板をＰＥ－ＣＶＤ装置にセットし、ＳｉＦ４、Ｎ２を導入して、１７０℃で厚さ２００ｎｍのパッシベーション層（ＳｉＮ）７０を成膜した。そして再びフォトリソグラフィ―法により、ソース・ドレイン・ゲート電極用のコンタクトホール７２を形成した。最後に、この基板を窒素中３５０℃１時間の条件でアニールして電界効果トランジスタ１を得た。
　作製した電界効果トランジスタについて、実施例１と同様に評価した。結果を表３に示す。 This substrate was set in an ICP-CVD apparatus, SiF 4 and N 2 were introduced, and an interlayer insulating film (semiconductor layer protective film; SiN) 50 having a thickness of 200 nm was laminated at a substrate temperature of 170 ° C. Next, this substrate was mounted on a dry etching apparatus, and contact holes for gate electrodes and source / drain electrodes were formed. Then, this laminated body was set in a sputtering apparatus, and after ITO was formed into a film, patterning was again performed by a photolithography method to form a source electrode 60 and a drain electrode 62.
Subsequently, this substrate was set in a PE-CVD apparatus, SiF 4 and N 2 were introduced, and a passivation layer (SiN) 70 having a thickness of 200 nm was formed at 170 ° C. Then, contact holes 72 for source / drain / gate electrodes were formed again by photolithography. Finally, the substrate was annealed in nitrogen at 350 ° C. for 1 hour to obtain a field effect transistor 1.
The fabricated field effect transistor was evaluated in the same manner as in Example 1. The results are shown in Table 3.
実施例１４
　層間絶縁膜の製膜にあたり、ＳｉＨ４，Ｎ２Ｏ，Ｎ２を導入して、基板温度１２５℃で厚さ２００ｎｍのＳｉＯ２膜を得たこと、及びパッシベーション層の製膜にあたり、ＳｉＨ４，Ｎ２Ｏ，Ｎ２を導入して、基板温度１２５℃で厚さ２００ｎｍのＳｉＯ２膜を得たこと以外は、実施例１３と同様にして電界効果トランジスタ１を作製し、評価した。結果を表３に示す。 Example 14
In forming the interlayer insulating film, SiH 4 , N 2 O, N 2 was introduced to obtain a 200 nm thick SiO 2 film at a substrate temperature of 125 ° C., and in forming the passivation layer, SiH 4 , A field effect transistor 1 was fabricated and evaluated in the same manner as in Example 13 except that N 2 O and N 2 were introduced to obtain a SiO 2 film having a thickness of 200 nm at a substrate temperature of 125 ° C. The results are shown in Table 3.
Figure JPOXMLDOC01-appb-T000001
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Figure JPOXMLDOC01-appb-T000002
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Figure JPOXMLDOC01-appb-T000003
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比較例１～８
　原料のＩｎ２Ｏ３，ＳｎＯ２及びＺｎＯの組成比、スパッタリング条件、ＴＦＴの構成、ＴＦＴ作製後の熱処理条件等を表４のように変更した他は、実施例１と同様にして酸化物半導体ＴＦＴを作製し、ＴＦＴ特性と信頼性を評価した。結果を表４に示す。
　尚、比較例４、７のＴＦＴは導体化し、電界効果型トランジスタが得られなかった。
Comparative Examples 1-8
Oxide semiconductor in the same manner as in Example 1 except that the composition ratio of raw materials In 2 O 3 , SnO 2 and ZnO, sputtering conditions, TFT configuration, heat treatment conditions after TFT fabrication, etc. were changed as shown in Table 4 A TFT was fabricated and the TFT characteristics and reliability were evaluated. The results are shown in Table 4.
Note that the TFTs of Comparative Examples 4 and 7 were made conductive, and a field effect transistor could not be obtained.
Figure JPOXMLDOC01-appb-T000004
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Figure JPOXMLDOC01-appb-T000005
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　本発明の薄膜トランジスタは、表示装置、特に大面積のディスプレイ用として用いることができる。 The thin film transistor of the present invention can be used for a display device, particularly for a large area display.
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　この明細書に記載の文献及び本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。 Although several embodiments and / or examples of the present invention have been described in detail above, those skilled in the art will appreciate that these exemplary embodiments and / or embodiments are substantially without departing from the novel teachings and advantages of the present invention. It is easy to make many changes to the embodiment. Accordingly, many of these modifications are within the scope of the present invention.
The contents of the documents described in this specification and the specification of the Japanese application that is the basis of Paris priority of the present application are all incorporated herein.

Claims (15)

  1. 　電子キャリア密度ｎが１．０×１０１８ｃｍ－３＜ｎ＜１．０×１０２０ｃｍ－３であり、かつ、膜厚ｔが３２ｎｍ≦ｔ≦３００ｎｍである酸化物薄膜を含み、前記酸化物薄膜の表面に保護膜として、１２５℃以上で成膜されたシリコン化合物膜を有する電界効果型トランジスタ。 An oxide thin film having an electron carrier density n of 1.0 × 10 18 cm −3 <n <1.0 × 10 20 cm −3 and a film thickness t of 32 nm ≦ t ≦ 300 nm, A field effect transistor having a silicon compound film formed at a temperature of 125 ° C. or higher as a protective film on the surface of a thin film.
  2. 　前記酸化物薄膜がアモルファス酸化物である請求項１に記載の電界効果型トランジスタ。 2. The field effect transistor according to claim 1, wherein the oxide thin film is an amorphous oxide.
  3. 　前記酸化物薄膜が、少なくともＩｎ（インジウム）を含む請求項１又は２に記載の電界効果型トランジスタ。 3. The field effect transistor according to claim 1, wherein the oxide thin film contains at least In (indium).
  4. 　前記酸化物薄膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含む請求項１～３のいずれか１項に記載の電界効果型トランジスタ。 The field effect transistor according to any one of claims 1 to 3, wherein the oxide thin film contains In (indium), Zn (zinc), Sn (tin), and O (oxygen).
  5. 　前記酸化物薄膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、かつ、Ｉｎ、Ｚｎ及びＳｎを、下記原子比で含む請求項１～４のいずれか１項に記載の電界効果型トランジスタ。
    ０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
    ０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
    ０．２＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８     The oxide thin film contains In (indium), Zn (zinc), Sn (tin), and O (oxygen), and contains In, Zn, and Sn in the following atomic ratio. 2. The field effect transistor according to item 1.
    0.2 ≦ In / (In + Sn + Zn) ≦ 0.8
    0 <Sn / (In + Sn + Zn) ≦ 0.5
    0.2 <Zn / (In + Sn + Zn) ≦ 0.8
  6. 　前記シリコン化合物膜は２７０℃以下で成膜された請求項１～５のいずれか１項に記載の電界効果型トランジスタ。 6. The field effect transistor according to claim 1, wherein the silicon compound film is formed at 270 ° C. or lower.
  7. 　前記シリコン化合物膜は２０５℃以下で成膜された請求項１～５のいずれか１項に記載の電界効果型トランジスタ。 6. The field effect transistor according to claim 1, wherein the silicon compound film is formed at a temperature of 205 ° C. or lower.
  8. 　前記シリコン化合物膜は１７０℃以下で成膜された請求項１～５のいずれか１項に記載の電界効果型トランジスタ。 6. The field effect transistor according to claim 1, wherein the silicon compound film is formed at 170 ° C. or lower.
  9. 　前記シリコン化合物膜がシリコン酸化物膜である請求項１～８のいずれか１項に記載の電界効果型トランジスタ。 The field effect transistor according to any one of claims 1 to 8, wherein the silicon compound film is a silicon oxide film.
  10. 　前記シリコン酸化物膜はプラズマＣＶＤ又はＩＣＰ－ＣＶＤにより得られた膜である請求項９に記載の電界効果型トランジスタ。 10. The field effect transistor according to claim 9, wherein the silicon oxide film is a film obtained by plasma CVD or ICP-CVD.
  11. 　前記シリコン化合物膜がシリコン窒化物膜である請求項１～８のいずれか１項に記載の電界効果型トランジスタ。 The field effect transistor according to any one of claims 1 to 8, wherein the silicon compound film is a silicon nitride film.
  12. 　前記シリコン窒化物膜はＩＣＰ－ＣＶＤにより得られた膜である請求項１１に記載の電界効果型トランジスタ。 12. The field effect transistor according to claim 11, wherein the silicon nitride film is a film obtained by ICP-CVD.
  13. 　請求項１～１２のいずれか１項に記載の電界効果型トランジスタを製造する方法であって、前記シリコン化合物膜を１２５℃～２０５℃以下で成膜する電界効果型トランジスタの製造方法。 13. A method of manufacturing a field effect transistor according to claim 1, wherein the silicon compound film is formed at 125 ° C. to 205 ° C. or less.
  14. 　前記シリコン化合物膜を１２５℃～１７０℃以下で成膜する請求項１３に記載の電界効果型トランジスタの製造方法。 14. The method of manufacturing a field effect transistor according to claim 13, wherein the silicon compound film is formed at 125 ° C. to 170 ° C. or less.
  15. 　請求項１～１２のいずれか１項に記載の電界効果型トランジスタを備える表示装置。 A display device comprising the field effect transistor according to any one of claims 1 to 12.
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