JP5015470B2 - Thin film transistor and its manufacturing method - Google Patents

Thin film transistor and its manufacturing method Download PDF

Info

Publication number
JP5015470B2
JP5015470B2 JP2006038425A JP2006038425A JP5015470B2 JP 5015470 B2 JP5015470 B2 JP 5015470B2 JP 2006038425 A JP2006038425 A JP 2006038425A JP 2006038425 A JP2006038425 A JP 2006038425A JP 5015470 B2 JP5015470 B2 JP 5015470B2
Authority
JP
Japan
Prior art keywords
thin film
gate insulating
insulating film
oxide semiconductor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006038425A
Other languages
Japanese (ja)
Other versions
JP2007220816A (en
Inventor
守 古田
寛 古田
孝 平尾
孝浩 平松
時宜 松田
Original Assignee
カシオ計算機株式会社
財団法人高知県産業振興センター
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by カシオ計算機株式会社, 財団法人高知県産業振興センター filed Critical カシオ計算機株式会社
Priority to JP2006038425A priority Critical patent/JP5015470B2/en
Publication of JP2007220816A publication Critical patent/JP2007220816A/en
Application granted granted Critical
Publication of JP5015470B2 publication Critical patent/JP5015470B2/en
Application status is Expired - Fee Related legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は薄膜トランジスタ及びその製法に係り、より詳しくは少なくとも酸化物半導体薄膜層を活性層に有する薄膜トランジスタ(以下、TFTと略)及びその製法に関する。 The present invention relates to a thin film transistor and its manufacturing method, more particularly a thin film transistor having an active layer at least the oxide semiconductor thin film layer (hereinafter, TFT substantially) relates and their preparation.

酸化亜鉛あるいは酸化マグネシウム亜鉛等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた半導体薄膜層の研究開発が活発化している。 To indicate the nature of the zinc oxide or semiconductor oxide such as magnesium oxide, zinc was excellent (active layer) have been known for a long time, in recent years aimed thin film transistor, light emitting device, an electronic device applications such as a transparent conductive film, of research and development of the semiconductor thin film layer using the compound has been activated.
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si:H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。 TFT using a zinc oxide or magnesium zinc oxide as a semiconductor thin film layer is amorphous silicon in a conventional liquid crystal display is mainly used (a-Si: H) and compared to the amorphous silicon TFT using a semiconductor thin film layer electronic mobility is large and has excellent TFT characteristics, there are also advantages such can be expected high mobility that also polycrystalline thin film is obtained at a low temperature of around room temperature, it has been promoted is actively developed.

酸化亜鉛を酸化物半導体薄膜層として用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型及びトップゲート型の構造が報告されている。 The TFT (zinc oxide TFT) using zinc oxide as the oxide semiconductor thin film layer, the structure of the bottom gate type and top gate type have been reported.

ボトムゲート型構造の一例としては、基板上より順にゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛を主成分とする酸化物半導体薄膜層が形成されている構造が知られている。 An example of a bottom-gate structure, the gate electrode and the gate insulating film in order from the substrate is formed, the structure oxide semiconductor thin film layer is formed of zinc oxide as a main component and covering the upper surface is known ing. 該構造は、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンTFTと製造プロセスにおいて類似する。 The structure is similar in the bottom gate type amorphous silicon TFT and manufacturing processes that are currently commercialized as a drive element of a liquid crystal display. そのため、該構造は、該アモルファスシリコンTFTの製造設備等で比較的容易に作成でき、酸化亜鉛TFTとしても多く用いられている。 Therefore, the structure is relatively easy to create in the production facilities of the amorphous silicon TFT, is often used as a zinc oxide TFT.

しかしながら、ボトムゲート型の薄膜トランジスタは、構造上、酸化物半導体薄膜層がゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えている。 However, a bottom gate type thin film transistor, structure, since the oxide semiconductor thin film layer is laminated on the gate insulating film, forced to not give with a region of the crystalline poorly deposited early as the active layer, sufficient mobility is having a problem that can not be obtained. 一方、トップゲート型の薄膜トランジスタは、酸化物半導体薄膜層の上部にゲート絶縁膜を設ける構造を有するので、酸化物半導体薄膜層の上部の結晶性の良好な領域を活性層として用いることができるという点でボトムゲート型の薄膜トランジスタより有効である。 On the other hand, the top gate type thin film transistor, since it has a structure in which the upper gate insulating film of the oxide semiconductor thin film layer, that can be used favorable regions of crystallinity of the upper part of the oxide semiconductor thin film layer as an active layer it is more effective than a bottom-gate thin film transistor at point.

トップゲート型構造の一例としては、基板上より順にソース・ドレイン電極、酸化物半導体薄膜層、ゲート絶縁膜、ゲート電極を積層して形成される構造を例示することができる。 An example of a top gate structure, can be exemplified from the substrate source and drain electrode in order, the oxide semiconductor thin film layer, a gate insulating film, a structure formed by laminating a gate electrode.
しかしながらこの構造は、ソース・ドレイン電極からチャネルに至るまでの酸化物半導体薄膜層が寄生抵抗となり、電流律速が生じるという問題がある。 However, this structure is the source oxide semiconductor thin film layer from the drain electrode until the channel is at the parasitic resistance, there is a problem that the current rate-limiting occurs.
酸化亜鉛TFTと同様の問題が既にアモルファスシリコンTFTにおいても存在し、下記特許文献1において、図7に示す構造が解決策として開示されている。 Same problem as zinc oxide TFT is also present in the previously amorphous silicon TFT, in Patent Document 1, the structure shown in FIG. 7 is disclosed as a solution. 該構造は基板101上に一対のソース・ドレイン電極102、半導体薄膜層103、ゲート絶縁膜104、ゲート電極105が順に形成されている。 The structure pair of source and drain electrode 102 on the substrate 101, the semiconductor thin film layer 103, the gate insulating film 104, gate electrode 105 are sequentially formed. また、ゲート絶縁膜104とゲート電極105が自己整合的に同じ形状を有している。 The gate insulating film 104 and the gate electrode 105 has a self-alignment manner same shape. 加えて、半導体薄膜層103の膜厚方向全体において、ゲート電極の直下方以外の領域に不純物が導入され、ゲート電極の直下方の範囲より低抵抗化したソース・ドレイン領域となっている。 In addition, in the entire thickness direction of the semiconductor thin film layer 103, it is introduced impurity in a region other than the side directly below the gate electrode, and has a source-drain region whose resistance is reduced than the range of the directly under the gate electrode. そのため、前記電流律速を抑制することができる。 Therefore, it is possible to suppress the current rate-limiting. なお、アモルファスシリコンTFTにおけるソース・ドレイン領域形成の方法としては、半導体薄膜層の主成分であるアモルファスシリコンに対してドナーとなる元素、例えば燐(P)をイオンの状態で外部から注入するイオン注入法が示されている。 As a method of the source and drain regions formed in the amorphous silicon TFT is an element serving as a donor relative to amorphous silicon which is the main component of the semiconductor thin film layer, for example, ion implantation for implanting phosphorus (P) from the outside in the form of ions the law is shown. また、該構造では、イオンのドーピングをゲート絶縁膜を介さずに行えるため、イオン注入法での加圧電圧を小さくすることができる。 Further, in the structure, that allows the doping ions without the intervention of the gate insulating film, it is possible to reduce the acceleration voltage of an ion implantation method.

このアモルファスシリコンTFTにおける解決方法を酸化亜鉛TFTに応用しようとした場合、酸化亜鉛に対してドナーとなる不純物としてはインジウム、ガリウム、アルミニウム等が考えられる。 If you try to apply the solution in the amorphous silicon TFT zinc oxide TFT, as the impurity serving as a donor relative to the zinc oxide, indium, gallium, aluminum or the like. しかしながら、これらの不純物をイオン化してドーピングするためにはイオン注入装置が必要であるが、イオン注入装置は質量分離を行わなければならず、広い面積に高生産性にてドーピングするための制約となるという問題があった。 However, although these impurities for doping ionized is necessary ion implantation apparatus, an ion implantation apparatus is not necessary to perform mass separation, constraints and for doping with high productivity a wide area there is a problem that becomes.

特開平8−51209号公報 JP 8-51209 discloses

本発明は、上記問題に鑑みてなされたものであり、その解決課題は以下に記載するものである。 The present invention has been made in view of the above problems, the solving problem is as described below. まず、不純物をイオン化してドーピングする際、質量分離を行わず、大面積にわたりイオンを形成する方法を確立する。 First, when doping impurities are ionized, without mass separation, to establish a method of forming an ion over a large area. そして、該方法を用いることにより、酸化亜鉛TFTにおいて、アモルファスシリコンTFTと同様の自己整合型の薄膜トランジスタを形成し、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。 Then, to suppress the use of the method, the zinc oxide TFT, the same amorphous silicon TFT forming a self-aligned thin film transistor, to reduce the parasitic resistance of the source-drain region to the channel, the generation of the current-controlling . そして、ゲート電極とソース・ドレイン領域間の寄生容量を低減させ高速動作の薄膜トランジスタを提供する。 And provides a thin film transistor of high speed operation to reduce the parasitic capacitance between the gate electrode and the source and drain regions. 加えて、酸化亜鉛に対してイオンをドーピングすることによるダメージを低減する。 In addition, to reduce damage by doping the ions into the zinc oxide.

請求項1に係る発明は、絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成されており、前記酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H) 濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタに関する。 The invention according to claim 1, the oxide semiconductor thin film layer mainly composed of zinc oxide which is formed as a channel on an insulating substrate, a gate insulating film covering at least a range of oxide semiconductor thin film layer, the in the thin film transistor having a stacked gate electrode on the gate insulating film, the gate insulating film and the gate electrode is formed in a self-aligned manner identical shape, a the oxide semiconductor thin film layer, the gate range other than directly below the electrodes, than the range of just below of the gate electrode, relates to a thin film transistor, which is a source-drain region comprising a high concentration region of the hydrogen (H).

請求項2に係る発明は、絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜が前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなり、該酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H) 濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタに関する。 Invention, the oxide semiconductor thin film layer mainly composed of zinc oxide which is formed as a channel on an insulating substrate, a gate insulating film formed on the oxide semiconductor thin film layer, the gate insulating according to claim 2 in the thin film transistor and a gate electrode stacked on the film, a first gate insulating film, wherein the gate insulating film covers at least the entire upper surface of the oxide semiconductor thin film layer, formed on said first gate insulating film and made from the second gate insulating film formed on the gate electrode self-alignment with the same shape, a oxide semiconductor thin film layer, the range other than the side directly below the said gate electrode, immediately below of the gate electrode than the range of a square, about a thin film transistor, which is a source-drain region comprising a high concentration region of the hydrogen (H).

請求項3に係る発明は、前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項2記載の薄膜トランジスタに関する。 The invention according to claim 3 relates to a thin film transistor of claim 2 wherein said first gate insulating film is characterized in that it covers only the entire upper surface of the oxide semiconductor thin film layer.

請求項4に係る発明は、絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H)をイオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも水素(H)の濃度が高いソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製法に関する。 Step invention, to form a step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide acting as a channel on an insulating substrate, a gate insulating film to cover the oxide semiconductor thin film layer according to claim 4 If, in the preparation process of a thin film transistor having a step for stacking a gate electrode on the gate insulating film, the gate insulating film using the gate electrode as a mask was etched, self-aligned manner with said oxidized to the gate electrode as a mask in a region other than directly below of the gate electrode of the goods semiconductor thin film layer, by doping hydrogen (H) in the form of ions, in the range other than immediately below of the gate electrode, from the scope of the immediately below of the gate electrode also relates to a thin film transistor manufacturing method, wherein a concentration of hydrogen (H) to form the elevated source and drain regions.

請求項5に係る発明は、絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層の少なくとも上側全面を被覆して第一ゲート絶縁膜を形成する工程と、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を形成する工程と、該第二ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記第二ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H) イオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも水素(H)の濃度が高いソース・ドレイン領域を形 Invention comprises the steps of: forming an oxide semiconductor thin film layer mainly composed of zinc oxide acting as a channel on an insulating substrate, a first gate covers at least the entire upper surface of oxide semiconductor thin film layer according to claim 5 forming an insulating film, forming a second gate insulating film on said first gate insulating film, in the preparation process of a thin film transistor including a step for stacking a gate electrode on said second gate insulating film, wherein the gate electrode of the second gate insulating film is etched as a mask, and the gate electrode as a mask in a region other than directly below of the gate electrode of the self-aligned manner the oxide semiconductor thin film layer, hydrogen (H) by the doping in the form of ions, in the range other than the side immediately below of the gate electrode, forms a concentration higher source-drain region of the hydrogen (H) than the range of just below of the gate electrode することを特徴とする薄膜トランジスタの製法に関する。 Regarding the thin film transistor manufacturing method, characterized by.

請求項6に係る発明は、前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項5記載の薄膜トランジスタの製法に関する。 The invention according to claim 6 relates to the preparation of thin film transistor according to claim 5, wherein the oxide semiconductor thin film layer and collectively the first gate insulating film and said etching.

請求項7に係る発明は、前記ソース・ドレイン領域の形成のためのイオンのドーピングを、イオンを加速して行うことを特徴とする請求項4乃至6いずれか記載の薄膜トランジスタの製法に関する。 The invention according to claim 7, the doping ions for forming the source and drain regions, to a thin film transistor manufacturing method according to any one of claims 4 to 6, characterized in that to accelerate the ions.

請求項8に係る発明は、前記ソース・ドレイン領域の形成において、 水素(H)のガスをプラズマ分解し、該プラズマ雰囲気に、前記酸化物半導体薄膜層における前記ゲート電極の直下方以外の範囲を暴露することを特徴とする請求項4乃至6いずれか記載の薄膜トランジスタの製法に関する。 The invention according to claim 8, in the formation of the source and drain regions, and plasma decomposition gases hydrogen (H), to the plasma atmosphere, the range of non-side immediately below the gate electrode in the oxide semiconductor thin film layer exposure regarding the thin film transistor manufacturing method according to any one of claims 4 to 6, characterized in that.

請求項9に係る発明は、前記ソース・ドレイン領域の形成の工程において、前記絶縁基板にバイアス電力を印加することを特徴とする請求項8記載の薄膜トランジスタの製法に関する。 The invention according to claim 9, in the step of forming said source and drain regions, a process for the preparation of a thin film transistor according to claim 8, wherein applying a bias power to the insulating substrate.

請求項1に係る発明によれば、ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されるので、ソース・ドレイン領域となる領域上にゲート絶縁膜が存在しなくなり、イオンをドーピングする方法で低抵抗化を行う際、印加電圧を小さいものとすることができ、酸化亜鉛に対してイオンをドーピングすることによるダメージを低減することができる。 According to the invention of claim 1, the gate insulating film and the gate electrode are formed in self-aligned manner same shape, no longer exists a gate insulating film on a region serving as source and drain regions, doping ions when performing a low resistance by a method, the applied voltage can be made small, and it is possible to reduce damage due to doping ions into the zinc oxide.
また、ゲート電極の直下方以外の範囲が、ゲート電極の直下方の範囲より、水素(H) 濃度が高い領域を含むことにより、ゲート電極の直下方以外の範囲が低抵抗化したソース・ドレイン領域を有するため、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。 Further, the source range other than immediately below the gate electrode, from the scope of the immediately below the gate electrode, which by including a high concentration region of the hydrogen (H), ranges other than the side directly below the gate electrode has a low resistance because having a drain region, it is possible to suppress the parasitic resistance of the source and drain electrodes to the channel, it is possible to suppress the current rate-limiting.
また、ゲート電極の直下方以外の領域がソース・ドレイン領域となっているため、ソース・ドレイン領域の内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなり、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。 Further, since the areas other than directly below the gate electrode has a source-drain region, becomes the opposite ends of the inner end and the gate electrode of the source and drain regions are present at the aligned position in the thickness direction, the source-drain parasitic capacitance is reduced between the region and the gate electrode, it is possible to prevent a decrease in operating speed.

請求項2に係る発明によれば、第二ゲート絶縁膜がゲート電極と自己整合的に同一形状に形成されているので、ソース・ドレイン領域となる領域上にはゲート絶縁膜として、第一ゲート絶縁膜のみしか存在せず、ゲート電極下に存在するゲート絶縁膜よりも膜厚が薄くなる。 According to the invention of claim 2, since the second gate insulating film is formed on the gate electrode self-alignment with the same shape as the gate insulating film on a region serving as source and drain regions, a first gate insulating film only only absent, film thickness than the gate insulating film present under the gate electrode becomes thinner. そのため、イオンをドーピングする方法で低抵抗化を行う際、印加電圧を小さいものとすることができる。 Therefore, when performing a low resistance by a method of doping ions, it can be made of the applied voltage low. 加えて、第一ゲート絶縁膜が、ソース・ドレイン領域を保護する役割を果たし、ソース・ドレイン領域のさらなる抵抗低減を図れる。 In addition, the first gate insulating film, serves to protect the source and drain regions, thereby further reducing resistance of the source and drain regions.
また、水素(H) 濃度が高いソース・ドレイン領域を有するため、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。 Moreover, since it has a source-drain region is high concentration of hydrogen (H), it is possible to suppress the parasitic resistance of the source and drain electrodes to the channel, it is possible to suppress the current rate-limiting.
また、ゲート電極の直下方以外の領域がソース・ドレイン領域となっているため、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。 Further, since the areas other than directly below the gate electrode is in the source and drain regions, reduces the parasitic capacitance between the source and drain regions and the gate electrode, it is possible to prevent a decrease in operating speed.

請求項3に係る発明によれば、請求項2に係る発明による効果に加え、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとるため、酸化物半導体薄膜層をレジスト剥離液といった各種薬液から保護する役割を果たすことができる。 According to the invention according to claim 3, in addition to the effect of the invention according to claim 2, to take a structure in which the first gate insulating film covers only the entire upper surface of oxide semiconductor thin film layer, the oxide semiconductor thin film layer It may serve to protect against chemical liquids such as a resist stripping solution. そのため、酸化物半導体薄膜層の表面あれを防ぐことができ、酸化物半導体薄膜層とゲート絶縁膜の界面特性を良好に維持することができる。 Therefore, it is possible to prevent the surface roughness of the oxide semiconductor thin film layer, the interfacial characteristics of the oxide semiconductor thin film layer and the gate insulating film can be maintained.

請求項4に係る発明によれば、ゲート電極をマスクとしてゲート絶縁膜をエッチング処理することで、ゲート絶縁膜を介さずにソース・ドレイン領域を形成できるので、イオンをドーピングする際、印加電圧等を小さいものとすることができる。 According to the invention of claim 4, since the gate insulating film is etched using the gate electrode as a mask, it is possible to form the source and drain regions without the intervention of the gate insulating film, when the doping ions, applied voltage, etc. it can be made small.
また、ゲート電極の直下方以外の領域にソース・ドレイン領域を形成することにより、ソース・ドレイン領域の内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなるので、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。 Further, by the region other than the side directly below the gate electrode to form source and drain regions, the ends of the inner end and the gate electrode of the source and drain regions will be present in the aligned position in the thickness direction, the source · parasitic capacitance between the drain region and the gate electrode is reduced, it is possible to prevent a decrease in operating speed.
また、水素(H) いった元素は、プラズマ分解等により容易にイオン化できるので、質量分離を行わずに、大面積にわたってイオンをドーピングすることができる。 Also, the kind of elements hydrogen (H), so can easily be ionized by plasma decomposition or the like, without mass separation, it may be doped with ions over a large area.

請求項5に係る発明によれば、ゲート電極をマスクとして第二ゲート絶縁膜をエッチング処理することで、ソース・ドレイン領域上に第一ゲート絶縁膜が残り、第一ゲート絶縁膜だけを介してソース・ドレイン領域を形成できる。 According to the invention of claim 5, since the second gate insulating film is etched using the gate electrode as a mask to leave the first gate insulating film on the source and drain regions, only through first gate insulating film It can form the source and drain regions. そのため、第一ゲート絶縁膜を薄膜化することで、イオンをドーピングする方法で低抵抗化を行う際、印加電圧等を小さいものとすることができる。 Therefore, the first gate insulating film by thinning can be made when performing a low resistance by a method of doping ions, small applied voltage or the like. さらに、ソース・ドレイン領域上を第一ゲート絶縁膜が被膜しているため、製造工程においてソース・ドレイン領域を保護することもできる。 Furthermore, since the source and drain regions above the first gate insulating film is coated, it is possible to protect the source and drain regions in the manufacturing process. そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。 Therefore, it is possible to further drag reduction of the source and drain regions.
また、ゲート電極の直下方以外の領域にソース・ドレイン領域を形成することにより、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。 Further, by the region other than the side directly below the gate electrode to form source and drain regions, reduces the parasitic capacitance between the source and drain regions and the gate electrode, it is possible to prevent a decrease in operating speed.
また、水素(H) いった元素は、プラズマ分解等により容易にイオン化できるので、質量分離を行わずに、大面積にわたってイオンをドーピングすることができる。 Also, the kind of elements hydrogen (H), so can easily be ionized by plasma decomposition or the like, without mass separation, it may be doped with ions over a large area.

請求項6に係る発明によれば、請求項5に係る発明の効果に加え、酸化物半導体薄膜層と第一ゲート絶縁膜を一括してエッチング処理することで、酸化物半導体薄膜層をレジスト剥離液といった各種薬液から保護することができ、酸化物半導体薄膜層の表面あれを防ぐことができる。 According to the invention according to claim 6, in addition to the effect of the invention according to claim 5, collectively oxide semiconductor thin film layer and the first gate insulating film by etching, resist removal of the oxide semiconductor thin film layer can be protected from a variety of chemical such as liquid, it is possible to prevent the surface roughness of the oxide semiconductor thin film layer. そのため、酸化物半導体薄膜層とゲート絶縁膜の界面特性が良好に維持される。 Therefore, the interface characteristics of the oxide semiconductor thin film layer and the gate insulating film can be maintained.

請求項7に係る発明によれば、ソース・ドレイン領域の形成のためのイオンを加速して酸化物半導体薄膜層にドーピングすることで、層全体において、より確実にイオンをドーピングすることができる。 According to the invention of claim 7, by doping the oxide semiconductor thin film layer to accelerate the ions for forming the source and drain regions, it can be in the whole layer, more reliably doping ions.

請求項8に係る発明によれば、水素(H) ガスをプラズマ分解し、該プラズマ雰囲気に、酸化物半導体薄膜層におけるゲート電極の直下方以外の範囲を暴露することで、広範囲にわたり低抵抗化されたソース・ドレイン領域を形成することができる。 According to the invention of claim 8, plasma decomposing gas of hydrogen (H), to the plasma atmosphere, by exposing the range other than the side directly below the gate electrode in the oxide semiconductor thin film layer, the low-resistance over a wide range it can be formed of the source and drain regions.

請求項9に係る発明によれば、ソース・ドレイン領域の形成の工程において、絶縁基板にバイアス電力を印加することで、広範囲にわたり、且つ、層全体がより確実に低抵抗化されたソース・ドレイン領域を形成することができる。 According to the invention of claim 9, in the step of forming the source and drain regions, by applying a bias power to the insulating substrate, over a wide range, and the source and drain of the entire layers is more reliably lower resistance it is possible to form a region.

以下、図面を参照しながら、本発明の薄膜トランジスタの実施形態について説明する。 Hereinafter, with reference to the accompanying drawings, embodiments will be described thin film transistor of the present invention.
図1は本発明に係る薄膜トランジスタの第一の実施形態を示す断面図である。 Figure 1 is a sectional view showing a first embodiment of the thin film transistor according to the present invention.

本発明の第一の実施形態に係る薄膜トランジスタ100は、基板1、一対のソース・ドレイン電極2、酸化物半導体薄膜層3、ゲート絶縁膜4、ゲート電極6、層間絶縁膜7、コンタクト部8a、一対のソース・ドレイン外部電極2a、表示電極9を有しており、図1に示すように、これら各構成を積層して形成されており、通常、スタガ型といわれる。 TFT 100 according to the first embodiment of the present invention, the substrate 1, a pair of source and drain electrodes 2, oxide semiconductor thin film layer 3, the gate insulating film 4, a gate electrode 6, an interlayer insulating film 7, the contact portion 8a, a pair of source and drain external electrode 2a, and a display electrode 9, as shown in FIG. 1, is formed by laminating these constituent, usually referred to as staggered.

薄膜トランジスタ100は、図1に示す通り、ガラス(SiO 2とAl 2 O 3を主成分とする無アルカリガラス)からなる基板1上に形成される。 TFT 100, as shown in FIG. 1, is formed on the substrate 1 made of glass (non-alkali glass mainly comprising SiO 2 and Al 2 O 3).
基板1の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。 Material of the substrate 1 is not limited to glass, such as those coated with insulation plastic or metal foil can be used as long as an insulator.

基板1上には、一対のソース・ドレイン電極2が積層されている。 On the substrate 1, a pair of source and drain electrodes 2 are laminated. この一対のソース・ドレイン電極2は、基板1上面に間隙を有して配置されている。 The pair of source and drain electrode 2 are arranged with a gap in the substrate 1 top.
ソース・ドレイン電極2は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。 Source and drain electrodes 2, for example, indium tin oxide (ITO), n + conductive oxides such as ZnO, is formed by a metal which is at least partially covered by a metal or the conductive oxide.

酸化物半導体薄膜層3は、一対のソース・ドレイン電極2の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。 Oxide semiconductor thin film layer 3 is arranged so as to form a channel between a pair of source and drain electrodes 2 of the electrode, are formed from the oxide semiconductor whose main component is zinc oxide. ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。 Here, the oxide semiconductor whose main component is zinc oxide, other zinc oxide intrinsic, Li, Na, N, p-type dopant and B of C such, Al, Ga, an n-type dopant such as In doping zinc oxide and Mg, containing zinc oxide be or the like is doped.
また、酸化物半導体薄膜層3はチャネル領域31と一対のソース・ドレイン領域32からなる。 The oxide semiconductor thin film layer 3 is composed of the channel region 31 and a pair of source and drain regions 32. チャネル領域31は酸化物半導体薄膜層3のチャネルとして利用される範囲である。 Channel region 31 is a range that is utilized as a channel of the oxide semiconductor thin film layer 3. 一対のソース・ドレイン領域32は酸化物半導体薄膜層3のゲート絶縁膜に被覆されない領域に自己整合的に形成され、チャネル領域31より水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種の濃度が高く、これにより、チャネル領域31よりソース・ドレイン領域32のほうが抵抗が低くなる。 A pair of source and drain regions 32 are self-aligned manner in a region not covered with the gate insulating film of the oxide semiconductor thin film layer 3, the hydrogen from the channel region 31 (H), selected from helium (He), neon (Ne), argon (Ar), krypton (Kr), fluorine (F), xenon (Xe), high least one concentration of oxygen (O), in a result, more of the source-drain region 32 from the channel region 31 is the resistance decreases .
この一対のソース・ドレイン領域32を設けることにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。 By providing the pair of source and drain regions 32, it is possible to suppress the parasitic resistance of the source and drain electrodes to the channel, it is possible to suppress the current rate-limiting.
この酸化物半導体薄膜層3の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。 The thickness of the oxide semiconductor thin film layer 3 is not particularly limited, for example, formed to be about 25 to 200 nm, and preferably, formed about 50 to 100 nm. なお、図1において、ソース・ドレイン領域32は、各ソース・ドレイン電極2上に形成されている部分の厚さが、一対のソース・ドレイン電極2間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。 In FIG. 1, the source-drain region 32, the thickness of a portion which is formed on the source and drain electrodes 2, are shown thinner than the portion formed between the pair of source and drain electrodes 2 are, but this is a convenience just shown, in practice, the thickness of the both are nearly identical.

ゲート絶縁膜4は、酸化物半導体薄膜層3のチャネル領域31の上側全面のみを被覆するように形成されている。 The gate insulating film 4 is formed so as to cover only the entire upper surface of the channel region 31 of oxide semiconductor thin film layer 3.
ゲート絶縁膜4は、酸化珪素(SiOx)膜、酸窒化珪素(SiON)膜、窒化珪素(SiNx)膜あるいは窒化珪素(SiNx)に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。 The gate insulating film 4, a silicon oxide (SiOx) film, silicon oxynitride (SiON) film, doped with oxygen using a compound containing oxygen or oxygen as a constituent element to silicon nitride (SiNx) film or a silicon nitride (SiNx) It is formed by the membrane. このゲート絶縁膜4は酸化珪素化合物(SiOx)や酸窒化珪素(SiON)に比較して誘電率の大きい、窒化珪素(SiNx)に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N 2 O)、を用いて酸素をドーピングした膜が好ましく用いられる。 Greater the gate insulating film 4 is a silicon oxide compound (SiOx) or compared to dielectric constant silicon oxynitride (SiON), a compound containing oxygen or oxygen as a constituent element in silicon nitride (SiNx), for example, nitrogen oxide (N 2 O), doped film is used preferably oxygen used. これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。 Thus, high dielectric constant and a thin film transistor which is excellent in terms of protection of the oxide semiconductor thin film layer.

ゲート電極6は、ゲート絶縁膜4上に形成されている。 The gate electrode 6 is formed on the gate insulating film 4. このゲート電極6は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層3中の電子密度を制御する役割を果たすものである。 The gate electrode 6 plays a role of controlling the electron density of the oxide semiconductor thin film layer 3 by the gate voltage applied to the thin film transistor.
ゲート電極6はCr、Tiで例示できる金属膜からなる。 The gate electrode 6 is formed of a metal film can be exemplified Cr, with Ti.
また、ゲート電極6の両端は、ソース・ドレイン領域の内側端と膜厚方向に揃った位置に存在する。 Further, both ends of the gate electrode 6 is present at a position aligned with the inner end and the thickness direction of the source and drain regions. それにより、ソース・ドレイン領域とゲート電極間に寄生容量が低減し、動作速度の低下を防ぐことができる。 Thus, parasitic capacitance is reduced between the source and drain regions and the gate electrode, it is possible to prevent a decrease in operating speed.
加えて、ゲート電極6の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。 In addition, both end portions of the gate electrode 6 is preferably from inner end portions of the source and drain electrodes on the inside position. これにより、ゲート電極6とソース・ドレイン電極2間の寄生容量が低減し、動作速度の低下を起こさないからである。 Thus, the parasitic capacitance between the gate electrode 6 and the source-drain electrode 2 is reduced, because not cause a reduction in the operating speed.

層間絶縁膜7は一対のソース・ドレイン電極2及びゲート電極6の表面全面を被覆するように積層されている。 Interlayer insulating film 7 is laminated to cover the entire surface of the pair of source and drain electrode 2 and the gate electrode 6.

一対のソース・ドレイン外部電極2aはコンタクト部8aを介してそれぞれ対応するソース・ドレイン電極2と接続される。 A pair of source and drain external electrode 2a is connected to the source and drain electrodes 2 corresponding respectively via the contact portion 8a.

表示電極9は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。 Display electrodes 9 is formed to apply a voltage via a thin film transistor liquid crystal used in a liquid crystal display. この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。 The electrode for a high transmittance for visible light is required, is formed by indium tin oxide is an oxide conductive film (ITO).

また、図3で示すような第二の実施形態も考えられる。 It is also conceivable second embodiment as shown in Figure 3. 第二の実施形態は、通常、コプラナー型といわれるもので、一対のソース・ドレイン領域の上にそれぞれ対応するソース・ドレイン電極を接続した構造を有している。 The second embodiment is generally what is referred to as coplanar, and has a structure of connecting the respective source and drain electrodes on a pair of source and drain regions. 第二の実施形態のTFT200の一部は、第一の実施形態のTFTと同様の構造を有し、従って、同じ参照番号を示している。 Some TFT200 of the second embodiment has the same structure as the TFT of the first embodiment, therefore, show the same reference numbers. 第二の実施形態のTFT200の場合、一対のソース・ドレイン領域32は少なくとも上表面だけが低抵抗化していればよい。 For TFT200 of the second embodiment, a pair of source and drain regions 32 by at least the upper surface it is sufficient to lower the resistance.

また、図4で示すような第三の実施形態も考えられる。 Is also conceivable the third embodiment as shown in FIG. 第三の実施形態に係るTFT300の一部はTFT100及びTFT200と同じ構造を有しており、同じ参照番号を付してある。 Some TFT300 according to the third embodiment has the same structure as the TFT100 and TFT 200, are denoted by the same reference numbers. 但し、ゲート絶縁膜4は第一ゲート絶縁膜と第二ゲート絶縁膜からなり、便宜上、第一ゲート絶縁膜41及び第二ゲート絶縁膜5とする。 However, the gate insulating film 4 is made of the first gate insulating film and the second gate insulating film, for convenience, the first gate insulating film 41 and the second gate insulating film 5.

第一ゲート絶縁膜41は、酸化物半導体薄膜層3の上側表面及び側面を全面に亘って被覆するように形成されている。 The first gate insulating film 41 is formed so as to cover over the upper surface and the side surface of the oxide semiconductor thin film layer 3 on the entire surface. この第一ゲート絶縁膜41は、ソース・ドレイン領域32を被覆しているため、製造工程におけるエッチング処理などからソース・ドレイン領域32を保護することができる。 The first gate insulating film 41, because it covers the source and drain regions 32, can be from an etching process in the manufacturing process to protect the source and drain regions 32.

第二ゲート絶縁膜5は、第一ゲート絶縁膜41の上部の一部分を覆うように、ゲート電極6と自己整合的に同一形状で形成される。 The second gate insulating film 5, so as to cover the upper part of the portion of the first gate insulating film 41, is formed in the gate electrode 6 and the self-aligned manner identical shape.

第一ゲート絶縁膜41と第二ゲート絶縁膜5は異なる化合物で形成される。 A first gate insulating film 41 and the second gate insulating film 5 is formed of a different compound. これにより、第一ゲート絶縁膜41をエッチングせずに、第二ゲート絶縁膜のみをエッチングすることができる。 Thus, the first gate insulating film 41 without etching, can be only the second gate insulating film is etched. 具体的には、第一ゲート絶縁膜41を酸化珪素(SiOx)膜、第二ゲート絶縁膜5を窒化珪素(SiNx)膜とする構成などが挙げられる。 Specifically, a first gate insulating film 41 of silicon oxide (SiOx) film, configuration and the like of the second gate insulating film 5 of silicon nitride (SiNx) film.

また、図6で示すような第四の実施形態も考えられる。 It is also conceivable fourth embodiment as shown in FIG. 第四の実施形態に係るTFT400は、TFT300の第一ゲート絶縁膜41が、酸化物半導体薄膜層3の上表面のみを被覆した構造である。 TFT400 according to the fourth embodiment, the first gate insulating film 41 of TFT300 is a structure in which cover only the upper surface of oxide semiconductor thin film layer 3. 従って、TFT300と同じ参照番号を付している。 Therefore, it is denoted by the same reference numbers as TFT 300.
TFT400は、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとる。 TFT400 takes a structure in which a first gate insulating film covers only the entire upper surface of oxide semiconductor thin film layer. このような構造をとるために、酸化物半導体薄膜層3と第一ゲート絶縁膜41が一括してエッチングされることとなり、第一ゲート絶縁膜41が酸化物半導体薄膜層3をレジスト剥離液といった各種薬液から保護する役割を果たす。 To take such a structure, the oxide semiconductor thin film layer 3 and first gate insulator film 41 is collectively will be etched, the first gate insulating film 41 is an oxide semiconductor thin film layer 3 such resist stripping solution It serves to protect from a variety of chemicals. なお、好ましくは、酸化物半導体薄膜層3と第一ゲート絶縁膜41を真空中にて連続的に形成するのがよい。 Incidentally, preferably, it is preferable to continuously form in vacuo and the oxide semiconductor thin film layer 3 of the first gate insulating film 41. これにより、真空中で形成した酸化物半導体薄膜層3と第一ゲート絶縁膜41の良好な界面が維持され、TFT特性の向上が期待できる。 Thus, the oxide semiconductor thin film layer 3 formed in a vacuum is a good interface to maintain the first gate insulating film 41, improvement of the TFT characteristics can be expected.

なお、本発明には、ゲート絶縁膜が二層からなり、且つソース・ドレイン領域の上にソース・ドレイン電極を接続した構造(コプラナー型)も当然含まれる。 Incidentally, the present invention, the gate insulating film is made of two layers, and the structure of connecting the source and drain electrodes on the source and drain regions (coplanar) are also included naturally. また、ゲート絶縁膜が3層以上からなる構造も当然含まれる。 The structure also includes naturally gate insulating film is composed of three or more layers.

本発明の第一の実施形態の薄膜トランジスタ(TFT)の製造方法について、図2に基づいて以下に説明する。 A method for manufacturing a thin film transistor (TFT) of the first embodiment of the present invention will be described below with reference to FIG.

まず、図2(1)に示される如く、基板1及び一対のソース・ドレイン電極2上の全面に酸化物半導体薄膜層3として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)、を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成し、パターニングする。 First, as shown in FIG. 2 (1), the semiconductor thin film, preferably an intrinsic zinc oxide as the main component zinc oxide as the oxide semiconductor thin film layer 3 on the entire surface of the substrate 1 and the pair of source and drain electrodes 2 ( ZnO), was formed by magnetron sputtering method, for example, a film thickness of about 50 to 100 nm, is patterned. その上に酸化亜鉛表面が低抵抗化されない手法および条件でゲート絶縁膜4を形成する。 Its zinc oxide surface on to form the gate insulating film 4 in a manner and conditions resistance is not reduced.
ゲート絶縁膜4の形成方法の一例として、プラズマ化学気相成長(PCVD)法でSiNxを50〜500nm厚で形成する方法が挙げられる。 As an example of a method for forming the gate insulating film 4, a method of forming a SiNx in 50~500nm thick by plasma chemical vapor deposition (PCVD) method. 条件例としては、基板温度250℃でNH 3とSiH 4の混合ガスをNH 3がSiH 4の4倍の流量となるように調整して行う条件が例示される。 The conditions example, conditions that NH 3 mixed gas of NH 3 and SiH 4 at a substrate temperature of 250 ° C. is performed adjusted to 4 times the flow rate of SiH 4 is illustrated.

図2(2)に示される如く、ゲート絶縁膜4上にゲート電極6を積載し、ゲート電極6をマスクとして、ゲート絶縁膜4をSF 6等のガスを用いてドライエッチングする。 As shown in FIG. 2 (2), stacked gate electrode 6 on the gate insulating film 4, a gate electrode 6 as a mask, the gate insulating film 4 is dry-etched using gas such as SF 6.

図2(3)はゲート絶縁膜4をドライエッチングした後の断面図を示しており、ゲート絶縁膜4とゲート電極6が自己整合的に同一形状に形成されている。 2 (3) is a cross-sectional view after the gate insulating film 4 is dry-etched, the gate insulating film 4 and the gate electrode 6 is formed in self-alignment manner identical shape. また、酸化物半導体薄膜層3は当該処理でエッチングを行わないので、両端部分がゲート絶縁膜4で被覆されておらず露出した構造となる。 Further, since the oxide semiconductor thin film layer 3 does not perform the etching in the process, a structure in which both end portions are exposed not covered with the gate insulating film 4.

ゲート絶縁膜4のパターン形成後、図2(4)に示される如く、酸化物半導体薄膜層3の膜厚方向全体において、ゲート電極6をマスクとして露出した一対のソース・ドレイン領域32にイオンをドーピングし低抵抗化を行う。 After patterning of the gate insulating film 4, as shown in FIG. 2 (4), in the entire thickness direction of the oxide semiconductor thin film layer 3, the pair of source and drain regions 32 exposed the gate electrode 6 as a mask of ion doping to perform a low-resistance. 低抵抗化は、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種をイオンの状態でドーピングすることで行う。 Resistance is reduced, selected from hydrogen (H), selected from helium (He), neon (Ne), argon (Ar), krypton (Kr), fluorine (F), xenon (Xe), ions of at least one oxygen (O) done by doping in the state.
これらの元素はゲート絶縁膜を介さずにドーピングするため、ドーピング時のエネルギーを抑制することができる。 These elements for doping without passing through the gate insulating film, it is possible to suppress the energy at the time of doping.
また、これらの元素をドーピングする際、イオンドーピング法やプラズマ処理によるドーピング等を用いると、質量分離を行う必要がなく、大面積にわたってイオンをドーピングすることができる。 Further, when doping these elements, the use of doping or the like by an ion doping method or a plasma treatment, it is not necessary to perform mass separation, it may be doped with ions over a large area. イオンドーピング法によるイオンのドーピングは、プラズマ処理によるドーピングに比べ、膜全体において、より確実にイオンをドーピングすることができる。 Doping of ions by an ion doping method, compared to doping by the plasma treatment, the whole film, it is possible to more reliably doping ions. また、プラズマ処理によりドーピングする際、絶縁基板にバイアス電力を印加することで、イオンを層全体により確実にドーピングすることもできる。 Further, when the doping by the plasma treatment, by applying a bias power to the insulating substrate can be surely doped with entire layer of ions.
イオンをドーピングする方法としては、質量分離を行ってイオン化するイオン注入法も挙げられる。 As a method of doping ions also include an ion implantation method which ionizes performing mass separation. イオン注入法を用いても、プラズマ処理によるドーピングに比べ、層全体において、より確実にイオンをドーピングすることができる。 Even by ion implantation, as compared to doping by the plasma treatment, the whole layer can be more reliably doping ions.
なお、イオンをドーピングする方法は、上記された方法に限らない。 A method of doping ions is not limited to the above methods.

図2(5)に示す如く、前記基板1、一対のソース・ドレイン電極2、酸化物半導体薄膜層3、ゲート電極6上全面に層間絶縁膜7を形成する。 As shown in FIG. 2 (5), the substrate 1, a pair of source and drain electrodes 2, oxide semiconductor thin film layer 3, an interlayer insulating film 7 on the gate electrode 6 on the entire surface.

その後、図2(6)に示す如く、フォトリソグラフィーを用いて、ソース・ドレイン電極2上にコンタクトホールを開口し、一対のソース・ドレイン外部電極2aをコンタクト部8aを介して、それぞれに対応するソース・ドレイン電極2に接続する。 Thereafter, as shown in FIG. 2 (6), by photolithography, a contact hole is opened on the source and drain electrodes 2, a pair of source and drain external electrodes 2a through a contact portion 8a, corresponding to connected to the source and drain electrodes 2. 最後に、インジウムスズ酸化物(ITO)等からなる表示電極9を形成することでTFTアレイが完成する。 Finally, TFT array is completed by forming the display electrodes 9 made of indium tin oxide (ITO) or the like.

本発明の第二の実施形態の薄膜トランジスタ(TFT)の製造方法について、以下に説明する(図示せず)。 A method for manufacturing a thin film transistor of the second embodiment of the present invention (TFT), is described below (not shown).
まず、基板1上の全面に酸化物半導体薄膜層3を形成し、パターニングする。 First, an oxide semiconductor thin film layer 3 is formed on the whole surface of the substrate 1, and patterned. その後、酸化物半導体薄膜層3上にゲート絶縁膜4を被覆して、その上にゲート電極7を積載する。 Then, to cover the gate insulating film 4 is formed over the oxide semiconductor thin film layer 3, stacked gate electrode 7 thereon. ゲート電極7をマスクとして、ゲート絶縁膜4をエッチングし、酸化物半導体薄膜層3の該エッチング処理で露出した部分を低抵抗化して一対のソース・ドレイン領域32を形成する。 The gate electrode 7 as a mask to etch the gate insulating film 4, the portion exposed by the etching of the oxide semiconductor thin film layer 3 and low resistance to form a pair of source and drain regions 32.
低抵抗化の方法としては、第一の実施形態と同様に水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種をイオンの状態でドーピングすることで行う。 As a method for reducing the resistance of, as in the first embodiment the hydrogen (H), selected from helium (He), neon (Ne), argon (Ar), krypton (Kr), fluorine (F), xenon (Xe) performs at least one oxygen (O) by doping in the form of ions. また、第二の実施形態ではソース・ドレイン領域は少なくとも上表面が低抵抗化されていればよい。 The source and drain regions in the second embodiment, at least the upper surface has only to be low resistance.
その後、層間絶縁膜7を形成し、コンタクトホールを開口して、ソース・ドレイン電極2をそれぞれに対応するソース・ドレイン領域32と接続する。 Thereafter, an interlayer insulating film 7, and a contact hole, for connecting the source and drain regions 32 corresponding to the source and drain electrodes 2, respectively. 最後に表示電極9を形成して、第二の実施形態に係るTFTアレイが完成する。 Finally, to form a display electrode 9, TFT array according to the second embodiment is completed.

次に、第三の実施形態に係るTFTの製造方法を説明する。 Next, a method for manufacturing a TFT according to a third embodiment.
まず、図5(1)に示す如く、基板1及び一対のソース・ドレイン電極2上の全面に酸化物半導体薄膜層3を被膜し、パターニングする。 First, as shown in FIG. 5 (1), an oxide semiconductor thin film layer 3 on the entire surface of the substrate 1 and the pair of source and drain electrode 2 coated and patterned. そして、図5(2)に示す如く、酸化亜鉛が低抵抗化されない手法および条件で第一ゲート絶縁膜41を形成する。 Then, as shown in FIG. 5 (2), forming a first gate insulating film 41 in a manner and conditions that zinc oxide resistance is not reduced.

図5(3)に示す如く、第一ゲート絶縁膜41を被覆するように第二ゲート絶縁膜5を形成する。 As shown in FIG. 5 (3), forming a second gate insulating film 5 so as to cover the first gate insulating film 41. 第二ゲート絶縁膜5上にゲート電極6を積載し、ゲート電極6をマスクとして、第二ゲート絶縁膜5をSF 6等のガスを用いてドライエッチングする。 Loaded with gate electrode 6 on the second gate insulating film 5, a gate electrode 6 as a mask, the second gate insulating film 5 is dry-etched using gas such as SF 6. 第一ゲート絶縁膜41と第二ゲート絶縁膜5を異なる化合物とすることで、第一ゲート絶縁膜41をエッチングせずに、第二ゲート絶縁膜5のみをエッチングすることができる。 By the first gate insulating film 41 and the second gate insulating film 5 different compounds, the first gate insulating film 41 without etching, can be only the second gate insulating film 5 are etched. また、第一ゲート絶縁膜41がソース・ドレイン領域32を被覆しているため、ソース・ドレイン領域へのダメージを防ぐことができ、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。 Further, since the first gate insulating film 41 covers the source and drain regions 32, it is possible to prevent damage to source and drain regions, it is possible to further drag reduction of the source and drain regions.
具体的には、第一ゲート絶縁膜41としてSiH 4とN 2 Oガスを用いたプラズマCVD法にて形成したSiO 2膜を、第二ゲート絶縁膜として前述のプラズマCVD法にて形成したSiNx膜を用いることでエッチング選択性を確保でき、該構造が形成可能である。 Specifically, the SiO 2 film formed by SiH 4 and N plasma CVD method using 2 O gas as a first gate insulating film 41 was formed by the aforementioned plasma CVD method as the second gate insulating film SiNx film can be ensured etch selectivity by using a, the structure can be formed. この場合、各層の膜厚は特に限定されないが、第一ゲート絶縁膜に関しては酸化亜鉛膜厚と同等レベルの50〜100nmとすることで、イオン注入の加速電圧の上昇を防ぐことが可能となる。 In this case, although not the film thickness of each layer is not particularly limited, by the 50~100nm zinc oxide film thickness and the same level for the first gate insulating film, it is possible to prevent the increase of the accelerating voltage of the ion implantation .

図5(4)は第二ゲート絶縁膜5をドライエッチングした後の断面図を示しており、第二ゲート絶縁膜5とゲート電極6が自己整合的に同一形状に形成されている。 5 (4) is a cross-sectional view after the second gate insulating film 5 is dry-etched, the second gate insulating film 5 and the gate electrode 6 is formed in self-alignment manner identical shape.

ゲート絶縁膜4のパターン形成後、図5(5)に示される如く、酸化物半導体薄膜層3の膜厚方向全体において、ゲート電極6をマスクとして、一対のソース・ドレイン領域32にイオンをドーピングし低抵抗化を行う。 After patterning of the gate insulating film 4, as shown in FIG. 5 (5), the doping in the entire thickness direction of the oxide semiconductor thin film layer 3, the gate electrode 6 as a mask, the ion pair of source and drain regions 32 to perform a low-resistance. 低抵抗化は、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種をイオンの状態でドーピングすることで行う。 Resistance is reduced, selected from hydrogen (H), selected from helium (He), neon (Ne), argon (Ar), krypton (Kr), fluorine (F), xenon (Xe), ions of at least one oxygen (O) done by doping in the state.
このとき、第一ゲート絶縁膜を酸化物半導体薄膜層の膜厚と同等レベルの50〜100nmとすることで、ドーピング時のエネルギーを抑制することができる。 At this time, by the film thickness and the same level 50~100nm of the first gate insulating film oxide semiconductor thin film layer, it is possible to suppress energy at the time of doping. これにより、膜中深くまでイオンをドーピングするのが難しいプラズマ処理によるドーピングを用いても、本発明の効果が期待できる。 Thus, even with a doping with difficult plasma treatment to dope the ions to a depth in the film, it can be expected the effect of the present invention.

その後、基板1、一対のソース・ドレイン電極2、酸化物半導体薄膜層3、ゲート電極6上全面に層間絶縁膜7を形成する。 Thereafter, the substrate 1, a pair of source and drain electrodes 2, oxide semiconductor thin film layer 3, an interlayer insulating film 7 on the gate electrode 6 on the entire surface. そして、フォトリソグラフィーを用いてソース・ドレイン電極2上にコンタクトホールを開口し、一対のソース・ドレイン外部電極2aをコンタクト部8aを介して、それぞれに対応するソース・ドレイン電極2に接続する。 Then, contact holes on the source and drain electrodes 2 by using a photolithography, a pair of source and drain external electrodes 2a through a contact portion 8a, connected to the source and drain electrodes 2 corresponding to each. 最後に、インジウムスズ酸化物(ITO)等からなる表示電極9を形成することでTFTアレイが完成する。 Finally, TFT array is completed by forming the display electrodes 9 made of indium tin oxide (ITO) or the like.

最後に、本発明の第四の実施形態に係るTFT400の製造方法を説明する(図示せず)。 Finally, describing the TFT400 manufacturing method according to a fourth embodiment of the present invention (not shown).
TFT400の製造方法は、TFT300の製造方法において、酸化物半導体薄膜層3をエッチングする際、第一ゲート絶縁膜41とともに一括して行う。 Method for producing TFT400 is the manufacturing method of the TFT 300, when etching the oxide semiconductor thin film layer 3, collectively performed with the first gate insulating film 41. 具体的には、基板1及び一対のソース・ドレイン電極2上の全面に酸化物半導体薄膜層3を形成し、パターニングをせずに、第一ゲート絶縁膜41を形成する。 Specifically, the oxide semiconductor thin film layer 3 is formed on the whole surface of the substrate 1 and the pair of source and drain electrodes 2, without patterned to form a first gate insulating film 41. この時、酸化物半導体薄膜層をスパッタリング法を用いて真空中にて形成し、大気開放することなく連続してプラズマCVD法やスパッタリング法を用いてゲート絶縁膜を形成することが望ましい。 At this time, an oxide semiconductor thin film layer by a sputtering method to form in a vacuum, it is desirable to form the gate insulating film by using a continuously plasma CVD method or a sputtering method without air release. これにより、酸化物半導体薄膜層3と第一ゲート絶縁膜41の間に良好な界面が形成され、維持される。 Thus, excellent interface is formed between the oxide semiconductor thin film layer 3 of the first gate insulating film 41, is maintained. その後、該基板を大気中に取り出し、第一ゲート絶縁膜41上にフォトレジストをコーティングし、パターニングされたフォトレジストを形成して、このフォトレジストをマスクとして、第一ゲート絶縁膜41と酸化物半導体薄膜層3を一括してドライエッチングする。 Then removed the substrate to the atmosphere by coating a photoresist on the first gate insulating film 41, to form a patterned photoresist, the photoresist as a mask, the oxide and the first gate insulating film 41 dry etched at the same time the semiconductor thin film layer 3.

これにより、酸化物半導体薄膜層3と同一形状の第一ゲート絶縁膜41を有するTFT活性層領域が形成される。 Thus, TFT active layer region having a first gate insulating film 41 of oxide semiconductor thin film layer 3 and the same shape is formed. 第一ゲート絶縁膜41は、酸化物半導体薄膜層3との界面形成に加えて、活性領域をパターン形成する時の酸化物半導体薄膜層を保護する役目も同時に果たしている。 The first gate insulating film 41, in addition to the interface forming the oxide semiconductor thin film layer 3, plays simultaneously serves to protect the oxide semiconductor thin film layer when patterning the active region. すなわち、活性層パターニング後のフォトレジスト4aを剥離する場合に使用するレジスト剥離液が酸化物半導体薄膜層3表面に接すると、薄膜表面や結晶粒界をエッチングで荒らしてしまうが、第一ゲート絶縁膜41が酸化物半導体薄膜層3表面に存在することで、フォトリソグラフィー工程におけるレジスト剥離液といった各種薬液に対する保護膜としての機能を果たし、酸化物半導体薄膜層3の表面あれを防ぐことができる。 That is, the resist stripping solution used in the case of peeling the photoresist 4a after the active layer patterned contact with the oxide semiconductor thin film layer 3 surface and the thin film surface and crystal grain boundaries become roughened by etching, the first gate insulating by film 41 is present in the oxide semiconductor thin film layer 3 surface, serve as a protective film for various chemical such resist stripper used in the photolithography process, it is possible to prevent the surface roughness of the oxide semiconductor thin film layer 3. また、ソース・ドレイン領域32上に、第一ゲート絶縁膜41が存在することとなり、第二ゲート絶縁膜5をエッチングする等の製造工程においてソース・ドレイン領域を保護することができる。 Further, on the source and drain regions 32, it is that the first gate insulating film 41 exists, it is possible to protect the source and drain regions in the manufacturing process such as etching the second gate insulating film 5. そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。 Therefore, it is possible to further drag reduction of the source and drain regions.

以上説明した如く、本発明に係る酸化亜鉛を半導体薄膜層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。 As mentioned above has been described, a thin film transistor using zinc oxide according to the present invention the semiconductor thin film layer, which has excellent performance, it is suitable to be used as a drive element such as a liquid crystal display device.

本発明における薄膜トランジスタ(TFT)の第一実施形態を示す断面図である。 It is a sectional view showing a first embodiment of a thin film transistor (TFT) in the present invention. 本発明における薄膜トランジスタ(TFT)の第一の実施形態の製法を経時的に示す断面図であり、下記(1)から(6)よりなる。 Is a cross-sectional view showing over time the method of the first embodiment of a thin film transistor (TFT) in the present invention, consisting of the following (1) (6). (1)基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成し、ゲート絶縁膜を被膜した構造の断面図(2)ゲート電極を積載した断面図(3)ゲート絶縁膜をパターニングした構造の断面図(4)低抵抗化した後の断面図(5)層間絶縁膜を被膜した断面図(6)コンタクト部、ソース・ドレイン外部電極、表示電極を形成した構造の断面図 (1) source and drain electrodes on a substrate, forming an oxide semiconductor thin film layer, cross-sectional view of the structure of the gate insulating film was coated thereon (2) a gate electrode stacked cross-sectional view (3) patterning of the gate insulating film structure the cross section (4) low resistance cross-sectional view after (5) cross-sectional view of the interlayer insulating film was coated thereon (6) contact portions, the source and drain external electrodes, cross-sectional view of the structure forming the display electrode 本発明における薄膜トランジスタ(TFT)の第二の実施形態を示す断面図である。 It is a sectional view showing a second embodiment of a thin film transistor (TFT) in the present invention. 本発明における薄膜トランジスタ(TFT)の第三の実施形態を示す断面図である。 It is a cross-sectional view showing a third embodiment of a thin film transistor (TFT) in the present invention. 本発明における薄膜トランジスタ(TFT)の第三の実施形態の製法を経時的に示す断面図であり、下記(1)から(5)よりなる。 Is a cross-sectional view showing over time the method of the third embodiment of a thin film transistor (TFT) in the present invention, consisting of the following (1) (5). (1)基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成した構造の断面図(2)第一ゲート絶縁膜を形成した断面図(3)第二ゲート絶縁膜とゲート電極を積層した断面図(4)第二ゲート絶縁膜をパターニングした後の断面図(5)低抵抗化した後の断面図 (1) source and drain electrodes on a substrate, were laminated oxide cross-sectional view of a semiconductor thin film layer was formed structure (2) cross-sectional view of forming a first gate insulating film (3) second gate insulating film and the gate electrode Sections (4) cross-sectional view after cross-sectional view (5) low resistance after patterning the second gate insulating film 本発明における薄膜トランジスタ(TFT)の第四の実施形態を示す断面図である。 It is a sectional view showing a fourth embodiment of a thin film transistor (TFT) in the present invention. アモルファスシリコンを半導体薄膜層として利用した薄膜トランジスタ(TFT)を示す断面図である。 It is a sectional view showing a thin film transistor (TFT) using amorphous silicon as the semiconductor thin film layer.

符号の説明 DESCRIPTION OF SYMBOLS

1 基板 2 ソース・ドレイン電極 3 酸化物半導体薄膜層 31 チャネル領域 32 ソース・ドレイン領域 4 ゲート絶縁膜 41 第一ゲート絶縁膜 5 第二ゲート絶縁膜 6 ゲート電極 100、200、300、400 薄膜トランジスタ 1 substrate 2 drain electrode 3 oxide semiconductor thin film layer 31 the channel region 32 source and drain regions 4 gate insulation film 41 first gate insulating film 5 second gate insulating film 6 gate electrode 100, 200, 300, 400 thin film transistor




Claims (9)

  1. 絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成されており、前記酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H) 濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタ。 The oxide semiconductor thin film layer mainly composed of zinc oxide which is formed as a channel on an insulating substrate, a gate insulating film covering at least a range of oxide semiconductor thin film layer, are stacked on the gate insulating film in thin film transistor having a gate electrode, said has a gate insulating film and the gate electrode is formed in a self-aligned manner identical shape, a the oxide semiconductor thin film layer, the range other than the side directly below the said gate electrode , thin film transistor, wherein said than the range of just below the gate electrode, the concentration of hydrogen (H) is a source-drain region comprising a high region.
  2. 絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜が前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなり、該酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H) 濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタ。 Oxide semiconductor thin film layer, the oxide semiconductor thin film and a gate insulating film formed on the layer, a gate electrode stacked on the gate insulating film composed mainly of zinc oxide which is formed as a channel on an insulating substrate in thin film transistor having bets, a first gate insulating film, wherein the gate insulating film covers at least the entire upper surface of the oxide semiconductor thin film layer, formed on said first gate insulating film, and the gate electrode self-aligned to consist second gate insulating film formed in the same shape, a oxide semiconductor thin film layer, the range other than immediately below of the gate electrode, than the range of just below of the gate electrode, hydrogen ( a thin film transistor and the concentration of H) is a source-drain region comprising a high region.
  3. 前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項2記載の薄膜トランジスタ。 The thin film transistor as claimed in claim 2, wherein said first gate insulating film covers only the entire upper surface of the oxide semiconductor thin film layer.
  4. 絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H) イオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも水素(H)の濃度が高いソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製法。 Forming an oxide semiconductor thin film layer mainly composed of zinc oxide acting as a channel on an insulating substrate, forming a gate insulating film to cover the oxide semiconductor thin film layer, on the said gate insulating film in preparation of thin film transistor having a step for stacking a gate electrode, the gate insulating film is etched, the gate electrode of the self-aligned manner the oxide semiconductor thin film layer and the gate electrode as a mask the gate electrode as a mask in a region other than directly below the, by doping hydrogen (H) in the form of ions, in the range other than the side immediately below of the gate electrode, the concentration of hydrogen (H) than the range of just below of the gate electrode preparation of a thin film transistor and forming the elevated source and drain regions.
  5. 絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層の少なくとも上側全面を被覆して第一ゲート絶縁膜を形成する工程と、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を形成する工程と、該第二ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記第二ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H) イオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも水素(H)の濃度が高いソース・ドレイン領域を形成することを特徴とする Forming an oxide semiconductor thin film layer mainly composed of zinc oxide acting as a channel on an insulating substrate, forming a first gate insulating film covers at least the entire upper surface of oxide semiconductor thin film layer, forming a second gate insulating film on said first gate insulating film, in the preparation process of a thin film transistor including a step for stacking a gate electrode on said second gate insulating film, wherein the said gate electrode as a mask the second gate insulating film is etched, and the gate electrode as a mask in a region other than directly below of the gate electrode of the self-aligned manner the oxide semiconductor thin film layer, doping hydrogen (H) in the state of ions Accordingly, the range other than the side directly below the said gate electrode, and a concentration of hydrogen (H) than the range of just below of the gate electrode to form a high source-drain region 膜トランジスタの製法。 Preparation of film transistor.
  6. 前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項5記載の薄膜トランジスタの製法 Preparation of the thin film transistor according to claim 5, wherein the etching at once the first gate insulating film and the oxide semiconductor thin film layer.
  7. 前記ソース・ドレイン領域の形成のためのイオンのドーピングを、イオンを加速して行うことを特徴とする請求項4乃至6いずれか記載の薄膜トランジスタの製法。 It said source doping ions for forming the drain region, claims 4 to 6 thin film transistor process according any one and performing accelerating the ions.
  8. 前記ソース・ドレイン領域の形成において、 水素(H)のガスをプラズマ分解し、該プラズマ雰囲気に、前記酸化物半導体薄膜層における前記ゲート電極の直下方以外の範囲を暴露することを特徴とする請求項4乃至6いずれか記載の薄膜トランジスタの製法。 In the formation of the source and drain regions, wherein the plasma decomposition gases hydrogen (H), to the plasma atmosphere, characterized by exposing the range other than immediately below the gate electrode in the oxide semiconductor thin film layer section 4-6 TFT production method according to any one.
  9. 前記ソース・ドレイン領域の形成の工程において、前記絶縁基板にバイアス電力を印加することを特徴とする請求項8記載の薄膜トランジスタの製法。 Wherein in the step of forming the source and drain regions, a thin film transistor manufacturing method according to claim 8, wherein applying a bias power to the insulating substrate.
JP2006038425A 2006-02-15 2006-02-15 Thin film transistor and its manufacturing method Expired - Fee Related JP5015470B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006038425A JP5015470B2 (en) 2006-02-15 2006-02-15 Thin film transistor and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006038425A JP5015470B2 (en) 2006-02-15 2006-02-15 Thin film transistor and its manufacturing method

Publications (2)

Publication Number Publication Date
JP2007220816A JP2007220816A (en) 2007-08-30
JP5015470B2 true JP5015470B2 (en) 2012-08-29

Family

ID=38497781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006038425A Expired - Fee Related JP5015470B2 (en) 2006-02-15 2006-02-15 Thin film transistor and its manufacturing method

Country Status (1)

Country Link
JP (1) JP5015470B2 (en)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5110803B2 (en) * 2006-03-17 2012-12-26 キヤノン株式会社 Field effect transistors and a manufacturing method thereof using an oxide film in a channel
JP4332545B2 (en) 2006-09-15 2009-09-16 キヤノン株式会社 Field effect transistor and manufacturing method thereof
JP2009099887A (en) * 2007-10-19 2009-05-07 Hitachi Displays Ltd Display device
WO2009093625A1 (en) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
KR101496148B1 (en) * 2008-05-15 2015-02-27 삼성전자주식회사 Semiconductor device and method of manufacturing the same
JP5510767B2 (en) * 2008-06-19 2014-06-04 出光興産株式会社 Thin film transistor and a manufacturing method thereof
JP5339792B2 (en) * 2008-07-02 2013-11-13 富士フイルム株式会社 Thin film field effect transistor, a method of manufacturing the same, and a display device using the same
TWI518800B (en) 2008-08-08 2016-01-21 Semiconductor Energy Lab Method for manufacturing semiconductor device
CN102257621B (en) 2008-12-19 2013-08-21 株式会社半导体能源研究所 Method for manufacturing transistor
WO2011048959A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101838130B1 (en) * 2010-02-12 2018-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
CN102763202B (en) * 2010-02-19 2016-08-03 株式会社半导体能源研究所 Semiconductor device and manufacturing method
JP5709579B2 (en) 2010-03-02 2015-04-30 株式会社半導体エネルギー研究所 A method for manufacturing a microcrystalline semiconductor film
US8431496B2 (en) 2010-03-05 2013-04-30 Semiconductor Energy Labortory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011108381A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102812547B (en) * 2010-03-19 2015-09-09 株式会社半导体能源研究所 The semiconductor device
US9496405B2 (en) 2010-05-20 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of adding cation to oxide semiconductor layer
DE112011101969B4 (en) * 2010-06-11 2018-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TW201719819A (en) * 2010-08-06 2017-06-01 Semiconductor Energy Lab Semiconductor device
JP2012114245A (en) * 2010-11-25 2012-06-14 Lg Display Co Ltd Thin-film transistor, electrode substrate for display device, and manufacturing methods thereof
JP2012114246A (en) * 2010-11-25 2012-06-14 Lg Display Co Ltd Manufacturing methods of thin-film transistor and electrode substrate for display device
JP5687885B2 (en) * 2010-11-25 2015-03-25 エルジー ディスプレイ カンパニー リミテッド A method of manufacturing the thin film transistor and a display device electrode substrate
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6030298B2 (en) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 Buffer storage device and the signal processing circuit
US8829512B2 (en) 2010-12-28 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012090974A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5784479B2 (en) * 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 Semiconductor device
WO2012090799A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI535032B (en) 2011-01-12 2016-05-21 Semiconductor Energy Lab Method for manufacturing semiconductor device
TWI570809B (en) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 Semiconductor device and manufacturing method thereof
US20120178224A1 (en) * 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI657580B (en) 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 Semiconductor device and manufacturing method thereof
US8643007B2 (en) * 2011-02-23 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US8779488B2 (en) 2011-04-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
CN102760697B (en) 2011-04-27 2016-08-03 株式会社半导体能源研究所 A method of manufacturing a semiconductor device
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI570891B (en) * 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 Semiconductor device
JP6005401B2 (en) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
JP6104522B2 (en) 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 Semiconductor device
US8673426B2 (en) 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
JP6013685B2 (en) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 Semiconductor device
US8643008B2 (en) * 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8716073B2 (en) * 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
US8802493B2 (en) 2011-09-13 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20130043063A (en) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9006733B2 (en) * 2012-01-26 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9553200B2 (en) 2012-02-29 2017-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6168795B2 (en) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US9786793B2 (en) * 2012-03-29 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer including regions with different concentrations of resistance-reducing elements
US8987047B2 (en) 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
JP6035195B2 (en) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
KR101957972B1 (en) * 2012-06-05 2019-07-04 엘지디스플레이 주식회사 Thin Film Transistor Substrate And Method For Manufacturing The Same
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR20140081413A (en) 2012-12-21 2014-07-01 삼성디스플레이 주식회사 Thin film transistor array panel and manufacturing method thereof
JP6506545B2 (en) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 Semiconductor device
JP6412322B2 (en) * 2014-03-13 2018-10-24 東京エレクトロン株式会社 Semiconductor device, manufacturing method thereof, and manufacturing apparatus thereof
KR101973269B1 (en) * 2017-07-31 2019-04-26 한양대학교 산학협력단 Oxide Semiconductor Thin Film Transistor and Fabricating Method Thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175231A (en) * 1991-12-24 1993-07-13 Seiko Epson Corp Thin film transistor and manufacture of thin film transistor
JPH0850306A (en) * 1994-08-08 1996-02-20 Toshiba Corp Thin film transistor and its production
JPH08242001A (en) * 1995-03-06 1996-09-17 Toshiba Corp Production of thin-film transistor
JP2002319682A (en) * 2002-01-04 2002-10-31 Japan Science & Technology Corp Transistor and semiconductor device

Also Published As

Publication number Publication date
JP2007220816A (en) 2007-08-30

Similar Documents

Publication Publication Date Title
CN1260828C (en) Semiconductor device and manufacture method thereof
CN101819991B (en) Semiconductor device
US8263977B2 (en) TFT substrate and TFT substrate manufacturing method
US8513661B2 (en) Thin film transistor having specified transmittance to light
KR100305004B1 (en) A semiconductor device
JP5015473B2 (en) Thin film transistor array and their preparation
US7521307B2 (en) CMOS structures and methods using self-aligned dual stressed layers
US7993964B2 (en) Manufacturing method of semiconductor device including active layer of zinc oxide with controlled crystal lattice spacing
KR101345376B1 (en) Fabrication method of ZnO family Thin film transistor
WO2010001783A1 (en) Thin film transistor and display device
KR100953784B1 (en) Thin film transistor and manufacturing method thereof
JP5324111B2 (en) A thin film transistor array panel and a manufacturing method thereof
JP2530990B2 (en) The method of manufacturing the thin film transistor matrix
JP3082679B2 (en) Thin film transistor and a manufacturing method thereof
JP5128792B2 (en) Manufacturing method of thin film transistor
JP5572290B2 (en) A thin film transistor and manufacturing method thereof
US7988470B2 (en) Methods of fabricating metal oxide or metal oxynitride TFTs using wet process for source-drain metal etch
JP2009278115A (en) Transistor, semiconductor element including the same, and method of manufacturing them
JP2011048339A (en) Organic light-emitting display device and method of fabricating the same
JP2008199005A (en) Thin film transistor and manufacturing method of the same
JP2009124159A (en) Thin-film transistor
US9355838B2 (en) Oxide TFT and manufacturing method thereof
JP2014013913A (en) Thin-film transistor and method for manufacturing the same
JPH05152569A (en) Field effect film transistor and its manufacture
JP4958253B2 (en) Thin film transistor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120530

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120607

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees