JP5558222B2 - Method for manufacturing thin film transistor substrate - Google Patents

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Description

本発明は、薄膜トランジスタ基板の製造方法に関し、特に、酸化物半導体の半導体層を用いた薄膜トランジスタ基板の製造方法に関する。   The present invention relates to a method for manufacturing a thin film transistor substrate, and more particularly to a method for manufacturing a thin film transistor substrate using a semiconductor layer of an oxide semiconductor.

アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。   In the active matrix substrate, for example, a thin film transistor (hereinafter also referred to as “TFT”) is provided as a switching element for each pixel which is the minimum unit of an image.

一般的なボトムゲート型のＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁層と、ゲート絶縁層上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。   A typical bottom-gate TFT includes, for example, a gate electrode provided on an insulating substrate, a gate insulating layer provided so as to cover the gate electrode, and an island shape so as to overlap the gate electrode on the gate insulating layer. And a source electrode and a drain electrode provided to face each other on the semiconductor layer.

また、一般的な周辺回路一体型の表示装置においては、例えば、画素のスイッチング素子に用いられるリーク電流の低い薄膜トランジスタと、周辺回路に用いられる閾値電圧が低く、高速駆動が可能な薄膜トランジスタが要求される。   Further, in a general peripheral circuit integrated display device, for example, a thin film transistor with a low leakage current used for a switching element of a pixel and a thin film transistor that has a low threshold voltage and can be driven at a high speed are used. The

また、複数の薄膜トランジスタを使用して周辺回路を作製する場合、高速駆動の観点から、ｎ型チャネルとｐ型チャネルとの両方が必要なＣＭＯＳインバータや、インバータを構成する２つの薄膜トランジスタの閾値電圧の差が大きいエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータが広く使用されている。   Further, when a peripheral circuit is manufactured using a plurality of thin film transistors, the threshold voltage of the CMOS inverter that requires both the n-type channel and the p-type channel or the two thin film transistors that constitute the inverter from the viewpoint of high-speed driving. Enhancement-depletion (E / D) inverters with large differences are widely used.

また、近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタに代わって、高速移動が可能なＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成された酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。   In recent years, in an active matrix substrate, an IGZO (In—Ga—Zn—) that can move at high speed is used instead of a conventional thin film transistor using an amorphous silicon semiconductor layer as a switching element of each pixel that is the minimum unit of an image. A TFT using an oxide semiconductor layer (hereinafter also referred to as “oxide semiconductor layer”) formed of an O) -based oxide semiconductor film has been proposed.

ここで、アモルファスＩＧＺＯ等の高速移動酸化物半導体は、その多くがｎ型（電子）伝導であり、ドーピングによってもｐ型（ホール）伝導化しないため、ＣＭＯＳ回路構成が使用できない。従って、高速移動酸化物半導体を使用した回路においては、ＣＭＯＳインバータ回路を利用することができないという課題があり、各薄膜トランジスタの閾値電圧を独立に制御し、かつ高速動作が可能なＥ／Ｄインバータ回路の作製が必要とされている。   Here, most of high-speed moving oxide semiconductors such as amorphous IGZO have n-type (electron) conduction, and do not become p-type (hole) conduction even by doping, so that a CMOS circuit configuration cannot be used. Accordingly, there is a problem that a CMOS inverter circuit cannot be used in a circuit using a high-speed moving oxide semiconductor, and an E / D inverter circuit capable of independently controlling the threshold voltage of each thin film transistor and capable of high-speed operation. The production of is needed.

そこで、酸化物半導体をチャネル層とする薄膜トランジスタからなるＥ／Ｄインバータが開示されている。より具体的には、チャネル層の膜厚が互いに異なる第１薄膜トランジスタと第２薄膜トランジスタとを備え、第１及び第２薄膜トランジスタのチャネル層のうち、少なくとも１つが熱処理されているＥ／Ｄインバータが開示されている。   Therefore, an E / D inverter composed of a thin film transistor using an oxide semiconductor as a channel layer is disclosed. More specifically, an E / D inverter is disclosed that includes a first thin film transistor and a second thin film transistor having different channel layer thicknesses, and at least one of the channel layers of the first and second thin film transistors is heat-treated. Has been.

そして、このような構成により、Ｅ／Ｄインバータを構成する第１及び第２薄膜トランジスタのチャネル層の膜厚の差によって、または、チャネル層の加熱処理条件の差によって、閾値電圧に差が生じるため、Ｅ／Ｄインバータを構成する２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることができると記載されている（例えば、特許文献１参照）。   With such a configuration, a difference occurs in the threshold voltage due to a difference in film thickness of the channel layers of the first and second thin film transistors constituting the E / D inverter or due to a difference in heat treatment conditions of the channel layers. It is described that the difference between the threshold voltages of the two thin film transistors constituting the E / D inverter can be sufficiently increased (see, for example, Patent Document 1).

特開２００９−４７３３号公報JP 2009-4733 A

しかし、上記特許文献１に記載のＥ／Ｄインバータにおいては、チャネル層となるアモルファスＩＧＺＯ膜を基板上に成膜した後、アモルファスＩＧＺＯ膜に対してエッチング（ドライエッチングまたはウェットエッチング）を行うことにより、チャネル層の膜厚が互いに異なる第１及び第２薄膜トランジスタを形成するため、基板のサイズが大きくなると、チャネル層の膜厚の制御が困難になり、膜厚の均一性が低下するという問題があった。   However, in the E / D inverter described in Patent Document 1, after an amorphous IGZO film serving as a channel layer is formed on a substrate, etching (dry etching or wet etching) is performed on the amorphous IGZO film. Since the first and second thin film transistors having different channel layer thicknesses are formed, if the substrate size is increased, it becomes difficult to control the channel layer thickness and the uniformity of the film thickness decreases. there were.

より具体的には、上記特許文献１に記載のＥ／Ｄインバータにおいては、第１及び第２薄膜トランジスタの各チャネル層に相当する部分において６０ｎｍの膜厚でアモルファスＩＧＺＯ膜を成膜した後、ドライエッチングにより、第２薄膜トランジスタのチャネル層となるアモルファスＩＧＺＯ膜の膜厚を成膜時の半分の厚み（即ち、３０ｎｍ）になるようにエッチングを行うが、基板サイズが大きくなると、基板全体に渡って、均一に、成膜時の半分の厚みにエッチングすることは、相当高度な技術の確立と高価な装置の導入の両方が要求される。そのため、薄膜トランジスタの製造が困難になり、結果として、歩留まりが低下するという問題があった。   More specifically, in the E / D inverter described in Patent Document 1, an amorphous IGZO film having a film thickness of 60 nm is formed in a portion corresponding to each channel layer of the first and second thin film transistors, and then a dry film is formed. Etching is performed so that the film thickness of the amorphous IGZO film serving as the channel layer of the second thin film transistor becomes half the thickness (ie, 30 nm) at the time of film formation. Etching uniformly to half the thickness at the time of film formation requires both establishment of a highly advanced technique and introduction of an expensive apparatus. Therefore, it is difficult to manufacture the thin film transistor, and as a result, there is a problem that the yield is lowered.

また、上記特許文献１に記載のＥ／Ｄインバータにおいては、チャネル層となるアモルファスＩＧＺＯ膜を基板上に成膜した後、例えば、チャネル層に対して接触加熱や電磁波の照射による加熱（高周波照射や紫外光照射）を行うことにより、第１及び第２薄膜トランジスタの閾値電圧を変化させるが、このような局所領域での選択的な加熱処理は、工程が複雑化するとともに、高精細かつ微細な薄膜トランジスタへの適用は困難であると言える。その結果、歩留まりが低下するという問題があった。   In the E / D inverter described in Patent Document 1, after an amorphous IGZO film serving as a channel layer is formed on a substrate, for example, the channel layer is heated by contact heating or electromagnetic wave irradiation (high frequency irradiation). Or the ultraviolet light irradiation), the threshold voltage of the first and second thin film transistors is changed. However, the selective heat treatment in such a local region complicates the process and has high definition and fineness. It can be said that application to a thin film transistor is difficult. As a result, there is a problem that the yield decreases.

そこで、本発明は、上述の問題に鑑みてなされたものであり、簡単な方法で、閾値電圧の異なる複数の薄膜トランジスタを形成することができ、歩留まりの低下を抑制することができる薄膜トランジスタ基板の製造方法を提供することを目的とする。   Therefore, the present invention has been made in view of the above-described problems, and can manufacture a plurality of thin film transistors having different threshold voltages by a simple method, and manufacture of a thin film transistor substrate capable of suppressing a decrease in yield. It aims to provide a method.

上記目的を達成するために、請求項１に記載の発明は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１金属膜を形成し、第１金属膜上に第２金属膜を形成する金属膜形成工程と、第１金属膜と第２金属膜をエッチングによりパターニングして、第１金属膜からなる第１導電層と第２金属膜からなる第２導電層とにより構成される第２ゲート電極と、第１金属膜上に第２金属膜が積層された積層膜を形成する第２ゲート電極形成工程と、エッチングにより、積層膜における第２金属膜を除去して、第１金属膜により構成され、第２ゲート電極の厚みよりも小さい厚みを有する第１ゲート電極を形成する第１ゲート電極形成工程と、絶縁基板上に、第１ゲート電極及び第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、絶縁層上に液状の酸化物半導体材料を塗布し、酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、酸化物半導体層をエッチングによりパターニングして、第１酸化物半導体層と、第１チャネル領域の厚みより小さい厚みを有する第２チャネル領域を有する第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程とを少なくとも備えることを特徴とする。   In order to achieve the above object, an invention according to claim 1 is directed to an insulating substrate, a first gate electrode provided on the insulating substrate, a first channel electrode provided on the first gate electrode, and having a first channel region. A second thin film transistor including a first thin film transistor including an oxide semiconductor layer; a second gate electrode provided over an insulating substrate; and a second oxide semiconductor layer provided over the second gate electrode and including a second channel region. A method of manufacturing a thin film transistor substrate including a thin film transistor, comprising: forming a first metal film on an insulating substrate; and forming a second metal film on the first metal film; and a first metal film, The second metal film is patterned by etching to form a second gate electrode composed of a first conductive layer made of the first metal film and a second conductive layer made of the second metal film, and on the first metal film. Product with two metal films stacked A second gate electrode forming step of forming a film; and a first gate having a thickness smaller than the thickness of the second gate electrode, the second metal film in the stacked film being removed by etching to form a first metal film A first gate electrode forming step of forming an electrode; an insulating layer forming step of forming an insulating layer on the insulating substrate so as to cover the first gate electrode and the second gate electrode; and a liquid oxide semiconductor on the insulating layer An oxide semiconductor layer forming step of forming an oxide semiconductor layer by applying a material and sintering an oxide semiconductor material; patterning the oxide semiconductor layer by etching; and a first oxide semiconductor layer; And at least a first oxide semiconductor layer forming step for forming a second oxide semiconductor layer having a second channel region having a thickness smaller than that of the first channel region. And butterflies.

同構成によれば、厚みの異なる第１ゲート電極と第２ゲート電極とを形成した後、液状の酸化物半導体材料を使用して第１酸化物半導体層と第２酸化物半導体層とを形成することにより、第１チャネル領域と第２チャネル領域との厚みが異なる第１薄膜トランジスタと第２薄膜トランジスタとを形成することができる。従って、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になり、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になる。その結果、簡単な方法で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を作製することができ、歩留まりの低下を抑制することが可能になる。   According to the configuration, after the first gate electrode and the second gate electrode having different thicknesses are formed, the first oxide semiconductor layer and the second oxide semiconductor layer are formed using the liquid oxide semiconductor material. Thus, the first thin film transistor and the second thin film transistor in which the first channel region and the second channel region have different thicknesses can be formed. Therefore, the threshold voltages of the first thin film transistor and the second thin film transistor can be made different, and the difference between the threshold voltages of the first thin film transistor and the second thin film transistor can be made sufficiently large. As a result, a thin film transistor (that is, an E / D inverter) including a first thin film transistor and a second thin film transistor having different threshold voltages can be manufactured by a simple method, and a reduction in yield can be suppressed.

請求項２に記載の発明は、請求項１に記載の薄膜トランジスタ基板の製造方法であって、第１金属膜のエッチングレートをＥ１、第２金属膜のエッチングレートをＥ２とした場合に、Ｅ１＜Ｅ２なる関係が成立することを特徴とする。 According to a second aspect of the invention, a method of manufacturing a thin film transistor substrate according to claim 1, E 1 the etching rate of the first metal film, the etching rate of the second metal layer when the E 2, The relationship of E 1 <E 2 is established.

同構成によれば、積層膜をエッチングレートの異なる第１金属膜と第２金属膜膜とにより構成することができるため、厚みの異なる第１ゲート電極と第２ゲート電極とを容易に形成することが可能になる。   According to this configuration, since the laminated film can be configured by the first metal film and the second metal film having different etching rates, the first gate electrode and the second gate electrode having different thicknesses can be easily formed. It becomes possible.

請求項３に記載の発明は、請求項１または請求項２に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする。   Invention of Claim 3 is a manufacturing method of the thin-film transistor substrate of Claim 1 or Claim 2, Comprising: An oxide semiconductor material is indium (In), gallium (Ga), aluminum (Al), copper It is characterized by comprising a metal oxide material containing at least one selected from the group consisting of (Cu) and zinc (Zn).

同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。   According to the structure, the oxide semiconductor layer made of any of these materials has high mobility even if it is amorphous, so that the on-resistance of the switching element can be increased.

請求項４に記載の発明は、請求項３に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする。   A fourth aspect of the present invention is the method of manufacturing a thin film transistor substrate according to the third aspect, wherein the oxide semiconductor material is made of an In—Ga—Zn—O-based metal oxide material. .

同構成によれば、第１及び第２薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。   According to this configuration, good characteristics such as high mobility and low off-state current can be obtained in the first and second thin film transistors.

また、請求項５に記載の発明のように、第１及び第２酸化物半導体層形成工程の後、第１チャネル領域及び第２チャネル領域に、第１チャネル領域及び第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備える構成としてもよい。   In addition, as in the fifth aspect of the present invention, the first channel region and the second channel region are protected by the first channel region and the second channel region after the first and second oxide semiconductor layer forming steps. It is good also as a structure further provided with the channel protective layer formation process which forms a channel protective layer.

請求項６に記載の発明は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１金属膜を形成する第１金属膜形成工程と、第１金属膜をエッチングによりパターニングして、第１金属膜からなる第１ゲート電極と、第２ゲート電極を構成する第１導電層を形成する第１ゲート電極形成工程と、絶縁基板上に、第１ゲート電極及び第１導電層を覆うように、第２金属膜膜を形成する第２金属膜形成工程と、第２金属膜をエッチングによりパターニングして、第２ゲート電極を構成する第２導電層を形成し、第１導電層と第２導電層とにより構成され、第１ゲート電極の厚みよりも大きい厚みを有する第２ゲート電極を形成する第２ゲート電極形成工程と、絶縁基板上に、第１ゲート電極及び第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、絶縁層上に液状の酸化物半導体材料を塗布し、酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、酸化物半導体層をエッチングによりパターニングして、第１酸化物半導体層と、第１チャネル領域の厚みより小さい厚みを有する第２チャネル領域を有する第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程とを少なくとも備えることを特徴とする。   According to a sixth aspect of the invention, there is provided an insulating substrate, a first gate electrode provided on the insulating substrate, and a first oxide semiconductor layer provided on the first gate electrode and having a first channel region. A thin film transistor substrate comprising: a thin film transistor; a second gate electrode provided on an insulating substrate; and a second thin film transistor provided on the second gate electrode and having a second oxide semiconductor layer having a second channel region. In the manufacturing method, the first metal film forming step of forming the first metal film on the insulating substrate, the first metal film is patterned by etching, the first gate electrode made of the first metal film, and the second A first gate electrode forming step for forming a first conductive layer constituting the gate electrode; and a second metal for forming a second metal film on the insulating substrate so as to cover the first gate electrode and the first conductive layer. Film formation And patterning the second metal film by etching to form a second conductive layer constituting the second gate electrode, which is constituted by the first conductive layer and the second conductive layer, the thickness of the first gate electrode being A second gate electrode forming step of forming a second gate electrode having a large thickness, an insulating layer forming step of forming an insulating layer on the insulating substrate so as to cover the first gate electrode and the second gate electrode, and an insulating layer A liquid oxide semiconductor material is applied onto the oxide semiconductor material, and the oxide semiconductor material is sintered. Thus, an oxide semiconductor layer forming step for forming an oxide semiconductor layer is formed, and the oxide semiconductor layer is patterned by etching. The first and second oxide semiconductor layer forming steps for forming the first oxide semiconductor layer and the second oxide semiconductor layer having the second channel region having a thickness smaller than the thickness of the first channel region are reduced. Characterized in that it comprises also.

同構成によれば、厚みの異なる第１ゲート電極と第２ゲート電極とを形成した後、液状の酸化物半導体材料を使用して第１酸化物半導体層と第２酸化物半導体層とを形成することにより、第１チャネル領域と第２チャネル領域との厚みが異なる第１薄膜トランジスタと第２薄膜トランジスタとを形成することができる。従って、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になり、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になる。その結果、簡単な方法で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を作製することができ、歩留まりの低下を抑制することが可能になる。   According to the configuration, after the first gate electrode and the second gate electrode having different thicknesses are formed, the first oxide semiconductor layer and the second oxide semiconductor layer are formed using the liquid oxide semiconductor material. Thus, the first thin film transistor and the second thin film transistor in which the first channel region and the second channel region have different thicknesses can be formed. Therefore, the threshold voltages of the first thin film transistor and the second thin film transistor can be made different, and the difference between the threshold voltages of the first thin film transistor and the second thin film transistor can be made sufficiently large. As a result, a thin film transistor (that is, an E / D inverter) including a first thin film transistor and a second thin film transistor having different threshold voltages can be manufactured by a simple method, and a reduction in yield can be suppressed.

また、第１金属膜と第２金属膜のエッチングによるパターニングにより、第１ゲート電極を形成した後、第２ゲート電極を形成して、厚みの異なる第１ゲート電極と第２ゲート電極とを形成することが可能になる。   In addition, after the first gate electrode is formed by patterning by etching the first metal film and the second metal film, the second gate electrode is formed, and the first gate electrode and the second gate electrode having different thicknesses are formed. It becomes possible to do.

請求項７に記載の発明は、請求項６に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする。   The invention according to claim 7 is the method of manufacturing a thin film transistor substrate according to claim 6, wherein the oxide semiconductor material is indium (In), gallium (Ga), aluminum (Al), copper (Cu) and It is characterized by comprising a metal oxide material containing at least one selected from the group consisting of zinc (Zn).

同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。   According to the structure, the oxide semiconductor layer made of any of these materials has high mobility even if it is amorphous, so that the on-resistance of the switching element can be increased.

請求項８に記載の発明は、請求項７に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする。   The invention according to claim 8 is the method for manufacturing the thin film transistor substrate according to claim 7, wherein the oxide semiconductor material is made of an In—Ga—Zn—O-based metal oxide material. .

同構成によれば、第１及び第２薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。   According to this configuration, good characteristics such as high mobility and low off-state current can be obtained in the first and second thin film transistors.

また、請求項９に記載の発明のように、第２酸化物半導体層形成工程の後、第１チャネル領域及び第２チャネル領域に、第１チャネル領域及び第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備える構成としてもよい。   The channel protection layer for protecting the first channel region and the second channel region in the first channel region and the second channel region after the second oxide semiconductor layer forming step as in the invention according to claim 9. It is good also as a structure further provided with the channel protective layer formation process of forming.

本発明によれば、簡単な方法で、閾値電圧の異なる複数の薄膜トランジスタを形成することができ、薄膜トランジスタ基板の歩留まりの低下を抑制することができる。   According to the present invention, a plurality of thin film transistors having different threshold voltages can be formed by a simple method, and a reduction in yield of the thin film transistor substrate can be suppressed.

本発明の第１の実施形態に係る薄膜トランジスタの断面図である。1 is a cross-sectional view of a thin film transistor according to a first embodiment of the present invention. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section. 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。It is explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 2nd Embodiment of this invention in a cross section.

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The present invention is not limited to the following embodiment.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る薄膜トランジスタの断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view of a thin film transistor according to a first embodiment of the present invention.

図１に示すように、薄膜トランジスタ基板１は、薄膜トランジスタ５を備えており、この薄膜トランジスタ５は、絶縁基板２０上に形成された第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂとにより構成されている。   As shown in FIG. 1, the thin film transistor substrate 1 includes a thin film transistor 5, and the thin film transistor 5 includes a first thin film transistor 5 a and a second thin film transistor 5 b formed on an insulating substrate 20.

この薄膜トランジスタ５は、例えば、液晶表示装置に設けられたゲートドライバやソースドライバ等の駆動回路の能動素子として機能するものである。   The thin film transistor 5 functions as an active element of a driving circuit such as a gate driver or a source driver provided in the liquid crystal display device, for example.

また、薄膜トランジスタ基板１は、図１に示すように、第１薄膜トランジスタ５ａ、及び第２の薄膜トランジスタ５ｂを覆うように設けられ、チャネル保護層として機能する層間絶縁層１７と、層間絶縁層１７を覆うように設けられた平坦化膜１８とを備えている。   As shown in FIG. 1, the thin film transistor substrate 1 is provided so as to cover the first thin film transistor 5a and the second thin film transistor 5b, and covers the interlayer insulating layer 17 that functions as a channel protective layer and the interlayer insulating layer 17. And a planarizing film 18 provided as described above.

第１薄膜トランジスタ５ａは、ボトムゲート構造を有しており、図１に示すように、絶縁基板２０上に設けられた第１ゲート電極１１と、第１ゲート電極１１を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上で第１ゲート電極１１に重なるように島状に設けられた第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａと、第１酸化物半導体層１３ａ上において、第１ゲート電極１１に重なるとともに第１チャネル領域Ｃａを挟んで互いに対峙するように設けられたソース電極１５及びドレイン電極１６とを備えている。   The first thin film transistor 5a has a bottom gate structure, and as shown in FIG. 1, a first gate electrode 11 provided on the insulating substrate 20 and a gate provided so as to cover the first gate electrode 11. An insulating layer 12, a first oxide semiconductor layer 13a having a first channel region Ca provided in an island shape so as to overlap the first gate electrode 11 on the gate insulating layer 12, and the first oxide semiconductor layer 13a The source electrode 15 and the drain electrode 16 are provided so as to overlap the first gate electrode 11 and to face each other across the first channel region Ca.

また、同様に、第２薄膜トランジスタ５ｂは、ボトムゲート構造を有しており、図１に示すように、絶縁基板２０上に設けられた第２ゲート電極１０と、第２ゲート電極１０を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上で第２ゲート電極１０に重なるように島状に設けられた第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂと、第２酸化物半導体層１３ｂ上に第２ゲート電極１０に重なるとともに第２チャネル領域Ｃｂを挟んで互いに対峙するように設けられたソース電極１５及びドレイン電極１６とを備えている。   Similarly, the second thin film transistor 5b has a bottom gate structure, and covers the second gate electrode 10 provided on the insulating substrate 20 and the second gate electrode 10 as shown in FIG. A second oxide semiconductor layer 13b having a second channel region Cb provided in an island shape so as to overlap the second gate electrode 10 on the gate insulating layer 12, and a second oxide semiconductor layer 13b. A source electrode 15 and a drain electrode 16 are provided on the physical semiconductor layer 13b so as to overlap the second gate electrode 10 and to face each other across the second channel region Cb.

第１及び第２の酸化物半導体層１３ａ，１３ｂは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成されている。   The first and second oxide semiconductor layers 13a and 13b are formed of, for example, an IGZO (In—Ga—Zn—O) -based oxide semiconductor film.

また、図１に示すように、第２ゲート電極１０は、第１導電層１０ａ及び第２導電層１０ｂの積層膜により構成されている。   As shown in FIG. 1, the second gate electrode 10 is composed of a laminated film of a first conductive layer 10a and a second conductive layer 10b.

次に、本実施形態の薄膜トランジスタ基板１の製造方法の一例について図を用いて説明する。図２〜図１２は、本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。   Next, an example of a method for manufacturing the thin film transistor substrate 1 of the present embodiment will be described with reference to the drawings. 2 to 12 are explanatory views showing in cross section the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention.

＜金属膜形成工程＞
まず、図２に示すように、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板２０の基板全体に、スパッタリング法により、例えば、厚さ３００ｎｍの第１金属膜であるアルミニウム膜２１を形成し、次いで、アルミニウム膜２１上に、厚さ１００ｎｍの第２金属膜であるチタン膜２２を順に成膜して積層する。 <Metal film formation process>
First, as shown in FIG. 2, for example, an aluminum film 21 that is a first metal film having a thickness of 300 nm is formed on the entire substrate of the insulating substrate 20 such as a glass substrate, a silicon substrate, or a heat-resistant plastic substrate by a sputtering method. Next, a titanium film 22 as a second metal film having a thickness of 100 nm is sequentially formed and laminated on the aluminum film 21.

＜感光性樹脂形成工程＞
次いで、図２に示すように、絶縁基板２０上に、アルミニウム膜２１及びチタン膜２２を覆うように、スピンコート法により、例えば、ポジ型（露光された部分が現像処理により溶解して除去される型）の感光性樹脂（例えば、アクリル系の感光性樹脂）２３を厚さ１．５μｍ程度に塗布して設ける。 <Photosensitive resin formation process>
Next, as shown in FIG. 2, for example, a positive type (exposed portion is dissolved and removed by development processing by spin coating so as to cover the aluminum film 21 and the titanium film 22 on the insulating substrate 20. A photosensitive resin (for example, acrylic photosensitive resin) 23 is applied to a thickness of about 1.5 μm.

＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂２３に対して露光処理を行い、露光処理が行われた感光性樹脂２３に対して現像処理を行うことにより、図３に示すように、レジスト２４を形成する。 <Exposure / resist formation process>
Next, an exposure process is performed on the photosensitive resin 23 using a photomask (not shown), and a development process is performed on the photosensitive resin 23 on which the exposure process has been performed. A resist 24 is formed.

＜第２ゲート電極形成工程＞
次に、レジスト２４をマスクとして、所定のエッチングガス（例えば、ＢＣｌ３ガスにＣＬ２を添加した混合ガス）を使用したドライエッチングを行うことにより、アルミニウム膜２１及びチタン膜２２をパターニングして、図４に示すように、アルミニウム膜２１からなる第１導電層１０ａとチタン膜２２からなる第２導電層１０ｂとにより構成される第２ゲート電極１０と、第１金属膜であるアルミニウム膜２１上に第２金属膜であるチタン膜２２が積層された積層膜２５を形成する。 <Second gate electrode formation step>
Next, the aluminum film 21 and the titanium film 22 are patterned by performing dry etching using a predetermined etching gas (for example, a mixed gas in which CL 2 is added to BCl 3 gas) using the resist 24 as a mask. As shown in FIG. 4, on the second gate electrode 10 constituted by the first conductive layer 10a made of the aluminum film 21 and the second conductive layer 10b made of the titanium film 22, and on the aluminum film 21 which is the first metal film. A laminated film 25 in which a titanium film 22 as a second metal film is laminated is formed.

＜感光性樹脂形成工程＞
次いで、レジスト２４を剥離液等で除去した後、図５に示すように、絶縁基板２０上に、第２ゲート電極１０及び積層膜２５を覆うように、スピンコート法により、例えば、ポジ型の感光性樹脂（例えば、アクリル系の感光性樹脂）２６を厚さ１．５μｍ程度に塗布して設ける。 <Photosensitive resin formation process>
Next, after removing the resist 24 with a stripping solution or the like, as shown in FIG. 5, for example, a positive type is formed by spin coating so as to cover the second gate electrode 10 and the laminated film 25 on the insulating substrate 20. A photosensitive resin (for example, acrylic photosensitive resin) 26 is applied to a thickness of about 1.5 μm.

＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂２６に対して露光処理を行い、露光処理が行われた感光性樹脂２６に対して現像処理を行うことにより、図６に示すように、レジスト２７を形成する。この際、レジスト２７は、絶縁基板２０上に、第２ゲート電極１０を覆うように形成される。 <Exposure / resist formation process>
Next, an exposure process is performed on the photosensitive resin 26 using a photomask (not shown), and a development process is performed on the photosensitive resin 26 on which the exposure process has been performed, as shown in FIG. A resist 27 is formed. At this time, the resist 27 is formed on the insulating substrate 20 so as to cover the second gate electrode 10.

＜第１ゲート電極形成工程＞
次いで、レジスト２７をマスクとして、所定のエッチングガス（例えば、ＣＦ４ガス）を使用したドライエッチングを行うことにより、積層膜２５におけるチタン膜２２を除去して、図７に示すように、アルミニウム膜２１により構成され、第２ゲート電極１０の厚みよりも小さい厚みを有する第１ゲート電極１１を形成する。 <First gate electrode formation step>
Next, by performing dry etching using a predetermined etching gas (for example, CF 4 gas) using the resist 27 as a mask, the titanium film 22 in the laminated film 25 is removed, and as shown in FIG. The first gate electrode 11 having a thickness smaller than that of the second gate electrode 10 is formed.

ここで、エッチングガスとして、ＣＦ４ガスを使用すると、ＣＦ４ガスにおけるフッ素とアルミニウムが反応して、アルミニウム膜２１の表面にフッ化アルミニウム（ＡｌＦ３）が形成されるため、積層膜２５において、アルミニウム膜２１はエッチングされず、チタン膜２５のみがエッチングされることになる。 Here, when CF 4 gas is used as the etching gas, fluorine in the CF 4 gas reacts with aluminum to form aluminum fluoride (AlF 3 ) on the surface of the aluminum film 21. The aluminum film 21 is not etched, and only the titanium film 25 is etched.

即ち、アルミニウム膜２１のエッチングレートをＥ１、チタン膜のエッチングレートをＥ２とした場合に、Ｅ１＜Ｅ２なる関係が成立する構成としている。 That is, when the etching rate of the aluminum film 21 is E 1 and the etching rate of the titanium film is E 2 , the relationship of E 1 <E 2 is established.

このように、本実施形態においては、積層膜２５をエッチングレートの異なるアルミニウム膜２１とチタン膜２２とにより構成することにより、厚みの異なる（即ち、図７に示すように、第１ゲート電極１１の厚みをＴ１、第２ゲート電極１０の厚みをＴ２とした場合に、Ｔ２＞Ｔ１の関係が成立する）第１ゲート電極１１と第２ゲート電極１０とを作製することが可能になる。 Thus, in the present embodiment, the laminated film 25 is composed of the aluminum film 21 and the titanium film 22 having different etching rates, so that the thicknesses are different (that is, as shown in FIG. 7, the first gate electrode 11 T 1 the thickness of the case where the thickness of the second gate electrode 10 and T 2, T 2> T 1 relationship is established) can be produced with the first gate electrode 11 and the second gate electrode 10 become.

なお、第１ゲート電極１１の厚みＴ１と第２ゲート電極１０の厚みＴ２との差を十分に形成するとの観点から、アルミニウム膜２１に対するチタン膜２２のエッチング選択比（チタン膜２２のエッチングレートＥ２／アルミニウム膜２１のエッチングレートＥ１）が、５０以上であることが好ましい。 In view of the difference between the thickness T 2 of the thickness T 1 and the second gate electrode 10 of the first gate electrode 11 is sufficiently formed, the etching selectivity ratio of the titanium film 22 to aluminum layer 21 (etching of a titanium film 22 The etching rate E 1 ) of the rate E 2 / aluminum film 21 is preferably 50 or more.

＜ゲート絶縁層形成工程＞
次いで、第２レジスト２７を剥離液等で除去した後、第１ゲート電極１１及び第２ゲート電極１０が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図８に示すように、絶縁基板２０上に、第１ゲート電極１１及び第２ゲート電極１０を覆うようにゲート絶縁層１２を形成する。 <Gate insulation layer formation process>
Next, after removing the second resist 27 with a stripping solution or the like, for example, a silicon nitride film (thickness of about 200 nm to 500 nm) is formed on the entire substrate on which the first gate electrode 11 and the second gate electrode 10 are formed by CVD. As shown in FIG. 8, a gate insulating layer 12 is formed on the insulating substrate 20 so as to cover the first gate electrode 11 and the second gate electrode 10.

なお、ゲート絶縁層１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。   Note that the gate insulating layer 12 may have a two-layer structure. In this case, for example, a silicon oxide film (SiOx), a silicon oxynitride film (SiOxNy, x> y), a silicon nitride oxide film (SiNxOy, x> y), or the like is used in addition to the above-described silicon nitride film (SiNx). be able to.

また、絶縁基板２０からの不純物等の拡散防止の観点から、下層側のゲート絶縁層として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁層として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。   Further, from the viewpoint of preventing diffusion of impurities and the like from the insulating substrate 20, a silicon nitride film or a silicon nitride oxide film is used as a lower gate insulating layer, and a silicon oxide film as an upper gate insulating layer, Alternatively, a structure using a silicon oxynitride film is preferable.

例えば、下層側のゲート絶縁層として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁層として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。 For example, a silicon nitride film having a thickness of 100 to 200 nm is formed as a lower gate insulating layer using SiH 4 and NH 3 as reaction gases, and N 2 O and SiH 4 are reacted as an upper gate insulating layer. A silicon oxide film with a thickness of 50 nm to 100 nm can be formed as a gas.

また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁層中に混入させることが好ましい。   Further, from the viewpoint of forming a dense gate insulating layer 12 with a small gate leakage current at a low film formation temperature, it is preferable that a rare gas such as argon gas is included in the reaction gas and mixed into the insulating layer.

＜酸化物半導体層形成工程＞
次いで、液状の酸化物半導体材料２８を、例えば、スピンコート法やスリットコート法により、ゲート絶縁層１２上に、例えば、２μｍの厚みで塗布する。 <Oxide semiconductor layer formation process>
Next, the liquid oxide semiconductor material 28 is applied to the gate insulating layer 12 with a thickness of, for example, 2 μm by, for example, spin coating or slit coating.

ここで、液状の酸化物半導体材料２８としては、例えば、有機金属化合物（例えば、酸化亜鉛、酸化インジウム、酸化ガリウム)と有機溶媒（例えば、２−メトキシエタノール）とにより構成された液状のＩｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料を使用することができる。   Here, as the liquid oxide semiconductor material 28, for example, a liquid In— composed of an organic metal compound (for example, zinc oxide, indium oxide, gallium oxide) and an organic solvent (for example, 2-methoxyethanol) is used. A Ga—Zn—O-based metal oxide material can be used.

また、酸化物半導体材料２８は液状であるため、図９に示すように、酸化物半導体材料２８の表面２８ａは平坦になり、第１ゲート電極１１上における酸化物半導体材料２８の厚みをＴ３、第２ゲート電極１０上における酸化物半導体材料２８の厚みをＴ４とした場合に、Ｔ３＞Ｔ４の関係が成立することになる。また、酸化物半導体材料２８の厚みの差（Ｔ３−Ｔ４）は、第１ゲート電極１１と第２ゲート電極との厚みの差（Ｔ２−Ｔ１）と略同一となる。 Further, since the oxide semiconductor material 28 is in a liquid state, the surface 28a of the oxide semiconductor material 28 becomes flat as shown in FIG. 9, and the thickness of the oxide semiconductor material 28 on the first gate electrode 11 is T 3. becomes the thickness of the oxide semiconductor material 28 in the second gate electrode on 10 when the T 4, that the relationship of T 3> T 4 is satisfied. Further, the difference in thickness (T 3 −T 4 ) of the oxide semiconductor material 28 is substantially the same as the difference in thickness (T 2 −T 1 ) between the first gate electrode 11 and the second gate electrode.

次いで、酸化物半導体材料２８に対して、所定の条件（例えば、３５０℃で４０分）で焼成処理を行い、液状の酸化物半導体材料２８を焼結させることにより、酸化物半導体材料２８の厚み（即ち、厚みＴ３，Ｔ４）を縮小させ、図１０に示すように、酸化物半導体層２９を形成する。 Next, the oxide semiconductor material 28 is baked under predetermined conditions (for example, at 350 ° C. for 40 minutes), and the liquid oxide semiconductor material 28 is sintered, whereby the thickness of the oxide semiconductor material 28 is increased. (That is, the thicknesses T 3 and T 4 ) are reduced to form the oxide semiconductor layer 29 as shown in FIG.

なお、第１ゲート電極１１上における酸化物半導体層２９の厚みをＴ５、第２ゲート電極１０上における酸化物半導体層２９の厚みをＴ６とした場合に、Ｔ５＞Ｔ６の関係が成立する（例えば、厚みＴ５が８０ｎｍ、厚みＴ６が５０ｎｍ）。 The thickness of T 5 of the oxide semiconductor layer 29 on the first gate electrode 11, when the thickness of the oxide semiconductor layer 29 in the second gate electrode on the 10 was T 6, the relationship of T 5> T 6 established (for example, the thickness T 5 is 80 nm, the thickness T 6 is 50 nm).

＜第１及び第２酸化物半導体層形成工程＞
次いで、酸化物半導体層２９が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ〜１５０ｎｍ）及びアルミニウム膜（厚さ５０ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、そのアルミニウム膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング（例えば、プラズマエッチング）、並びにレジストの剥離洗浄を行うことにより、図１１に示すように、ソース電極１５、及びドレイン電極１６を形成する。 <First and second oxide semiconductor layer forming step>
Next, after, for example, a titanium film (thickness: 30 nm to 150 nm) and an aluminum film (thickness: about 50 nm to 400 nm) are sequentially formed on the entire substrate on which the oxide semiconductor layer 29 has been formed by sputtering, By performing photolithography and wet etching on the aluminum film, and performing dry etching (for example, plasma etching) on the titanium film and removing and cleaning the resist, as shown in FIG. And the drain electrode 16 is formed.

この際、図１１に示すように、図１０に示す酸化物半導体層２９に対してもエッチング処理が施され、酸化物半導体層２９がエッチングによりパターニングされて、第１ゲート電極１１上に第１酸化物半導体層１３ａが形成されるとともに、第２ゲート電極１０上に第２酸化物半導体層１３ｂが形成される。   At this time, as shown in FIG. 11, the oxide semiconductor layer 29 shown in FIG. 10 is also etched, and the oxide semiconductor layer 29 is patterned by etching, so that the first gate electrode 11 is covered with the first The oxide semiconductor layer 13 a is formed, and the second oxide semiconductor layer 13 b is formed on the second gate electrode 10.

また、図１１に示すように、上述のエッチングにより、第１酸化物半導体層１３ａの第１チャネル領域Ｃａが露出し、第１薄膜トランジスタ５ａにおいて、ソース電極１５及びドレイン電極１６は、第１チャネル領域Ｃａを挟んで互いに対峙するように設けられる。   As shown in FIG. 11, the first channel region Ca of the first oxide semiconductor layer 13a is exposed by the above-described etching, and in the first thin film transistor 5a, the source electrode 15 and the drain electrode 16 are formed in the first channel region. It is provided so that it may mutually oppose on both sides of Ca.

また、同様に、図１１に示すように、上述のエッチングにより、第２酸化物半導体層１３ｂの第２チャネル領域Ｃｂが露出し、第２薄膜トランジスタ５ｂにおいて、ソース電極１５及びドレイン電極１６は、第１チャネル領域Ｃｂを挟んで互いに対峙するように設けられる。   Similarly, as shown in FIG. 11, the above-described etching exposes the second channel region Cb of the second oxide semiconductor layer 13b. In the second thin film transistor 5b, the source electrode 15 and the drain electrode 16 are 1 channel region Cb is provided so as to face each other.

以上のようにして、厚みＴ５の第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａと、第１チャネル領域Ｃａの厚みＴ５より小さい厚みＴ６を有する第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂが形成され、第１酸化物半導体層１３ａを備える第１薄膜トランジスタ５ａと、第２酸化物半導体層１３ｂを備える第２薄膜トランジスタ５ｂが作製される。 As described above, the first having a first oxide semiconductor layer 13a having a first channel region Ca of thickness T 5, the second channel region Cb with a thickness T 5 less than the thickness T 6 of the first channel region Ca The second oxide semiconductor layer 13b is formed, and the first thin film transistor 5a including the first oxide semiconductor layer 13a and the second thin film transistor 5b including the second oxide semiconductor layer 13b are manufactured.

このように、本実施形態においては、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成した後、液状の酸化物半導体材料２８を使用して第１酸化物半導体層１３ａと第２酸化物半導体層１３ｂとを形成することにより、第１チャネル領域Ｃａと第２チャネル領域Ｃｂの厚みが異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタとを作製する構成としている。   Thus, in this embodiment, after forming the first gate electrode 11 and the second gate electrode 10 having different thicknesses, the first oxide semiconductor layer 13a and the first gate electrode 10 are formed using the liquid oxide semiconductor material 28. By forming the two oxide semiconductor layer 13b, the first thin film transistor 5a and the second thin film transistor having different thicknesses of the first channel region Ca and the second channel region Cb are manufactured.

なお、上記従来技術においては、例えば、ドライエッチングとして、プラズマによりガスをイオン化・ラジカル化してエッチングするプラズマエッチングを行った場合、プラズマのダメージによりアモルファスＩＧＺＯ膜の抵抗が低下してしまい、結果として、チャネル層が導体化して、歩留まりが低下するという問題があった。   In the prior art, for example, when dry etching is performed by plasma etching in which gas is ionized and radicalized by plasma, the resistance of the amorphous IGZO film is reduced due to plasma damage. There is a problem that the channel layer becomes a conductor and the yield decreases.

一方、本実施形態においては、図１０に示す酸化物半導体層２９に対してエッチング処理を施すことにより、酸化物半導体層２９をエッチングによりパターニングする際に、酸化物半導体層２９上を一般的なレジストで覆った状態で、プラズマエッチングを行うことにより、上記従来技術と異なり、第１酸化物半導体層１３ａ及び第２酸化物半導体層１３ｂを構成する酸化物半導体層２９に対するプラズマのダメージを防止することができる。   On the other hand, in this embodiment, when the oxide semiconductor layer 29 is patterned by etching by performing an etching process on the oxide semiconductor layer 29 illustrated in FIG. By performing plasma etching in a state of being covered with a resist, unlike the conventional technique, plasma damage to the oxide semiconductor layer 29 constituting the first oxide semiconductor layer 13a and the second oxide semiconductor layer 13b is prevented. be able to.

また、本実施形態では、ソース電極１５及びドレイン電極１６を構成する金属膜として、積層構造のチタン膜及びアルミニウム膜を例示したが、例えば、銅膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１５及びドレイン電極１６を形成する構成としても良い。   In the present embodiment, as the metal film constituting the source electrode 15 and the drain electrode 16, a titanium film and an aluminum film having a laminated structure are exemplified. However, for example, a metal such as a copper film, a tungsten film, a tantalum film, or a chromium film is used. The source electrode 15 and the drain electrode 16 may be formed by a film or a film made of an alloy film or a metal nitride thereof.

また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。   As the etching process, either dry etching or wet etching described above may be used. However, when processing a large area substrate, it is preferable to use dry etching.

エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。 As an etching gas, a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3 , a chlorine-based gas such as Cl 2 , BCl 3 , SiCl 4 , or CCl 4 , an oxygen gas, or the like can be used. Alternatively, an inert gas such as argon may be added.

＜チャネル保護層形成工程＞
次いで、ソース電極１５及びドレイン電極１６が形成された（即ち、第１薄膜トランジスタ５ａ、及び第２薄膜トランジスタ５ｂが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図１２に示すように、第１薄膜トランジスタ５ａ、及び第２薄膜トランジスタ５ｂを覆う層間絶縁層１７を厚さ２００〜３００ｎｍ程度に形成する。 <Channel protective layer formation process>
Next, for example, a silicon nitride film or a silicon oxide film is formed on the entire substrate on which the source electrode 15 and the drain electrode 16 are formed (that is, the first thin film transistor 5a and the second thin film transistor 5b are formed) by a plasma CVD method. Then, a silicon nitride oxide film or the like is formed, and as shown in FIG. 12, an interlayer insulating layer 17 covering the first thin film transistor 5a and the second thin film transistor 5b is formed to a thickness of about 200 to 300 nm.

この際、第１チャネル領域Ｃａ及び第２チャネル領域Ｃｂに、第１チャネル領域Ｃａ及び第２チャネル領域Ｃｂを保護するように層間絶縁層１７が形成される。   At this time, the interlayer insulating layer 17 is formed in the first channel region Ca and the second channel region Cb so as to protect the first channel region Ca and the second channel region Cb.

なお、本実施形態においては、層間絶縁層１７として、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとして使用して、例えば、プラズマＣＶＤ法により、膜厚２００ｎｍ〜３００ｎｍの酸化シリコン膜を形成することができる。   In the present embodiment, as the interlayer insulating layer 17, a silicon oxide film having a thickness of 200 nm to 300 nm is formed by, for example, plasma CVD using TEOS (Tetra Ethyl Ortho Silicate) as a source gas. be able to.

＜平坦化膜形成工程＞
次いで、層間絶縁層１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布することにより、層間絶縁層１７の表面上に平坦化膜１８を形成し、図１に示す薄膜トランジスタ基板１が製造される。 <Planarization film formation process>
Next, an organic insulating film made of a photosensitive acrylic resin or the like is applied to a thickness of about 1.0 μm to 3.0 μm by spin coating or slit coating on the entire substrate on which the interlayer insulating layer 17 is formed. Thus, the planarizing film 18 is formed on the surface of the interlayer insulating layer 17, and the thin film transistor substrate 1 shown in FIG. 1 is manufactured.

以上に説明した本実施形態によれば、以下の効果を得ることができる。   According to the present embodiment described above, the following effects can be obtained.

（１）本実施形態においては、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成した後、液状の酸化物半導体材料２８を使用して第１酸化物半導体層１３ａと第２酸化物半導体層１３ｂとを形成することにより、第１チャネル領域Ｃａと第２チャネル領域Ｃｂとの厚みが異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタとを作製する構成としている。従って、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になり、第１及び第２薄膜トランジスタ５ａ，５ｂの閾値電圧の差を十分に大きくすることが可能になる。その結果、簡単な方法で、閾値電圧の異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を作製することができ、歩留まりの低下を抑制することが可能になる。   (1) In the present embodiment, after the first gate electrode 11 and the second gate electrode 10 having different thicknesses are formed, the first oxide semiconductor layer 13 a and the second gate electrode 10 are formed using the liquid oxide semiconductor material 28. By forming the oxide semiconductor layer 13b, the first thin film transistor 5a and the second thin film transistor in which the first channel region Ca and the second channel region Cb have different thicknesses are manufactured. Accordingly, the threshold voltages of the first thin film transistor 5a and the second thin film transistor 5b can be made different, and the difference between the threshold voltages of the first and second thin film transistors 5a and 5b can be made sufficiently large. As a result, a thin film transistor (that is, an E / D inverter) including the first thin film transistor 5a and the second thin film transistor 5b having different threshold voltages can be manufactured by a simple method, and a reduction in yield can be suppressed. .

（２）本実施形態においては、アルミニウム膜２１のエッチングレートＥ１と、チタン膜２２のエッチングレートＥ２の間に、Ｅ１＜Ｅ２なる関係が成立する構成としている。従って、積層膜２５をエッチングレートの異なるアルミニウム膜２１とチタン膜２２とにより構成することができるため、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを容易に形成することが可能になる。 (2) In this embodiment, the etching rate E 1 of the aluminum film 21, during the etching rate E 2 of the titanium film 22 has a configuration in which E 1 <E 2 the relationship is established. Therefore, since the laminated film 25 can be composed of the aluminum film 21 and the titanium film 22 having different etching rates, the first gate electrode 11 and the second gate electrode 10 having different thicknesses can be easily formed. Become.

（３）本実施形態においては、酸化物半導体材料として、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料を使用する構成としている。従って、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、高移動度、低オフ電流という良好な特性を得ることができる。   (3) In this embodiment, an In—Ga—Zn—O-based metal oxide material is used as the oxide semiconductor material. Therefore, good characteristics such as high mobility and low off-state current can be obtained in the first and second thin film transistors 5a and 5b.

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、薄膜トランジスタ基板の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted. The overall configuration of the thin film transistor substrate is the same as that described in the first embodiment, and a detailed description thereof is omitted here.

本実施形態においては、第１ゲート電極１１及び第２ゲート電極１０の製造工程に特徴がある。以下、本実施形態の薄膜トランジスタ基板の製造方法の一例について図を用いて説明する。図１３〜図１９は、本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。   This embodiment is characterized in the manufacturing process of the first gate electrode 11 and the second gate electrode 10. Hereinafter, an example of a method for manufacturing the thin film transistor substrate of the present embodiment will be described with reference to the drawings. 13 to 19 are explanatory views showing, in cross section, the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention.

＜第１金属膜形成工程＞
まず、図１３に示すように、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板２０の基板上に、スパッタリング法により、例えば、厚さ３００ｎｍの第１金属膜であるアルミニウム膜２１を形成する。 <First metal film forming step>
First, as shown in FIG. 13, an aluminum film 21 which is a first metal film having a thickness of, for example, 300 nm is formed on a substrate of an insulating substrate 20 such as a glass substrate, a silicon substrate, or a heat-resistant plastic substrate by a sputtering method. Form.

＜感光性樹脂形成工程＞
次いで、図１３に示すように、絶縁基板２０上に、アルミニウム膜２１を覆うように、スピンコート法により、例えば、ポジ型の感光性樹脂（例えば、アクリル系の感光性樹脂）３０を厚さ１．５μｍ程度に塗布して設ける。 <Photosensitive resin formation process>
Next, as shown in FIG. 13, for example, a positive photosensitive resin (for example, an acrylic photosensitive resin) 30 is formed on the insulating substrate 20 by spin coating so as to cover the aluminum film 21. It is applied to a thickness of about 1.5 μm.

＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂３０に対して露光処理を行い、露光処理が行われた感光性樹脂３０に対して現像処理を行うことにより、図１４に示すように、レジスト３１を形成する。 <Exposure / resist formation process>
Next, an exposure process is performed on the photosensitive resin 30 using a photomask (not shown), and a development process is performed on the photosensitive resin 30 that has been subjected to the exposure process, as shown in FIG. A resist 31 is formed.

＜第１ゲート電極形成工程＞
次に、レジスト３１をマスクとして、所定のエッチングガス（例えば、Ｃｌ２）を使用したドライエッチングを行うことにより、アルミニウム膜２１をパターニングして、図１５に示すように、アルミニウム膜からなる第１ゲート電極１１を形成するとともに、第２ゲート電極を構成する第１導電層１０ａを形成する。 <First gate electrode formation step>
Next, the aluminum film 21 is patterned by performing dry etching using a predetermined etching gas (for example, Cl 2 ) using the resist 31 as a mask, and as shown in FIG. 15, the first film made of an aluminum film is formed. The gate electrode 11 is formed, and the first conductive layer 10a constituting the second gate electrode is formed.

＜第２金属膜形成工程＞
次に、レジスト３１を剥離液等で除去した後、図１６に示すように、絶縁基板２０上に、第１ゲート電極１１及び第１導電層１０ａを覆うように、スパッタリング法により、例えば、厚さ１００ｎｍのチタン膜２２を形成する。 <Second metal film forming step>
Next, after removing the resist 31 with a stripping solution or the like, as shown in FIG. 16, for example, by a sputtering method so as to cover the first gate electrode 11 and the first conductive layer 10 a on the insulating substrate 20, the thickness is increased. A 100 nm thick titanium film 22 is formed.

＜感光性樹脂形成工程＞
次いで、図１７に示すように、絶縁基板２０上に、チタン膜２２を覆うように、スピンコート法により、例えば、ポジ型の感光性樹脂（例えば、アクリル系の感光性樹脂）３２を厚さ１．５μｍ程度に塗布して設ける。 <Photosensitive resin formation process>
Next, as shown in FIG. 17, for example, a positive photosensitive resin (for example, acrylic photosensitive resin) 32 is formed on the insulating substrate 20 by spin coating so as to cover the titanium film 22. It is applied to a thickness of about 1.5 μm.

＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂３２に対して露光処理を行い、露光処理が行われた感光性樹脂３２に対して現像処理を行うことにより、図１８に示すように、レジスト３３を形成する。この際、レジスト３３は、チタン膜２２上において、第１導電層１０ａを覆うように形成される。 <Exposure / resist formation process>
Next, an exposure process is performed on the photosensitive resin 32 using a photomask (not shown), and a development process is performed on the photosensitive resin 32 that has been subjected to the exposure process, as shown in FIG. A resist 33 is formed. At this time, the resist 33 is formed on the titanium film 22 so as to cover the first conductive layer 10a.

＜第２ゲート電極形成工程＞
次いで、レジスト３３をマスクとして、所定のエッチングガス（例えば、ＣＦ４）を使用したドライエッチングを行うことにより、チタン膜２２をパターニングして、図１９に示すように、第２ゲート電極１０を構成する第２導電層１０ｂを形成し、第１導電層１０ａと第２導電層１０ｂとにより構成され、第１ゲート電極１１の厚みＴ１よりも大きい厚みＴ２を有する第２ゲート電極１０を形成する。 <Second gate electrode formation step>
Next, the titanium film 22 is patterned by performing dry etching using a predetermined etching gas (for example, CF 4 ) using the resist 33 as a mask, and the second gate electrode 10 is configured as shown in FIG. to the second conductive layer 10b is formed, is constituted by a first conductive layer 10a and the second conductive layer 10b, a second gate electrode 10 having a larger thickness T 2 than the thickness T 1 of the first gate electrode 11 To do.

このように、本実施形態においては、上述の第１の実施形態と異なり、アルミニウム膜２１とチタン膜２２のエッチングによるパターニングにより、第１ゲート電極１１を形成した後、第２ゲート電極１０を形成して、上述の第１の実施形態の場合と同様に、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成する構成としている。   Thus, in the present embodiment, unlike the first embodiment described above, the second gate electrode 10 is formed after the first gate electrode 11 is formed by patterning the aluminum film 21 and the titanium film 22 by etching. As in the case of the first embodiment described above, the first gate electrode 11 and the second gate electrode 10 having different thicknesses are formed.

そして、第２ゲート電極１０を形成した後は、上述の第１の実施形態の図８〜図１２において説明した工程を行うことにより、薄膜トランジスタ基板１が製造されることになる。   After the second gate electrode 10 is formed, the thin film transistor substrate 1 is manufactured by performing the steps described in FIGS. 8 to 12 of the first embodiment.

即ち、絶縁基板２０上に、第１ゲート電極１１及び第２ゲート電極１０を覆うようにゲート絶縁層１２を形成し、ゲート絶縁層１２上に液状の酸化物半導体材料２８を塗布し、酸化物半導体材料２８を焼結させることにより、酸化物半導体層２９を形成する。次いで、酸化物半導体層２９をエッチングによりパターニングして、第１酸化物半導体層１３ａと、第１チャネル領域Ｃａの厚みＴ５より小さい厚みＴ６を有する第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂを形成する。 That is, a gate insulating layer 12 is formed on the insulating substrate 20 so as to cover the first gate electrode 11 and the second gate electrode 10, and a liquid oxide semiconductor material 28 is applied on the gate insulating layer 12. The oxide semiconductor layer 29 is formed by sintering the semiconductor material 28. Then, the oxide semiconductor layer 29 is patterned by etching, the second oxide having a first oxide semiconductor layer 13a, a second channel region Cb with a thickness T 5 less than the thickness T 6 of the first channel region Ca A semiconductor layer 13b is formed.

以上に説明した本実施形態においては、上述の（１）、（３）の効果に加えて、以下の効果を得ることができる。   In the present embodiment described above, the following effects can be obtained in addition to the effects (1) and (3) described above.

（４）本実施形態においては、アルミニウム膜２１とチタン膜２２のエッチングによるパターニングにより、第１ゲート電極１１を形成した後、第２ゲート電極１０を形成して、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成することができる。   (4) In the present embodiment, after the first gate electrode 11 is formed by patterning by etching the aluminum film 21 and the titanium film 22, the second gate electrode 10 is formed, and the first gate electrodes 11 having different thicknesses are formed. And the second gate electrode 10 can be formed.

なお、上記実施形態は以下のように変更しても良い。   In addition, you may change the said embodiment as follows.

上記実施形態においては、酸化物半導体層としてＩｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなる酸化物半導体層を使用したが、酸化物半導体層はこれに限定されない。例えば、酸化物半導体材料として、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物材料を使用しても良い。   In the above embodiment, an oxide semiconductor layer made of an In—Ga—Zn—O-based metal oxide is used as the oxide semiconductor layer; however, the oxide semiconductor layer is not limited to this. For example, a metal containing at least one of indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn), magnesium (Mg), and cadmium (Cd) as an oxide semiconductor material An oxide material may be used.

これらの酸化物半導体材料からなる第１及び第２酸化物半導体層１３ａ，１３ｂは、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。   Since the first and second oxide semiconductor layers 13a and 13b made of these oxide semiconductor materials have high mobility even if they are amorphous, the on-resistance of the switching element can be increased. Therefore, the difference in output voltage at the time of data reading becomes large, and the S / N ratio can be improved.

例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。 For example, in addition to IGZO (In—Ga—Zn—O), oxide semiconductor films such as InGaO 3 (ZnO) 5 , Mg x Zn 1-x O, Cd x Zn 1-x O, and CdO can be given. it can.

また、上記実施形態においては、半導体層として酸化物半導体層を使用したが、半導体層はこれに限定されず、酸化物半導体層の代わりに、例えば、アモルファスシリコンやポリシリコンからなるシリコン系半導体層を薄膜トランジスタの半導体層として使用する構成としても良い。   In the above embodiment, an oxide semiconductor layer is used as the semiconductor layer. However, the semiconductor layer is not limited to this, and instead of the oxide semiconductor layer, for example, a silicon-based semiconductor layer made of amorphous silicon or polysilicon. May be used as a semiconductor layer of a thin film transistor.

本発明の活用例としては、酸化物半導体の半導体層を用いた薄膜トランジスタ基板の製造方法が挙げられる。   As an application example of the present invention, there is a method for manufacturing a thin film transistor substrate using a semiconductor layer of an oxide semiconductor.

１ 薄膜トランジスタ基板
５ 薄膜トランジスタ
５ａ 第１薄膜トランジスタ
５ｂ 第２薄膜トランジスタ
１０ 第２ゲート電極
１０ａ 第１導電層
１０ｂ 第２導電層
１１ 第１ゲート電極
１２ ゲート絶縁層（絶縁層）
１３ａ 第１酸化物半導体層
１３ｂ 第２酸化物半導体層
１５ ソース電極
１６ ドレイン電極
１７ 層間絶縁層（チャネル保護層）
１８ 平坦化膜
２０ 絶縁基板
２１ アルミニウム膜（第１金属膜）
２２ チタン膜（第２金属膜）
２５ 積層膜
２８ 液状の酸化物半導体材料
２９ 酸化物半導体層
Ｃａ 第１チャネル領域
Ｃｂ 第２チャネル領域
Ｔ１ 第１ゲート電極の厚み
Ｔ２ 第２ゲート電極の厚み
Ｔ３ 第１ゲート電極上における酸化物半導体材料の厚み
Ｔ４ 第２ゲート電極上における酸化物半導体材料の厚み
Ｔ５ 第１ゲート電極上における酸化物半導体層の厚み（第１チャネル領域の厚み）
Ｔ６ 第２ゲート電極上における酸化物半導体層の厚み（第２チャネル領域の厚み） DESCRIPTION OF SYMBOLS 1 Thin-film transistor substrate 5 Thin-film transistor 5a 1st thin-film transistor 5b 2nd thin-film transistor 10 2nd gate electrode 10a 1st conductive layer 10b 2nd conductive layer 11 1st gate electrode 12 Gate insulating layer (insulating layer)
13a First oxide semiconductor layer 13b Second oxide semiconductor layer 15 Source electrode 16 Drain electrode 17 Interlayer insulating layer (channel protective layer)
18 Planarizing film 20 Insulating substrate 21 Aluminum film (first metal film)
22 Titanium film (second metal film)
25 Stacked film 28 Liquid oxide semiconductor material 29 Oxide semiconductor layer Ca First channel region Cb Second channel region T 1 First gate electrode thickness T 2 Second gate electrode thickness T 3 Oxidation on first gate electrode Thickness of oxide semiconductor material T 4 Thickness of oxide semiconductor material on second gate electrode T 5 Thickness of oxide semiconductor layer on first gate electrode (thickness of first channel region)
T 6 the thickness of the oxide semiconductor layer on the second gate electrode (thickness of the second channel region)

Claims (9)

絶縁基板と、該絶縁基板上に設けられた第１ゲート電極と該第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、前記絶縁基板上に設けられた第２ゲート電極と該第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、
前記絶縁基板上に第１金属膜を形成し、該第１金属膜上に第２金属膜を形成する金属膜形成工程と、
前記第１金属膜と前記第２金属膜をエッチングによりパターニングして、前記第１金属膜からなる第１導電層と前記第２金属膜からなる第２導電層とにより構成される前記第２ゲート電極と、第１金属膜上に第２金属膜が積層された積層膜を形成する第２ゲート電極形成工程と、
エッチングにより、前記積層膜における第２金属膜を除去して、前記第１金属膜により構成され、前記第２ゲート電極の厚みよりも小さい厚みを有する前記第１ゲート電極を形成する第１ゲート電極形成工程と、
前記絶縁基板上に、前記第１ゲート電極及び前記第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に液状の酸化物半導体材料を塗布し、該酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、
前記酸化物半導体層をエッチングによりパターニングして、前記第１酸化物半導体層と、前記第１チャネル領域の厚みより小さい厚みを有する前記第２チャネル領域を有する前記第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程と
を少なくとも備えることを特徴とする薄膜トランジスタ基板の製造方法。 A first thin film transistor including an insulating substrate, a first gate electrode provided on the insulating substrate, and a first oxide semiconductor layer provided on the first gate electrode and having a first channel region; and the insulating substrate. A method of manufacturing a thin film transistor substrate, comprising: a second gate electrode provided on the second gate electrode; and a second thin film transistor provided on the second gate electrode and having a second oxide semiconductor layer having a second channel region. ,
Forming a first metal film on the insulating substrate and forming a second metal film on the first metal film; and
The second gate configured by patterning the first metal film and the second metal film by etching to include a first conductive layer made of the first metal film and a second conductive layer made of the second metal film. A second gate electrode forming step of forming an electrode and a laminated film in which a second metal film is laminated on the first metal film;
A first gate electrode is formed by removing the second metal film in the stacked film by etching to form the first gate electrode that is formed of the first metal film and has a thickness smaller than the thickness of the second gate electrode. Forming process;
Forming an insulating layer on the insulating substrate so as to cover the first gate electrode and the second gate electrode;
An oxide semiconductor layer forming step of forming an oxide semiconductor layer by applying a liquid oxide semiconductor material on the insulating layer and sintering the oxide semiconductor material;
The oxide semiconductor layer is patterned by etching to form the second oxide semiconductor layer having the first oxide semiconductor layer and the second channel region having a thickness smaller than that of the first channel region. A method for producing a thin film transistor substrate, comprising at least a first oxide semiconductor layer formation step and a second oxide semiconductor layer formation step. 前記第１金属膜のエッチングレートをＥ１、前記第２金属膜のエッチングレートをＥ２とした場合に、Ｅ１＜Ｅ２なる関係が成立することを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。 Wherein E 1 to the etching rate of the first metal layer, wherein in the case where the etching rate of the second metal film and E 2, the thin film transistor of claim 1 in which E 1 <E 2 the relationship, characterized in that the established A method for manufacturing a substrate. 前記酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ基板の製造方法。   The oxide semiconductor material is made of a metal oxide material containing at least one selected from the group consisting of indium (In), gallium (Ga), aluminum (Al), copper (Cu), and zinc (Zn). 3. The method for manufacturing a thin film transistor substrate according to claim 1, wherein the thin film transistor substrate is a thin film transistor substrate. 前記酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。   4. The method of manufacturing a thin film transistor substrate according to claim 3, wherein the oxide semiconductor material is made of an In—Ga—Zn—O-based metal oxide material. 前記第１及び第２酸化物半導体層形成工程の後、前記第１チャネル領域及び前記第２チャネル領域に、前記第１チャネル領域及び前記第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備えることを特徴とする請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。   After the first and second oxide semiconductor layer forming steps, channel protection for forming a channel protection layer for protecting the first channel region and the second channel region in the first channel region and the second channel region. The method for manufacturing a thin film transistor substrate according to claim 1, further comprising a layer forming step. 絶縁基板と、該絶縁基板上に設けられた第１ゲート電極と該第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、前記絶縁基板上に設けられた第２ゲート電極と該第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、
前記絶縁基板上に第１金属膜を形成する第１金属膜形成工程と、
前記第１金属膜をエッチングによりパターニングして、前記第１金属膜からなる前記第１ゲート電極と、前記第２ゲート電極を構成する第１導電層を形成する第１ゲート電極形成工程と、
前記絶縁基板上に、前記第１ゲート電極及び前記第１導電層を覆うように、第２金属膜膜を形成する第２金属膜形成工程と、
前記第２金属膜をエッチングによりパターニングして、前記第２ゲート電極を構成する第２導電層を形成し、前記第１導電層と前記第２導電層とにより構成され、前記第１ゲート電極の厚みよりも大きい厚みを有する前記第２ゲート電極を形成する第２ゲート電極形成工程と、
前記絶縁基板上に、前記第１ゲート電極及び前記第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に液状の酸化物半導体材料を塗布し、該酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、
前記酸化物半導体層をエッチングによりパターニングして、前記第１酸化物半導体層と、前記第１チャネル領域の厚みより小さい厚みを有する前記第２チャネル領域を有する前記第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程と
を少なくとも備えることを特徴とする薄膜トランジスタ基板の製造方法。 A first thin film transistor including an insulating substrate, a first gate electrode provided on the insulating substrate, and a first oxide semiconductor layer provided on the first gate electrode and having a first channel region; and the insulating substrate. A method of manufacturing a thin film transistor substrate, comprising: a second gate electrode provided on the second gate electrode; and a second thin film transistor provided on the second gate electrode and having a second oxide semiconductor layer having a second channel region. ,
A first metal film forming step of forming a first metal film on the insulating substrate;
Patterning the first metal film by etching to form a first gate electrode formed of the first metal film and a first gate electrode forming step of forming a first conductive layer constituting the second gate electrode;
A second metal film forming step of forming a second metal film on the insulating substrate so as to cover the first gate electrode and the first conductive layer;
The second metal film is patterned by etching to form a second conductive layer that constitutes the second gate electrode, the first conductive layer and the second conductive layer, and the first metal layer. A second gate electrode forming step of forming the second gate electrode having a thickness larger than a thickness;
Forming an insulating layer on the insulating substrate so as to cover the first gate electrode and the second gate electrode;
An oxide semiconductor layer forming step of forming an oxide semiconductor layer by applying a liquid oxide semiconductor material on the insulating layer and sintering the oxide semiconductor material;
The oxide semiconductor layer is patterned by etching to form the second oxide semiconductor layer having the first oxide semiconductor layer and the second channel region having a thickness smaller than that of the first channel region. A method for producing a thin film transistor substrate, comprising at least a first oxide semiconductor layer formation step and a second oxide semiconductor layer formation step. 前記酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。   The oxide semiconductor material is made of a metal oxide material containing at least one selected from the group consisting of indium (In), gallium (Ga), aluminum (Al), copper (Cu), and zinc (Zn). The method of manufacturing a thin film transistor substrate according to claim 6. 前記酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする請求項７に記載の薄膜トランジスタ基板の製造方法。   The method for manufacturing a thin film transistor substrate according to claim 7, wherein the oxide semiconductor material is made of an In—Ga—Zn—O-based metal oxide material. 前記第１及び第２酸化物半導体層形成工程の後、前記第１チャネル領域及び前記第２チャネル領域に、前記第１チャネル領域及び前記第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備えることを特徴とする請求項６〜請求項８のいずれか１項に記載の薄膜トランジスタ基板の製造方法。   After the first and second oxide semiconductor layer forming steps, channel protection for forming a channel protection layer for protecting the first channel region and the second channel region in the first channel region and the second channel region. The method of manufacturing a thin film transistor substrate according to claim 6, further comprising a layer forming step.
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