JP2007059547A - 半導体チップおよび半導体チップの製造方法 - Google Patents

半導体チップおよび半導体チップの製造方法 Download PDF

Info

Publication number
JP2007059547A
JP2007059547A JP2005241520A JP2005241520A JP2007059547A JP 2007059547 A JP2007059547 A JP 2007059547A JP 2005241520 A JP2005241520 A JP 2005241520A JP 2005241520 A JP2005241520 A JP 2005241520A JP 2007059547 A JP2007059547 A JP 2007059547A
Authority
JP
Japan
Prior art keywords
chip
bump
protective film
surface protective
connection confirmation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005241520A
Other languages
English (en)
Other versions
JP4791104B2 (ja
Inventor
Osamu Miyata
修 宮田
Tadahiro Morifuji
忠洋 森藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2005241520A priority Critical patent/JP4791104B2/ja
Priority to KR1020087004282A priority patent/KR20080037681A/ko
Priority to PCT/JP2006/316264 priority patent/WO2007023747A1/ja
Priority to US11/990,875 priority patent/US8653657B2/en
Priority to CNB2006800302109A priority patent/CN100562981C/zh
Priority to TW095130993A priority patent/TW200721438A/zh
Publication of JP2007059547A publication Critical patent/JP2007059547A/ja
Application granted granted Critical
Publication of JP4791104B2 publication Critical patent/JP4791104B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】他の半導体チップなどの固体装置に対して平行に接合されているか否かを正確に判定することができる半導体チップおよびその製造方法を提供する。
【解決手段】子チップ2の最表層をなす表面保護膜25には、電極パッド24と対向する位置にパッド開口26が形成されており、電極パッド24は、そのパッド開口26を介して表面保護膜25から露出している。また、表面保護膜25には、その周縁部に、表面保護膜25をその表面11と直交する方向に貫通する貫通孔27が形成されている。そして、機能バンプ12は、電極パッド24上に設けられ、パッド開口26を貫通して、表面保護膜25上に所定の突出量で突出している。また、接続確認用バンプ13は、貫通孔27に臨む層間絶縁膜23の表面から隆起し、貫通孔27を貫通して、表面保護膜25上に機能バンプ12の突出量よりも小さな突出量で突出している。
【選択図】 図2

Description

この発明は、チップ・オン・チップ構造やフリップ・チップ・ボンディング構造の半導体装置に適用される半導体チップおよびその製造方法に関する。
半導体装置の小型化および高集積化を図るための構造として、たとえば、半導体チップの表面を他の半導体チップの表面に対向させて接合するチップ・オン・チップ構造が知られている。
チップ・オン・チップ構造の半導体装置では、各半導体チップの表面に、多数の機能バンプおよび接続確認用バンプが設けられる。たとえば、各半導体チップの表面において、その中央部に多数の機能バンプが格子状に配列され、4つの角部に接続確認用バンプが配置される。
各半導体チップにおいて、機能バンプは、銅(Cu)などの金属材料を用いて、すべて同じ高さ(半導体チップの表面からの突出量)に形成されている。また、一方の半導体チップの各機能バンプの先端部には、機能バンプの材料と合金化をなし得るはんだ接合材が形成されている。このはんだ接合材を介して、一方の半導体チップの各機能バンプと他方の半導体チップの各機能バンプとが接続されることにより、半導体チップ間における電気的および機械的な接続が達成される。
一方、各半導体チップにおいて、接続確認用バンプは、機能バンプと同じ金属材料を用いて、機能バンプと同じ高さ(半導体チップの表面からの突出量)に形成されている。また、一方の半導体チップの各接続確認用バンプの先端部には、はんだ接合材が形成されている。これにより、両半導体チップが互いに平行に接合された場合には、一方の半導体チップの各接続確認用バンプと他方の半導体チップの各接続確認用バンプとがはんだ接合材を介して接続される。したがって、それらの接続確認用バンプ間の接続状態を調べることにより、両半導体チップが互いに平行に接合されているか否かを判定することができる。すなわち、すべての接続確認用バンプ間の接続状態が良好であれば、両半導体チップは互いに平行に接合されていると判定することができる。一方、接続確認用バンプの接続状態が1つでも不良であれば、両半導体チップが互いに平行に接合されていない(一方の半導体チップが他方の半導体チップに対して傾いて接合されている)と判定することができる。
特開平8−153747号公報
ところが、従来の構成では、一方の半導体チップが他方の半導体チップに対して多少傾いた状態で接合されても、接続確認用バンプの先端部のはんだ接合材が熱処理時に溶融して膨張することにより、両半導体チップのすべての接続確認用バンプが接続されるという不具合を生じることがあった。この場合、一方の半導体チップが他方の半導体チップに対して傾いて接合されているにもかかわらず、両半導体チップが互いに平行に接合されていると判断されてしまう。
そこで、この発明の目的は、他の半導体チップなどの固体装置に対して平行に接合されているか否かを正確に判定することができる半導体チップおよびその製造方法を提供することである。
上記の目的を達成するための請求項1記載の発明は、固体装置にその表面を対向させた状態で接合される半導体チップであって、半導体基板と、前記半導体基板の表面を覆う表面保護膜と、前記半導体基板と前記表面保護膜との間に介在され、前記表面保護膜に形成されたパッド開口に臨んで配置された電極パッドと、前記電極パッド上に設けられ、前記パッド開口を貫通して、前記表面保護膜上に第1の突出量で突出し、前記固体装置に接続される第1のバンプと、前記電極パッドよりも前記半導体基板側から隆起し、前記表面保護膜に貫通形成された貫通孔を貫通して、前記表面保護膜上に前記第1の突出量よりも小さい第2の突出量で突出し、前記固体装置に接続される第2のバンプとを含むことを特徴とする。
この構成では、第2のバンプが第1のバンプよりも低く形成されているので、半導体チップの表面が固体装置に対して少しでも傾いていると、固体装置と半導体チップの表面との間隔が広い部分において、固体装置において第2のバンプが接続されるべき部分(たとえば、固体装置の表面に配置されたパッドまたはバンプ)と第2のバンプの先端部との間に広い隙間が生じる。そのため、第2のバンプを接続確認用バンプとすれば、第2のバンプと固体装置とが第2のバンプに形成された接合材を介して接合される場合に、接合材が膨張しても、その接合材は固体装置に届かず、第2のバンプと固体装置との接続が達成されない。よって、第2のバンプと固体装置との接続状態に基づいて、半導体チップが固体装置に対して平行に接合されているか否かを正確に判定することができる。
なお、請求項2に記載のように、前記半導体基板と前記表面保護膜との間に介在され、その表面上に前記電極パッドが配置される層間膜をさらに含み、前記第2のバンプは、前記層間膜の表面から隆起していてもよい。
また、請求項3に記載のように、前記第2のバンプは、前記半導体基板の表面から隆起していてもよい。
請求項4記載の発明は、固体装置にその表面を対向させた状態で接合される半導体チップを製造する方法であって、電極パッドを有する半導体基板の表面に表面保護膜を形成する工程と、前記表面保護膜に、前記電極パッドを露出させるパッド開口および前記表面保護膜を貫通する貫通孔を形成する工程と、前記パッド開口および前記貫通孔をそれぞれ貫通する第1および第2のバンプを形成する工程とを含むことを特徴とする。
この方法により、請求項1記載の半導体チップを製造することができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
この半導体装置は、固体装置としての親チップ1と半導体チップとしての子チップ2とを重ね合わせて接合したチップ・オン・チップ構造を有している。
親チップ1は、平面視略矩形状に形成されており、その表面(親チップ1の基体をなす半導体基板におけるデバイスが形成された活性領域側表面を覆う表面保護膜の表面)3を上方に向けたフェイスアップ姿勢で、リードフレーム4のアイランド部5にダイボンディングされている。この親チップ1の表面3には、その中央部に、子チップ2が接合される略矩形状のチップ接合領域が設定されている。そして、チップ接合領域内に、複数の機能バンプ6が突出(隆起)して形成されている。また、チップ接合領域内の各角部には、接続確認用バンプ7が突出して形成されている。さらに、親チップ1の表面3には、チップ接合領域を取り囲む周縁部に、複数の外部接続用パッド8が設けられている。この外部接続用パッド8は、ボンディングワイヤ9を介して、リードフレーム4のリード部10に電気的に接続(ワイヤボンディング)されている。
子チップ2は、平面視において親チップ1よりも小さな略矩形状に形成されており、その表面(後述する表面保護膜25の表面)11を下方に向けたフェイスダウン姿勢で、親チップ1の表面3のチップ接合領域に接合されている。この子チップ2の表面11には、親チップ1の機能バンプ6とそれぞれ接続される第1のバンプとしての機能バンプ12が突出して形成されている。また、子チップ2の表面11の各角部には、親チップ1の接続確認用バンプ7とそれぞれ接続される第2のバンプとしての接続確認用バンプ13が突出して形成されている。
親チップ1と子チップ2とが接合された状態で、親チップ1の機能バンプ6および接続確認用バンプ7とこれらにそれぞれ対応する子チップ2の機能バンプ12および接続確認用バンプ13とは、互いに頂面を突き合わせて対向し、それらの間に介在される接続金属層14を挟んで接続されている。これにより、親チップ1および子チップ2は、機能バンプ6,12を介して、電気的に接続され、かつ、互いの間に所定間隔を保った状態で機械的に接続されている。また、親チップ1および子チップ2は、リードフレーム4およびボンディングワイヤ9とともに、封止樹脂15により封止されている。リードフレーム4のリード部10の一部は、封止樹脂15から露出し、外部接続部(アウターリード部)として機能する。
図2は、子チップ2の構成を図解的に示す断面図である。
子チップ2は、たとえば、その基体をなす半導体基板(たとえば、シリコン基板)21上に多層配線構造を有している。具体的には、子チップ2は、半導体基板21上に、半導体基板21に作り込まれているデバイスと電気的に接続された配線層22と、半導体基板21および配線層22上に形成された層間絶縁膜23と、この層間絶縁膜23上に配置されて、配線層22とビアホール(図示せず)を介して電気的に接続された電極パッド24と、層間絶縁膜23および電極パッド24上に形成されて、子チップ2の最表層をなす表面保護膜25とを備えている。
表面保護膜25には、電極パッド24と対向する位置にパッド開口26が形成されており、電極パッド24は、そのパッド開口26を介して表面保護膜25から露出している。また、表面保護膜25には、その周縁部に、表面保護膜25をその表面11と直交する方向に貫通する貫通孔27が形成されている。
そして、機能バンプ12は、電極パッド24上に設けられ、パッド開口26を貫通して、表面保護膜25上に所定の突出量(たとえば、20μm)で突出している。また、接続確認用バンプ13は、貫通孔27に臨む層間絶縁膜23の表面から隆起し、貫通孔27を貫通して、表面保護膜25上に機能バンプ12の突出量よりも小さな突出量(たとえば、18μm)で突出している。すなわち、表面保護膜25の表面11を基準として、接続確認用バンプ13は、機能バンプ12よりも1〜5μm(好ましくは、1〜2μm)だけ低く形成されている。
なお、この実施形態では、機能バンプ6,12および接続確認用バンプ7,13は、すべて同じ金属材料(たとえば、銅または金)を用いて形成されている。また、親チップ1において、機能バンプ6および接続確認用バンプ7は、すべて同じ高さ(親チップ1の表面3からの突出量)に形成されている。
図3は、機能バンプ6,12の接続部分および接続確認用バンプ7,13の接続部分を図解的に示す断面図である。
図3(a)に示すように、親チップ1と子チップ2との接合前の状態において、子チップ2の機能バンプ12および接続確認用バンプ13の先端部には、はんだ接合材16が形成されている。
機能バンプ12と接続確認用バンプ13との高さの違いにより、親チップ1と子チップ2とが接合される過程において、機能バンプ12の先端部のはんだ接合材16が親チップ1の機能バンプ6の頂面に接触した時点で、接続確認用バンプ13の先端部のはんだ接合材16と親チップ1の接続確認用バンプ7の頂面との間に隙間Dが生じる。
親チップ1の表面3と子チップ2の表面11とが互いに平行であれば、すべての接続確認用バンプ13の先端部のはんだ接合材16と接続確認用バンプ7の頂面との間の隙間Dは、機能バンプ12と接続確認用バンプ13との高さの差に相当する間隔となる。したがって、その後に熱処理が行われると、接続確認用バンプ13の先端部のはんだ接合材16が溶融して膨張し、そのはんだ接合材16により、すべての接続確認用バンプ7,13間が接続される。そして、図3(b)に示すように、互いに対向する各機能バンプ6,12間および各接続確認用バンプ7,13間のはんだ接合材16が接続金属層14となって、それらの各間の良好な接続(導通)が達成される。
一方、子チップ2の表面11が親チップ1の表面3に対して傾いていると、親チップ1の表面3と子チップ2の表面11との間隔が広い部分と狭い部分とが生じ、接続確認用バンプ13の先端部のはんだ接合材16と接続確認用バンプ7の頂面との間の隙間Dに広狭が生じる。そして、親チップ1の表面3と子チップ2の表面11との間隔が広い部分では、接続確認用バンプ13の先端部のはんだ接合材16と接続確認用バンプ7の頂面との間の隙間Dの間隔が、機能バンプ12と接続確認用バンプ13との高さの差よりも広くなる。そのため、はんだ接合材16の量が適当な一定量であれば、親チップ1の表面3と子チップ2の表面11との間隔が広い部分において、熱処理時に接続確認用バンプ13の先端部のはんだ接合材16が膨張しても、そのはんだ接合材16が接続確認用バンプ7の頂面に届かず、接続確認用バンプ7,13間の接続が達成されない。
したがって、すべての接続確認用バンプ7,13間の接続が達成されていれば、子チップ2が親チップ1に対して平行に接合されていると判定することができ、いずれか1組の接続確認用バンプ7,13間の接続が達成されていなければ、子チップ2が親チップ1に対して傾いて接合されている(平行に接合されていない)と判定することができる。
従来の構成と同様に、親チップ1の接続確認用バンプ7が機能バンプ6と同じ高さに形成され、子チップ2の接続確認用バンプ13が機能バンプ12と同じ高さに形成されている場合、子チップ2が親チップ1に対して傾いて接合されても、親チップ1の表面3と子チップ2の表面11との間隔が広い部分において、接続確認用バンプ13の先端部のはんだ接合材16と接続確認用バンプ7の頂面との間に生じる隙間は僅かである。そのため、はんだ接合材16が溶融して膨張すると、そのはんだ接合材16が接続確認用バンプ7の頂面に達し、接続確認用バンプ7,13間の接続が達成されてしまう。
これに対し、この実施形態の構成では、子チップ2の接続確認用バンプ13が機能バンプ12よりも低く形成されているので、子チップ2の表面11が親チップ1の表面3に対して少しでも傾いていると、親チップ1の表面3と子チップ2の表面11との間隔が広い部分において、接続確認用バンプ13の先端部のはんだ接合材16と接続確認用バンプ7の頂面との間に広い隙間が生じる。そのため、はんだ接合材16が膨張しても、そのはんだ接合材16が接続確認用バンプ7の頂面に届かず、接続確認用バンプ7,13間の接続が達成されない。よって、子チップ2が親チップ1に対して平行に接合されているか否かを正確に判定することができる。
図4は、子チップ2の製造工程を工程順に示す図解的な断面図である。
まず、図4(a)に示すように、配線層22、層間絶縁膜23および電極パッド24が形成された半導体基板21上の全面に、たとえば、窒化シリコンまたは酸化シリコンが堆積されることにより表面保護膜25が形成される。窒化シリコンまたは酸化シリコンは、CVD法により堆積させることができる。
次に、図4(b)に示すように、フォトリソグラフィ工程により、表面保護膜25に、パッド開口26および貫通孔27が貫通形成される。
その後、図4(c)に示すように、選択めっき法により、パッド開口26および貫通孔27内に金属材料が堆積されて、機能バンプ12および接続確認用バンプ13が形成される。パッド開口26の底面(電極パッド24の表面)と貫通孔27の底面(層間絶縁膜23の表面)との高さ位置が異なるので、機能バンプ12と接続確認用バンプ13とを同一工程で形成することにより、特別な工程を必要とせずに、表面保護膜25の表面に対する高さ(突出量)が互いに異なる機能バンプ12および接続確認用バンプ13を得ることができる。
図5は、子チップ2の他の構成を示す図解的な断面図である。この図5において、図2に示す各部に相当する部分には、図2の場合と同一の参照符号を付して示している。また、以下では、図2に示す構成の子チップ2との相違点のみを取り上げて説明し、各部の詳細な説明は省略する。
この図5に示す子チップ2では、層間絶縁膜23に、表面保護膜25の貫通孔27と連通する連通孔28が貫通して形成されている。そして、接続確認用バンプ13は、半導体基板21の表面から隆起し、貫通孔27を貫通して、表面保護膜25上に機能バンプ12の突出量よりも小さな突出量(たとえば、15μm)で突出している。
この構成によっても、図2に示す構成の場合と同様な効果を達成することができる。
以上、この発明の一実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、上述の実施形態では、子チップ2において、接続確認用バンプ13が機能バンプ12よりも低く形成されているとしたが、図6に示すように、親チップ1においても、接続確認用バンプ7が機能バンプ6よりも低く形成されてもよい。この場合、図6(a)に示すように、接続確認用バンプ7,13は、親チップ1と子チップ2とが接合される過程において、機能バンプ12の先端部のはんだ接合材16が親チップ1の機能バンプ6の頂面に接触した時点で、接続確認用バンプ13の先端部のはんだ接合材16と親チップ1の接続確認用バンプ7の頂面との間に、1〜5μm(好ましくは、1〜2μm)の隙間Dが生じるような高さにそれぞれ形成されるとよい。このように形成すれば、図6(b)に示すように、親チップ1の表面3と子チップ2の表面11とが互いに平行であれば、互いに対向する各機能バンプ6,12間および各接続確認用バンプ7,13間のはんだ接合材16が接続金属層14となって、それらの各間の良好な接続が達成される。
また、接続確認用バンプ7,13は、それぞれ親チップ1および子チップ2の内部回路と接続されていてもよいし、それぞれ親チップ1および子チップ2の内部回路から電気的に切り離されていてもよい。接続確認用バンプ7,13が内部回路から切り離される場合、図7に示すように、親チップ1において、チップ接合領域の各角部に2個1組の接続確認用バンプ7が配置されるとともに、チップ接合領域外に各接続確認用バンプ7と電気的に接続された外部取出用電極17が設けられる。一方、子チップ2において、各角部に2個1組の接続確認用バンプ13が配置されるとともに、その2個1組の接続確認用バンプ13が互いに電気的に接続される。これにより、親チップ1と子チップ2とが平行をなして接合されると、各組の接続確認用バンプ7,13の間が接続されて、各組の外部取出用電極17間が短絡されるので、これらの間の電気抵抗が小さくなる。一方、子チップ2が親チップ1に対して傾いて接合されると、それらの表面間の間隔が広い部分において、接続確認用バンプ7,13の接続が達成されず、外部取出用電極17間の電気的導通が得られないので、それらの間の電気抵抗が大きくなる。したがって、各組の外部取出用電極17間の電気抵抗の測定結果に基づいて、子チップ2が親チップ1に対して平行に接合されているか否かを正確に判定することができる。
また、チップ・オン・チップ構造の半導体装置を例示したが、この発明は、半導体チップの表面を配線基板(固体装置)に対向させて接合するフリップ・チップ・ボンディング構造の半導体装置に適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。 子チップの構成を図解的に示す断面図である。 親チップおよび子チップ間における機能バンプの接続部分および接続確認用バンプの接続部分の図解的な断面図であり、(a)は、子チップの機能バンプの先端部のはんだ接合材が親チップの機能バンプの頂面に接触した時の状態を示し、(b)は、親チップと子チップとの接合が完了した時の状態を示す。 子チップの製造工程を工程順に示す図解的な断面図である。 子チップの他の構成(接続確認用バンプが半導体基板の表面から隆起した構成)を示す図解的な断面図である。 この発明の変形例(親チップにおいても、接続確認用バンプが機能バンプよりも低く形成された態様)を説明するための図解的な断面図であり、(a)は、子チップの機能バンプの先端部のはんだ接合材が親チップの機能バンプの頂面に接触した時の状態を示し、(b)は、親チップと子チップとの接合が完了した時の状態を示す。 接続確認用バンプが親チップおよび子チップの内部回路から電気的に切り離された場合の構成を示す図解的な平面図である。
符号の説明
1 親チップ
2 子チップ
12 機能バンプ
13 接続確認用バンプ
21 半導体基板
23 層間絶縁膜
24 電極パッド
25 表面保護膜
26 パッド開口
27 貫通孔

Claims (4)

  1. 固体装置にその表面を対向させた状態で接合される半導体チップであって、
    半導体基板と、
    前記半導体基板の表面を覆う表面保護膜と、
    前記半導体基板と前記表面保護膜との間に介在され、前記表面保護膜に形成されたパッド開口に臨んで配置された電極パッドと、
    前記電極パッド上に設けられ、前記パッド開口を貫通して、前記表面保護膜上に第1の突出量で突出し、前記固体装置に接続される第1のバンプと、
    前記電極パッドよりも前記半導体基板側から隆起し、前記表面保護膜に貫通形成された貫通孔を貫通して、前記表面保護膜上に前記第1の突出量よりも小さい第2の突出量で突出し、前記固体装置に接続される第2のバンプとを含むことを特徴とする、半導体チップ。
  2. 前記半導体基板と前記表面保護膜との間に介在され、その表面上に前記電極パッドが配置される層間膜をさらに含み、
    前記第2のバンプは、前記層間膜の表面から隆起していることを特徴とする、請求項1記載の半導体チップ。
  3. 前記第2のバンプは、前記半導体基板の表面から隆起していることを特徴とする、請求項1記載の半導体チップ。
  4. 固体装置にその表面を対向させた状態で接合される半導体チップを製造する方法であって、
    電極パッドを有する半導体基板の表面に表面保護膜を形成する工程と、
    前記表面保護膜に、前記電極パッドを露出させるパッド開口および前記表面保護膜を貫通する貫通孔を形成する工程と、
    前記パッド開口および前記貫通孔をそれぞれ貫通する第1および第2のバンプを形成する工程とを含むことを特徴とする、半導体チップの製造方法。
JP2005241520A 2005-08-23 2005-08-23 半導体チップおよび半導体チップの製造方法 Active JP4791104B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005241520A JP4791104B2 (ja) 2005-08-23 2005-08-23 半導体チップおよび半導体チップの製造方法
KR1020087004282A KR20080037681A (ko) 2005-08-23 2006-08-18 반도체 칩 및 그 제조 방법 및 반도체 장치
PCT/JP2006/316264 WO2007023747A1 (ja) 2005-08-23 2006-08-18 半導体チップおよびその製造方法ならびに半導体装置
US11/990,875 US8653657B2 (en) 2005-08-23 2006-08-18 Semiconductor chip, method of manufacturing semiconductor chip, and semiconductor device
CNB2006800302109A CN100562981C (zh) 2005-08-23 2006-08-18 半导体芯片及其制造方法以及半导体装置
TW095130993A TW200721438A (en) 2005-08-23 2006-08-23 Semiconductor chip, method of manufacturing semiconductor chip, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005241520A JP4791104B2 (ja) 2005-08-23 2005-08-23 半導体チップおよび半導体チップの製造方法

Publications (2)

Publication Number Publication Date
JP2007059547A true JP2007059547A (ja) 2007-03-08
JP4791104B2 JP4791104B2 (ja) 2011-10-12

Family

ID=37922787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005241520A Active JP4791104B2 (ja) 2005-08-23 2005-08-23 半導体チップおよび半導体チップの製造方法

Country Status (2)

Country Link
JP (1) JP4791104B2 (ja)
CN (1) CN100562981C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886714B1 (ko) 2007-10-10 2009-03-04 주식회사 하이닉스반도체 반도체 칩
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181124A (ja) * 1995-12-27 1997-07-11 Mitsubishi Electric Corp 半導体装置及びその実装方法、並びにその実装部の検査方法
JP2003133508A (ja) * 2001-10-23 2003-05-09 Rohm Co Ltd 半導体装置
JP2003142649A (ja) * 2001-11-05 2003-05-16 Rohm Co Ltd 半導体装置
JP2004228202A (ja) * 2003-01-21 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181124A (ja) * 1995-12-27 1997-07-11 Mitsubishi Electric Corp 半導体装置及びその実装方法、並びにその実装部の検査方法
JP2003133508A (ja) * 2001-10-23 2003-05-09 Rohm Co Ltd 半導体装置
JP2003142649A (ja) * 2001-11-05 2003-05-16 Rohm Co Ltd 半導体装置
JP2004228202A (ja) * 2003-01-21 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886714B1 (ko) 2007-10-10 2009-03-04 주식회사 하이닉스반도체 반도체 칩
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
CN100562981C (zh) 2009-11-25
CN101243547A (zh) 2008-08-13
JP4791104B2 (ja) 2011-10-12

Similar Documents

Publication Publication Date Title
JP3631120B2 (ja) 半導体装置
JP2002222889A (ja) 半導体装置及びその製造方法
JP2000243900A (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2005277059A (ja) 半導体装置の製造方法、半導体装置、および半導体チップ
JP2002353398A (ja) 半導体装置
JP4704800B2 (ja) 積層型半導体装置及びその製造方法
JP2011142185A (ja) 半導体装置
WO2007023747A1 (ja) 半導体チップおよびその製造方法ならびに半導体装置
JPH11260851A (ja) 半導体装置及び該半導体装置の製造方法
US20040245651A1 (en) Semiconductor device and method for fabricating the same
JP2007142026A (ja) インターポーザとその製造方法及び半導体装置
JP3681690B2 (ja) 半導体装置
JP4791104B2 (ja) 半導体チップおよび半導体チップの製造方法
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
JP2008182264A (ja) 半導体装置、その製造方法およびその検査方法
JP4723312B2 (ja) 半導体チップおよび半導体装置
JP2004363319A (ja) 実装基板及び半導体装置
JP2007141947A (ja) 半導体装置およびその製造方法
JP2004260033A (ja) 半導体装置及びその製造方法
JP4668608B2 (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2003133509A (ja) 半導体パッケージ及びその製造方法
JP2007165758A (ja) 半導体装置およびその製造方法
JP2011035242A (ja) 多層プリント基板
CN104701246B (zh) 芯片及形成方法、封装成品、提高封装成品良率的方法
JP2005353687A (ja) 半導体装置用基板および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110218

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110614

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110621

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110714

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110721

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4791104

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250