CN101243547A - 半导体芯片及其制造方法以及半导体装置 - Google Patents
半导体芯片及其制造方法以及半导体装置 Download PDFInfo
- Publication number
- CN101243547A CN101243547A CNA2006800302109A CN200680030210A CN101243547A CN 101243547 A CN101243547 A CN 101243547A CN A2006800302109 A CNA2006800302109 A CN A2006800302109A CN 200680030210 A CN200680030210 A CN 200680030210A CN 101243547 A CN101243547 A CN 101243547A
- Authority
- CN
- China
- Prior art keywords
- semiconductor chip
- projection
- semiconductor
- chip
- overhang
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
提供一种能够正确判定半导体芯片是否相对于其他半导体芯片等固体装置平行接合的半导体装置以及用于该装置的半导体芯片及其制造方法,半导体芯片包括:功能突块,其以第一突出量从半导体芯片的表面突出,用于与固体装置电连接;连接确认用突块,其以小于第一突出量的第二突出量从半导体芯片的表面突出,用于确认功能突块的电连接状态。
Description
技术领域
本发明涉及芯片层叠(chip-on-chip)构造和倒装芯片焊接(flip-chip-bonding)构造的半导体装置、及适用于该半导体装置的半导体芯片及该半导体芯片的制造方法。
背景技术
作为用于实现半导体装置的小型化以及高集成化的构造,例如,公知有使半导体芯片的表面与其他的半导体芯片的表面相对而接合的芯片层叠构造。
在芯片层叠构造的半导体装置中,在各半导体芯片的表面设有多个功能突块(bump)以及连接确认用突块。例如,在各半导体芯片的表面,在其中央部配列有格子状的多个功能突块,在四个角部配置有连接确认用突块。
在各半导体芯片中,功能突块是利用铜(Cu)等金属材料全部形成为均匀的高度(从半导体芯片的表面突出的突出量)。另外,在一方的半导体芯片的各功能突块的前端部,形成有能够与功能突块的材料进行合金化的焊料接合材料。经由该焊料接合材料,将一个半导体芯片的各功能突块和另一个半导体芯片的各功能突块连接起来,由此,实现半导体芯片之间的电性以及机械的连接。
另一方面,在各半导体芯片中,连接确认用突块是利用与功能突块相同的金属材料,形成为与功能突块相同的高度(从半导体芯片的表面突出的突出量)。另外,在一个半导体芯片的各连接确认用突块的前端部形成有焊料接合材料。由此,在两半导体芯片相互平行接合的情况下,一个半导体芯片的各连接确认用突块与另一个半导体芯片的各连接确认用突块经焊料接合材料连接。因此,通过调整这些连接确认用突块之间的连接装置,能够判定两半导体芯片是否相互平行接合。即,如果全部的连接确认用突块间的连接状态良好,则能够判定两半导体芯片相互平行接合。另一方面,如果即使有一个连接确认用突块的连接状态不良,则可以判定为两半导体芯片没有相互平行接合(一个半导体芯片相对于另一个半导体芯片倾斜接合)。
专利文献1:日本特开平8-153747号公报
但是,在现有的结构中,即使在一个半导体芯片相对于另一个半导体芯片多少有些倾斜的状态下接合,连接确认用突块的前端部的焊料接合材料在热处理时熔融而膨胀,由此产生两半导体芯片的全部连接确认用突块被连接的不良情况。此时,虽然一个半导体芯片相对于另一个半导体芯片倾斜接合,但仍判断为两半导体芯片相互平行接合。
发明内容
因此,本发明的目的是提供一种能够正确判定半导体芯片是否相对于其他半导体芯片等固体装置平行接合的半导体装置以及用于该装置的半导体芯片及其制造方法。
用于达成所述目的的本发明的半导体芯片,是在使其表面与固体装置相对的状态下被接合于固体装置的半导体芯片,其包括:功能突块,其以第一突出量从所述表面突出,用于与所述固体装置电连接;连接确认用突块,其以小于所述第一突出量的第二突出量从所述表面突出,用于确认所述功能突块的电连接状态。
在该结构中,由于连接确认用突块形成得低于功能突块,所以即使半导体芯片的表面相对于固体装置稍许倾斜,在固体装置和半导体芯片的表面的间隔宽的部分,在固体装置与连接确认用突块连接的部分(例如在固体装置的表面配置的焊盘或突块)与连接确认用突块的前端部之间也会产生宽的间隙。因此,在连接确认用突块和固体装置通过形成在连接确认用突块上的接合材料被接合时,即使接合材料膨胀,该接合材料也不会达到固体装置,不会实现连接确认用突块和固体装置的连接。因此,根据连接确认用突块和固体装置的连接状态,能够正确地判定半导体芯片相对于固体装置是否平行地接合。
所述半导体芯片也可以还包括半导体基板;表面保护膜,其覆盖所述半导体基板的表面;电极焊盘,其介于所述半导体基板和所述表面保护膜之间,被配置成面对在所述表面保护膜上形成的焊盘开口。此时,所述功能突块设置于所述电极焊盘上,贯通所述焊盘开口,在所述表面保护膜上以第一突出量突出,所述连接确认用突块相比于所述电极焊盘从所述半导体基板一侧隆起,贯通在所述表面保护膜贯通形成的贯通孔,在所述表面保护膜上以小于所述第一突出量的第二突出量突出。
该结构的半导体芯片可以通过包括如下工序的方法进行制造,即:在半导体基板的表面形成表面保护膜的工序;在所述表面保护膜上形成贯通孔的工序,其中该贯通孔贯通使配置在所述半导体基板上的所述电极焊盘露出的焊盘开口以及所述表面保护膜;以及形成贯通所述焊盘开口的功能突块以及贯通所述贯通孔的连接确认用突块的工序
也可以还包括层间膜,该层间膜介于所述半导体基板和所述表面保护膜之间,在其表面上配置所述电极焊盘,所述连接确认用突块从所述层间膜的表面隆起。
另外,所述连接确认用突块也可以从所述半导体基板的表面隆起。
用于达成所述目的的本发明的半导体装置,是具有芯片层叠构造,在使第二半导体芯片的表面面对第一半导体芯片的表面的状态下,接合所述第一半导体芯片和所述第二半导体芯片的半导体装置,该半导体装置包括:第一半导体芯片侧功能突块,其从所述第一半导体芯片的表面突出;第一半导体芯片侧连接确认用突块,其从所述第一半导体芯片的表面突出;第二半导体芯片侧功能突块,其以第一突出量从所述第二半导体芯片的表面突出,连接于所述第一半导体芯片侧功能突块,用于实现所述第一半导体芯片和所述第二半导体芯片的电连接;第二半导体芯片侧连接确认用突块,其以小于所述第一突出量的第二突出量从所述第二半导体芯片的表面突出,与所述第一半导体芯片侧连接确认用突块连接,用于确认所述第一半导体芯片和所述第二半导体芯片的电连接的状态。
在该结构中,由于第二半导体芯片侧连接确认用突块形成得低于第二半导体芯片侧功能突块,所以即使第二半导体芯片的表面相对于第一半导体芯片的表面稍许倾斜,在第一半导体芯片的表面和第二半导体芯片的表面的间隔宽的部分,在相互相对的第一半导体芯片侧连接确认用突块和第二半导体芯片侧连接确认用突块之间也会产生宽的间隙。因此,在这些连接确认用突块通过形成在一方的连接确认用突块上的接合材料被接合时,即使接合材料膨胀,该接合材料也不会达到另一方的连接确认用突块,不会实现第一半导体芯片侧连接确认用突块和第二半导体芯片侧连接确认用突块之间的连接。因此,根据第一半导体芯片侧连接确认用突块和第二半导体芯片侧连接确认用突块之间的连接状态,能够正确地判定第二半导体芯片相对于第一半导体芯片是否平行地接合。
所述第一半导体芯片侧功能突块、所述第二半导体芯片侧功能突块、所述第一半导体芯片侧连接确认用突块、所述第二半导体芯片侧连接确认用突块可以采用相同的金属材料形成。且所述半导体装置也可以还包括连接金属层,该连接金属层分别介于所述第一半导体芯片侧功能突块和所述第二半导体芯片侧功能突块之间、以及介于所述第一半导体芯片侧连接确认用突块和所述第二半导体芯片侧连接确认用突块之间,所述连接金属层与所述金属材料合金化而用于实现上述各部分之间的连接。
例如,所述第一半导体芯片侧功能突块、所述第二半导体芯片侧功能突块、所述第一半导体芯片侧连接确认用突块以及所述第二半导体芯片侧连接确认用突块可以采用铜或金形成。此时,所述连接金属层也可以设置于所述第一半导体芯片侧功能突块及所述第一半导体芯片侧连接确认用突块、以及/或者所述第二半导体芯片侧功能突块及所述第二半导体芯片侧连接确认用突块的顶面,通过焊料接合材料形成。
所述第二半导体芯片在垂直俯视其表面时的形状呈近似矩形,所述第二半导体芯片侧功能突块配置在所述第二半导体芯片的表面的中央部,所述第二半导体芯片侧连接确认用突块配置在所述第二半导体芯片的表面的各角部。
根据该结构,在第二半导体芯片的表面的各角部配置有第二半导体芯片侧连接确认用突块。因此,如果第二半导体芯片的表面相对于第一半导体芯片的表面倾斜,则至少一组的第一半导体芯片侧连接确认用突块和第二半导体芯片侧连接确认用突块之间产生宽的间隙。因此,根据第二半导体芯片侧连接确认用突块和第二半导体芯片侧连接确认用突块的连接状态,能够更加正确地判定第二半导体芯片相对于第一半导体芯片是否平行地接合。
所述第二半导体芯片侧连接确认用突块形成得低于所述第二半导体芯片侧功能突块,并且所述第一半导体芯片侧连接确认用突块形成得低于所述第一半导体芯片侧功能突块也可。即,所述第一半导体芯片侧连接确认用突块以比所述第一半导体芯片侧功能突块的从所述第一半导体芯片的表面突出的突出量小的突出量,从所述第一半导体芯片的表面突出也可。
本发明的上述的或另外的目的、特征以及效果从参考附图的以下叙述的实施方式的说明中可以更加明确。
附图说明
图1是表示本发明的一个实施方式的半导体装置的结构的图解截面图;
图2是表示子芯片的结构的图解截面图;
图3是母芯片以及子芯片之间的功能突块的连接部分以及连接确认用突块的连接部分的图解截面图,(a)是表示子芯片的功能突块的前端部的焊料接合材料接触于母芯片的功能突块的顶面时的状态,(b)表示母芯片和子芯片的接合完成时的状态;
图4是按工序顺序表示子芯片的制造工序的图解截面图;
图5是表示子芯片的其他结构(连接确认用突块从半导体基板的表面隆起的结构)的图解截面图;
图6是用于说明本发明的变形例(在母芯片中连接确认用突块也形成得低于功能突块的样态)的图解截面图,(a)表示子芯片的功能突块的前端部的焊料接合材料接触于母芯片的功能突块的顶面时的状态,(b)表示母芯片和子芯片的接合结束时的状态;
图7是连接确认用突块从母芯片以及子芯片的内部电路被电性切断时的结构的图解俯视图。
具体实施方式
以下,参考附图详细说明本发明的实施方式。
图1是表示本发明的一个实施方式的半导体装置的结构的图解截面图。
该半导体装置具有使作为固体装置的母芯片1和作为半导体芯片的子芯片2重合接合的芯片层叠构造。
母芯片1形成为俯视时近似矩形,在使其表面(对母芯片1的形成基体的半导体基板上的形成器件的活性区域一侧表面进行覆盖的表面保护膜的表面)3朝向上方的面朝上姿势下,被焊接(bonding)在引导架(leadflame)4的岛部5上。在该母芯片1的表面3,在其中央部设定有接合子芯片2的近似矩形的芯片接合区域。而且,在芯片接合区域内突出(隆起)形成有多个功能突块6。另外,在芯片接合区域内的各角部突出形成有连接确认用突块7。进而,在母芯片1的表面3,在包围芯片接合区域的周缘部设有多个外部连接用突块8。该外部连接用突块8经焊接线(bondingwire)9被电连接(线焊接)于引导架4的引导部10。
子芯片2在俯视时形成为比母芯片1小的锦熙矩形。在使其表面(后述的表面保护膜25的表面)11朝向下方的面朝下姿势下,被接合于母芯片1的表面3的芯片接合区域。在该子芯片2的表面11突出形成有与母芯片1的功能突块6分别连接的功能突块12。另外,在子芯片2的表面11的各角部突出形成有与母芯片1的连接确认用突块7分别连接的连接确认用突块13。
在母芯片1和子芯片2接合的状态下,母芯片1的功能突块6以及连接确认用突块7、和分别与它们对应的子芯片2的功能突块12以及连接确认用突块13,相互地使顶面对合相对,隔着介于它们之间的连接金属层14被连接起来。由此,母芯片1以及子芯片2隔着功能突块6、12被电连接,且在相互之间保持规定间隔的状态下被机械地连接。另外,母芯片1以及子芯片2与引导架4以及焊接线9一起被密封树脂15密封。引导架4的引导部10的一部分从密封树脂15露出,作为外部连接部(外部引导部)起作用。
图2是表示子芯片2的结构的图解截面图。
子芯片2例如在形成其基体的半导体基板(例如硅基板)21上具有多层配线构造。具体地说,子芯片2在半导体基板21上具有:与被嵌入半导体基板21的器件电连接的配线层22;在半导体基板21以及配线层22上形成的层间绝缘膜23;配置在该层间绝缘膜23上,经通路孔(via hole)与配线层22电连接的电极焊盘24;以及形成在层间绝缘膜23以及电极焊盘24上,形成子芯片2的最表层的表面保护膜25。
在表面保护膜25上,在与电极焊盘24相对的位置形成有焊盘开口26,电极焊盘24经该焊盘开口26从表面保护膜25露出。另外,在表面保护膜25上,在其周缘部形成有贯通孔27,该贯通孔27在与表面保护膜25的表面11正交的方向上贯通表面保护膜25。
而且,功能突块12设置在电极焊盘24上,贯通焊盘开口26,在表面保护膜25上以规定的突出量(例如20μm)突出。另外,连接确认用突块13从面对贯通孔27的层间绝缘膜23的表面隆起,贯通贯通孔27,在表面保护膜25上以小于功能突块12的突出量的突出量(例如18μm)突出。即,以表面保护膜25的表面11为基准,连接确认用突块13形成得比功能突块12低1~5μm(优选低1~2μm)。
而且,在本实施方式中,功能突块6、12以及连接确认用突块7、13全部采用相同金属材料(例如铜或金)形成。另外,在母芯片1中,功能突块6以及连接确认用突块7全部形成为相同的高度(从母芯片1的表面3突出的突出量)。
图3是表示功能突块6、12的连接部分以及连接确认用突块7、13的连接部分的图解截面图。
如图3(a)所示,在母芯片1和子芯片2的接合前的状态下,在子芯片2的功能突块12以及连接确认用突块13的前端部形成有焊料接合材料16。
由于功能突块12和连接确认用突块13的高度差异,在接合母芯片1和子芯片2的过程中,在功能突块12的前端部的焊料接合材料16接触于母芯片1的功能突块6的顶面的时刻,在连接确认用突块13的前端部的焊料接合材料16与母芯片1的连接确认用突块7的顶面之间产生间隙D。
如果母芯片1的表面3和子芯片2的表面11相互平行,则全部的连接确认用突块13的前端部的焊料接合材料16与连接确认用突块7的顶面之间的间隙D,成为与功能突块12和连接确认用突块13的高度差相当的间隔。因此,如果之后进行热处理,则连接确认用突块13的前端部的焊料接合材料16熔融而膨胀,利用该焊料接合材料16连接全部的连接确认用突块7、13之间。然后,如图3(b)所示,相互相对的各功能突块6、12之间以及各连接确认用突块7、13之间的焊料接合材料16成为连接金属层14,达成它们各个之间良好的连接(导通)。
另一方面,如果子芯片2的表面11相对于母芯片1的表面3倾斜,则产生母芯片1的表面3和子芯片2的表面11的间隔宽的部分和间隔窄的部分,在连接确认用突块13的前端部的焊料接合材料16与连接确认用突块7的顶面之间的间隙D产生宽窄。而且,在母芯片1的表面3和子芯片2的表面11的间隔宽的部分,连接确认用突块13的前端部的焊料接合材料16与连接确认用突块7的顶面之间的间隙D的间隔变得比功能突块12与连接确认用突块13的高度差还要宽。因此,如果焊料接合材料16的量是适当的一定量,则在母芯片1的表面3和子芯片2的表面11的间隔宽的部分,即使热处理时连接确认用突块13的前端部的焊料接合材料16膨胀,该焊料接合材料16也不会到达连接确认用突块7的顶面,不会实现连接确认用突块7、13之间的连接。
因此,如果达成全部的连接确认用突块7、13之间的连接,则可以判定为子芯片2相对于母芯片1平行地接合,如果没有达成任一组的连接确认用突块7、13间的连接,则可以判定为子芯片2相对于母芯片1倾斜地接合(没有平行接合)。
与现有的结构同样,在母芯片1的连接确认用突块7形成为和功能突块6相同的高度、子芯片2的连接确认用突块13形成为和功能突块12相同的高度时,即使子芯片2相对于母芯片1倾斜接合,在母芯片1的表面3和子芯片2的表面11的间隔宽的部分,在连接确认用突块13的前端部的焊料接合材料16与连接确认用突块7的顶面之间产生的间隙很小。因此,如果焊料接合材料16熔融膨胀,该焊料接合材料16达到连接确认用突块7的顶面,实现连接确认用突块7、13之间的连接。
相对于此,在本实施方式中,由于子芯片2的连接确认用突块13形成为低于功能突块12,所以即使子芯片2的表面11相对于母芯片1的表面3有稍许的倾斜,则在母芯片1的表面3和子芯片2的表面11之间的间隔宽的部分,在连接确认用突块13的前端部的焊料接合材料16与连接确认用突块7的顶面之间也会产生宽的间隙。因此,即使焊料接合材料16膨胀,该焊料接合材料16也不会达到连接确认用突块7的顶面,也不会实现连接确认用突块7、13之间的连接。因此,能够正确判定子芯片2相对于母芯片1是否平行接合。
图4是按工序顺序表示子芯片2的制造工序的图解截面图。
首先,如图4(a)所示,在形成了配线层22、层间绝缘膜23以及电极焊盘24的半导体基板21上的整个面,例如通过堆积氮化硅或氧化硅而形成表面保护膜25。氮化硅或氧化硅可以通过CVD法堆积。
接着,如图4(b)所示,通过光刻工序在表面保护膜25上贯通形成焊盘开口26以及贯通孔27。
之后,如图4(c)所示,通过选择镀法在焊盘开口26以及贯通孔27内堆积金属材料,形成功能突块12以及连接确认用突块13。由于焊盘开口26的底面(电极焊盘24的表面)和贯通孔27的底面(层间绝缘膜23的表面)的高度位置不同,所以通过在同一工序中形成功能突块12和连接确认用突块13,从而不需要特别的工序,能够得到相对于表面保护膜25的表面的高度(突出量)相互不同的功能突块12以及连接确认用突块13。
而且,并不限于此,功能突块12以及连接确认用突块13也可以分别在不同工序中形成。即,也可以先形成功能突块12以及连接确认用突块13的一方,接着再形成另一方。
图5是表示子芯片2的其他结构的图解截面图。在该图5中,与图2所示的各部分相当的部分标注与图2相同的参考符号表示。另外,以下,只举出与图2所示结构的子芯片2的不同点进行说明,省略各部分详细的说明。
在该图5所示的子芯片2中,在层间绝缘膜23上贯通形成有与表面保护膜25的贯通孔27连通的连通孔28。而且,连接确认用突块13从半导体基板21的表面隆起,贯通贯通孔27,在表面保护膜25上以小于功能突块12的突出量的突出量(例如,15μm)突出。
由该结构,也能够实现与图2所示结构的情况同样的效果。
以上,说明了本发明的一个实施方式,但本发明以其他方式也能够实施。例如,在上述的实施方式中,在子芯片2上,连接确认用突块13形成得低于功能突块12,但如图6所示,即使在母芯片1上也可以将连接确认用突块7形成得低于功能突块6。此时,如图6(a)所示,连接确认用突块7、13只要分别形成为如下这样的高度即可,即:在接合母芯片1和子芯片2的过程中,在功能突块12的前端部的焊料接合材料16接触于母芯片1的功能突块6的顶面的时刻,在连接确认用突块13的前端部的焊料接合材料16与母芯片1的连接确认用突块7的顶面之间产生1~5μm(优选1~2μm)的间隙D。若如此形成,则如图6(b)所示,只要母芯片1的表面3和子芯片2的表面11相互平行,相互相对的各功能突块6、12之间以及各连接确认用突块7、13之间的焊料接合材料16成为连接金属层14,可实现它们各个之间的良好连接。
另外,在子芯片2上,功能突块12和连接确认用突块13形成为相同的高度,在母芯片1上,连接确认用突块7形成为低于功能突块6也可。即,在该实施方式中,虽然将母芯片1以及子芯片2分别作为第一半导体芯片以及第二半导体芯片,但也可以将母芯片1作为第二半导体芯片,将子芯片2作为第一半导体芯片。
进而另外,连接确认用突块7、13可以分别与母芯片1以及子芯片2的内部电路连接,也可以分别与母芯片1以及子芯片2的内部电路电性断开,在连接确认用突块7、13从内部电路断开的情况下,如图7所示,在母芯片1上,在芯片接合区域的各角部配置两个一组的连接确认用突块7,并且在芯片接合区域外设置与各连接确认用突块7电连接的外部取出用电极17。另一方面,在子芯片2上,在各角部配置两个一组的连接确认用突块13,并且将该两个一组的连接确认用突块13相互电连接。由此,如果母芯片1和子芯片2呈平行地接合,则各组的连接确认用突块7、13之间被连接起来,使各组的外部取出用电极17之间短路,因此,它们之间的电阻变小。另一方面,如果子芯片2相对于母芯片1倾斜地被接合,则在它们的表面间的间隔宽的部分,没有实现连接确认用突块7、13的连接,无法得到外部取出用电极17之间的电导通,因此它们之间的电阻变大。因此,根据各组的外部取出用电极17之间的电阻的测量结果,能够正确判定子芯片2相对于母芯片1是否平行地接合。
另外,虽然示例出了芯片层叠构造的半导体装置,但本发明还可以适用于使半导体芯片表面面对于配线基板(固体装置)进行接合的倒装芯片焊接构造的半导体装置。
此外,在权利要求书中记载的事项的范围内可以实施各种设计上的变更。即,所述实施方式只不过是为了明确说明本发明的技术内容而采用的具体例子,并不应解释为本发明限定于这些具体例子,本发明的精神以及范围仅由附加的权利要求书限定。
本申请对应于2005年8月23日向日本专利局提出的特愿2005-241520号以及特愿2005-241521号,这些申请的公开内容引用组合于此。
Claims (9)
1.一种半导体芯片,在使其表面与固体装置相对的状态下被接合于固体装置,其包括:
功能突块,其以第一突出量从所述表面突出,用于与所述固体装置电连接;
连接确认用突块,其以小于所述第一突出量的第二突出量从所述表面突出,用于确认所述功能突块的电连接状态。
2.如权利要求1所述的半导体芯片,其还包括:
半导体基板;
表面保护膜,其覆盖所述半导体基板的表面;
电极焊盘,其介于所述半导体基板和所述表面保护膜之间,被配置成面对在所述表面保护膜上形成的焊盘开口,
所述功能突块设置于所述电极焊盘上,贯通所述焊盘开口,在所述表面保护膜上以第一突出量突出,
所述连接确认用突块相比于所述电极焊盘从所述半导体基板一侧隆起,贯通在所述表面保护膜贯通形成的贯通孔,在所述表面保护膜上以小于所述第一突出量的第二突出量突出。
3.如权利要求2所述的半导体芯片,
其还包括层间膜,该层间膜介于所述半导体基板和所述表面保护膜之间,在其表面上配置所述电极焊盘,
所述连接确认用突块从所述层间膜的表面隆起。
4.如权利要求2所述的半导体芯片,
所述连接确认用突块从所述半导体基板的表面隆起。
5.一种制造半导体芯片的方法,该半导体芯片在使其表面与固体装置相对的状态下被接合于固体装置,
包括:
在半导体基板的表面形成表面保护膜的工序;
在所述表面保护膜上形成贯通孔的工序,其中该贯通孔贯通使配置在所述半导体基板上的所述电极焊盘露出的焊盘开口以及所述表面保护膜;以及
形成贯通所述焊盘开口的功能突块以及贯通所述贯通孔的连接确认用突块的工序。
6.一种半导体装置,其具有芯片层叠构造,在使第二半导体芯片的表面面对第一半导体芯片的表面的状态下,接合所述第一半导体芯片和所述第二半导体芯片,该半导体装置包括:
第一半导体芯片侧功能突块,其从所述第一半导体芯片的表面突出;
第一半导体芯片侧连接确认用突块,其从所述第一半导体芯片的表面突出;
第二半导体芯片侧功能突块,其以第一突出量从所述第二半导体芯片的表面突出,连接于所述第一半导体芯片侧功能突块,用于实现所述第一半导体芯片和所述第二半导体芯片的电连接;
第二半导体芯片侧连接确认用突块,其以小于所述第一突出量的第二突出量从所述第二半导体芯片的表面突出,与所述第一半导体芯片侧连接确认用突块连接,用于确认所述第一半导体芯片和所述第二半导体芯片的电连接的状态。
7.如权利要求6所述的半导体装置,其中,
所述第一半导体芯片侧功能突块、所述第二半导体芯片侧功能突块、所述第一半导体芯片侧连接确认用突块、所述第二半导体芯片侧连接确认用突块采用相同的金属材料形成,
且所述半导体装置还包括连接金属层,该连接金属层分别介于所述第一半导体芯片侧功能突块和所述第二半导体芯片侧功能突块之间、以及介于所述第一半导体芯片侧连接确认用突块和所述第二半导体芯片侧连接确认用突块之间,所述连接金属层与所述金属材料合金化而用于实现上述各部分之间的连接。
8.如权利要求6所述的半导体装置,其中,
所述第二半导体芯片在垂直俯视其表面时的形状呈近似矩形,
所述第二半导体芯片侧功能突块配置在所述第二半导体芯片的表面的中央部,
所述第二半导体芯片侧连接确认用突块配置在所述第二半导体芯片的表面的各角部。
9.如权利要求6所述的半导体装置,其中,
所述第一半导体芯片侧连接确认用突块以比所述第一半导体芯片侧功能突块的从所述第一半导体芯片的表面突出的突出量小的突出量,从所述第一半导体芯片的表面突出。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP241521/2005 | 2005-08-23 | ||
JP241520/2005 | 2005-08-23 | ||
JP2005241520A JP4791104B2 (ja) | 2005-08-23 | 2005-08-23 | 半導体チップおよび半導体チップの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101243547A true CN101243547A (zh) | 2008-08-13 |
CN100562981C CN100562981C (zh) | 2009-11-25 |
Family
ID=37922787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2006800302109A Expired - Fee Related CN100562981C (zh) | 2005-08-23 | 2006-08-18 | 半导体芯片及其制造方法以及半导体装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4791104B2 (zh) |
CN (1) | CN100562981C (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100886714B1 (ko) | 2007-10-10 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 칩 |
KR102190382B1 (ko) | 2012-12-20 | 2020-12-11 | 삼성전자주식회사 | 반도체 패키지 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3325755B2 (ja) * | 1995-12-27 | 2002-09-17 | 三菱電機株式会社 | 半導体装置及びその実装方法、並びにその実装部の検査方法 |
JP3870067B2 (ja) * | 2001-11-05 | 2007-01-17 | ローム株式会社 | 半導体装置 |
JP3787295B2 (ja) * | 2001-10-23 | 2006-06-21 | ローム株式会社 | 半導体装置 |
JP2004228202A (ja) * | 2003-01-21 | 2004-08-12 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
2005
- 2005-08-23 JP JP2005241520A patent/JP4791104B2/ja active Active
-
2006
- 2006-08-18 CN CNB2006800302109A patent/CN100562981C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100562981C (zh) | 2009-11-25 |
JP2007059547A (ja) | 2007-03-08 |
JP4791104B2 (ja) | 2011-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5629580B2 (ja) | 二重ポスト付きフリップチップ相互接続 | |
CN102810522B (zh) | 封装结构和方法 | |
US6667225B2 (en) | Wafer-bonding using solder and method of making the same | |
US6528879B2 (en) | Semiconductor device and semiconductor module | |
CN100568489C (zh) | 电路模块及其制造方法 | |
TWI390642B (zh) | 穩定之金凸塊焊料連接 | |
TWI304236B (en) | Method for manufacturing stacked chip pakcage | |
US8742582B2 (en) | Solder interconnect on IC chip | |
JP4051531B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
CN100373616C (zh) | 半导体装置及其制造方法 | |
JP2002503039A (ja) | 複数の導体を備えた超小形電子リード構造体 | |
TW200525666A (en) | Bump-on-lead flip chip interconnection | |
CN101002313A (zh) | 半导体装置 | |
CN102254869A (zh) | 集成电路装置 | |
JP2915888B1 (ja) | 配線基板及びその製造方法 | |
JP4019251B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
WO2007023747A1 (ja) | 半導体チップおよびその製造方法ならびに半導体装置 | |
CN100562981C (zh) | 半导体芯片及其制造方法以及半导体装置 | |
TWI377662B (en) | Multiple flip-chip package | |
US6111309A (en) | Semiconductor device | |
JP2003110091A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2001250907A (ja) | 半導体装置及びその製造方法 | |
JP2000260933A (ja) | 半導体装置の製造方法 | |
CN1883048A (zh) | 定制微电子器件以及制造定制电子互连的方法 | |
JP4562006B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091125 Termination date: 20130818 |