JP2004260033A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】バンプ同士の接合によって半導体チップを実装基板に実装する場合に、バンプ相互の位置ずれによって接合不良が発生しやくなる。
【解決手段】半導体チップ１上に第１の接続用バンプ２と第１の噛み合わせバンプ３を形成するとともに、半導体チップ１が実装される実装基板４上に第２の接続用バンプ５と第２のバンプを形成し、半導体チップ１を実装基板４に実装する際に、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６との噛み合わせによってバンプ２，５相互の位置ずれを修正し、半導体チップ１と実装基板４とを正確に位置合わせできるようにする。
【選択図】 図１
【解決手段】半導体チップ１上に第１の接続用バンプ２と第１の噛み合わせバンプ３を形成するとともに、半導体チップ１が実装される実装基板４上に第２の接続用バンプ５と第２のバンプを形成し、半導体チップ１を実装基板４に実装する際に、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６との噛み合わせによってバンプ２，５相互の位置ずれを修正し、半導体チップ１と実装基板４とを正確に位置合わせできるようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、バンプ同士の接合によって半導体チップを実装基板に実装する際に用いて好適な半導体装置の製造方法と、これによって製造される半導体装置に関する。
【０００２】
【従来の技術】
現在、高性能な半導体装置のパッケージ形態の一つとして、ＣＰＵ（中央演算処理装置）やメモリなどの複数のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）デバイスを単一のパッケージに形成してシステム化を実現したＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）が知られている。ＳＩＰの中には、複数の半導体チップを共通の実装基板（インターポーザ）に実装したパッケージ形態を採用したものがある。また、ＳＩＰの実装基板として、これに実装される半導体チップよりも大径の半導体チップを採用したもの（チップオンチップ型のＳＩＰ）もある。
【０００３】
このようなＳＩＰのパッケージ形態を採用した半導体装置の実装方式として、近年では、多ピン化や狭ピッチ化に対応するために、フリップチップ方式が実用化されている。フリップチップ方式では、半導体チップの電極上にバンプ（金属突起）を形成し、このバンプを介して当該半導体チップを実装基板に実装することから、バンプの形成方法や接合方法が重要となっている。
【０００４】
また、フリップチップ方式では、複数のバンプを形成した半導体チップを、同じく複数のバンプを形成した実装基板にフリップチップボンダー（以下、「ボンダー」と略称）で実装する。このような実装構造をもつＳＩＰなどの半導体装置（半導体パッケージ）を製造する場合は、ボンダーを用いて、半導体チップと実装基板を画像認識等によって位置決めした後、半導体チップ側に形成したバンプと実装基板側に形成したバンプを互いに突き合わせて加圧することになる。
【０００５】
そのため、半導体チップと実装基板の位置決めが正確に行われないと、実際にバンプ同士を突き合わせて加圧したときに、バンプ相互の位置ずれによって横滑りが発生し、これに伴うチ半導体チップの横ずれによって接合不良（バンプ接合部の抵抗値上昇、オープン不良、ショート不良など）を招きやすいものとなる。また、半導体チップの横ずれの度合いは、ボンダーの熱膨張による寸法変化によっても変わり、バンプ同士の横滑りの度合いは、バンプ同士を加圧するときのボンダーの変形によっても変わる。
【０００６】
この対策としては、第１に、ボンダーの構成として、高精度な位置決め機能を持たせる、低熱膨張の材料を使う、フレームを厚くして高剛性化するなどの対策が考えられ、第２に、バンプ形成後に各々のバンプの先端を平坦化するスタンピング工程を設けるなどの対策が考えられる。しかしながら、第１の対策をとった場合は、ボンダーの高額化や大型化を招くという別の問題が生じ、第２の対策をとった場合は、スタンピング工程の追加によって製造工程が複雑化し、かつスタンピングによってバンプが汚染するという別の問題が生じる。
【０００７】
そこで従来においては、フリップチップ接合に際して、電子回路素子であるチップにスタッドバンプを形成するとともに、そのチップを実装する回路基板にガイド穴を形成し、スタッドバンプの先端突出部をガイド穴に挿入して位置合わせする技術が開示されている（特許文献１）。
【０００８】
【特許文献１】
特開平７−５０３１６号公報（請求項１−２、第３図）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示された技術では、チップ上にはんだバンプを形成する工程とは別工程でスタッドバンプを形成する必要があるとともに、回路基板上にはんだバンプを形成する工程とは別工程でガイド穴を形成する必要がある。そのため、製造工程が複雑化してしまう。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体チップに第１のバンプを形成するとともに、半導体チップが実装される実装基板に第１のバンプと噛み合う位置関係で第２のバンプを形成し、半導体チップを実装基板に実装する際に、第１のバンプと第２のバンプとの噛み合わせによって半導体チップと実装基板とを位置合わせするものである。
【００１１】
この半導体装置の製造方法においては、半導体チップと実装基板にそれぞれ第１のバンプと第２のバンプを形成しておき、実際に半導体チップを実装基板に実装する際に、第１のバンプと第２のバンプとを噛み合わせることにより、電気的に接続（導通）すべきバンプ同士の横滑りやこれに伴う半導体チップの横ずれが抑制され、結果的に半導体チップと実装基板との位置合わせが正確になされる。
【００１２】
また、本発明に係る半導体装置は、第１のバンプが形成された半導体チップと、この半導体チップが実装されるとともに、第１のバンプと噛み合う第２のバンプが形成された実装基板とを備えるものである。
【００１３】
この半導体装置においては、その製造工程で半導体チップを実装基板に実装するときに、第１のバンプと第２のバンプとが噛み合うことになるため、電気的に接続（導通）すべきバンプ同士の横滑りやこれに伴う半導体チップの横ずれを抑制し、半導体チップと実装基板との位置合わせを正確に行うことが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１５】
本発明に係る半導体装置の製造方法は、半導体チップを実装基板に実装するにあたって、両者の電極部分をバンプ同士の接合によって電気的に接続するフリップチップ方式を採用するもので、以下にその具体的な手順を述べる。
【００１６】
先ず、半導体チップを実装基板に実装するのに先立って、図１に示すように、半導体チップ１に第１の接続用バンプ２と第１の噛み合わせ用バンプ３を形成する一方、実装基板４に第２の接続用バンプ５と第２の噛み合わせ用バンプ６を形成する。半導体チップ１は、例えばＬＳＩチップからなるもので、実装基板４は、例えばＳｉインターポーザ（シリコンインターポーザ）からなるものである。
【００１７】
半導体チップ１においては、ベースとなるシリコン基板７上に配線層８が積層され、さらにこの配線層８を覆うようにパッシベーション膜（最終保護膜）９が積層されている。パッシベーション膜９は半導体チップ１の最表面に積層されている。また、配線層８上の所定の位置には電極パッド１０，１１が形成されている。
【００１８】
この半導体チップ１に対しては、電極パッド１０，１１の開口部にそれぞれ第１の接続用バンプ２と第１の噛み合わせ用バンプ３を同時に形成する。バンプとしては、バンプ形成材料にはんだ材を用いたはんだバンプを採用することができる。各々のバンプ２，３の形状はほぼ半球状とする。バンプ形成方法としては、例えば、ディップ法、無電解メッキ法、電解メッキ法などを用いることができる。電解メッキ法を採用した場合は、メッキ後にリフローによってバンプを半球状に成形する。また、第１の接続用バンプ２はバリアメタル１２を介して電極パッド１０上に形成し、第１の噛み合わせ用バンプ３はバリアメタル１３を介して電極パッド１１上に形成する。バリアメタル１２，１３は、金属間での化合物の生成を防止するもので、例えばニッケルによって形成される。
【００１９】
また、半導体チップ１上においては、図２に示すように、第１の接続用バンプ２をチップ外周部に複数（多数）形成するとともに、共通の対角線上に位置するチップコーナー部（図中破線の円で囲んだ部分）Ｃ１に、それぞれ第１の噛み合わせ用バンプ３を４つずつ形成する。これら第１の接続用バンプ２と第１の噛み合わせ用バンプ３は、半導体集積回路が形成された回路形成領域Ｓ１を囲む位置に形成する。ただし、第１の噛み合わせ用バンプ３については、チップコーナー部Ｃ１と回路形成領域Ｓ１の両方に同時に形成することも可能である。
【００２０】
一方、実装基板２においては、ベースとなるシリコン基板１４上に絶縁膜１５が積層され、さらにこの絶縁膜１５を覆うようにパッシベーション膜（最終保護膜）１６が積層されている。パッシベーション膜１６は、実装基板２の最表面に積層されている。また、絶縁膜１５上の所定の位置には電極パッド１７，１８が形成されている。
【００２１】
この実装基板２に対しては、電極パッド１７，１８の開口部にそれぞれ第２の接続用バンプ５と第２の噛み合わせ用バンプ６を同時に形成する。バンプとしては、バンプ形成材料にはんだ材を用いたはんだバンプを採用することができる。各々のバンプ５，６の形状はほぼ半球状とする。バンプ形成方法としては、例えば、ディップ法、無電解メッキ法、電解メッキ法などを用いることができる。電解メッキ法を採用した場合は、メッキ後にリフローによってバンプを半球状に成形する。また、第２の接続用バンプ５はバリアメタル１９を介して電極パッド１７上に形成し、第２の噛み合わせ用バンプ６はバリアメタル２０を介して電極パッド１８上に形成する。バリアメタル１９，２０は、金属間での化合物の生成を防止するもので、例えばニッケルによって形成される。
【００２２】
また、実装基板２は、図３に示すように、平面視長方形に形成されるとともに、上記半導体チップ１が実装されるチップ実装領域Ｓ２と、別の半導体チップ（後述）が実装されるチップ実装領域Ｓ３とを横並びに設けた構成となっている。また、実装基板２の長辺部の近傍には、当該実装基板２の長手方向に沿ってテスト用、実装用又はそれらを兼用する電極パッド２１が複数形成されたものとなっている。
【００２３】
ちなみに、接続用バンプとは、半導体チップ１を実装基板２に実装する際に、半導体チップ１と実装基板２との間でバンプ同士の接合により電気的な接続（導通）をとるために形成されるバンプをいい、噛み合わせ用バンプとは、半導体チップ１を実装基板２に実装する際に、バンプ同士の噛み合わせによって半導体チップ１と実装基板２とを位置合わせするために形成されるバンプをいう。ただし、噛み合わせ用バンプは、接続用バンプを兼用するものであってもよい。
【００２４】
上記構成の実装基板２上において、一方のチップ実装領域Ｓ２には第２の接続用バンプ５と第２の噛み合わせ用バンプ６を形成し、他方のチップ実装領域Ｓ３には第３の接続用バンプ２２を形成する。第２の接続用バンプ５は上記第１の接続用バンプ２に対応して設けられ、第２の噛み合わせ用バンプ６は上記第１の噛み合わせ用バンプ３に対応して設けられる。さらに詳述すると、第１の接続用バンプ２と第２の接続用バンプ５は互いに電気的な接続（導通）をとるために、同じレイアウトで形成される。
【００２５】
これに対して、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６は互いに機械的な噛み合わせ状態を得るために、ピッチをずらして形成される。具体的には、互いに隣り合う４つの第２の噛み合わせ用バンプ６の間（中間部）に１つの第１の噛み合わせ用バンプ３が噛み合う位置関係で、それぞれ第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６を形成する。また、半導体チップ１の１つのチップコーナー部Ｃ１に第１の噛み合わせ用バンプ３を４つ（合計で８個）形成し、これに対応して実装基板４のチップ実装領域Ｓ２の１つのコーナー部Ｃ２に第２の噛み合わせ用バンプ６を９つ（合計１８個）形成する。
【００２６】
このように半導体チップ１に第１の接続用バンプ２と第１の噛み合わせ用バンプ３を形成する一方、実装基板４に第２の接続用バンプ５と第２の噛み合わせ用バンプ６を形成したら、その後、ボンダー（不図示）を用いて実装基板４に半導体チップ１をフリップチップ方式で実装する。このとき、ボンダーにおいて、実装基板４をボンディングステージ上に固定するとともに、半導体チップ１をチャックで保持する。そして、画像認識等により半導体チップ１と実装基板４の位置決めを行う。その際、上述のように半導体チップ１の対角コーナー部Ｃ１に第１の噛み合わせ用バンプ３を形成しておけば、この第１の噛み合わせ用バンプ３を位置決め用のマーク（アライメントマーク）として用いることができる。
【００２７】
また、半導体チップ１と実装基板４とは互いにバンプ形成面を対向させた状態（一般的には半導体チップ１がフェースダウンとなる状態）で配置する。このとき、図４に示すように、第１の接続用バンプ２と第２の接続用バンプ５は平面的に重なり合う状態で配置されるのに対し、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６は平面的にピッチずれした状態で配置される。
【００２８】
続いて、ボンダーのチャックを下降させることにより、半導体チップ１を実装基板４に接触させる。このとき、例えばボンダーによる位置決め精度の不足により、第１の接続用バンプ２と第２の接続用バンプ５の間に位置ずれが生じていても、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６が接触することで、それらの位置の狂いが自己修正（セルフアライメント）される。
【００２９】
さらに詳述すると、第１の接続用バンプ２と第２の接続用バンプ５が互いに位置ずれした状態（バンプの頂点がずれた状態）で接近し、そのまま押し込まれると、各々の接続用バンプ２，５が潰れる過程で横滑りが生じやすくなる。このとき、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６を互いに噛み合わせることにより、接続用バンプ２，５同士の横滑りやこれに伴う導体チップ１の横ずれが抑制されるとともに、接続用バンプ２，５同士の位置ずれが自動的に修正される。その結果、半導体チップ１と実装基板４との位置合わせが正確に行われる。したがって、図５に示すように、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６を噛み合わせた状態で、第１の接続用バンプ２と第２の接続用バンプ５を確実に接合することができる。
【００３０】
ちなみに、図４に示す他の半導体チップ２３については、半導体チップ１を実装基板４に実装する前、又は実装した後に、実装基板４にフリップチップ方式で実装すればよい。
【００３１】
また、第１，第２の噛み合わせバンプ３，６による半導体チップ１の横ずれ防止効果を高めるうえでは、半導体チップ１のバンプ形成工程で第１の噛み合わせバンプ３を第１の接続用バンプ２よりも高く形成することが望ましい。また、実装基板４のバンプ形成工程では第２の噛み合わせバンプ６を第２の接続用バンプ５よりも高く形成することが望ましい。半導体チップ１上ではウエハ表面（パッシベーション膜９の表面）Ｋ１をバンプ高さの基準（ゼロ基準）とし、実装基板４上では基板表面（バッシベーション膜１６の表面）Ｋ２をバンプ高さの基準（ゼロ基準）とする。
【００３２】
図６は半導体チップ上でのバンプ形成例として、第１の噛み合わせバンプ３を第１の接続用バンプ２よりも高く形成した状態を示している。図６においては、第１の噛み合わせ用バンプ３が第１の接続用バンプ２よりもΔＨ１寸法だけ高く形成されている。このように第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することにより、半導体チップ１を実装基板４に実装する場合に、第１の接続用バンプ２が第２の接続用バンプ５に突き当たる前に、第１の噛み合わせ用バンプ３を第２の噛み合わせ用バンプ６に噛み合わせることができる。
【００３３】
これにより、半導体チップ１と実装基板４とを正確に位置合わせした状態で、第１の接続用バンプ２を第２の接続用バンプ５に押し付けることができるため、半導体チップ１の横ずれ防止効果を高めることができる。また、実装基板４上で第２の噛み合わせ用バンプ６を第２の接続用バンプ５よりも高く形成した場合も、半導体チップ１の横ずれ防止効果を高めることができる。さらに、半導体チップ１上で第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成する一方、実装基板４上で第２の噛み合わせ用バンプ６を第２の接続用バンプ５よりも高く形成してもよい。
【００３４】
ここで、半導体チップ１上においてバンプの高さに高低差をつけるための具体的な方法について説明する。
【００３５】
まず、電極パッド１０，１１の開口部にディップ方式でバンプを形成する場合は、上記図６において、第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも大きくする。この場合、電極パッドの開口径が大きい方が、ディップで電極部分に付着するバンプ形成材料（はんだ材等）の量が多くなるため、より高いバンプが形成される。したがって、第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも大きくすることにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。
【００３６】
また、電極パッド１０，１１の開口部に電解メッキ方式でバンプを形成する場合は、上記図６において、第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも小さくする。この場合、電解メッキによって電極パッド１０，１１の開口部に形成されるバンプの高さはほぼ同一になるものの、電解メッキ後のリフローによってバンプを半球状に成形すると、電極パッドの開口径が小さい方が、より高くバンプが盛り上がった状態となる。具体的に記述すると、電解メッキ後のバンプの形状を円柱状とし、リフロー後のバンプの形状を半球状として、リフロー前後でバンプの体積が変化しないものとすると、以下の数１式の関係が成り立つ。
【００３７】
【数１】
【００３８】
上記数１式に使用された記号は、図７に示すように、ｈは電解メッキ後のバンプ高さ、ａはバンプの半径、Ｈａはリフロー後のバンプ高さ、Ｒはバンプ球面の半径である。このうち、電解メッキ後のバンプ高さｈは、はんだメッキを施すものとすると、はんだのメッキ成長高さに相当するものとなる。また、バンプ半径ａは、バンプが形成される電極パッドの開口径（直径）の１／２に相当するものとなる。
【００３９】
いま、仮に半径がａ，ｂと異なる径のバンプが存在し、それぞれ同時に同じ高さｈで電解メッキが施されたものとすると、半径ｂのバンプについては以下の数２式の関係が得られる。
【００４０】
【数２】
【００４１】
ここで、ｈをＨａ，Ｈｂで表して、ｈを消去すると以下の数３式の上段の二式が得られるため、これをＨｂに関してカルダノの解法で解くと数３式の下段の式が得られる。
【００４２】
【数３】
【００４３】
また、上記解法結果をグラフで表すと、図８のようになる。この図８からも分かるように、バンプ径ｂが小さくなると、それにつれてバンプ高さＨｂが高くなる。したがって、先述のように第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも小さくすることにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。
【００４４】
また、電極パッド１０，１１の開口部に電解メッキ方式でバンプを形成する場合は、第１の噛み合わせ用バンプ３の配列を、第１の接続用バンプ２の配列よりも疎にすることにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。この理由は、バンプの配列が密の領域と疎の領域を比較した場合に、疎の領域の方が、バンプを形成するときのメッキ成長速度が速くなるためである。
【００４５】
なお、ここでは半導体チップ１上にバンプを形成する場合を例に挙げて説明したが、実装基板４上にバンプを形成する場合でも上記同様のことが言える。
【００４６】
また、半導体チップ１上にセミアディティブ法でバンプを形成する場合は、図９に示すように、第１の接続用バンプ２を電極パッド１０の上に形成するとともに、第１の噛み合わせ用バンプ３をパッシベーション膜９の上に形成することにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。この理由は、電極パッド１０の表面とパッシベーション膜９の表面に若干の高低差ΔＨ２が生じ、この高低差ΔＨ２がそのままバンプ２，３の高低差となって現れるためである。この点は、実装基板４上にセミアディティブ法でバンプを形成する場合も同様である。すなわち、第２の接続用バンプ５を電極パッド１７の上に形成するとともに、第２の噛み合わせ用バンプ６をパッシベーション膜１６の上に形成することにより、第２の噛み合わせ用バンプ６を第２の接続用バンプ５よりも高く形成することができる。
【００４７】
また、本発明の応用例として、図１０に示すように、上記接続用バンプと噛み合わせ用バンプを兼用したバンプ２Ａ，２Ｂを半導体チップ１上に形成するとともに、接続用バンプと噛み合わせ用バンプを兼用したバンプ５Ａ，５Ｂを実装基板４上に形成するものとしてもよい。このうち、半導体チップ１上においては、４つのバンプ２Ａの組と１つのバンプ２Ｂとを所定のピッチＰで交互に配置する。また、実装基板４上においては、１つのバンプ５Ａと４つのバンプ５Ｂの組とを上記と同じ所定のピッチＰで交互に配置する。
【００４８】
これにより、実装基板４上に半導体チップ１を対向状態に配置し、これを平面的に見た場合は、４つのバンプ２Ａの間（中間部）にバンプ５Ａが配置されるとともに、４つのバンプ５Ｂの間（中間部）にバンプ５Ｂが配置される。そのため、実装基板４に半導体チップ１を実装する際には、バンプ５Ａが４つのバンプ２Ａに噛み合うとともに、バンプ２Ｂが４つのバンプ５Ｂに噛み合う状態となる。したがって、半導体チップ１と実装基板４を正確に位置合わせした状態で、バンプ同士（バンプ２Ａとバンプ５Ａ、及びバンプ２Ｂとバンプ５Ｂ）を接合することができる。また、４つバンプ２Ａの組と１つのバンプ２Ｂとを交互に配置するとともに、１つのバンプ５Ａと４つのバンプ５Ｂの組とを交互に配置することにより、例えば、半導体チップ１に４つのバンプ２の組だけを連続的に配置し、これに対応して実装基板４に１つのバンプ５Ｂだけを連続的に配置する場合に比較して、半導体チップ１や実装基板４にバンプを形成するときのピッチＰを狭くすることができる。
【００４９】
図１１は半導体チップと実装基板の間でバンプを噛み合わせるためのバンプの組み合わせ例を説明する図である。噛み合わせ用バンプの組み合わせとしては、第１の例として、バンプの個数が３：１の場合で、三角形の角部に配置された３つのバンプ２４Ａの間（中間部）に噛み合うように１つのバンプ２４Ｂを配置するものが考えられる。また、第２の例として、バンプの個数が４：１の場合で、正方形の角部に配置された４つのバンプ２５Ａの間に噛み合うように１つのバンプ２５Ｂを配置するものが考えられる。
【００５０】
また、第３の例として、バンプの個数が３：３の場合で、三角形の角部に配置された３つのバンプ２６Ａの外寄りの谷間に噛み合うように逆三角形の角部に３つのバンプ２６Ｂを配置するものが考えられる。また、第４の例として、バンプの個数が４：４の場合で、正方形の角部に配置された４つのバンプ２７Ａの外寄りの谷間に噛み合うように、それよりも寸法が大きく且つ９０度向きが回転した正方形の角部に４つのバンプ２７Ｂを配置するもの、さらには当該４つのバンプ２７Ｂの中間部にバンプ２７Ｃを追加してバンプの個数を４：５とし、このバンプ２７Ｃを上記４つのバンプ２７Ａの中間部に噛み合うようにしたものが考えられる。
【００５１】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、半導体チップに第１のバンプを形成するとともに、半導体チップが実装される実装基板に第１のバンプと噛み合う位置関係で第２のバンプを形成し、実際に半導体チップをフリップチップ方式で実装基板に実装する場合に、第１のバンプと第２のバンプとの噛み合わせによって半導体チップと実装基板とを位置合わせすることにより、半導体チップの横ずれを有効に抑制して、高い位置合わせ精度をもって半導体チップを実装基板に実装することができる。したがって、バンプ同士の接合によって半導体チップと実装基板とを電気的に接続する場合は、バンプ接合不良の発生を確実に防止することができる。また、バンプ同士の噛み合わせによって半導体チップと実装基板との位置合わせを行うため、この噛み合わせ用のバンプを電気的接続のためのバンプと同時に形成することにより、製造工程の複雑化を回避することができる。さらに、ボンダーの構成としても、高精度な位置決め機能を持たせる、低熱膨張の材料を使う、フレームを厚くして高剛性化するなどの対策をとる必要がなくなる。また、画像認識等によって半導体チップを位置決めする場合に高い位置決め精度を保証する必要がなくなるため、位置決めのための時間を短縮することができる。
【００５２】
本発明の半導体装置によれば、その製造工程で半導体チップを実装基板に実装するときに、第１のバンプと第２のバンプとが噛み合うことになるため、半導体チップの横ずれを抑制して、半導体チップと実装基板とを正確に位置合わせすることができる。これにより、高い位置合わせ精度をもって半導体チップを実装基板に実装することが可能となる。したがって、バンプ同士の接合によって半導体チップと実装基板とを電気的に接続するものでは、バンプ接合不良の発生を確実に防止することができる。また、バンプ同士の噛み合わせによって半導体チップと実装基板の位置合わせを行えるため、この噛み合わせ用のバンプを電気的接続のためのバンプと同時に形成することにより、製造工程の複雑化を回避することができる。さらに、ボンダーの構成としても、高精度な位置決め機能を持たせる、低熱膨張の材料を使う、フレームを厚くして高剛性化するなどの対策をとる必要がなくなる。また、画像認識等によって半導体チップを位置決めする場合に高い位置決め精度を保証する必要がなくなるため、位置決めのための時間を短縮することができる。
【図面の簡単な説明】
【図１】半導体チップを実装基板に実装するときの配置状態を示す側断面図である。
【図２】半導体チップ上でのバンプ配置例を示す平面図である。
【図３】実装基板上でのバンプ配置例を示す平面図である。
【図４】半導体チップと実装基板を重ね合わせたときのバンプ配置例を示す仮想平面図である。
【図５】半導体チップを実装基板に実装したときのバンプ接合状態を示す側断面図である。
【図６】半導体チップ上でバンプ高さに高低差をつけてバンプを形成した場合の配置例を示す側断面図である。
【図７】バンプ高さを計算で求めるときの寸法記号を示す図である。
【図８】バンプ径とバンプ高さの関係を示す図である。
【図９】半導体チップ上でバンプ高さに高低差をつけてバンプを形成する方法の一つをを説明する図である。
【図１０】本発明の応用例を説明する図である。
【図１１】噛み合わせ用バンプの組み合わせ例を説明する図である。
【符号の説明】
１…半導体チップ、２…第１の接続用バンプ、３…第１の噛み合わせ用バンプ、４…実装基板、５…第２の接続用バンプ、６…第２の噛み合わせ用バンプ
【発明の属する技術分野】
本発明は、バンプ同士の接合によって半導体チップを実装基板に実装する際に用いて好適な半導体装置の製造方法と、これによって製造される半導体装置に関する。
【０００２】
【従来の技術】
現在、高性能な半導体装置のパッケージ形態の一つとして、ＣＰＵ（中央演算処理装置）やメモリなどの複数のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）デバイスを単一のパッケージに形成してシステム化を実現したＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）が知られている。ＳＩＰの中には、複数の半導体チップを共通の実装基板（インターポーザ）に実装したパッケージ形態を採用したものがある。また、ＳＩＰの実装基板として、これに実装される半導体チップよりも大径の半導体チップを採用したもの（チップオンチップ型のＳＩＰ）もある。
【０００３】
このようなＳＩＰのパッケージ形態を採用した半導体装置の実装方式として、近年では、多ピン化や狭ピッチ化に対応するために、フリップチップ方式が実用化されている。フリップチップ方式では、半導体チップの電極上にバンプ（金属突起）を形成し、このバンプを介して当該半導体チップを実装基板に実装することから、バンプの形成方法や接合方法が重要となっている。
【０００４】
また、フリップチップ方式では、複数のバンプを形成した半導体チップを、同じく複数のバンプを形成した実装基板にフリップチップボンダー（以下、「ボンダー」と略称）で実装する。このような実装構造をもつＳＩＰなどの半導体装置（半導体パッケージ）を製造する場合は、ボンダーを用いて、半導体チップと実装基板を画像認識等によって位置決めした後、半導体チップ側に形成したバンプと実装基板側に形成したバンプを互いに突き合わせて加圧することになる。
【０００５】
そのため、半導体チップと実装基板の位置決めが正確に行われないと、実際にバンプ同士を突き合わせて加圧したときに、バンプ相互の位置ずれによって横滑りが発生し、これに伴うチ半導体チップの横ずれによって接合不良（バンプ接合部の抵抗値上昇、オープン不良、ショート不良など）を招きやすいものとなる。また、半導体チップの横ずれの度合いは、ボンダーの熱膨張による寸法変化によっても変わり、バンプ同士の横滑りの度合いは、バンプ同士を加圧するときのボンダーの変形によっても変わる。
【０００６】
この対策としては、第１に、ボンダーの構成として、高精度な位置決め機能を持たせる、低熱膨張の材料を使う、フレームを厚くして高剛性化するなどの対策が考えられ、第２に、バンプ形成後に各々のバンプの先端を平坦化するスタンピング工程を設けるなどの対策が考えられる。しかしながら、第１の対策をとった場合は、ボンダーの高額化や大型化を招くという別の問題が生じ、第２の対策をとった場合は、スタンピング工程の追加によって製造工程が複雑化し、かつスタンピングによってバンプが汚染するという別の問題が生じる。
【０００７】
そこで従来においては、フリップチップ接合に際して、電子回路素子であるチップにスタッドバンプを形成するとともに、そのチップを実装する回路基板にガイド穴を形成し、スタッドバンプの先端突出部をガイド穴に挿入して位置合わせする技術が開示されている（特許文献１）。
【０００８】
【特許文献１】
特開平７−５０３１６号公報（請求項１−２、第３図）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示された技術では、チップ上にはんだバンプを形成する工程とは別工程でスタッドバンプを形成する必要があるとともに、回路基板上にはんだバンプを形成する工程とは別工程でガイド穴を形成する必要がある。そのため、製造工程が複雑化してしまう。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体チップに第１のバンプを形成するとともに、半導体チップが実装される実装基板に第１のバンプと噛み合う位置関係で第２のバンプを形成し、半導体チップを実装基板に実装する際に、第１のバンプと第２のバンプとの噛み合わせによって半導体チップと実装基板とを位置合わせするものである。
【００１１】
この半導体装置の製造方法においては、半導体チップと実装基板にそれぞれ第１のバンプと第２のバンプを形成しておき、実際に半導体チップを実装基板に実装する際に、第１のバンプと第２のバンプとを噛み合わせることにより、電気的に接続（導通）すべきバンプ同士の横滑りやこれに伴う半導体チップの横ずれが抑制され、結果的に半導体チップと実装基板との位置合わせが正確になされる。
【００１２】
また、本発明に係る半導体装置は、第１のバンプが形成された半導体チップと、この半導体チップが実装されるとともに、第１のバンプと噛み合う第２のバンプが形成された実装基板とを備えるものである。
【００１３】
この半導体装置においては、その製造工程で半導体チップを実装基板に実装するときに、第１のバンプと第２のバンプとが噛み合うことになるため、電気的に接続（導通）すべきバンプ同士の横滑りやこれに伴う半導体チップの横ずれを抑制し、半導体チップと実装基板との位置合わせを正確に行うことが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１５】
本発明に係る半導体装置の製造方法は、半導体チップを実装基板に実装するにあたって、両者の電極部分をバンプ同士の接合によって電気的に接続するフリップチップ方式を採用するもので、以下にその具体的な手順を述べる。
【００１６】
先ず、半導体チップを実装基板に実装するのに先立って、図１に示すように、半導体チップ１に第１の接続用バンプ２と第１の噛み合わせ用バンプ３を形成する一方、実装基板４に第２の接続用バンプ５と第２の噛み合わせ用バンプ６を形成する。半導体チップ１は、例えばＬＳＩチップからなるもので、実装基板４は、例えばＳｉインターポーザ（シリコンインターポーザ）からなるものである。
【００１７】
半導体チップ１においては、ベースとなるシリコン基板７上に配線層８が積層され、さらにこの配線層８を覆うようにパッシベーション膜（最終保護膜）９が積層されている。パッシベーション膜９は半導体チップ１の最表面に積層されている。また、配線層８上の所定の位置には電極パッド１０，１１が形成されている。
【００１８】
この半導体チップ１に対しては、電極パッド１０，１１の開口部にそれぞれ第１の接続用バンプ２と第１の噛み合わせ用バンプ３を同時に形成する。バンプとしては、バンプ形成材料にはんだ材を用いたはんだバンプを採用することができる。各々のバンプ２，３の形状はほぼ半球状とする。バンプ形成方法としては、例えば、ディップ法、無電解メッキ法、電解メッキ法などを用いることができる。電解メッキ法を採用した場合は、メッキ後にリフローによってバンプを半球状に成形する。また、第１の接続用バンプ２はバリアメタル１２を介して電極パッド１０上に形成し、第１の噛み合わせ用バンプ３はバリアメタル１３を介して電極パッド１１上に形成する。バリアメタル１２，１３は、金属間での化合物の生成を防止するもので、例えばニッケルによって形成される。
【００１９】
また、半導体チップ１上においては、図２に示すように、第１の接続用バンプ２をチップ外周部に複数（多数）形成するとともに、共通の対角線上に位置するチップコーナー部（図中破線の円で囲んだ部分）Ｃ１に、それぞれ第１の噛み合わせ用バンプ３を４つずつ形成する。これら第１の接続用バンプ２と第１の噛み合わせ用バンプ３は、半導体集積回路が形成された回路形成領域Ｓ１を囲む位置に形成する。ただし、第１の噛み合わせ用バンプ３については、チップコーナー部Ｃ１と回路形成領域Ｓ１の両方に同時に形成することも可能である。
【００２０】
一方、実装基板２においては、ベースとなるシリコン基板１４上に絶縁膜１５が積層され、さらにこの絶縁膜１５を覆うようにパッシベーション膜（最終保護膜）１６が積層されている。パッシベーション膜１６は、実装基板２の最表面に積層されている。また、絶縁膜１５上の所定の位置には電極パッド１７，１８が形成されている。
【００２１】
この実装基板２に対しては、電極パッド１７，１８の開口部にそれぞれ第２の接続用バンプ５と第２の噛み合わせ用バンプ６を同時に形成する。バンプとしては、バンプ形成材料にはんだ材を用いたはんだバンプを採用することができる。各々のバンプ５，６の形状はほぼ半球状とする。バンプ形成方法としては、例えば、ディップ法、無電解メッキ法、電解メッキ法などを用いることができる。電解メッキ法を採用した場合は、メッキ後にリフローによってバンプを半球状に成形する。また、第２の接続用バンプ５はバリアメタル１９を介して電極パッド１７上に形成し、第２の噛み合わせ用バンプ６はバリアメタル２０を介して電極パッド１８上に形成する。バリアメタル１９，２０は、金属間での化合物の生成を防止するもので、例えばニッケルによって形成される。
【００２２】
また、実装基板２は、図３に示すように、平面視長方形に形成されるとともに、上記半導体チップ１が実装されるチップ実装領域Ｓ２と、別の半導体チップ（後述）が実装されるチップ実装領域Ｓ３とを横並びに設けた構成となっている。また、実装基板２の長辺部の近傍には、当該実装基板２の長手方向に沿ってテスト用、実装用又はそれらを兼用する電極パッド２１が複数形成されたものとなっている。
【００２３】
ちなみに、接続用バンプとは、半導体チップ１を実装基板２に実装する際に、半導体チップ１と実装基板２との間でバンプ同士の接合により電気的な接続（導通）をとるために形成されるバンプをいい、噛み合わせ用バンプとは、半導体チップ１を実装基板２に実装する際に、バンプ同士の噛み合わせによって半導体チップ１と実装基板２とを位置合わせするために形成されるバンプをいう。ただし、噛み合わせ用バンプは、接続用バンプを兼用するものであってもよい。
【００２４】
上記構成の実装基板２上において、一方のチップ実装領域Ｓ２には第２の接続用バンプ５と第２の噛み合わせ用バンプ６を形成し、他方のチップ実装領域Ｓ３には第３の接続用バンプ２２を形成する。第２の接続用バンプ５は上記第１の接続用バンプ２に対応して設けられ、第２の噛み合わせ用バンプ６は上記第１の噛み合わせ用バンプ３に対応して設けられる。さらに詳述すると、第１の接続用バンプ２と第２の接続用バンプ５は互いに電気的な接続（導通）をとるために、同じレイアウトで形成される。
【００２５】
これに対して、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６は互いに機械的な噛み合わせ状態を得るために、ピッチをずらして形成される。具体的には、互いに隣り合う４つの第２の噛み合わせ用バンプ６の間（中間部）に１つの第１の噛み合わせ用バンプ３が噛み合う位置関係で、それぞれ第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６を形成する。また、半導体チップ１の１つのチップコーナー部Ｃ１に第１の噛み合わせ用バンプ３を４つ（合計で８個）形成し、これに対応して実装基板４のチップ実装領域Ｓ２の１つのコーナー部Ｃ２に第２の噛み合わせ用バンプ６を９つ（合計１８個）形成する。
【００２６】
このように半導体チップ１に第１の接続用バンプ２と第１の噛み合わせ用バンプ３を形成する一方、実装基板４に第２の接続用バンプ５と第２の噛み合わせ用バンプ６を形成したら、その後、ボンダー（不図示）を用いて実装基板４に半導体チップ１をフリップチップ方式で実装する。このとき、ボンダーにおいて、実装基板４をボンディングステージ上に固定するとともに、半導体チップ１をチャックで保持する。そして、画像認識等により半導体チップ１と実装基板４の位置決めを行う。その際、上述のように半導体チップ１の対角コーナー部Ｃ１に第１の噛み合わせ用バンプ３を形成しておけば、この第１の噛み合わせ用バンプ３を位置決め用のマーク（アライメントマーク）として用いることができる。
【００２７】
また、半導体チップ１と実装基板４とは互いにバンプ形成面を対向させた状態（一般的には半導体チップ１がフェースダウンとなる状態）で配置する。このとき、図４に示すように、第１の接続用バンプ２と第２の接続用バンプ５は平面的に重なり合う状態で配置されるのに対し、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６は平面的にピッチずれした状態で配置される。
【００２８】
続いて、ボンダーのチャックを下降させることにより、半導体チップ１を実装基板４に接触させる。このとき、例えばボンダーによる位置決め精度の不足により、第１の接続用バンプ２と第２の接続用バンプ５の間に位置ずれが生じていても、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６が接触することで、それらの位置の狂いが自己修正（セルフアライメント）される。
【００２９】
さらに詳述すると、第１の接続用バンプ２と第２の接続用バンプ５が互いに位置ずれした状態（バンプの頂点がずれた状態）で接近し、そのまま押し込まれると、各々の接続用バンプ２，５が潰れる過程で横滑りが生じやすくなる。このとき、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６を互いに噛み合わせることにより、接続用バンプ２，５同士の横滑りやこれに伴う導体チップ１の横ずれが抑制されるとともに、接続用バンプ２，５同士の位置ずれが自動的に修正される。その結果、半導体チップ１と実装基板４との位置合わせが正確に行われる。したがって、図５に示すように、第１の噛み合わせ用バンプ３と第２の噛み合わせ用バンプ６を噛み合わせた状態で、第１の接続用バンプ２と第２の接続用バンプ５を確実に接合することができる。
【００３０】
ちなみに、図４に示す他の半導体チップ２３については、半導体チップ１を実装基板４に実装する前、又は実装した後に、実装基板４にフリップチップ方式で実装すればよい。
【００３１】
また、第１，第２の噛み合わせバンプ３，６による半導体チップ１の横ずれ防止効果を高めるうえでは、半導体チップ１のバンプ形成工程で第１の噛み合わせバンプ３を第１の接続用バンプ２よりも高く形成することが望ましい。また、実装基板４のバンプ形成工程では第２の噛み合わせバンプ６を第２の接続用バンプ５よりも高く形成することが望ましい。半導体チップ１上ではウエハ表面（パッシベーション膜９の表面）Ｋ１をバンプ高さの基準（ゼロ基準）とし、実装基板４上では基板表面（バッシベーション膜１６の表面）Ｋ２をバンプ高さの基準（ゼロ基準）とする。
【００３２】
図６は半導体チップ上でのバンプ形成例として、第１の噛み合わせバンプ３を第１の接続用バンプ２よりも高く形成した状態を示している。図６においては、第１の噛み合わせ用バンプ３が第１の接続用バンプ２よりもΔＨ１寸法だけ高く形成されている。このように第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することにより、半導体チップ１を実装基板４に実装する場合に、第１の接続用バンプ２が第２の接続用バンプ５に突き当たる前に、第１の噛み合わせ用バンプ３を第２の噛み合わせ用バンプ６に噛み合わせることができる。
【００３３】
これにより、半導体チップ１と実装基板４とを正確に位置合わせした状態で、第１の接続用バンプ２を第２の接続用バンプ５に押し付けることができるため、半導体チップ１の横ずれ防止効果を高めることができる。また、実装基板４上で第２の噛み合わせ用バンプ６を第２の接続用バンプ５よりも高く形成した場合も、半導体チップ１の横ずれ防止効果を高めることができる。さらに、半導体チップ１上で第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成する一方、実装基板４上で第２の噛み合わせ用バンプ６を第２の接続用バンプ５よりも高く形成してもよい。
【００３４】
ここで、半導体チップ１上においてバンプの高さに高低差をつけるための具体的な方法について説明する。
【００３５】
まず、電極パッド１０，１１の開口部にディップ方式でバンプを形成する場合は、上記図６において、第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも大きくする。この場合、電極パッドの開口径が大きい方が、ディップで電極部分に付着するバンプ形成材料（はんだ材等）の量が多くなるため、より高いバンプが形成される。したがって、第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも大きくすることにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。
【００３６】
また、電極パッド１０，１１の開口部に電解メッキ方式でバンプを形成する場合は、上記図６において、第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも小さくする。この場合、電解メッキによって電極パッド１０，１１の開口部に形成されるバンプの高さはほぼ同一になるものの、電解メッキ後のリフローによってバンプを半球状に成形すると、電極パッドの開口径が小さい方が、より高くバンプが盛り上がった状態となる。具体的に記述すると、電解メッキ後のバンプの形状を円柱状とし、リフロー後のバンプの形状を半球状として、リフロー前後でバンプの体積が変化しないものとすると、以下の数１式の関係が成り立つ。
【００３７】
【数１】
上記数１式に使用された記号は、図７に示すように、ｈは電解メッキ後のバンプ高さ、ａはバンプの半径、Ｈａはリフロー後のバンプ高さ、Ｒはバンプ球面の半径である。このうち、電解メッキ後のバンプ高さｈは、はんだメッキを施すものとすると、はんだのメッキ成長高さに相当するものとなる。また、バンプ半径ａは、バンプが形成される電極パッドの開口径（直径）の１／２に相当するものとなる。
【００３９】
いま、仮に半径がａ，ｂと異なる径のバンプが存在し、それぞれ同時に同じ高さｈで電解メッキが施されたものとすると、半径ｂのバンプについては以下の数２式の関係が得られる。
【００４０】
【数２】
ここで、ｈをＨａ，Ｈｂで表して、ｈを消去すると以下の数３式の上段の二式が得られるため、これをＨｂに関してカルダノの解法で解くと数３式の下段の式が得られる。
【００４２】
【数３】
また、上記解法結果をグラフで表すと、図８のようになる。この図８からも分かるように、バンプ径ｂが小さくなると、それにつれてバンプ高さＨｂが高くなる。したがって、先述のように第１の噛み合わせ用バンプ３が形成される電極パッド１１の開口径ｄを、第１の接続用バンプ２が形成される電極パッド１０の開口径Ｄよりも小さくすることにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。
【００４４】
また、電極パッド１０，１１の開口部に電解メッキ方式でバンプを形成する場合は、第１の噛み合わせ用バンプ３の配列を、第１の接続用バンプ２の配列よりも疎にすることにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。この理由は、バンプの配列が密の領域と疎の領域を比較した場合に、疎の領域の方が、バンプを形成するときのメッキ成長速度が速くなるためである。
【００４５】
なお、ここでは半導体チップ１上にバンプを形成する場合を例に挙げて説明したが、実装基板４上にバンプを形成する場合でも上記同様のことが言える。
【００４６】
また、半導体チップ１上にセミアディティブ法でバンプを形成する場合は、図９に示すように、第１の接続用バンプ２を電極パッド１０の上に形成するとともに、第１の噛み合わせ用バンプ３をパッシベーション膜９の上に形成することにより、第１の噛み合わせ用バンプ３を第１の接続用バンプ２よりも高く形成することができる。この理由は、電極パッド１０の表面とパッシベーション膜９の表面に若干の高低差ΔＨ２が生じ、この高低差ΔＨ２がそのままバンプ２，３の高低差となって現れるためである。この点は、実装基板４上にセミアディティブ法でバンプを形成する場合も同様である。すなわち、第２の接続用バンプ５を電極パッド１７の上に形成するとともに、第２の噛み合わせ用バンプ６をパッシベーション膜１６の上に形成することにより、第２の噛み合わせ用バンプ６を第２の接続用バンプ５よりも高く形成することができる。
【００４７】
また、本発明の応用例として、図１０に示すように、上記接続用バンプと噛み合わせ用バンプを兼用したバンプ２Ａ，２Ｂを半導体チップ１上に形成するとともに、接続用バンプと噛み合わせ用バンプを兼用したバンプ５Ａ，５Ｂを実装基板４上に形成するものとしてもよい。このうち、半導体チップ１上においては、４つのバンプ２Ａの組と１つのバンプ２Ｂとを所定のピッチＰで交互に配置する。また、実装基板４上においては、１つのバンプ５Ａと４つのバンプ５Ｂの組とを上記と同じ所定のピッチＰで交互に配置する。
【００４８】
これにより、実装基板４上に半導体チップ１を対向状態に配置し、これを平面的に見た場合は、４つのバンプ２Ａの間（中間部）にバンプ５Ａが配置されるとともに、４つのバンプ５Ｂの間（中間部）にバンプ５Ｂが配置される。そのため、実装基板４に半導体チップ１を実装する際には、バンプ５Ａが４つのバンプ２Ａに噛み合うとともに、バンプ２Ｂが４つのバンプ５Ｂに噛み合う状態となる。したがって、半導体チップ１と実装基板４を正確に位置合わせした状態で、バンプ同士（バンプ２Ａとバンプ５Ａ、及びバンプ２Ｂとバンプ５Ｂ）を接合することができる。また、４つバンプ２Ａの組と１つのバンプ２Ｂとを交互に配置するとともに、１つのバンプ５Ａと４つのバンプ５Ｂの組とを交互に配置することにより、例えば、半導体チップ１に４つのバンプ２の組だけを連続的に配置し、これに対応して実装基板４に１つのバンプ５Ｂだけを連続的に配置する場合に比較して、半導体チップ１や実装基板４にバンプを形成するときのピッチＰを狭くすることができる。
【００４９】
図１１は半導体チップと実装基板の間でバンプを噛み合わせるためのバンプの組み合わせ例を説明する図である。噛み合わせ用バンプの組み合わせとしては、第１の例として、バンプの個数が３：１の場合で、三角形の角部に配置された３つのバンプ２４Ａの間（中間部）に噛み合うように１つのバンプ２４Ｂを配置するものが考えられる。また、第２の例として、バンプの個数が４：１の場合で、正方形の角部に配置された４つのバンプ２５Ａの間に噛み合うように１つのバンプ２５Ｂを配置するものが考えられる。
【００５０】
また、第３の例として、バンプの個数が３：３の場合で、三角形の角部に配置された３つのバンプ２６Ａの外寄りの谷間に噛み合うように逆三角形の角部に３つのバンプ２６Ｂを配置するものが考えられる。また、第４の例として、バンプの個数が４：４の場合で、正方形の角部に配置された４つのバンプ２７Ａの外寄りの谷間に噛み合うように、それよりも寸法が大きく且つ９０度向きが回転した正方形の角部に４つのバンプ２７Ｂを配置するもの、さらには当該４つのバンプ２７Ｂの中間部にバンプ２７Ｃを追加してバンプの個数を４：５とし、このバンプ２７Ｃを上記４つのバンプ２７Ａの中間部に噛み合うようにしたものが考えられる。
【００５１】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、半導体チップに第１のバンプを形成するとともに、半導体チップが実装される実装基板に第１のバンプと噛み合う位置関係で第２のバンプを形成し、実際に半導体チップをフリップチップ方式で実装基板に実装する場合に、第１のバンプと第２のバンプとの噛み合わせによって半導体チップと実装基板とを位置合わせすることにより、半導体チップの横ずれを有効に抑制して、高い位置合わせ精度をもって半導体チップを実装基板に実装することができる。したがって、バンプ同士の接合によって半導体チップと実装基板とを電気的に接続する場合は、バンプ接合不良の発生を確実に防止することができる。また、バンプ同士の噛み合わせによって半導体チップと実装基板との位置合わせを行うため、この噛み合わせ用のバンプを電気的接続のためのバンプと同時に形成することにより、製造工程の複雑化を回避することができる。さらに、ボンダーの構成としても、高精度な位置決め機能を持たせる、低熱膨張の材料を使う、フレームを厚くして高剛性化するなどの対策をとる必要がなくなる。また、画像認識等によって半導体チップを位置決めする場合に高い位置決め精度を保証する必要がなくなるため、位置決めのための時間を短縮することができる。
【００５２】
本発明の半導体装置によれば、その製造工程で半導体チップを実装基板に実装するときに、第１のバンプと第２のバンプとが噛み合うことになるため、半導体チップの横ずれを抑制して、半導体チップと実装基板とを正確に位置合わせすることができる。これにより、高い位置合わせ精度をもって半導体チップを実装基板に実装することが可能となる。したがって、バンプ同士の接合によって半導体チップと実装基板とを電気的に接続するものでは、バンプ接合不良の発生を確実に防止することができる。また、バンプ同士の噛み合わせによって半導体チップと実装基板の位置合わせを行えるため、この噛み合わせ用のバンプを電気的接続のためのバンプと同時に形成することにより、製造工程の複雑化を回避することができる。さらに、ボンダーの構成としても、高精度な位置決め機能を持たせる、低熱膨張の材料を使う、フレームを厚くして高剛性化するなどの対策をとる必要がなくなる。また、画像認識等によって半導体チップを位置決めする場合に高い位置決め精度を保証する必要がなくなるため、位置決めのための時間を短縮することができる。
【図面の簡単な説明】
【図１】半導体チップを実装基板に実装するときの配置状態を示す側断面図である。
【図２】半導体チップ上でのバンプ配置例を示す平面図である。
【図３】実装基板上でのバンプ配置例を示す平面図である。
【図４】半導体チップと実装基板を重ね合わせたときのバンプ配置例を示す仮想平面図である。
【図５】半導体チップを実装基板に実装したときのバンプ接合状態を示す側断面図である。
【図６】半導体チップ上でバンプ高さに高低差をつけてバンプを形成した場合の配置例を示す側断面図である。
【図７】バンプ高さを計算で求めるときの寸法記号を示す図である。
【図８】バンプ径とバンプ高さの関係を示す図である。
【図９】半導体チップ上でバンプ高さに高低差をつけてバンプを形成する方法の一つをを説明する図である。
【図１０】本発明の応用例を説明する図である。
【図１１】噛み合わせ用バンプの組み合わせ例を説明する図である。
【符号の説明】
１…半導体チップ、２…第１の接続用バンプ、３…第１の噛み合わせ用バンプ、４…実装基板、５…第２の接続用バンプ、６…第２の噛み合わせ用バンプ
Claims (8)
- 半導体チップ上に第１のバンプを形成するとともに、前記半導体チップが実装される実装基板上に前記第１のバンプと噛み合う位置関係で第２のバンプを形成し、
前記半導体チップを前記実装基板に実装する際に、前記第１のバンプと前記第２のバンプとの噛み合わせによって前記半導体チップと前記実装基板とを位置合わせする
ことを特徴とする半導体装置の製造方法。 - 前記半導体チップ上で前記第１のバンプをチップコーナー部に形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記半導体チップ上に前記第１のバンプを形成するとき、又は前記実装基板上に前記第２のバンプを形成するときに、
前記第１のバンプ又は前記第２のバンプを、他のバンプよりも高く形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記半導体チップ上又は前記実装基板上で電極パッドの開口部にディップ方式でバンプを形成するとともに、前記第１のバンプ又は前記第２のバンプが形成される電極パッドの開口径を、前記他のバンプが形成される電極バッドの開口径よりも大きくする
ことを特徴とする請求項３記載の半導体装置の製造方法。 - 前記半導体チップ上又は前記実装基板上で電極パッドの開口部に電解メッキ方式でバンプを形成するとともに、前記第１のバンプ又は前記第２のバンプが形成される電極パッドの開口径を、前記他のバンプが形成される電極バッドの開口径よりも小さくする
ことを特徴とする請求項３記載の半導体装置の製造方法。 - 前記半導体チップ上又は前記実装基板上で電極パッドの開口部に電解メッキ方式でバンプを形成するとともに、前記第１のバンプ又は前記第２のバンプの配列を、前記他のバンプの配列よりも疎にする
ことを特徴とする請求項３記載の半導体装置の製造方法。 - 前記半導体チップ上又は前記実装基板上でセミアディティブ法でバンプを形成するとともに、前記第１のバンプ又は前記第２のバンプを、前記半導体チップのバッシベーション膜の上又は前記実装基板のバッシベーション膜の上に形成する
ことを特徴とする請求項３記載の半導体装置の製造方法。 - 第１のバンプが形成された半導体チップと、
前記半導体チップが実装されるとともに、前記第１のバンプと噛み合う第２のバンプが形成された実装基板と
を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003050355A JP2004260033A (ja) | 2003-02-27 | 2003-02-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003050355A JP2004260033A (ja) | 2003-02-27 | 2003-02-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004260033A true JP2004260033A (ja) | 2004-09-16 |
Family
ID=33115788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003050355A Withdrawn JP2004260033A (ja) | 2003-02-27 | 2003-02-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004260033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156544A (ja) * | 2004-11-26 | 2006-06-15 | Denso Corp | 基板の実装構造およびその実装方法 |
| JP2006210591A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2013105953A (ja) * | 2011-11-15 | 2013-05-30 | Internatl Business Mach Corp <Ibm> | はんだバンプのセルフアライメントに利用するスタッドの作成 |
| JP2013115135A (ja) * | 2011-11-25 | 2013-06-10 | Internatl Business Mach Corp <Ibm> | 複数のチップ間の高精度アライメントに利用するスタッドの組合せの作成 |
-
2003
- 2003-02-27 JP JP2003050355A patent/JP2004260033A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006210591A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4573657B2 (ja) * | 2005-01-27 | 2010-11-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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| JP2013115135A (ja) * | 2011-11-25 | 2013-06-10 | Internatl Business Mach Corp <Ibm> | 複数のチップ間の高精度アライメントに利用するスタッドの組合せの作成 |
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