JP2007027453A - 酸化膜の形成方法並びにその酸化膜を備えた半導体装置及びその製造方法 - Google Patents

酸化膜の形成方法並びにその酸化膜を備えた半導体装置及びその製造方法 Download PDF

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Abstract

【課題】 半導体基板表面の堆積酸化膜を、高品質、高性能に改質する方法を提供する。
【解決手段】 図１（ａ）に示すように、被処理用シリコン基板１に二酸化シリコン膜２を形成して、その被処理用シリコン基板１および該二酸化シリコン膜２を処理槽３内の共沸硝酸（沸点１２０．７℃、濃度６８質量％）４などに約１時間浸漬、あるいは酸化性の蒸気への曝露処理をする。これにより、該被処理用シリコン基板１の表面に、通常の高温熱酸化法で形成した二酸化シリコン膜の特性と遜色のない二酸化シリコン膜が容易に形成できる。
【選択図】 図１

Description

本発明は、シリコンを含む半導体基板の表面に形成した堆積酸化膜の膜質を向上させる方法、並びにその膜質を向上させた堆積酸化膜を備えた半導体装置及びその製造方法に関するものである。
半導体装置の絶縁膜としては、酸化膜が広く用いられている。その酸化膜の形成方法の一般的なものとして、高温熱酸化法がある。これはシリコン基板を乾燥酸素や水蒸気などの気体中で、８００℃またはそれ以上の高温でシリコン基板を加熱処理して同基板表面を酸化する方法である。
その他にも、有機シランを約４００℃で熱分解させて、基板表面に酸化膜を堆積させる熱化学気相成長（ＣＶＤ）法、スパッタ蒸着で基板表面に酸化物を形成するスパッタ蒸着法、あるいはプラズマ中で基板表面を酸化させるプラズマ酸化法や陽極酸化により基板表面を酸化させて酸化膜を形成する陽極酸化法（特許文献１）などの酸化膜形成方法がある。
一方、本発明者は、濃硝酸等の酸化性薬液を用いて、シリコンなどの半導体基板の表面に酸化膜を形成する方法を提案している（特許文献２）。
これらの酸化膜の形成方法の中でも、高温熱酸化法により形成した酸化膜は絶縁膜としての性能の高さから、ＭＯＳ型構造のキャパシタやトランジスタのゲート絶縁膜に利用されている。
特開平３−６８２６号公報 特開２００２−６４０９３号公報
前述のように、一般的には高温熱酸化法による熱酸化膜が最も絶縁膜としての性能が高いため、ゲート絶縁膜として広く利用されている。しかし、この高温熱酸化法は８００℃以上という高温処理が必要であり、強力な熱源と、高温に耐えうる高価な設備が必要となる。
一方、他の気相成長法において、化学気相成長法、スパッタ蒸着法、プラズマ酸化法では約４００℃というように高温熱酸化法と比較して低温処理で酸化膜の形成が可能であるが、その絶縁膜としての性能は低く、ゲート絶縁膜等への利用には更なる酸化膜の質の向上が必要である。本発明はかかる事情に鑑み、気相成長法のような低温処理においても、高い絶縁性を有する酸化膜を提供することを目的とする。
発明者は、堆積酸化膜の形成に必要とする処理温度を超えることなく、絶縁膜として良好な特性を有する酸化膜の形成方法を見出すべく、鋭意研究を重ねた。具体的には、発明者は、堆積酸化膜の欠陥を充填する、あるいは残留非金属元素を排出すること等により酸化膜が緻密になることが膜質の向上につながると考えた。発明者は、様々な実験及び検討を行った結果、堆積酸化膜を備えた半導体を酸化性溶液に浸漬する、あるいは酸化性の蒸気に曝露するという、いわば化学的な手法によって、膜質を向上させた酸化膜が得られることを知見し、本発明を完成した。
すなわち、本発明は、堆積酸化膜を形成した半導体を７０℃以上の酸化性の溶液に浸漬処理する酸化膜の形成方法である。この処理により、気相成長法のような低温処理によって形成された酸化膜の膜質を、熱酸化膜の特性と遜色ない程度にまで近づけることができる。尚、実質的な温度の上限はその酸化性溶液の共沸温度となる。
また、本発明は、堆積酸化膜を形成した半導体を酸化性の蒸気中に曝露処理する酸化膜の形成方法である。ここで、蒸気（霧状を含む）の温度は７０℃以上であることが膜質の向上に対して非常に有効であり、共沸温度以上であることが更に好ましい。他方、蒸気の温度の上限については特に定められるものではないが、低温処理を実現するために、他のプロセス（化学気相成長法によるプロセスなど）温度以下が好ましい。この処理によって、気相成長法のような低温処理によって形成された酸化膜の膜質を、熱酸化膜の特性と遜色ない程度にまで近づけることができる。
上述いずれの発明であっても、該浸漬処理の後、又は該曝露処理の後に１００℃以上５００℃以下で加熱することにより、より膜質の向上した酸化膜が形成される。製造プロセスにおける最高温度が５００℃以下に制御できれば、いわゆる低融点ガラスを用いたプロセスが可能となるため、生産上、低コスト化に大きく寄与する。また、特に１５０℃以上２５０℃以下という低温処理においても電気特性において十分な膜質の向上が確認された点は特筆されるべきである。というのも、かかる低温プロセスの実現により、プラスチック基板を用いることが可能となるからである。
また、該加熱処理が、真空雰囲気下で行われても本発明の効果は発揮されるが、特に、窒素及びヘリウム及びアルゴン及び酸素及び一酸化窒素及び一酸化二窒素及び水蒸気及びそれらの混合物の一群から選ばれる少なくとも１種類の気体雰囲気下でなされると、膜質のより向上した酸化膜が形成される。また、該気体に水素ガスを加えることは、更に膜質の向上を図る好ましい一態様である。
また、該半導体は単結晶シリコン及び多結晶シリコン及び非晶質シリコン及び炭化シリコン及びシリコンゲルマニウムの一群から選ばれる１種類を用いることができる。
また、該酸化性の溶液又は該酸化性の蒸気は、硝酸及び過塩素酸及び硫酸及びオゾン溶解水及び過酸化水素水及び塩酸と過酸化水素水との混合溶液及び硫酸と過酸化水素水との混合溶液及びアンモニア水と過酸化水素水との混合溶液及び硫酸と硝酸との混合溶液及び王水及び沸騰水の一群から選ばれる少なくとも１種類の溶液又は蒸気である。これらの溶液又は蒸気を用いることは、本発明を適用した好ましい一態様である。
また、前記堆積酸化膜を形成する工程が、熱化学気相成長法及びスパッタ蒸着法及びプラズマ化学気相成長法及びスピンコート法及びディップコート法及び印刷法の一群から選ばれる少なくとも１つの気相成長法を用いることは、本発明を適用した好ましい一態様である。
次に、本発明は、半導体の表面に堆積酸化膜を形成する工程の後に、堆積酸化膜を備えた半導体を７０℃以上の酸化性の溶液に浸漬処理する工程を備えた半導体装置の製造方法である。この製造工程により、その特性が熱酸化膜の特性に遜色ない程度にまで近づけた酸化膜を備えた半導体装置を製造することができる。尚、実質的な温度の上限はその酸化性溶液の共沸温度となる。
また、本発明は、半導体の表面に堆積酸化膜を形成する工程の後に、該堆積酸化膜を備えた半導体を酸化性の蒸気に曝露処理する工程を備えた半導体装置の製造方法である。ここで、蒸気（霧状を含む）の温度は７０℃以上であることが膜質の向上に対して非常に有効であり、共沸温度以上であることが更に好ましい。他方、蒸気の温度の上限については特に定められるものではないが、低温処理を実現するために、他のプロセス（化学気相成長法によるプロセスなど）温度以下が好ましい。この製造工程により、高温熱酸化法より低温処理でありながら、その特性が熱酸化膜の特性に遜色ない程度にまで近づいた酸化膜を備えた半導体装置を製造することができる。
上述いずれの発明であっても、該浸漬処理工程の後、又は該曝露処理工程の後に、１００℃以上５００℃以下で加熱することにより、より膜質の向上した酸化膜を備えた半導体装置を製造することができる。製造プロセスにおける最高温度が５００℃以下に制御できれば、いわゆる低融点ガラスを基板として用いたプロセスが可能となるため、生産上、低コスト化に大きく寄与する。また、特に１５０℃以上２５０℃以下という低温処理においても電気特性において十分な膜質の向上が確認された点は特筆されるべきである。というのも、かかる低温プロセスの実現により、プラスチック基板を用いることが可能となるからである。
また、該加熱処理が、真空雰囲気下で行われても本発明の効果は発揮されるが、特に、窒素及びヘリウム及びアルゴン及び酸素及び一酸化窒素及び一酸化二窒素及び水蒸気及びそれらの混合物の一群から選ばれる少なくとも１種類の気体雰囲気下でなされると、膜質のより向上した酸化膜が形成される。また、該気体に水素ガスを加えることには、更に膜質の向上を図る好ましい一態様である。
また、該半導体は、単結晶シリコン及び多結晶シコン及び非晶質シリコン及び炭化シリコン及びシリコンゲルマニウムの一群から選ばれる１種類を用いることができる。
また、該酸化性の溶液又は該酸化性の蒸気は、硝酸及び過塩素酸及び硫酸及びオゾン溶解水及び過酸化水素水及び塩酸と過酸化水素水との混合溶液及び硫酸と過酸化水素水との混合溶液及びアンモニア水と過酸化水素水との混合溶液及び硫酸と硝酸との混合溶液及び王水及び沸騰水の一群から選ばれる少なくとも１種類の溶液又は蒸気である。これらの溶液又は蒸気を用いることは、本発明を適用した好ましい一態様である。
また、前記堆積酸化膜を形成する工程が、熱化学気相成長法及びスパッタ蒸着法及びプラズマ化学気層成長法及びスピンコート法及びディップコート法及び印刷法の一群から選ばれる少なくとも１つの気相成長法を用いることは、本発明を適用した好ましい一態様である。
また、本発明は、半導体の表面に堆積酸化膜を形成する工程の後に、該堆積酸化膜を備えた半導体を７０℃以上の酸化性の溶液に浸漬処理する工程を行った酸化膜を備えた半導体装置である。また、本発明は、半導体の表面に堆積酸化膜を形成する工程の後に、該堆積酸化膜を形成した半導体を、酸化性の蒸気中に曝露処理する工程を行った酸化膜を備えた半導体装置である。これらの工程により得られた酸化膜の膜質は熱酸化膜の特性に近づけられるため、かかる酸化膜をゲート絶縁膜として用いることにより、電気特性の優れた半導体装置を得ることができる。尚、実質的な温度の上限はその酸化性溶液の共沸温度となる。
本発明による酸化膜の形成方法により、堆積酸化膜の膜質を熱酸化膜の特性に遜色ない程度にまで近づけることができた。また、該酸化膜を備えた半導体装置の製造方法により、高温熱酸化法に比べて低温処理でありながら、熱酸化膜の特性に遜色のない酸化膜を備えた半導体装置の製造が可能となった。
以下、本発明の実施形態を、添付する図面に基づいて詳細に述べる。
実施例１
図１（ａ）は、本発明の実施形態として、堆積酸化膜を備えた半導体基板を、酸化性の溶液に浸漬処理する、酸化膜製造装置の説明図である。具体的には、二酸化シリコン膜（堆積酸化膜）２を備えた半導体１を、処理槽３内に満たされた酸化性の溶液４に浸漬処理する。また、ヒーター５により、酸化性の溶液４の温度を調整できる。
図２（ａ）乃至（ｅ）は、図１（ａ）に示した製造装置により、シリコン基板上に二酸化シリコン膜を形成する工程を含んだＭＯＳ型半導体装置を製造する方法を該半導体装置の断面構造で開示したフロー図である。
本実施形態では、シリコン基板１１として、比抵抗が１０Ωｃｍ〜１５Ωｃｍ、面方位が（１００）のｐ導電形基板を用いた。該シリコン基板１１にチャンネルストッパーのボロン（Ｂ）を注入後、周知のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）技術で作られる二酸化シリコン膜による分離領域１２を約５００ｎｍの膜厚で形成した。この分離領域１２は、ＬＯＣＯＳに限らず、例えばシリコン基板に埋め込みの二酸化シリコン膜を形成したものでも良い。
この過程で自然酸化膜１３が形成されているときは、周知のＲＣＡ洗浄方法、即ちアンモニア−過酸化水素系水溶液で洗浄した後、希フッ酸溶液、例えばＨＦ濃度０．５容量パーセントの水溶液に約５分間浸漬することにより、図２（ｂ）のように、シリコン基板１１の表面から自然酸化膜１３が完全に除去される。
次に、超純水で５分間リンス処理（洗浄）後、シリコン基板１１の表面にテトラエチルオルソシリケート（以下、ＴＥＯＳとする。）を４００℃で熱分解させて、基板上に酸化膜を堆積させる、周知の熱化学気相成長（常圧熱ＴＥＯＳ−ＣＶＤ）法により、膜厚３３．７ｎｍの二酸化シリコン膜１５を形成した。
次いで、図１（ａ）に示す処理槽３内の共沸状態の硝酸（濃度６８質量％、沸点１２０．７℃）にシリコン基板１１及び二酸化シリコン膜１５を浸漬し、この状態を１時間持続した。尚、本発明の全ての実施例において、硝酸濃度の調整は、硝酸（不純物１ｐｐｂ以下）と超純水（比抵抗１８．２ＭΩｃｍ以下）を用いて行った。
続いて、図２（ｅ）のように、二酸化シリコン膜１５および分離領域１２上に周知の抵抗加熱蒸着法を用いて膜厚約２００ｎｍの金属膜（金属を含む膜）１６を形成した。この金属膜１６は、例えば１質量％のシリコンを含むアルミニウム合金である（以下、この種の金属膜電極を単にＡｌ電極と称する）。この金属膜に替えて、ポリシリコン電極（導電材）を堆積させて用いることもできる。
その後、金属膜１６を所望の形状にパターニングし、図２（ｆ）のように、電極１７を形成することにより、半導体装置（ＭＯＳ型キャパシタ）を製造した。
図３は、本実施例で得られたＭＯＳ型キャパシタの静電容量（Ｃ）と印加電圧（Ｖ）との関係を表すＣ−Ｖ特性図である。半導体基板には単結晶シリコンを用いた。図中の（ａ）は共沸状態の硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理して酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｂ）は比較例として、浸漬処理をしなかった堆積酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。また、（ｃ）は他の比較例として、シリコン基板上に９００℃で形成した厚さ３４．５ｎｍの熱酸化二酸化シリコン膜を備えた半導体装置のＣ−Ｖ特性曲線である。
堆積酸化膜に対して本実施例に示した浸漬処理を施すことにより、図３（ａ）に示すように熱酸化膜に遜色のない程度のＣ−Ｖ特性が確認された。このことから、通常、熱酸化膜の形成には８００℃以上という高温処理を必要とするが、本実施例により、常圧ＴＥＯＳ−ＣＶＤ法による処理に必要な、例えば約４００℃を上限とした低温処理を可能にした。
実施例２
次に、別の浸漬処理により得たＭＯＳ型キャパシタのＣ−Ｖ特性図を図４に示す。ＴＥＯＳを酸素プラズマ中４００℃で分解させて、基板上に酸化膜を堆積させる、周知のプラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ）法により、膜厚３７．４ｎｍの二酸化シリコン膜を形成したＭＯＳ型半導体装置の製造方法はこの実施例で変更している点以外は実施例１と同じである。図１（ａ）に示す処理槽２内に満たされた濃度６９質量％の高濃度の濃硝酸にシリコン基板１１及び二酸化シリコン膜１５を浸漬し、この状態で、処理槽３内の濃硝酸をヒーター５により加熱して沸騰させる。そして、共沸状態（濃度６８質量％、沸点１２０．７℃）になったところでこの状態を１時間持続した。
図中の（ｄ）は共沸硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｅ）は比較例として、該浸漬処理をしなかった堆積酸化膜を備えた半導体装置のＣ−Ｖ特性図である。また、（ｆ）は他の比較例として、シリコン基板上に９００℃で生成した厚さ３４．５ｎｍの熱酸化二酸化シリコン膜を備えた半導体装置のＣ−Ｖ特性曲線である。
堆積酸化膜に対して本実施例に示した処理を施すことにより、図４（ｄ）に示すように熱酸化膜に遜色のない程度のＣ−Ｖ特性が確認された。即ち、半導体を浸漬した酸化性の溶液を、加熱により共沸状態（濃度６８質量％、沸点１２０．７℃）に移行させることにより酸化膜の膜質を向上させることができる。本実施例により、プラズマＴＥＯＳ−ＣＶＤ法による処理に必要な４００℃の温度条件を上限とすることができる。
実施例３
実施例２において、高濃度の硝酸から共沸状態（濃度６８質量％、沸点１２０．７℃）へ移行させて処理する方法を述べたが、濃度６８質量％未満の低濃度の硝酸から共沸（濃度６８質量％、沸点１２０．７℃）状態に至るまで昇温加熱しつつ浸漬させて処理した半導体装置、また、浸漬処理の替わりに、酸化性の蒸気に曝露処理した半導体装置のＣ−Ｖ特性を測定した。
図１（ｂ）及び図１（ｃ）は、本発明の実施形態として、堆積酸化膜を備えた半導体基板を、処理槽内に設置して酸化性の蒸気に曝露処理する、酸化膜製造装置の説明図である。
具体的には、図１（ｂ）は、処理槽７内に溜めた酸化性の溶液４をヒーター８により加熱して、処理漕７内に酸化性の溶液４の蒸気を発生させ、二酸化シリコン膜（堆積酸化膜）２を備えた半導体１を蒸気に曝露処理するものである。また、図１（ｃ）は、蒸気発生装置（又は噴霧器）１０により生成した酸化性の蒸気（又は霧）を、処理槽９内に満たし、二酸化シリコン膜（堆積酸化膜）２を備えた半導体１を蒸気に曝露処理するものである。
図５に、本実施例のＭＯＳ型キャパシタのＣ−Ｖ特性図を示す。プラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ）法により、膜厚３７．４ｎｍの二酸化シリコン膜を形成し、ＭＯＳ型半導体装置の製造方法はこの実施例で変更している点以外は実施例１と同じである。（ｇ）は図１（ｂ）又は図１（ｃ）の装置により、共沸硝酸（濃度６８質量％、沸点１２０．７℃）の蒸気を１３５℃にして１時間曝露処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｈ）は共沸硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｊ）は初濃度４０質量％で１０８℃の硝酸に浸漬し、ヒーターにより加熱を続けることによって共沸点（１２０．７℃）に到達させ、引き続き１時間共沸硝酸に浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｋ）は比較例として、前述の硝酸への浸漬又は曝露処理を行わない堆積酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。
図５（ｇ）に示すように、酸化性の蒸気に曝露処理することによっても、膜質の改善が見られた。また、図５（ｊ）に示すように、硝酸濃度については４０質量％以上の硝酸を加熱して共沸状態にさせることによって、更に膜質が改善された酸化膜を備えた半導体装置を製造することができた。尚、上述の蒸気を７０℃以上の霧に入れ替えて処理槽９内に満たした場合であっても、同様の数値的傾向が得られる。
実施例４
また、別の実施例として、図６に共沸状態（濃度６８質量％、沸点１２０．７℃）の酸化性溶液に浸漬処理後、窒素雰囲気下で加熱したＭＯＳ型キャパシタのＣ−Ｖ特性図を示す。プラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ）法により、膜厚３７．４ｎｍの二酸化シリコン膜を形成したＭＯＳ型半導体装置の製造方法はこの実施例で変更している点以外は実施例１と同じである。ここで、図中の（ｍ）は共沸硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理を行った後、窒素雰囲気下において２００℃で１時間加熱処理を行った酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｎ）は共沸硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理を行った酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｐ）は比較例として、該浸漬処理及び加熱処理を行わなかった堆積酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。
また、図７に本実施例により製造された半導体装置のＩ−Ｖ特性図を示す。図中の（ｑ）は共沸硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理を行った後、窒素雰囲気下において２００℃で１時間加熱処理を行った酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｒ）は共沸硝酸（濃度６８質量％、沸点１２０．７℃）に１時間浸漬処理を行った酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｓ）は比較例として、該浸漬処理及び加熱処理を行わなかった堆積酸化膜を備えた半導体装置のＩ−Ｖ特性曲線である。
図６より、本実施例の処理を行うことにより、酸化性溶液の浸漬処理後に窒素雰囲気下で加熱処理をすることで、更に酸化膜の膜質を向上させることができた。また、酸化性の蒸気中への曝露処理においても同様に、膜質の向上が確認された。また、図７より、酸化膜の絶縁性能は酸化性溶液への浸漬処理によって向上するだけでなく、その後の窒素雰囲気下での加熱処理によって更に向上することが確認された。
また、窒素ガスに少量の水素を添加し、窒素ガス９５％に水素ガス５％とすることにより、膜質は更に向上した。尚、窒素に替えて、ヘリウム及びアルゴン及び酸素及び一酸化窒素及び一酸化二窒素及び水蒸気及びそれらの混合物の一群から選ばれる少なくとも１種類の気体を用いることによっても同様の効果が確認できた。
以上、共沸状態の硝酸を用いた実施例、あるいは加熱することで最終的に共沸状態にした実施例を示したが、酸化性の溶液が共沸状態でなくても、本発明の実施は可能である。以下に、幾つかの具体例を示す。
実施例５
図８に、共沸点以下の酸化性溶液に浸漬処理を行ったＭＯＳ型キャパシタのＣ−Ｖ特性図を示す。尚、酸化膜の形成方法はプラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ）法を用い、ＭＯＳ型半導体装置の製造方法はこの実施例で変更している点以外は実施例１と同じである。
図中の（ｔ）は１０５℃に加熱した濃度６９質量％の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｕ）は共沸状態（濃度６８質量％、沸点１２０．７℃）の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｖ）は比較例として、酸化膜を形成後、室温（２５℃）の６９質量％の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である、また、他の比較例として、（ｗ）は硝酸への浸漬処理をしていない堆積酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。
図中の（ｔ）により、硝酸溶液の共沸点以下の浸漬処理であっても、酸化膜の特性が向上した。このように、共沸点以下の低温処理においても、膜の改質として十分な効果が得られた。別の実施例として、７０℃の硝酸溶液（濃度６８質量％）に浸漬処理することでも同様の数値的傾向が得られる。
実施例６
また、共沸点以下の酸化性溶液に浸漬処理を行った後、窒素雰囲気下で加熱したＭＯＳ型キャパシタのＣ−Ｖ特性図を図９に示す。尚、酸化膜の形成方法はプラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ）法を用い、ＭＯＳ型半導体装置の製造方法はこの実施例で変更している点以外は実施例１と同じである。また、このときの酸化膜の膜厚は３３．７ｎｍである。
図中の（ｘ）は１０５℃に加熱した濃度６９質量％の硝酸溶液に１時間浸漬処理後、窒素雰囲気下において２００℃で加熱した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｙ）は１０５℃に加熱した濃度６９質量％の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（ｚ）は比較例として、浸漬処理をしてない堆積酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。また、（Ｄ）は他の比較例として、熱酸化膜のＣ−Ｖ特性曲線である。（ｘ）又は（ｙ）に示すように、本実施例においても酸化膜の膜質の向上が確認された。
実施例５及び実施例６では、プラズマ化学気相成長により形成された酸化膜の膜質が、酸化性溶液の共沸点以下の処理により改質されることを示した。次に、常圧ＴＥＯＳ−ＣＶＤ法により形成された酸化膜を共沸点以下で処理したときの具体例を示す。
実施例７
常圧熱ＣＶＤ法により堆積した酸化膜を備えた半導体装置について浸漬処理を行った結果を図１０に示す。尚、ＭＯＳ型半導体装置の製造方法はこの実施例で変更している点以外は実施例１と同じである。また、このときの酸化膜の膜厚は３３．７ｎｍである。図中の（Ｅ）は堆積酸化膜を形成後、共沸状態（濃度６８質量％、沸点１２０．７℃）の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（Ｆ）は堆積酸化膜を形成後、１０５℃に加熱した濃度６９質量％の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線、（Ｇ）は比較例として、堆積酸化膜を形成後、室温（２５℃）下で濃度６９質量％の硝酸溶液に１時間浸漬処理した酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。また、他の比較例として、（Ｈ）は硝酸への浸漬処理を行っていない、常圧熱ＣＶＤ法による堆積酸化膜を備えた半導体装置のＣ−Ｖ特性曲線である。
図１０からも分かるように、常圧熱ＣＶＤ法で成膜した酸化膜においても、共沸点以下の酸化性溶液への浸漬処理により酸化膜の特性が向上することが確認された。他方、室温（２５℃）下の浸漬処理による効果は小さかった。尚、スパッタ蒸着法やスピンコート法やディップコート法や印刷法によって堆積された酸化膜についても、共沸点以下の酸化性溶液への浸漬処理により膜質が向上する。
ところで、上述の実施例１乃至７の酸化膜形成方法に基づいて形成された酸化膜をゲート絶縁膜としてｐ−Ｓｉ（ポリシリコン）ＴＦＴに応用した例を以下に示す。図１１は、本発明を適用した一例であるｐ−ＳｉＴＦＴ２０の断面構造図である。図に示すとおり、ガラス基板２１上には、まずＰ型ポリシリコン膜２４が形成される。これは、プラズマＣＶＤ法によってアモルファス膜を堆積し、該アモルファス膜をレーザーアニール処理することにより形成され、パターニングされる。その後、ソース、ドレインイオン注入領域２７、ゲート酸化膜２３、ゲート電極２２、層間絶縁膜２８，２９、ソース電極２５、ドレイン電極２６が形成され、ｐ−ＳｉＴＦＴが完成する。尚、本発明を適用したゲート酸化膜２３の形成工程以外の成膜技術及びパターニング技術等については公知の技術が適用される。このように、低温処理によるゲート絶縁膜の利用は広範に及ぶ。
次に、他の半導体基板を用いた実施例として、炭化シリコン（ＳｉＣ）を用いた実施例を示す。
実施例８
半導体基板である抵抗率０．０１６Ω−ｃｍ（ドープ濃度：４．５０Ｅ＋１８ｃｍ-3）のＳｉＣ上に、６μｍ（ドープ濃度：１．２５Ｅ＋１７ｃｍ-3）のエピタキシャル層が形成された３Ｃ−ＳｉＣ（１００）ｐ形エピタキシャル基板を用いて、実施例１の個々の製造方法を適宜採用して、ＭＯＳ型半導体装置を製造した。
二酸化シリコン膜１５はプラズマＴＥＯＳ−ＣＶＤ法を用いて形成した。尚、二酸化シリコン膜の厚みはデバイスの設計仕様に応じて適宜設定される。ＳｉＣ基板１１及び二酸化シリコン膜１５を共沸状態濃度６８質量％、沸点１２０．７℃）の硝酸に１時間浸漬した後、ＭＯＳ型キャパシタを製造した。
この実施例においても、半導体基板として単結晶シリコンを用いたときと同様、実施例１乃至実施例７に記載の浸漬又は曝露処理により、酸化膜の膜質の向上が確認できる。また、半導体基板としては、この他に多結晶シリコン、非晶質シリコン、及びシリコンゲルマニウムを用いても、同様の結果が得られている。
次に、酸化性の溶液に浸漬処理した酸化膜を備えたＭＯＳ型半導体装置を製造した他の実施例を示す。
実施例９
次に、実施例８と同様、抵抗率０．０１６Ω−ｃｍ（ドープ濃度：４．５０Ｅ＋１８ｃｍ-3）のＳｉＣ上に、６μｍ（ドープ濃度：１．２５Ｅ＋１７ｃｍ-3）のエピタキシャル層が形成された３Ｃ−ＳｉＣ（１００）ｐ形エピタキシャル基板を用い、実施例１の個々の製造方法を適宜採用して、ＭＯＳ型半導体装置を製造した。
図１２は、ＳｉＣ−ＭＯＳ型半導体装置の断面図である。ＳｉＣ基板３１に分離領域３２を形成し、ゲート酸化膜３３およびゲート電極３４、ソース電極３５、ドレイン電極３６を形成したものである。ここで、分離領域２２はＳｉＣ基板３１の表面凹部にＣＶＤ−二酸化シリコン膜を埋め込んで形成し、また、ゲート酸化膜３３も二酸化シリコン膜を用いた。
ゲート酸化膜３３の二酸化シリコンはプラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ）法を用いて形成した。尚、二酸化シリコン膜の厚みはデバイスの設計仕様に応じて適宜設定される。ゲート電極２４は上述の硝酸処理されたゲート酸化膜３３上にＡｌ電極を、周知の抵抗加熱蒸着法により膜厚約２００ｎｍに堆積することで形成した。尚、この金属膜に代えて、ポリシリコン電極（導電材）を付着させて用いることもできる。ＳｉＣ基板３１上の分離領域３２及びゲート酸化膜３３を共沸状態（濃度６８質量％、沸点１２０．７℃）の硝酸に１時間浸漬処理を行った。
上述の方法により製造されたＭＯＳ型半導体装置に実施例１乃至実施例８の浸漬又は曝露処理を行うことにより、熱酸化膜を備えたＭＯＳ型半導体装置の特性と遜色のない特性の半導体装置を得ることができる。即ち、十分な厚みと高い絶縁性を持ったゲート酸化膜を備えたＭＯＳ型半導体装置を低温処理により容易に製造することが出来る。
次に、他の半導体装置として、縦型パワーＳｉＣ−ＭＯＳＦＥＴを用いた実施例を示す。
実施例１０
図１３は、縦型パワーＳｉＣ−ＭＯＳＦＥＴの構造断面図である。ＳｉＣ基板３１の一方の面の表面領域に二酸化シリコン膜によるゲート酸化膜３３とゲート電極３４、およびその表面領域をはさんで、ソース電極３５、ＳｉＣ基板３１の他方の面にドレイン電極３６を、それぞれ設けている。ＳｉＣ基板３１は３Ｃ−ＳｉＣ（１００）ｐ形基板を用いた。
ゲート酸化膜３３の二酸化シリコン膜は、プラズマ化学気相成長（プラズマＴＥＯＳ−ＣＶＤ法）を用いて形成した。尚、二酸化シリコン膜の厚みはデバイスの設計仕様に応じて適宜設定される。ゲート電極３４は上述の硝酸処理されたゲート酸化膜３３上にＡｌ電極を、周知の抵抗加熱蒸着法により膜厚約２００ｎｍに堆積することで形成した。尚、この金属膜に代えて、ポリシリコン電極（導電材）を付着させて用いることもできる。ＳｉＣ基板３１上のゲート酸化膜３３を、共沸状態（濃度６８質量％、沸点１２０．７℃）の硝酸に１時間浸漬処理を行った。
上述の方法により製造された縦型パワーＳｉＣ−ＭＯＳＦＥＴに実施例１乃至実施例９の浸漬又は曝露処理を行うことにより、熱酸化膜を備えた縦型パワーＳｉＣ−ＭＯＳＦＥＴの特性と遜色のない特性を持つ装置を得ることができる。即ち、十分な厚みと高い絶縁性を持ったゲート酸化膜を備えた縦型パワーＳｉＣ−ＭＯＳＦＥＴ装置を、低温処理により容易に製造することが出来る。
また、上述の実施例１乃至１０のいずれにおいても、硝酸に替えて、過塩素酸、硫酸、オゾン溶解水、過酸化水素水、塩酸と過酸化水素水との混合溶液、硫酸と過酸化水素水との混合溶液、アンモニア水と過酸化水素水との混合溶液、硫酸と硝酸との混合溶液および王水の群から選ばれた少なくとも１種類の酸化性の溶液又は酸化性の蒸気を用いても、同様の効果が得られる。
以上、本発明の実施例について具体的に説明したが、上述した実施例は本発明を実施するための例示にすぎない。例えば、ガラス基板上やＰＥＴ（ポリエチレンテレフタラート）などの基板上に半導体基板を用いて薄膜トランジスタ（ＴＦＴ）を製造する場合、さらには化合物半導体（例えば窒化ガリウム、砒化ガリウム、セレン化カドミウム、硫化カドミウム、酸化亜鉛など）を用いて半導体装置およびその製造方法に使用する場合にも、本発明による膜質の改善が可能である。
また、上述の実施例４及び実施例６では、共沸硝酸あるいは、１０５℃下の硝酸への浸漬処理を行った後、窒素雰囲気下において２００℃で１時間加熱処理を行った酸化膜を備えた半導体装置についての結果を示したが、加熱処理は１００℃以上５００℃以下であれば、数値的傾向において、本発明の効果と同様である。また、窒素雰囲気に替えて、真空雰囲気下における加熱処理であっても本発明の効果が損なわれない。更に、７０℃以上の硝酸への浸漬処理を施した酸化膜上にアルミニウム等の金属ゲート電極を形成し、その後に１００℃以上５００℃以下の加熱処理を行うことも本発明の効果をより有効に発揮させる一態様となる。
なお、前述の基板は平面形状に限られることなく、３次元形状や球状の凹凸や曲面を持つ基板で、その凹凸や曲面の領域をトランジスタのチャンネルに利用したものに対しても、本実施例で述べた二酸化シリコン膜などの絶縁膜をその凹凸や曲面に低温で均一に形成することができる。また、高誘電体膜のみでなく、本実施例の酸化膜は強誘電体膜、あるいは磁性酸化膜を積層して形成したものにも適用できる。
本発明は、各種半導体装置の機能絶縁膜に利用することができる。例えば、各種トランジスタのゲート酸化膜、ＬＤＤトランジスタのスペーサー絶縁膜、層間絶縁膜、素子分離層、ＭＯＳ型メモリー・キャパシタの容量絶縁膜（酸化膜）、フラッシュ・メモリーのトンネル酸化膜、ＣＣＤセンサーのポリシリコン層間絶縁膜等に適用可能な高品質の酸化膜を、低温処理により提供することができる。さらに、本発明は、多層半導体構造あるいは多層伝導体構造の層間絶縁体に適用することが出来ることから、この種の半導体装置を機能素子として利用する大画面表示装置に利用することができる。
（ａ）は、本発明の実施例にかかる酸化膜製造装置の概要断面図、（ｂ）及び（ｃ）は本発明の他の実施例にかかる酸化膜製造装置の概要断面図 半導体装置の断面構造で開示した工程フロ−図 本発明の実施例で得たＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の他の実施例で得られたＭＯＳ型キャパシタのＣ−Ｖ特性図 本発明の実施例であるｐ−ＳｉＴＦＴの構造断面図 本発明の他の実施例であるＳｉＣ−ＭＯＳ型半導体装置の構造断面図 本発明の他の実施例である縦型パワーＳｉＣ−ＭＯＳＦＥＴの構造断面図
符号の説明
１ 被処理用シリコン基板
２ 二酸化シリコン膜（堆積酸化膜）
３ 処理槽
４ 高濃度酸化性溶液
５ ヒーター
６ 酸化性蒸気
７ 処理漕
８ ヒーター
９ 処理漕
１０ 蒸気発生装置
１１ シリコン基板
１２ 分離領域
１３ 自然酸化膜
１４ 表面領域
１５ 二酸化シリコン膜（ＣＶＤ堆積酸化膜）
１６ 金属膜
１７ 電極
２０ ｐ−ＳｉＴＦＴ
２１ ガラス基板
２２ ゲート電極
２３ ゲート酸化膜
２４ Ｐ型Ｓｉ
２５ ソース電極
２６ ドレイン電極
２７ ｎ＋ｐ−Ｓｉ
２８，２９ 層間絶縁層
３１ ＳｉＣ基板
３２ 分離領域
３３ ゲート酸化膜
３４ ゲート電極
３５ ソース電極
３６ ドレイン電極

Claims (22)

  1. 堆積酸化膜を形成した半導体を７０℃以上の酸化性の溶液に浸漬処理する
    酸化膜の形成方法。
  2. 堆積酸化膜を形成した半導体を、酸化性の蒸気中に曝露処理する
    酸化膜の形成方法
  3. 前記浸漬処理の後に、
    １００℃以上５００℃以下で加熱処理を行う
    請求項１に記載の酸化膜の形成方法。
  4. 前記曝露処理の後に、
    １００℃以上５００℃以下で加熱処理を行う
    請求項２に記載の酸化膜の形成方法。
  5. 前記加熱処理は、窒素及びヘリウム及びアルゴン及び酸素及び一酸化窒素及び一酸化二窒素及び水蒸気及びそれらの混合物の一群から選ばれる少なくとも１種類の気体雰囲気下でなされる
    請求項３又は４に記載の酸化膜の形成方法。
  6. 前記気体に水素ガスを加えた
    請求項５に記載の酸化膜の形成方法。
  7. 前記半導体が単結晶シリコン及び多結晶シリコン及び非晶質シリコン及び炭化シリコン及びシリコンゲルマニウムの一群から選ばれる１種類である
    請求項１又は請求項２に記載の酸化膜の形成方法。
  8. 前記酸化性の溶液が、硝酸及び過塩素酸及び硫酸及びオゾン溶解水及び過酸化水素水及び塩酸と過酸化水素水との混合溶液及び硫酸と過酸化水素水との混合溶液及びアンモニア水と過酸化水素水との混合溶液及び硫酸と硝酸との混合溶液及び王水及び沸騰水の一群から選ばれる少なくとも１種類の溶液である
    請求項１に記載の酸化膜の形成方法。
  9. 前記酸化性の蒸気が、硝酸及び過塩素酸及び硫酸及びオゾン溶解水及び過酸化水素水及び塩酸と過酸化水素水との混合溶液及び硫酸と過酸化水素水との混合溶液及びアンモニア水と過酸化水素水との混合溶液及び硫酸と硝酸との混合溶液及び王水及び沸騰水の一群から選ばれる少なくとも１種類の蒸気である
    請求項２に記載の酸化膜の形成方法。
  10. 前記堆積酸化膜を形成する工程が、熱化学気相成長法及びスパッタ蒸着法及びプラズマ化学気相成長法及びスピンコート法及びディップコート法及び印刷法の一群から選ばれる少なくとも１つの方法である
    請求項１又は請求項２に記載の酸化膜の形成方法。
  11. 半導体の表面に堆積酸化膜を形成する工程の後に、
    堆積酸化膜を備えた半導体を７０℃以上の酸化性の溶液に浸漬処理する工程を備えた
    半導体装置の製造方法。
  12. 半導体の表面に堆積酸化膜を形成する工程の後に、
    堆積酸化膜を備えた半導体を酸化性の蒸気に曝露処理する工程を備えた
    半導体装置の製造方法。
  13. 前記浸漬処理工程の後に、
    １００℃以上５００℃以下の加熱処理する工程を備えた
    請求項１１に記載の半導体装置の製造方法。
  14. 前記曝露処理する工程の後に、
    １００℃以上５００℃の加熱処理する工程を備えた
    請求項１２に記載の半導体装置の製造方法。
  15. 前記加熱処理は、窒素及びヘリウム及びアルゴン及び酸素及び一酸化窒素及び一酸化二窒素及び水蒸気及びそれらの混合物の一群から選ばれる少なくとも１種類の気体雰囲気下でなされる
    請求項１３又は請求項１４に記載の半導体装置の製造方法。
  16. 前記気体に水素ガスを加えた
    請求項１５に記載の半導体装置の製造方法。
  17. 前記半導体が単結晶シリコン及び多結晶シリコン及び非晶質シリコン及び炭化シリコン及びシリコンゲルマニウムの一群から選ばれる1種類である
    請求項１１又は請求項１２に記載の半導体装置の製造方法。
  18. 前記酸化性の溶液が、硝酸及び過塩素酸及び硫酸及びオゾン溶解水及び過酸化水素水及び塩酸と過酸化水素水との混合溶液及び硫酸と過酸化水素水との混合溶液及びアンモニア水と過酸化水素水との混合溶液及び硫酸と硝酸との混合溶液及び王水及び沸騰水の一群から選ばれる少なくとも１種類の溶液である
    請求項１１に記載の半導体装置の製造方法。
  19. 前記酸化性の蒸気が、硝酸及び過塩素酸及び硫酸及びオゾン溶解水及び過酸化水素水及び塩酸と過酸化水素水との混合溶液及び硫酸と過酸化水素水との混合溶液及びアンモニア水と過酸化水素水との混合溶液及び硫酸と硝酸との混合溶液及び王水及び沸騰水の一群から選ばれる少なくとも１種類の蒸気である
    請求項１２に記載の半導体装置の製造方法。
  20. 前記堆積酸化膜を形成する工程が、熱化学気相成長法及びスパッタ蒸着法及びプラズマ化学気相成長法及びスピンコート法及びディップコート法及び印刷法の一群から選ばれる少なくとも１つの方法である
    請求項１１又は請求項１２に記載の半導体装置の製造方法。
  21. 半導体の表面に堆積酸化膜を形成する工程の後に、
    前記堆積酸化膜を備えた半導体を７０℃以上の酸化性の溶液に浸漬処理する工程を行った酸化膜を備えた
    半導体装置。
  22. 半導体の表面に堆積酸化膜を形成する工程の後に、
    前記堆積酸化膜を形成した半導体を、酸化性の蒸気中に曝露処理する工程を行った酸化膜を備えた
    半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008243919A (ja) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp 半導体装置の製造方法
JP2011054868A (ja) * 2009-09-04 2011-03-17 Hikari Kobayashi 半導体装置およびその製造方法
JP2016181718A (ja) * 2011-01-26 2016-10-13 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5496995B2 (ja) 2011-12-22 2014-05-21 独立行政法人科学技術振興機構 薄膜トランジスタ及び薄膜トランジスタの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529293A (ja) * 1991-07-18 1993-02-05 Fujitsu Ltd 半導体基板の前処理方法
JPH06120502A (ja) * 1992-10-06 1994-04-28 Nec Corp 半導体装置の製造方法
JPH0982703A (ja) * 1995-09-12 1997-03-28 Sony Corp 絶縁膜の形成方法
JPH11274498A (ja) * 1998-03-18 1999-10-08 Seiko Epson Corp 基板の熱処理方法及び熱処理装置
JPH11288899A (ja) * 1998-04-02 1999-10-19 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP2004047935A (ja) * 2002-05-24 2004-02-12 Japan Science & Technology Corp シリコン基材表面の二酸化シリコン膜形成方法、半導体基材表面の酸化膜形成方法、及び半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3533830B2 (ja) * 1996-07-11 2004-05-31 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JP3648998B2 (ja) * 1998-09-03 2005-05-18 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529293A (ja) * 1991-07-18 1993-02-05 Fujitsu Ltd 半導体基板の前処理方法
JPH06120502A (ja) * 1992-10-06 1994-04-28 Nec Corp 半導体装置の製造方法
JPH0982703A (ja) * 1995-09-12 1997-03-28 Sony Corp 絶縁膜の形成方法
JPH11274498A (ja) * 1998-03-18 1999-10-08 Seiko Epson Corp 基板の熱処理方法及び熱処理装置
JPH11288899A (ja) * 1998-04-02 1999-10-19 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP2004047935A (ja) * 2002-05-24 2004-02-12 Japan Science & Technology Corp シリコン基材表面の二酸化シリコン膜形成方法、半導体基材表面の酸化膜形成方法、及び半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008243919A (ja) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp 半導体装置の製造方法
JP2011054868A (ja) * 2009-09-04 2011-03-17 Hikari Kobayashi 半導体装置およびその製造方法
JP2016181718A (ja) * 2011-01-26 2016-10-13 株式会社半導体エネルギー研究所 半導体装置
US10008587B2 (en) 2011-01-26 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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