JP3648998B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（ＴＦＴ）等に代表される半導体装置の製造方法に関する。更に詳しくは、本願発明は高性能で信頼性に富む半導体装置を、６００℃程度以下の比較的低温にて製造する方法に関する。
【０００２】
【従来の技術】
多結晶硅素薄膜トランジスタ（ｐ−Ｓｉ ＴＦＴ）に代表される半導体装置を汎用ガラス基板を使用し得る６００℃程度以下の低温にて製造する場合、従来以下の如き製造方法が取られて居た。まずエキシマレーザー照射法などで多結晶硅素膜（ｐ−Ｓｉ膜）形成した後、ゲート絶縁膜と成る酸化硅素膜を化学気相堆積法（ＣＶＤ法）や物理気相堆積法（ＰＶＤ法）にて形成する。次にタンタル等でゲート電極を作成して、金属（ゲート電極）−酸化膜（ゲート絶縁膜）−半導体（多結晶硅素膜）から成る電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を構成せしめて居た。
【０００３】
【発明が解決しようとする課題】
しかしながら此等従来の半導体装置の製造方法では酸化硅素膜が多量の酸化膜捕獲電荷を有する等の多くの問題を抱えて居り、その膜品質が窮めて貧弱で有るとの課題を有して居た。斯くした事実に則し、従来の製造方法にてｐ−Ｓｉ ＴＦＴ等の半導体装置を製造すると、完成した半導体装置はその電気特性が悪いにのみならず、使用途上に経時劣化が生ずる等の信頼性にも課題を有して居た。
【０００４】
そこで本発明は上述の諸事情を鑑み、その目的とする所は６００℃程度以下との低温工程で優良な半導体装置を製造する方法を提供する事に有る。
【０００５】
【課題を解決するための手段】
本発明は絶縁性物質上に形成された半導体膜と、この半導体膜上に形成された酸化硅素に代表される酸化膜の二者を構成要件として居る半導体装置を６００℃以下の低温工程により製造する半導体装置の製造方法に関し、少なくとも以下の六工程を以てその特徴と為す。即ち珪素単体または珪素を主構成元素として居る半導体膜を形成する第一工程と、気相堆積法にて酸化硅素（ＳｉＯ_ｘ：０＜ｘ≦２）を主体と成して居る酸化膜を堆積する第二工程と、該酸化膜を２００℃から６００℃の温度で酸化性雰囲気下にて第一熱処理を施す第三工程と、該半導体膜と該酸化膜に、非酸化性雰囲気下にて、その熱処理温度が前記第三工程の熱処理温度以上で有り、且つ第二工程以降半導体装置完成までの全工程中の最高温度で有る第二熱処理を施し、酸化膜を乾燥させる第四工程と、該半導体膜が内有する不対結合対に水素を結合させる第五工程と、第一工程から第五工程を行った後にゲート電極を形成する工程とで有る。
【０００６】
まず本発明は第一工程としてガラス基板や三次元半導体装置の層間絶縁膜等の縁性物質上に多結晶硅素（ｐ−Ｓｉ）に代表される半導体膜を形成する。この半導体膜は結晶状態に有っても非晶質状態に有っても構わないが、多結晶状態に有る時に本願発明は殊の外その効果を示す。此は本願発明が半導体膜と絶縁膜との界面に存在する捕獲準位（界面準位）を低減せしめると共に、結晶粒と結晶粒との間に位置する捕獲準位（粒界準位）をも低減せしめるが故で有る。言う迄もなく界面準位は結晶状態に拘わらず半導体膜と絶縁膜との接合界面には必ず存在する。この界面準位を低減させるから、本願発明は半導体膜の状態の如何に拘わらず有効なので有る。一方、多結晶膜に対しては此の効果に加え、粒界準位を減らすとの効果も認められる。半導体膜は硅素（Ｓｉ）や硅素ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０＜ｘ＜１）等如何なる半導体物質で有っても構わないが、簡便に良好なＭＯＳ界面を構成するとの視点からは、硅素単体や硅素をその主構成元素（硅素原子構成比が８０％程度以上）として居る半導体物質が優れて居る。半導体膜は物理気相堆積法（ＰＶＤ法）や化学気相堆積法（ＣＶＤ法）等の気相堆積法等で形成される。ＰＶＤ法にはスパッター法や蒸着法等が考えられる。又ＣＶＤ法には常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等が使用され得る。気相堆積法で形成された半導体膜は、堆積直後には通常多結晶状態か非晶質状態に、又はこれらの混合状態に有る。多結晶状態に有る薄膜は多結晶膜と称され、非晶質状態や混合状態に有る薄膜は非晶質膜や混晶質膜と其々称される。半導体装置の能動部（電界効果型トランジスタのソース・ドレイン領域やチャンネル形成領域、及びバイポーラ型トランジスタのエミッター・ベース・コレクター領域）としては堆積直後に得られた多結晶膜をその侭使用する事も可能で有る。此とは対照的に非晶質膜や混晶質膜を結晶化したり、或いは多結晶膜を再結晶化するなどして、新たな多結晶膜を得た後に此等を能動部として使用する事も可能で有る。結晶化や再結晶化を行うにはレーザー照射や急速熱処理が用いられる。
【０００７】
次に第二工程として気相堆積法にて酸化膜を半導体膜上に堆積する。酸化膜の堆積は高くとも６００℃程度以下の温度で、通常は４００℃程度以下の温度で行われる。此は本願が対象として居る半導体装置を汎用ガラス基板やプラスチック基板等、耐熱性の乏しい基板上に製造する事を前提として居るからで有る。此の酸化膜をＭＯＳ−ＦＥＴのゲート絶縁膜として利用する。半導体膜と絶縁膜との良好な界面を簡便に得るには、酸化膜の主構成物質は酸化硅素（ＳｉＯ_ｘ：０＜ｘ≦２）で有る事が望ましい。酸化膜は物理気相堆積法（ＰＶＤ法）や化学気相堆積法（ＣＶＤ法）等の気相堆積法等で形成される。ＰＶＤ法にはスパッター法や蒸着法等が考えられる。ＣＶＤ法には常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等が使用され得る。斯様にして得られた酸化膜は、１１００℃程度以上の温度で形成される熱酸化膜に比べて酸化膜中に酸化膜捕獲準位や固定電荷を多量に含み、更に界面準位も遥かに高いのが普通で有る。それ故、本願発明では以下の三工程（第三、第四、第五工程）を以て、酸化膜と界面及び結晶粒界の改質を図る訳で有る。
【０００８】
第三工程では酸化膜に酸化性雰囲気下にて、２００℃程度から６００℃程度の温度で第一熱処理を施す。酸化性雰囲気は塩酸（ＨＣｌ）や硝酸（ＨＮＯ_３）、弗酸（ＨＦ）等の酸や水（Ｈ_２Ｏ）と云った半導体膜に対する酸化促進物質と、酸素（Ｏ_２）や亜酸化窒素（Ｎ_２０）、二酸化炭素（ＣＯ_２）と云った酸素含有気体とを少なくとも含んだ気体から構成される。此の雰囲気は酸化促進物質と酸素含有気体と不活性気体から成って居ても無論良い。最も簡単な一例は水蒸気を含有した空気で有る。此の場合、水蒸気が酸化促進物質で有り、空気中の酸素が酸素含有気体で有る。前者の酸化促進物質は、酸化硅素膜等の酸化膜を構成する元素（硅素や酸素）間の歪んだ結合や弱い結合を切断する性質を有して居ると共に、半導体膜の酸化を促進する触媒の性質をも有して居る。此に対して後者は酸素欠損を生じて居る酸化膜や界面に酸素を供給し、不完全な酸化膜（例えばＳｉＯ_ｘ：０＜ｘ＜２）や酸素欠損の多い界面を完全な酸化膜（例えばＳｉＯ_２）や酸素欠損の少ない界面へと改善する。此の第一熱処理に依り酸化膜を構成する歪んだ結合や弱い結合は切断と再結合を繰り返され、最終的に酸化膜は正常で強い結合から成るＳｉ−Ｏ−Ｓｉ結合の編み目構造を取るに到る。斯様にして酸化膜捕獲準位や固定電荷、界面準位が大幅に低減されるので有る。此の事は半導体装置の立場からすると、フラットバンド電位を理想値（ゲート電極を構成する金属の仕事関数と半導体の仕事関数の差）に近づけ、閾値電圧を小さくし、更に半導体装置の信頼性を増して居ることを意味して居る。第三工程の処理温度はそれが高い程、その処理時間は短くて済む。常識的な処理時間（長くとも２４時間程度）で処理を完了させるには最低でも２００℃程度の温度が必要と成る。一方、他の半導体装置上やガラス基板上に本願発明の半導体装置を作製する場合には、他の半導体装置や基板を保護するとの立場から最高温度は６００℃程度と成る。大型液晶装置に本願発明の半導体装置を適応する場合には、大型化に伴い（ガラス基板寸法が４００ｍｍ×５００ｍｍ程度以上）基板の耐熱性が劣って来るので、最高温度は４５０℃程度が望まれる。本願発明では第五工程で半導体膜が有する欠陥を水素にて補修する。然るに此の欠陥は少なければ少ないに越した事はない。半導体膜が多結晶膜の場合、第三工程の熱処理で多結晶膜の欠陥を終端して居る水素が離脱し、欠陥が増す恐れが有る。水素離脱を防ぎ多結晶膜の欠陥を最少に止める為には、第三工程の処理温度は３５０℃程度以下が好ましい。
【０００９】
第四工程の第二熱処理は非酸化性雰囲気下にて行われる。その内でも特に窒素（Ｎ_２）やアルゴン（Ａｒ）等の不活性雰囲気下や、此等不活性雰囲気中に水素を含有した雰囲気、或いは水素単体から成る雰囲気下にて行われる。第四工程の第二熱処理では第一熱処理の最中に酸化膜中に拡散した酸や水等の物質を取り除く。此等の物質が酸化膜中に残存すると潜在的な酸化膜準位や界面準位と化し、半導体装置の信頼性を低下させる事と成る。従って第四工程の第二熱処理を行う事で半導体装置の信頼性は著しく増大する事に成る。酸化膜中に拡散した酸や水を除去するには、酸や水を含まぬ雰囲気下で熱処理を行えば、其の効果は認められる。但し酸素を含む等の酸化性雰囲気下にてこの第二熱処理を行うと、酸化の進行に伴い新たに不完全な界面が形成されて仕舞い、界面準位の低減効果は弱まる事に成る。それ故、第二熱処理は不活性雰囲気下乃至は弱還元性雰囲気下にて行われる。斯うすると界面準位が低い侭に保たれ、優良な半導体装置が得られるので有る。界面準位を更に低減するには第二熱処理を水素含有雰囲気下にて行う事が好ましい。この場合、水素単体の雰囲気下で行っても良いが、安全性を考慮すると水素を窒素やアルゴンと云った不活性気体で、濃度が爆発下限界以下と成る４％程度未満に希釈して熱処理を行う事が望ましい。第四工程の熱処理温度は第三工程の熱処理温度と略同じで有るか、或いは第三工程の熱処理温度よりも高く設定する。此は酸化膜中から不要な物質を早急且つ効果的に除去し、更に酸化膜の編み目構造をより改善するには、第二熱処理の温度は高い方が好ましいからで有る。そうした意味では此の第四工程の熱処理温度が第二工程以降、半導体装置が完成する迄の全工程中の最高温度で有る事が最も好ましい。第一熱処理の温度と第二熱処理の温度の関係は概ね第二熱処理温度が第一熱処理温度よりも２５℃程度から７５℃程度高い事が望ましい。例えば第一熱処理を３００℃程度から３５０℃程度で行い、第二熱処理を３５０℃程度から４００℃程度で行うのが理想と言えよう。此の温度関係ならば熱処理炉の温度変動を考慮しても、第一熱処理の酸化膜編み目構造補修効果も第二熱処理の不要物質除去効果も確実に達成出来、且つ半導体膜からの水素離脱も最小限に押さえる事が可能だからで有る。
【００１０】
第四工程が終了した後に、第五工程として半導体膜が有する不対結合対に水素を結合させる水素化処理を行う。第三工程や第四工程に依り半導体膜表面の捕獲準位数は価電子帯近傍や伝導帯近傍を主として低減されて居るが、本第五工程で残った界面の不対結合対や多結晶性半導体膜の結晶粒界に存在する不対結合対を水素で終端し、禁制帯中の中心部付近（真性フェルミレベル近傍）に於ける捕獲準位（ディープ・ステイツ）を減少させるので有る。第三工程では界面の歪んだ結合等を修繕して禁制帯中の浅いレベル（禁制帯中で価電子帯や伝導帯に近い所）の捕獲準位（テール・ステイツ）を大幅に低減した。其の一方で修繕に伴い必然的に不対結合対が発生し、ディープ・ステイツは増加する事に成る。又、第三工程や第四工程の温度が高い程、酸化膜や界面の改質効果は大きいのだが、此は取りも直さず半導体膜中の不対結合対を終端して居る水素の離脱を促し、結果として半導体のディープ・ステイツを増大させる事に成る。言い換えれば第三工程や第四工程では半導体装置のフラットバンド電位を理想値に近づけ、テール・ステイツを減少させ、更に半導体装置の信頼性を増して居るのだが、同時にディープ・ステイツを増大させる事にも繋がり得るので有る。そこで本第五工程に依り此のディープ・ステイツをも減少させる。ディープ・ステイツの主因は半導体膜の界面や粒界に存在する不対結合対で有る。此等は水素化処理に依り容易に不活性とされ、不活性化されれば捕獲準位は減少する。最も簡単に水素化処理を行うには基板に水素プラズマを照射する事で有る。水素化処理は基板温度が低過ぎる（１００℃程度未満）と反応が進行せず、基板温度が高過ぎる（４５０℃程度以上）と水素離脱と言った逆反応の進行が速く成るので、１００℃程度から４５０℃程度の間の基板温度で行う。理想的には２５０℃程度から４００℃程度の間の温度で有る。前述の如く本願発明では第四工程の熱処理温度が第二工程以降で半導体装置が完成する迄の最高温度と成って居る。従って第五工程の温度も第四工程の温度と同等かそれ以下で有る。第五工程で不対結合対を終端した水素が半導体装置完成迄に離脱させない為には、此以後の工程は総て第五工程で水素化を行った基板温度よりも低い温度で処理されねばならない。即ち、第五工程以降の最高温度は第五工程の基板温度よりも必ず低く、其の温度は水素離脱の生じない４００℃程度以下とする。第五工程に於ける水素化処理時間は１０秒間程度から１０分間程度で有る。１０秒程度未満だと水素化の効果は現れず、１０分程度以上だと酸化膜や半導体膜にプラズマダメージ等の損傷が入る恐れが有るからで有る。
【００１１】
尚、第四工程終了から第五工程開始迄の期間は、第四工程にて生じた不対結合対に空気中の酸素や硼素等の不純物が結合せぬ様に、出来る限り短時間とすべきで、その期間は概ね６時間程度未満とせねばならない。
【００１２】
結局、半導体特性の視点より第三乃至第五工程の効果を論ずると、第三工程でフラットバンド電位を理想値に近づけると共にテール・ステイツを減少させ、第四工程で酸化膜漏れ電流や酸化膜内捕獲準位の低減と云った半導体装置の信頼性を増し、第五工程でディープ・ステイツを低減して居る事に成る。捕獲準位（テール・ステイツやディープ・ステイツ）が低減されると、電気伝導に寄与する荷電担体数が増加するにのみならず、捕獲電荷に依る荷電担体の散乱も減るので移動度も大きく成る。又、サブスレーシュホールド・スイングや閾値電圧が小さくなり、急峻なスイッチ性能を示す良好な半導体装置が得られる事と成る。
【００１３】
【発明の実施の形態】
（実施例１）
図１（ａ）〜（ｄ）はＭＯＳ型電界効果トランジスタを形成する薄膜半導体装置の製造工程を断面で示した図で有る。本実施例１では基板１０１として歪点が６５０℃程度の汎用無アルカリガラスを用いた。まず基板１０１上にＥＣＲ−ＰＥＣＶＤ法で酸化硅素膜を２００ｎｍ程度堆積し、下地保護膜１０２とした。酸化硅素膜のＥＣＲ−ＰＥＣＶＤ法での堆積条件は以下の通りで有る。
【００１４】
モノシラン（ＳｉＨ_４）流量・・・６０ｓｃｃｍ
酸素（Ｏ_２）流量・・・１００ｓｃｃｍ
圧力・・・２．４０ｍＴｏｒｒ
マイクロ波（２．４５ＧＨｚ）出力・・・２２５０Ｗ
印可磁場・・・８７５Ｇａｕｓｓ
基板温度・・・１００℃
成膜時間・・・４０秒
此の下地保護膜上に半導体膜として真性非晶質硅素膜をＬＰＣＶＤ法にて５０ｎｍ程度の膜厚に堆積した。ＬＰＣＶＤ装置はホット・ウォール型で容積が１８４．５ｌで、基板挿入後の反応総面積は約４４０００ｃｍ^２で有る。堆積温度は４２５℃で原料ガスとして純度９９．９９％以上のジシラン（Ｓｉ_２Ｈ_６）を用い、２００ｓｃｃｍ反応炉に供給した。堆積圧力は凡そ１．１Ｔｏｒｒで有り、此の条件下で硅素膜の堆積速度は０．７７ｎｍ／ｍｉｎで有った。斯様にして得られた非晶質半導体膜にクリプトン弗素（ＫｒＦ）エキシマレーザーを照射して半導体膜の結晶化を進めた。照射レーザーエネルギー密度は２４５ｍＪ・ｃｍ^−２で、半導体膜が膜厚方向全体に渡り完全溶融して微結晶化が生ずるエネルギー密度よりも１５ｍＪ・ｃｍ^−２低いエネルギー密度で有った。こうして結晶性半導体膜（多結晶硅素膜）を形成した（第一工程）後、この結晶性半導体膜を島状に加工して、後に半導体装置の能動層と成る半導体膜の島１０３を形成した。（図１−ａ）
次にパターニング加工された半導体膜の島１０３を被う様に酸化硅素膜１０４をＥＣＲ−ＰＥＣＶＤ法にて形成（第二工程）した。此の酸化硅素膜は半導体装置のゲート絶縁膜として機能する。ゲート絶縁膜と成る酸化硅素膜堆積条件は堆積時間が２４秒と短縮された事を除いて、下地保護膜の酸化硅素膜の堆積条件と同一で有る。但し、酸化硅素膜堆積の直前にはＥＣＲ−ＰＥＣＶＤ装置内で基板に酸素プラズマを照射して、半導体の表面に低温プラズマ酸化膜を形成した。プラズマ酸化条件は次の通りで有る。
【００１５】
酸素（Ｏ_２）流量・・・１００ｓｃｃｍ
圧力・・・１．８５ｍＴｏｒｒ
マイクロ波（２．４５ＧＨｚ）出力・・・２０００Ｗ
印可磁場・・・８７５Ｇａｕｓｓ
基板温度・・・１００℃
処理時間・・・２４秒
プラズマ酸化に依り凡そ３．５ｎｍの酸化膜が半導体表面に形成されて居る。酸素プラズマ照射が終了した後、真空を維持した侭連続で酸化膜を堆積した。従ってゲート絶縁膜と成る酸化硅素膜はプラズマ酸化膜と気相堆積膜の二者から成り、その膜厚は１２５ｎｍで有った。
【００１６】
第二工程で酸化硅素膜を形成した後、第三工程として酸化性雰囲気下にて第一熱処理を行った。濃度１６％の塩化水素酸水溶液を空気中に露点で９６℃含む塩酸水蒸気空気下にて熱処理は施こされた。処理温度は３４５℃で処理時間は２時間、処理室内圧力は１気圧で有った。この塩酸に依る熱処理が終了した後、引き続いて酸化膜中のハロゲン元素を抜く目的で１時間の熱処理を継続した。この熱処理雰囲気は露点９６℃の水蒸気含有空気中で行われ、雰囲気に塩酸は含まれて居ない。熱処理温度は矢張り３４５℃で圧力は１気圧で有る。
【００１７】
斯うして第三工程が終了した後に第四工程の第二熱処理を行い、酸化膜を乾燥させた。第二熱処理はアルゴン中に水素を３％含む非酸化性雰囲気下にて１気圧、４００℃で２時間施された。
【００１８】
第四工程終了後、基板は直ちに平行平板容量結合型ＰＥＣＶＤ装置に導入され、基板に対して水素プラズマ照射（第五工程）が施された。水素プラズマ条件は以下の通りで有る。
【００１９】
水素（Ｈ_２）流量・・・１０００ｓｃｃｍ
圧力・・・５００ｍＴｏｒｒ
ｒｆ波（１３．５６ＭＨｚ）出力・・・１００Ｗ
電極間距離・・・２５ｍｍ
基板温度・・・３７０℃
処理時間・・・９０秒
斯様にしてゲート絶縁膜堆積と、酸化膜及び界面の改質が完了した。（図１−ｂ）
引き続いて金属薄膜に依りゲート電極１０５をスパッター法にて形成する。スパッター時の基板温度は１５０℃で有った。本実施例１では７５０ｎｍの膜厚を有するα構造のタンタル（Ｔａ）にてゲート電極を作成し、このゲート電極のシート抵抗は０．８Ω／□で有った。次にゲート電極をマスクとして、ドナー又はアクセプターとなる不純物イオン１０６を打ち込み、ソース・ドレイン領域１０７とチャンネル形成領域１０８をゲート電極に対して自己整合的に作成する。本実施例１ではＣＭＯＳ半導体装置を作製した。ＮＭＯＳトランジスタを作製する際にはＰＭＯＳトランジスタ部をアルミニウム（Ａｌ）薄膜で覆った上で、不純物元素として水素中に５％の濃度で希釈されたフォスヒィン（ＰＨ_３）を選び、加速電圧８０ｋＶにて水素を含んだ総イオンを７×１０^１５ｃｍ^−２の濃度でＮＭＯＳトランジスタのソース・ドレイン領域に打ち込んだ。反対にＰＭＯＳトランジスタを作製する際にはＮＭＯＳトランジスタ部をアルミニウム（Ａｌ）薄膜で覆った上で、不純物元素として水素中に５％の濃度で希釈されたジボラン（Ｂ_２Ｈ_６）を選び、加速電圧８０ｋＶにて水素を含んだ総イオンを５×１０^１５ｃｍ^ー２の濃度でＰＭＯＳトランジスタのソース・ドレイン領域に打ち込んだ。（図１−ｃ）イオン打ち込み時の基板温度は３００℃で有る。
【００２０】
次にＰＥＣＶＤ法でＴＥＯＳ（Ｓｉ−（ＯＣＨ_２ＣＨ_３）_４）と酸素を原料気体として、基板温度３００℃で層間絶縁膜１０９を堆積した。層間絶縁膜は二酸化硅素膜から成り、その膜厚は凡そ５００ｎｍで有った。層間絶縁膜堆積後、層間絶縁膜の焼き締めとソース・ドレイン領域に添加された不純物元素の活性化を兼ねて、窒素雰囲気下３５０℃にて２時間の熱処理を施した。最後にコンタクト・ホールを開穴し、スパッター法で基板温度を１８０℃としてアルミニウムを堆積し、配線１１０を作成して薄膜半導体装置が完成した。（図１−ｄ）
この様にして作成した薄膜半導体装置の伝達特性を測定した。測定した半導体装置のチャンネル形成領域の長さ及び幅は其々１０μｍで、測定は室温にて行われた。ＮＭＯＳトランジスタのＶｄｓ＝８Ｖに於ける飽和領域より求めた移動度は９３．７ｃｍ^２・Ｖ ^−１ ・ｓ^−１で有り、閾値電圧は３．４３Ｖ、サブスレーシュホールド・スイングは０．４８６Ｖで有った。又、ＰＭＯＳトランジスタのＶｄｓ＝−８Ｖに於ける飽和領域より求めた移動度は４６．２ｃｍ^２・Ｖ ^−１ ・ｓ^−１で有り、閾値電圧は−３．８９Ｖ、サブスレーシュホールド・スイングは０．５３２Ｖで有った。此に対して本実施例１から第三工程乃至第五工程を削除した比較例ではＮＭＯＳトランジスタの移動度が７４．２ｃｍ^２・Ｖ ^−１ ・ｓ^−１、閾値電圧が４．３４Ｖ、サブスレーシュホールド・スイングが０．６５１Ｖで、ＰＭＯＳトランジスタの移動度が３２．６ｃｍ^２・Ｖ ^−１ ・ｓ^−１、閾値電圧が−７．００Ｖ、サブスレーシュホールド・スイングが０．６３３Ｖで有った。本願発明に依りＮ型とＰ型の両半導体装置共に高移動度で低閾値電圧を有し、急峻なサブスレーシュホールド特性を示す良好な薄膜半導体装置が安定的に製造された。この例が示す様に本発明に依ると優れた特性を有し、然も酸化膜の信頼性が高い薄膜半導体装置を汎用ガラス基板を使用し得る低温工程にて、簡便且つ容易に作成し出来るので有る。
【００２１】
【発明の効果】
以上詳述してきた様に、従来低品質で有った気相堆積法で形成された酸化膜と界面を簡単な熱処理の組み合わせ等にて高品質な膜と界面へと本願発明は改質出来るので有る。これに依り薄膜トランジスタに代表される半導体装置の電気特性を著しく向上させ、同時に半導体装置の動作安定性をも高めるとの効果が認められる。
【図面の簡単な説明】
【図１】 本願発明の製造工程を説明した図。
【符号の説明】
１０１・・・基板
１０２・・・下地保護膜
１０３・・・半導体膜の島
１０４・・・酸化硅素膜
１０５・・・ゲート電極
１０６・・・不純物イオン
１０７・・・ソース・ドレイン領域
１０８・・・チャネル形成領域
１０９・・・層間絶縁膜
１１０・・・配線

Claims (9)

1. 絶縁性物質上に形成された半導体膜と、該半導体膜上に形成された酸化膜を少なくとも構成要件として有する半導体装置を６００℃以下の低温工程により製造する半導体装置の製造方法に於いて、
   珪素単体または珪素を主構成元素として居る半導体膜を形成する第一工程と、気相堆積法にて酸化硅素（ＳｉＯ_ｘ：０＜ｘ≦２）を主体と成して居る酸化膜を堆積する第二工程と、該酸化膜を２００℃から６００℃の温度で酸化性雰囲気下にて第一熱処理を施す第三工程と、該半導体膜と該酸化膜に非酸化性雰囲気下にて第二熱処理を施し、酸化膜を乾燥させる第四工程と、該半導体膜が有する不対結合対に水素を結合させる第五工程と、第一工程から第五工程を行った後にゲート電極を形成する工程とを含み、第四工程の熱処理温度が第三工程の熱処理温度以上で有り、且つ第四工程の熱処理温度が第二工程以降該半導体装置が完成する迄の全工程中の最高温度で有る事を特徴とする半導体装置の製造方法。
2. 前記半導体膜が多結晶膜で有る事を特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第三工程が前記半導体膜に対する酸化促進物質を含む雰囲気下にて行われる事を特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記酸化促進物質が水で有る事を特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記酸化促進物質が酸で有る事を特徴とする請求項３に記載の半導体装置の製造方法。
6. 前記第三工程が前記酸化膜を構成する元素間の結合を切断する物質を含む雰囲気下にて行われる事を特徴とする請求項１または２に記載の半導体装置の製造方法。
7. 前記第四工程が不活性雰囲気下にて行われる事を特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
8. 前記第四工程が水素含有雰囲気下にて行われる事を特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
9. 前記第五工程が水素を含有したプラズマ照射で有る事を特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。

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