JP2006511964A - フリップチップ及びフリップチップアセンブリのための選択的アンダーフィル - Google Patents

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Abstract

フリップチップ(210)をプリント配線板(230)に装着する方法を提供する。バンプが形成された光電子、又は電気機械フリップチップ(210)を提供する。フリップチップ(210)の第一の部分(250)にアンダーフィル材(240)を塗布し、フリップチップ(210)の第二の部分(260)はアンダーフィル材(240)を有さない。このフリップチップ(210)をプリント配線板(230)上に配置して、同フリップチップ(210)のバンプ形成部分を加熱することによってフリップチップ(210)をプリント配線板(230)に電気接続する。フリップチップ(210)がプリント配線板(230)に電気接続される際に、フリップチップ(210)の第二の部分(260)は、アンダーフィル材(240)を有さない状態に維持される。

Description

本発明は、半導体ウエハプロセスと集積回路のパッケージングとに関する。より詳細には、本発明は、バンプが形成された光電子、又は電気機械半導体ウエハ、フリップチップ、及びフリップチップアセンブリのための選択的アンダーフィルと、同選択的アンダーフィルを備えた半導体ウエハ、フリップチップ又はフリップチップモジュールの製造方法とに関する。
光電子アセンブリと電気機械アセンブリとをプリント配線板(PWB)に対して組み立てることは、別個の構成要素が集積されてコスト効果の高いモジュールを形成する点で益々重要になっている。フリップチップ接合技術を用いて、小さいサイズのアセンブリを作動させることにより卓越した性能を実現することが可能である。光電子集積回路(ICs)は、ダイとPWBとの間で機能する光放射素子と光検出素子とを有するため、光エミッタ又は光ディテクタの光路を妨害するアセンブリ技術を使用することは不可能である。一般に、フリップチップアセンブリ技術では、フリップチップをPWBに接合するためのアンダーフィル材を必要とするが、このアンダーフィル材は光路を妨害し得る。アンダーフィル材ははんだバンプを構造的に補強して、かつフリップチップをPWBに機械的に接着させてアセンブリの信頼性を向上させる。
弾性表面波(SAW)デバイス、微小電気機械システム(MEMS)デバイス等の電気機械デバイス、集積された電気機械デバイス、及び可動部品を有する他のデバイス等の電気機械デバイスは、アンダーフィル材で完全に覆われた場合、その機能が低下するか、又は全く機能しなくなり得る。これらのデバイスは、バンプが形成されてフリップチップアセンブリにて使用される際に、アンダーフィル材を有さない状態に維持される必要がある。
先行技術において、アンダーフィル材はICインターフェイスの全表面に適用される。液体アンダーフィル材の分配技術においては、アンダーフィルはフリップチップ接合ダイの縁部に適用されて、毛管現象により流体をダイの下部へ移動させる。このプロセス中、ダイの全面がアンダーフィル材により被覆される。高粘度、非流動性のアンダーフィルを使用する場合、ダイ配置に先だってアンダーフィルがPWBに適用され得る。はんだリフロー中、アンダーフィルは液化してダイの全表面を湿潤させる。これらいずれの場合でも、アンダーフィルはダイの全表面を覆ってダイのエミッタとダイのディテクタ間における光の伝搬を妨害する。アンダーフィル材が不透明で光学素子を覆っている場合、光放射は全く伝達されない。透明なアンダーフィル材が使用される場合は、フリップチップ、又はプリント配線板に隣接する気泡、空隙、粒子、又は空気ポケット等の欠陥部が光の伝達を歪曲、又は阻止し得る。透明材料は時間と共に劣化し得る。膨張適合性(thermal matching)の熱係数のためにアンダーフィル材中に含有された充填材によって、必要以上の光の
分散が発生し得る。圧電デバイス、又は表面微小化機械リレー(surface micromachine relay)等の機械的、又は音声的動作構造を有する電気機械デバイスでは、そのデバイスの
作動を妨害しないように電気機械素子を覆うアンダーフィル材を設けることが不可能である。
特許文献1に開示されているように、フリップチップアセンブリの縁部の周囲にアンダーフィル材を適用して同アンダーフィル材を内部領域へ部分的に移動させることによって、フリップチップの一部をアンダーフィル材が存在しない状態に残留させ得る。特許文献
2の開示においては、導光管のクラッドの屈折率よりも小さい屈折率を有する透明なアンダーフィル樹脂が、フリップチップ上、及びプリント配線板上の光デバイス間のアンダーフィル材として使用されている。他の製造業者は、アンダーフィルに付随する利点は損失されるが、アンダーフィル材が全く塗布されていないはんだバンプを用いることによって、フリップチップ上の光電子デバイスと、プリント配線板上のマイクロレンズ、導光管、又は他の光学素子との間の光の伝達を妨害させない。
フリップチップとPWBとの間の光伝送路が光学的に妨害されていない状態に維持する一方で、光電子フリップチップを下部のパッケージ基板、即ちPWBに直接装着するパッケージング技術が存在すれば有利であろう。このようなパッケージング技術により、信頼性の高い電気接続と、堅固なダイ接合、バンプの緊張緩和、かつ環境からの効果的な保護を提供するアンダーフィル材の保護性とを有し、その一方で、関連する光デバイス間の制限されない自由空間伝達特性が保持された状態で、フリップチップを基板に対して接合することが可能になる。電気機械フリップチップは、フリップチップがPWB即ちパッケージ基板に接合される際に、同フリップチップの動きを妨害することなく基板、即ちPWBに装着されることが重要であろう。
米国特許第6,365,441号(撤artial Underfill for Flip Chip Electronic Packages狽Q002年4月2日発行) 米国特許出願公開公報第2002/0037138号(念ptical Module and Method for Manufacturing Same狽Q002年3月28日公開)
従って、本発明の目的は、バンプが形成された光電子、及び電気機械フリップチップを、プリント配線板に装着する方法を提供することにある。本発明の別の目的は、フリップチップアセンブリの光学部分、及び電気機械部分がアンダーフィル材を有さないフリップチップアセンブリを提供することにある。本発明の更なる別の目的は、ダイ又はウエハレベルにおけるバンプ形成光電子フリップチップ、及びバンプ形成電気機械フリップチップのための選択的アンダーフィルプロセスを提供することにある。
本発明の一局面において、プリント配線板にフリップチップを装着する方法を提供する。バンプ形成フリップチップの第一の部分にアンダーフィル材を適用し、フリップチップの光学部分、又は電気機械部分はアンダーフィル材を有さない状態に維持される。選択的アンダーフィルを有するフリップチップをプリント配線板上に配置した後、加熱してフリップチップをプリント配線板に電気的かつ機械的に接続するとともに、フリップチップの光学部分、又は電気機械部分をアンダーフィル材が存在しない状態に維持する。
本発明の別の一局面において、第一の部分と第二の部分とを有するバンプ形成フリップチップと、同バンプ形成フリップチップの第一の部分に対して選択的に配置されたアンダーフィル材とを備えたフリップチップアセンブリに関する。フリップチップの第二の部分は、一つ以上の光デバイス、又は電気機械デバイスを有し得る。フリップチップの第二の部分は、フリップチップがプリント配線板上に配置された後、加熱されて同フリップチップがプリント配線板に電気接続される際に、アンダーフィル材を有さない状態に維持される。フリップチップアセンブリはプリント配線板を備えてもよく、フリップチップの活性表面がプリント配線板上に配置され、かつ固定されており、フリップチップ上の少なくとも一つの光電子デバイスはプリント配線板上の関連するデバイスに対して光学的に接続されている。
本発明の別の一局面は、選択的アンダーフィルプロセスに関する。少なくとも一つの光
電子デバイス、又は電気機械デバイスと、少なくとも一つのはんだバンプとを有するバンプ形成半導体ウエハを、パターン化されたマスクに整合する。パターン化マスクは少なくとも一つの光電子、又は電気機械デバイスに対応する少なくとも一つのバリア状部分を有し得る。パターン化マスクを介してアンダーフィル材をバンプ形成半導体ウエハ上に分配して、光電子、及び電気機械デバイスをアンダーフィル材が存在しない状態に保つ。アンダーフィルを加熱して、はんだバンプ周囲のアンダーフィル材を流動させるとともに、光電子、又は電気機械デバイスをアンダーフィル材が存在しない状態に維持する。
本発明の別の一局面は、パターン化されたアンダーフィル薄膜を基とする選択的アンダーフィルプロセスに関する。少なくとも一つの光電子デバイス、又は電気機械デバイスと、少なくとも一つのはんだバンプとを有するバンプ形成半導体ウエハを、パターン化アンダーフィル薄膜に整合する。アンダーフィル薄膜は後部支持層と、後部支持層上に配置されたアンダーフィル材とを有し、光電子、又は電気機械デバイスに対応する少なくとも一つの開口部を備える。パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに貼付して、後部支持層を除去する。アンダーフィル材を加熱して、少なくとも一つのはんだバンプの周囲のアンダーフィル材を流動させる。
本発明を多様な実施形態の添付された図面と、以下の詳細な説明とにより説明する。図面は本発明を特定の実施形態に限定することを意図するものではなく、説明と理解とを意図するものである。詳細な説明及び図面は、本発明の単なる解説ではなく、本発明の範囲は添付の特許請求の範囲と、その等価物とによって限定される。前述した本発明の局面及び他の付随する利点は、添付の図面と関連する詳細な説明によりより容易に理解されるであろう。
本発明は、選択的アンダーフィルを備えた光電子、又は電気機械フリップチップアセンブリを提供する。本発明の一局面は、光電子、又は電気機械フリップチップをプリント配線板に装着する方法に関する。フリップチップアンダーフィルアセンブリプロセスでは、アンダーフィル材をフリップチップの非光学部分、及び非電気機械部分に対して選択的に配置する。アンダーフィル材はダイの所定領域を覆わないように制限される。フリップチップアンダーフィルのプロセス中、アンダーフィル材は、非光学、及び非電気機械部分におけるダイ表面上に配置され得る。アンダーフィル材は、アンダーフィル材がフリップチップと、基板、即ちプリント配線板との間の光の伝達を制限、又は妨害し得る箇所である、光エミッタや光ディテクタ等の光デバイス、及び光電子デバイス上に存在しないように配置される。またアンダーフィル材は、ダイのストリート、はんだバンプの頂部上、又はフリップチップ上のはんだバンプの選択領域等、ダイ又はウエハの他の領域からも制限され得る。ダイの光学的活性部分のアンダーフィル材による被覆を制限することによって、フリップチップとPWB間の光の伝達を妨害することなくアンダーフィルの付随する利点を維持しながら、アンダーフィル材によって選択的アンダーフィル備えた光電子ダイをPWBに対してフリップチップアセンブルし得る。アンダーフィル材によるダイの電気機械部分の被覆を制限することによって、電気機械デバイスの特性が低下されない。
アンダーフィル材は十分な粘度を有するため、アンダーフィル材の適用中、ダイの選択領域は開放されたまま残留して、アンダーフィル材を有さない。はんだリフロー中、アンダーフィル材は外側方向へ流動してダイ縁部において平縁を形成し得るが、光学的活性領域の周囲にて内方向に折り込まれない。平縁はアンダーフィル材の内側の縁部にも形成され得る。本発明はアンダーフィル材を用いて光電子ダイをフリップチップアセンブルする全ての光電子アセンブリに適用され得る。本発明はアンダーフィル材を用いて電気機械ダイをフリップチップアセンブルする全ての電気機械アセンブリに適用され得る。リフロー後、アンダーフィル材は、バンプ形成フリップチップとプリント配線板との間にて付加的
な接合強度を付与し、また、電気接続されたフリップチップの緊張を緩和する。
図1に、先行技術にて代表的な非選択的アンダーフィルを有する光電子フリップチップアセンブリを示す。フリップチップアセンブリ100は、はんだバンプ120のアレイが形成されたフリップチップ110を備え、非選択的アンダーフィル材140を用いて基板130に装着されている。フリップチップ110は一連の電子デバイス、電気接続トレース、電気バイア、及びフリップチップパッド112の配列を有し得る。フリップチップ110は一つ以上の光電子デバイス164も有し得る。はんだボール、又ははんだバンプ120は、当業者に公知の金属蒸着法、金属電気メッキ、はんだボール配置、又は他のバンプ形成プロセスによりフリップチップのパッド112上に形成されている。はんだバンプ120は基板130に対向して配置され、はんだの共晶融点よりも高温に加熱されることによって融解して基板130に接続される。基板130はフリップチップを基板に対して電気接続するための接続トレースと基板パッド132とを有する。基板130はフリップチップの光電子デバイス164に対応する一つ以上の光デバイス134も有し得る。基板130は電子構成要素、光学構成要素、及び他のフリップチップも有し得る。
はんだリフロー後、はんだバンプ120はフリップチップ112と基板パッド132とを介して、基板130に対して電気的、機械的及び冶金的に接続される。非選択的アンダーフィル140はダイ装着に付加的な接合強度を付与する。非選択的アンダーフィル材140は、フリップチップアセンブリの温度過渡中のはんだボールインターフェイスにおける緊張を緩和し、かつフリップチップの性能を低下させ得る湿気、粒子、及び環境による他の汚染物質からフリップチップを保護する。アンダーフィル材は、リフロー工程に先立ってフリップチップに塗布されるか、又はリフロー完了後にフリップチップの縁部に塗布された後に、毛管現象によりフリップチップ表面と基板との間の領域内に移動させて、フリップチップと基板とを接合して保護を提供し得る。非選択的アンダーフィル材140は、フリップチップの光電子デバイス164と、基板の光電子デバイス134との間にも配置される。このアンダーフィルプロセスは選択的なものではなく、フリップチップ上の光電子デバイスと対応する基板上のデバイス間において光信号の自由空間伝達の光路を妨害する。非選択的アンダーフィル材140は、フリップチップ110と基板130間で光エネルギーを伝達するために、関心波長において僅かに透過性を有し、かつ非透明部分、空隙、及び他の光学的形状異常を含む任意の欠陥部を有さないものである必要がある。TCE適合性のために非選択的アンダーフィル材140中に含有された充填材は、光を必要以上に散乱、又は分散させないものでなければならない。代替的に、アンダーフィル材を完全に省略することも可能であるが、付随する利益も消失される。
図2の符号200に、本発明の一実施形態による選択的アンダーフィルを備えた光電子、又は電気機械フリップチップアセンブリを示す。選択的アンダーフィルフリップチップアセンブリ200は、基板、即ちプリント配線板(PWB)230に電気接続された少なくとも一つのはんだボール、又ははんだバンプ220を有する、一つ以上の光電子、又は電気機械フリップチップ210と、フリップチップ210のバンプ形成面とPWB230との間に存在する選択的アンダーフィル材240とを有する。
フリップチップ210は、多数の能動構成要素、受動構成要素、又はこれらの任意の組み合わせを有し得る。フリップチップ210はレジスタ、キャパシタ及びトランジスタ等の電子構成要素を有し得る。これらの構成要素はフリップチップ210上に集積され得る。フリップチップ210は、一つ以上の集積回路212を有し得る。フリップチップ210は、電気接続トレースとフリップチップパッド212の一組を有し得る。フリップチップ210は光学、又は電気機械部分260内に一つ以上の光デバイスを有し得る。フリップチップ210はフォトダイオード、フォトディテクタ、フォトダイオード・アレイ、又はフォトディテクタ・アレイ等、一つ以上の光電子デバイス、又は電気機械デバイス26
4を有し得る。フリップチップ210は一つ以上の発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、又は光ディテクタを有し得る。フリップチップ210は、導光管、マイクロレンズ又はマイクロレンズ・アレイ等の屈折素子、鏡等の反射素子、又は光学素子等、一つ以上の受動光デバイスを有し得る。フリップチップ210はこれら能動素子及び受動素子の任意の組み合わせを有し得る。
代替的に、フリップチップ210は、電気機械部分260内に一つ以上の電気機械デバイスを有してもよい。フリップチップ210は電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、又は微小電気機械デバイス等、一つ以上の電気機械デバイスを有し得る。本発明の代表的な実施形態において、フリップチップ210は、バンプ形成光電子フリップチップ、又はバンプ形成電気機械フリップチップであり得る。フリップチップ210は、同フリップチップの活性表面上に少なくとも一つのはんだバンプ、又ははんだボールを有し得る。一般に、はんだボール、又ははんだバンプ220は、公知の金属蒸着法、金属めっき法、はんだボール配置、又は他のバンプ形成プロセスにより形成される。はんだボール又ははんだバンプ220はPWB230に対向して配置されて、溶解してPWB230に接続されるために加熱され得る。PWB230は、フリップチップ210をPWB230に電気接続するための接続トレースのアレイと基板パッド232とを有し得る。PWB230は、PWB230に接合された、又はPWB230上に形成された一つ以上の能動デバイス、及び受動デバイスを有し得る。PWB230はプリント回路基板であってもよい。プリント配線板は、単層又は複層からなるFR4基板、有機回路基板、又はマザーボードであり得る。PWB230は光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、又はシリコン基板等の半導体基板、若しくは化合物半導体基板であり得る。PWB230はポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、又は光電子回路基板であり得る。フリップチップ210の活性表面はPWB230上に配置かつ固定され、フリップチップ上の少なくとも一つの光電子デバイスはPWB230上の関連するデバイスに対して光学的に接続され得る。
一実施形態のPWB230は、フリップチップの光電子、又は電気機械デバイス264に対応する、一つ以上の基板の光電子デバイス234を有している。基板の光電子デバイス234は、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせであり得る。例えば、フリップチップ210上のVCSELレーザは、PWB230上のフォトディテクタ、又は受動導光管に対して光学的に整合され得る。PWB230は導光管、プリズム、鏡、及び他の光学素子を伴う開口部と複数の層とを有し得る。
選択的アンダーフィル材240は、フリップチップ210の非光学、及び非電気機械部分250上に配置され得る。非光学、及び非電気機械部分250は一つ以上の受動、又は能動電子デバイス254を備え得る。選択的アンダーフィル材240は、フリップチップ210の一つ以上の光学、又は電気機械部分260の箇所を除いて配置され得る。フリップチップ210の一つ以上の光学、又は電気機械部分260は、フリップチップ210がプリント配線板上に配置されて、フリップチップ210をPWB230に対して電気接続するために加熱される際に選択的アンダーフィル材240を有さなくてもよい。光学、又は電気機械部分260は、少なくとも一つの光学、又は電気機械デバイス264を有し得る。フリップチップ210の光学、又は電気機械部分260がアンダーフィル材により負の影響を受けない場合、又はPWB230上に対応する素子が存在しない場合は、フリッ
プチップ210の光学、及び電気機械部分260の全部が選択的アンダーフィル材240を有さない必要はない。
選択的アンダーフィル材240は一部、又は二部エポキシ等の充填エポキシからなっていてもよく、該充填エポキシはダイ装着プロセス中にフリップチップ210をPWB230から分離する絶縁微小球を含有している。選択的アンダーフィル材に充填材を添加して、アンダーフィル材の熱膨張特性を改良してもよい。選択的アンダーフィル材240は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含み得る。
図3の符号300に、本発明の一実施形態による選択的アンダーフィル材を備えたバンプ形成光電子、又は電気機械フリップチップの断面図を示す。選択的アンダーフィルを備えたバンプ形成光電子フリップチップ、又は電気機械フリップチップ300は、バンプ320を有するバンプ形成フリップチップ310と、選択的アンダーフィル材340とを有し得る。バンプ320は、フリップチップ310の活性表面上のはんだバンプ、又ははんだボールであり得る。バンプ320はフリップチップパッド312においてフリップチップ310に対して接続され得る。フリップチップパッド312は、一つ以上のオンチップ接続トレースによりフリップチップ310上の電気、電子、及び光デバイスに対して接続され得る。
選択的アンダーフィル材を有するバンプ形成光電子フリップチップ、又は電気機械フリップチップ300は、非光学、及び非電気機械部分350と、光学、又は電気機械部分360とを有する場合が多い。非光学、及び非電気機械部分350は一つ以上の受動、又は能動電子デバイス354を有し得る。バンプ形成フリップチップ310は少なくとも一つの光学、又は電気機械デバイス364を有し得る。光学部分360は少なくとも一つの光学、又は電気機械デバイス364を有し得る。光デバイス364はフォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせであり得る。電気機械デバイス364は電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、又は微小電気機械デバイスであり得る。
選択的アンダーフィル材340は非光学、及び非電気機械部分350上に配置されている一方、フリップチップ310の光電子、又は電気機械部分360はアンダーフィル材340を有さない。選択的アンダーフィル材340は、ガラス又は絶縁微小球で充填されたエポキシ等の充填エポキからなり得る。アンダーフィル材340はエポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含み得る。アンダーフィル材は、フリップチップ310の非光学、及び非電気機械部分350上に配置され得る。アンダーフィル材340はバンプ320の高さより薄く形成され得る。アンダーフィル材340は、バンプの厚さの1/2よりも厚く、かつバンプの高さよりも低く形成され得る。アンダーフィル材340は、リフローされた際にフリップチップ310に対して良好な電気接続が形成されることを条件として、バンプの高さより厚く形成され得る。フリップチップ310の光学部分はアンダーフィル材を有さず、かつフリップチップの非光学部分はアンダーフィル材の透過率の影響を受けないため、アンダーフィル材340は、透明材料、半透明材料、又は非透明材料のいずれからなっていてもよい。アンダーフィル材340は、電気接続されたフリップチップ310の緊張を緩和し得る。
図4の符号400に、本発明の一実施形態による選択的アンダーフィルを備えたバンプ形成光電子、又は電気機械フリップチップの平面図を示す。バンプ形成フリップチップ400は光電子、又は電気機械フリップチップ410と、フリップチップバンプのアレイ420と、選択的アンダーフィル材440とを有する。バンプ形成フリップチップ400は、非光学、及び非電気機械部分450と、一つ以上の光学、又は電気機械部分460a,460b,460cとを有する。非光学、及び非電気機械部分450は、一つ以上の能動、又は受動電子デバイス454を有し得る。光学、又は電気機械部分460a,460b,460cは、一つ以上の光学、又は電気機械デバイス464を有し得る。
光電子、又は電気機械フリップチップ410は、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせ等の、能動光学デバイス、及び電子デバイスと、受動光学デバイス、及び電子デバイスとの任意の組み合わせを有し得る。光電子フリップチップ410は、同フリップチップの活性表面上に少なくとも一つのはんだバンプ、又ははんだボールを有する。電気機械フリップチップ410は、能動電子デバイス、及び受動電子デバイスと、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、及び微小電気機械デバイス等、一つ以上の電気機械デバイスとの任意の組み合わせを有し得る。
フリップチップバンプ420は被覆金属、めっき金属、はんだボール配置技術、又は公知の任意のはんだボール、又ははんだバンププロセスにより光電子、又は電気機械フリップチップ410上に形成され得る。
アンダーフィル材440は、光電子、又は電気機械フリップチップ410の非光学、及び非電気機械部分上に対して選択的に配置される。アンダーフィル材440は少なくとも一つのバンプの高さより薄く形成され得る。アンダーフィル材440は、フリップチップバンプ420の全部、又は一部を覆い得る。アンダーフィル材440は、関心波長において透過性、半透過性を、又は不透過性を有し得る。アンダーフィル材440は、電気接続されたフリップチップの緊張を緩和する。アンダーフィル材440は、通常、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含む。
図5の符号500は、本発明の一実施形態による光電子、又は電気機械フリップチップをプリント配線板に装着する方法を示すブロック図である。フリップチップ装着方法500は、プライムチップ装着とも称される。この方法は、バンプ形成光電子、又は電気機械フリップチップにアンダーフィル材を選択的に塗布する工程と、同フリップチップをプリント配線板に装着する工程とを含む。フリップチップは、フリップチップの光学、又は電気機械部分内に配置された少なくとも一つの光学、又は電気機械デバイスを有する。光デバイスは、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、又はこれらの任意の組み合わせを有し得る。電気機械デバイスは、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、又は任意の微小電気機械デバイスを有し得る。
本発明の代表的な一実施形態では、バンプ形成光電子、又は電気機械フリップチップを提供する。ブロック510に示すように、光電子、又は電気機械フリップチップのバンプ形成面にパターン化されたマスクを配置する。光電子、又は電気機械フリップチップは、通常、フリップチップの活性表面上に一つ以上のはんだバンプ、又ははんだボールを備えている。パターン化マスクは微細なメッシュからなるスクリーンを備えてもよく、該スクリーン上には一つ以上のバリア状部分が存在している。バリア状部分はフリップチップの光学、及び電気機械部分を覆う部分からなり得る。パターン化マスクは、ウエハレベルでアンダーフィルが塗布される際に、ストリート上にバリア状部分を有していてもよい。代替的に、パターン化マスクは、プラスチック又は金属等のシート材内に打ち抜かれた、又は形成された孔、及びその他の形態を有するステンシルであってもよい。マスクの開放領域を介してゲル、懸濁液、スラリー及び粘液等の物質を通過させて、下部の基板上に物質の薄膜を形成する。アンダーフィル材は、フリップチップの非光学、及び非電気機械部分に塗布され得て、一つ以上の光学、又は電気機械部分はアンダーフィル材を有さない状態に保持される。その後、アンダーフィル材を乾燥及び安定化して半硬化させるか、又は別様に固形化する。
符号520に示すように、アンダーフィル材はパターン化マスクを介してフリップチップの一つ以上の非光学、及び非電気機械部分上に分配され得る。アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物を含み得る。アンダーフィル材は、関心波長において透過性、半透過性、又は不透過性を有し得る。アンダーフィル材は、フリップチップ上のバンプの厚さ迄、分配され得る。アンダーフィル材は、アンダーフィル材がリフロー中に軟化して、バンプがプリント配線板に電気接続されることを条件として、バンプの厚さより厚く分配されてバンプを覆ってもよい。
ブロック530に示すように、アンダーフィル材は熱処理され得る。アンダーフィル材を加熱して、はんだバンプの周囲のアンダーフィル材を流動させる一方、光電子、及び電気機械デバイスはアンダーフィル材を有さない状態に維持される。アンダーフィル材の粘度は、アンダーフィル材がバンプ周囲において十分に流動するが、フリップチップの光学、及び電気機械領域内に流入しないように選択され得る。アンダーフィル材は予め設定された温度に加熱されて溶媒を除去することによって固形化されるが、必ずしも硬化される必要はない。エポキシや他の高分子材料を基材とするアンダーフィル材を同アンダーフィル材のステージ温度に加熱して、アンダーフィル材がもはや粘着性を有さなくなるまで乾燥する。アンダーフィル材は乾燥されて未硬化のまま残留されるか、又は加熱工程の後、半硬化され得る。アンダーフィル材のステージ温度は80〜150℃であり得る。熱処理ステップは、空気、窒素、又は真空等の制御環境内で実行され得る。ステージ温度は、通常、30分〜2時間持続される。
代替的に、型抜きフィルム、アンダーフィル材と後部支持層との積層体、又は他のシート形態を備えたパターン化アンダーフィル材を使用して、アンダーフィル材をフリップチップの非光学、及び非電気機械部分に塗布してもよい。型抜きフィルム、即ちパターン化アンダーフィル薄膜をバンプ形成フリップチップに整合し、フリップチップのバンプ形成面に対向して配置してフリップチップ上を加圧すると同時に加熱して、アンダーフィル材をフリップチップに接着する。その後、後部支持層を除去し得る。別の一実施形態形態では、パターン化アンダーフィル薄膜間の領域を揚出して、パターン化アンダーフィル薄膜とフリップチップ間に存在する空気を除去した後、アンダーフィル材をフリップチップと共に加熱して、選択的アンダーフィルをフリップチップに接着し得る。
アンダーフィル材を熱処理、即ち乾燥した後、ブロック540に示すように、フリップ
チップ上の光デバイスが、プリント配線板上の対応する光デバイスに整合するように、フリップチップをプリント配線板上に配置し得る。プリント配線板は、単層、又は複層からなるFR4基板、有機回路基板、マザーボード、光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、半導体基板、ポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、又は光電子回路基板であり得る。
符号550に示すように、フリップチップバンプをバンプ形成光電子、又は電気機械フリップチップのリフロー温度以上に加熱して、フリップチップをプリント配線板に電気的かつ機械的に接続し得る。リフロー温度を超えたとき、はんだバンプは液化してプリント配線板にはんだ付けされ得る。20秒〜2分間以上経過した後、熱源を除去してフリップチップアセンブリを室温に冷却し得る。鉛−錫はんだバンプのリフロー温度は183〜220℃であり得る。鉛が含有されていないか、又は鉛の含有量が少ないバンプのリフロー温度は、220〜250℃であり得る。インジウム又は他の材料を基材とした低温はんだのリフロー温度は、160℃まで低くなり得る。
ブロック560に示すように、加熱工程の後、フリップチップ上のデバイスをプリント配線板に電気的かつ機械的に接続する。フリップチップの光学、及び電気機械部分は、アンダーフィル材を有さない状態に維持される。アンダーフィル材は、電気接続されたフリップチップの緊張を緩和する。その後、フリップチップアセンブリをカプセル材、又は他の適切な保護材で包囲してもよい。場合によっては、ポストキュア工程を含んでもよい。選択的アンダーフィル材は約100〜150℃のアンダーフィルポストキュア温度にて15〜30分間加熱され得る。
図6の符号600に、本発明の一実施形態による選択的アンダーフィルプロセスのブロック図を示す。選択的アンダーフィルプロセス600は、ウエハ適用アンダーフィルとも称される。本プロセスは、バンプ形成半導体ウエハ、又はバンプ形成フリップチップ上にアンダーフィル材を選択的に分配する工程を含む。バンプ形成半導体ウエハは、バンプが形成されたフリップチップのアレイを備え得る。この半導体ウエハは、少なくとも一つのはんだバンプ、又ははんだボールと、少なくとも一つの光電子、又は電気機械デバイスとを備える。半導体ウエハは、少なくとも一つの光電子、又は電気機械デバイスを備えたシリコンウエハからなり得る。半導体ウエハは、ガリウムヒ素、窒化ガリウム、リン化インジウム、又は他の適切な光電子半導体材料からなり得る。
アンダーフィル材を分配する際には、ブロック610に示すように、バンプ形成半導体ウエハ又はフリップチップに、パターン化されたマスクを整合し得る。アンダーフィル材は、マスク上でバリア状部分によりブロックされていないマスク領域を介して、バンプ形成半導体ウエハ上に選択的に分配され得る。パターン化マスクは一つ以上の光電子、又は電気機械デバイスに対応する少なくとも一つのバリア状部分を有し得る。
符号620に示すように、アンダーフィル材はパターン化マスクを介してバンプ形成半導体ウエハ上に分配されるが、その際、光電子、及び電気機械デバイスは、アンダーフィル材を有さない状態に維持され得る。この方法によれば、ダイシングストリート等、他のウエハレベルのフィーチャもアンダーフィル材を有さない状態に保持されることが可能である。ペンシステム又は針分配システム(needle dispensing system)、若しくはインク
ジェット・ノズルを用いた書き込み等、他の工程によりアンダーフィル材を堆積させてもよい。
符号630に示すように、アンダーフィル材は、通常、加熱されて乾燥される。アンダーフィル材は、同アンダーフィル材のステージ温度以上に加熱され得る。アンダーフィル
材のステージ温度は、通常80〜150℃である。乾燥時間は2〜20分間以上であり得る。アンダーフィル材は本ステップ中に半硬化され得る。
この代表的な実施形態において、符号640に示すように、アンダーフィル材は、ステージサイクル中、又は半硬化サイクル中に加熱されて、非光学、及び非電気機械領域内のはんだバンプの周囲において流動化する一方、光電子デバイスはアンダーフィル材を有さない状態に維持される。アンダーフィル材は軟化および流動化されて、バンプに対して良好に接着してバンプを包囲する。ステージサイクルが実行される場合、サイクルは空気、窒素、又は他の制御環境内にて150℃迄の温度で10分〜2時間以上実行され得る。
符号650に示すように、バンプ形成半導体ウエハは個々のフリップチップにダイシングされ得る。フリップチップはバンプと選択的アンダーフィル材とを有し、フリップチップアセンブリ内のプリント配線板、又は他の基板に対して装着され得る。
図7の符号700に、本発明の別の一実施形態による選択的アンダーフィルプロセスのブロック図を示す。選択的アンダーフィルプロセス700は、ウエハ適用アンダーフィルとも称される。本工程は、パターン化されたアンダーフィルの薄膜を使用して、バンプ形成半導体ウエハ、又はバンプ形成フリップチップ上にアンダーフィル材を選択的に分配する工程を含む。バンプ形成半導体ウエハは、少なくとも一つの光電子、又は電気機械デバイスと、少なくとも一つのはんだバンプとを備える。パターン化アンダーフィル薄膜は型抜きフィルム、即ちアンダーフィル材と、解離層、即ち後部支持層とを有する積層体であってもよい。
パターン化アンダーフィル薄膜は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、又は任意の適切なアンダーフィル化合物等を含むアンダーフィル材の薄層を備えている。後部支持層は、アンダーフィル材を支持するために使用される透明なプラスチック、mylar(登録商標)、又はアセテートシートからなり得る。
アンダーフィル層内に、窓、開口部、ストリート及び他の形状部分を形成してもよい。アンダーフィル材はダイと共に切り込まれるか、又は打ち抜かれて所定の形状に成形され得る。代替的に、アンダーフィル材はレーザで選択的に融除されるか、又は任意の適切な成形技術により、所望のパターンに成形され得る。
ブロック710に示すように、パターン化アンダーフィル薄膜はバンプ形成半導体ウエハの表面に整合される。バンプ形成ウエハ上の少なくとも一つの光電子デバイス、又は電気機械デバイスにパターン化アンダーフィル材の少なくとも一つの開口部が整合される。
ブロック720に示すように、パターン化アンダーフィル薄膜はバンプ形成半導体ウエハに貼付される。パターン化アンダーフィル薄膜は、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハとが貼付温度にある際、パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに対して加圧することによってバンプ形成半導体ウエハに貼付され得る。貼付温度は約60〜100℃であり得る。パターン化アンダーフィル薄膜は、熱ローラ、加圧装置、又は任意の適切な加圧機構を用いて加圧され得る。代替的に、パターン化アンダーフィル薄膜は、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハ間の領域を揚出することにより該領域に捕捉された空気を除去して、バンプ形成半導体ウエハにパターン化アンダーフィル薄膜を堅固に付着させることによって貼付され得る。バンプ形成半導体ウエハとパターン化アンダーフィル薄膜とは、約60〜100℃の貼付温度に加熱され得る。
ブロック730に示すように、後部支持層は除去され得る。後部支持層は剥離等によってアンダーフィル材、及びバンプ形成半導体ウエハから分離される。アンダーフィル材は、バンプ形成半導体ウエハに貼付されたまま残留して、光電子デバイス、又は電気機械デバイスは、アンダーフィル材を有していない。
ブロック740に示すように、アンダーフィル材はバンプ形成半導体ウエハ上の非光学、及び非電気機械領域内のバンプの周囲において流動化される。アンダーフィル材は、同材料がバンプの周囲において流動するが、光電子、又は電気機械デバイス内に流入しない温度にまで加熱され得る。光電子デバイス、又は電気機械デバイスはアンダーフィル材を有さない状態に維持される。
ブロック750に示すように、アンダーフィル材を備えたバンプ形成半導体ウエハは、個々のフリップチップにダイシングされる。フリップチップはバンプと選択的アンダーフィル材とを有し、フリップチップアセンブリにおいてプリント配線板や他の基板に対して装着され得る。
本願に開示された本発明の実施形態は目下好ましいが、本発明の趣旨及び範囲から逸脱せずに様々な変更及び改良を行うことが可能である。本発明の範囲は添付の特許請求の範囲内に示され、本発明の等価物の意味及び範囲内に含まれる全ての変更は、本発明に包含されるものとする。
先行技術にて代表的な、非選択的アンダーフィルを備えた光電子フリップチップアセンブリの断面図。 本発明の一実施形態による選択的アンダーフィルを備えた光電子、又は電気機械フリップチップアセンブリの断面図。 本発明の一実施形態による選択的アンダーフィルを備えたバンプ形成光電子、又は電気機械フリップチップ断面図。 本発明の一実施形態による選択的アンダーフィルを備えたバンプ形成光電子、又は電気機械フリップチップの断面図。 本発明の一実施形態による光電子、又は電気機械フリップチップをプリント配線板に装着する方法を示すブロック図。 本発明の一実施形態による選択的アンダーフィルプロセスのブロック図。 本発明の別の一実施形態による選択的アンダーフィルプロセスのブロック図。

Claims (31)

  1. フリップチップをプリント配線板に装着する方法であって、
    バンプが形成されたフリップチップを提供する工程と、
    前記フリップチップの第一の部分にアンダーフィル材を適用する工程と、フリップチップの第二の部分はアンダーフィル材を有さないことと、
    前記フリップチップをプリント配線板上に配置する工程と、
    前記フリップチップのバンプ形成部分を加熱して、同フリップチップをプリント配線板に対して電気接続する工程と、前記フリップチップがプリント配線板に対して電気接続される際に、フリップチップの第二の部分はアンダーフィル材を有さない状態に維持されることとを含む方法。
  2. 前記バンプ形成フリップチップは、同フリップチップの活性表面上において少なくとも一つのはんだバンプ、及びはんだボールのいずれか一方を備える請求項1に記載の方法。
  3. 前記フリップチップの第二の部分は、少なくとも一つの光デバイスを備える請求項1に記載の方法。
  4. 前記光デバイスは、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、及びこれらの組み合わせから選択される請求項3に記載の方法。
  5. 前記フリップチップの第二の部分は、少なくとも一つの電気機械デバイスを有する請求項1に記載の方法。
  6. 前記電気機械デバイスは、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、及び微小電気機械デバイスから選択される請求項5に記載の方法。
  7. 前記アンダーフィル材を適用する工程は、
    パターン化されたマスクを前記フリップチップのバンプ形成面に配置する工程と、
    前記パターン化マスクの全体にアンダーフィル材を分配する工程とを含む請求項1に記載の方法。
  8. 前記アンダーフィル材は、少なくとも一つのバンプの高さより厚く分配される請求項7に記載の方法。
  9. 前記アンダーフィル材を適用する工程は、
    パターン化されたアンダーフィルの薄膜を、フリップチップのバンプ形成面に対向して配置する工程と、
    前記パターン化アンダーフィル薄膜をフリップチップ上に加圧する工程とを含む請求項1に記載の方法。
  10. 前記アンダーフィル材は不透明である請求項1に記載の方法。
  11. 前記アンダーフィル材は、電気接続されたフリップチップの緊張を緩和する請求項1に記載の方法。
  12. 前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリ
    ウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択された材料を含む請求項1に記載の方法。
  13. 前記プリント配線板は、FR4基板、有機回路基板、マザーボード、光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、半導体基板、ポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、及び光電子回路基板から選択される請求項1に記載の方法。
  14. 前記バンプ形成フリップチップのバンプ形成部分は、同フリップチップのリフロー温度に加熱される請求項1に記載の方法。
  15. 第一の部分と第二の部分とを有するバンプ形成フリップチップと、
    前記フリップチップの第一の部分上に配置されたアンダーフィル材とを備え、
    前記フリップチップの第二の部分は、フリップチップがプリント配線板上に配置されて、フリップチップをプリント配線板に対して電気接続するために加熱される際に、アンダーフィル材を有さない状態に維持されるフリップチップアセンブリ。
  16. 前記フリップチップは、同フリップチップの活性表面上に少なくとも一つのはんだバンプ、及びはんだボールのいずれか一方を有する請求項15に記載のアセンブリ。
  17. 前記フリップチップの第二の部分は、少なくとも一つの光デバイスを備える請求項15に記載のアセンブリ。
  18. 前記光デバイスは、フォトダイオード、フォトディテクタ、フォトダイオード・アレイ、フォトディテクタ・アレイ、発光ダイオード、半導体レーザ、垂直共振器型面発光レーザ、端面発光レーザ、フォトエミッタ、光エミッタ、光ディテクタ、導光管、屈折素子、反射素子、光学素子、及びこれらの組み合わせから選択される請求項17に記載のアセンブリ。
  19. 前記フリップチップの第二の部分は、少なくとも一つの電気機械デバイスを有する請求項15に記載のアセンブリ。
  20. 前記電気機械デバイスは、電気機械フィルタ、電気機械リレー、音声エミッタ、音声ディテクタ、弾性表面波デバイス、バルク弾性波デバイス、薄膜機械素子、マイクロ流体デバイス、及び微小電気機械デバイスから選択される請求項19に記載のアセンブリ。
  21. 前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択された材料を含む請求項15に記載のアセンブリ。
  22. 更にプリント配線板を備え、前記フリップチップの活性表面が同プリント配線板上に配置され、かつ固定されており、フリップチップの第二の部分内の少なくとも一つの光電子デバイスが、プリント配線板上の関連するデバイスに対して光学的に接続されている請求項15に記載のアセンブリ。
  23. 前記プリント配線板は、FR4基板、有機回路基板、マザーボード、光電子モジュール、電気機械モジュール、セラミック基板、ハイブリッド回路基板、パッケージ基板、半導体基板、ポリイミドテープ、フレックス回路、高密度相互接続基板、電気機械回路基板、
    及び光電子回路基板から選択される請求項22に記載のアセンブリ。
  24. バンプが形成された半導体ウエハを提供する工程と、同バンプ形成半導体ウエハは少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方と、少なくとも一つのはんだバンプとを備えていることと、
    前記バンプ形成半導体ウエハに、パターン化されたマスクを整合する工程と、同パターン化マスクは、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方に対応する少なくとも一つのバリア状部分を備えていることと、
    前記パターン化マスクを介してアンダーフィル材をバンプ形成半導体ウエハ上に分配する工程と、前記少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方はアンダーフィル材を有さないことと、
    前記アンダーフィル材を加熱する工程と、前記少なくとも一つのはんだバンプの周囲においてアンダーフィル材を流動させる一方で、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方は、アンダーフィルを有さない状態に維持されることとを含むプロセス。
  25. 前記バンプ形成半導体ウエハは、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方を有するシリコンウエハからなる請求項24に記載のプロセス。
  26. 前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択される請求項24に記載のプロセス。
  27. 前記アンダーフィル材は、同アンダーフィル材のステージ温度に加熱される請求項24に記載のプロセス。
  28. バンプが形成された半導体ウエハを提供する工程と、同バンプ形成半導体ウエハは、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方と、少なくとも一つのはんだバンプとを備えていることと、
    パターン化されたアンダーフィルの薄膜を前記バンプ形成半導体ウエハに整合する工程と、同パターン化アンダーフィル薄膜は、後部支持層と、同支持層上に配置されたアンダーフィル材と、前記少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方に対応する少なくとも一つの開口部とを備えていることと、
    前記パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに貼付する工程と、
    前記パターン化アンダーフィル薄膜から後部支持層を除去する工程と、アンダーフィル材の層はバンプ形成半導体ウエハに貼付された状態に維持され、前記少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方はアンダーフィル材を有さないことと、
    前記アンダーフィル材を加熱する工程と、前記少なくとも一つのはんだバンプの周囲においてアンダーフィル材を流動させる一方で、少なくとも一つの光電子デバイス、及び電気機械デバイスのいずれか一方は、アンダーフィル材を有さない状態に維持されることとを含む選択的アンダーフィルプロセス。
  29. 前記アンダーフィル材は、エポキシ、熱可塑性材料、熱硬化性材料、ポリイミド、ポリウレタン、高分子材料、充填エポキシ、充填熱可塑性材料、充填熱硬化性材料、充填ポリイミド、充填ポリウレタン、充填高分子材料、及び適切なアンダーフィル化合物から選択される請求項28に記載のプロセス。
  30. 前記パターン化アンダーフィル薄膜を貼付する工程は、パターン化アンダーフィル薄膜
    とバンプ形成半導体ウエハとが貼付温度にあるときに、パターン化アンダーフィル薄膜をバンプ形成半導体ウエハに対して加圧する工程を含む請求項28に記載のプロセス。
  31. 前記パターン化アンダーフィル薄膜を貼付する工程は、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハとの間の領域を揚出する工程と、パターン化アンダーフィル薄膜とバンプ形成半導体ウエハとを貼付温度に加熱する工程とを含む請求項28に記載のプロセス。
JP2004565383A 2002-12-23 2003-12-11 フリップチップ及びフリップチップアセンブリのための選択的アンダーフィル Pending JP2006511964A (ja)

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AU (1) AU2003296497A1 (ja)
WO (1) WO2004061934A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109969A (ja) * 2005-10-14 2007-04-26 Canon Inc 露光方法
JP2011119731A (ja) * 2009-11-30 2011-06-16 Numonyx Bv パッケージと基板または別のパッケージとの間の領域の一部分にアンダーフィル材料を含むパッケージ
JP2014146648A (ja) * 2013-01-28 2014-08-14 Fujikura Ltd 光学素子実装基板およびその製造方法
JP2014158028A (ja) * 2013-02-18 2014-08-28 Lextar Electronics Corp 発光ダイオードのサブマウント及びそれを用いる発光装置の製造方法
JP2015012075A (ja) * 2013-06-27 2015-01-19 住友電気工業株式会社 受光装置、ハイブリッド型イメージセンサ、及び、撮像システム
KR20160046198A (ko) * 2014-10-20 2016-04-28 엘지이노텍 주식회사 발광 소자 패키지
JP2017195327A (ja) * 2016-04-22 2017-10-26 住友電気工業株式会社 半導体受光装置

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4417596B2 (ja) * 2001-09-19 2010-02-17 富士通株式会社 電子部品の実装方法
JP2003309271A (ja) * 2002-04-18 2003-10-31 Matsushita Electric Ind Co Ltd 集積回路素子の実装構造および実装方法
US6916684B2 (en) * 2003-03-18 2005-07-12 Delphi Technologies, Inc. Wafer-applied underfill process
US7042106B2 (en) * 2003-06-24 2006-05-09 Intel Corporation Underfill integration for optical packages
US6834133B1 (en) * 2003-08-27 2004-12-21 Intel Corporation Optoelectronic packages and methods to simultaneously couple an optoelectronic chip to a waveguide and substrate
US7359211B2 (en) * 2004-03-02 2008-04-15 Intel Corporation Local control of underfill flow on high density packages, packages and systems made therewith, and methods of making same
WO2005091500A1 (ja) * 2004-03-18 2005-09-29 Murata Manufacturing Co., Ltd. 弾性表面波装置
US7244634B2 (en) 2004-03-31 2007-07-17 Intel Corporation Stress-relief layer and stress-compensation collar in contact arrays, and processes of making same
US20050224951A1 (en) * 2004-03-31 2005-10-13 Daewoong Suh Jet-dispensed stress relief layer in contact arrays, and processes of making same
US20050224967A1 (en) * 2004-04-01 2005-10-13 Brandenburg Scott D Microelectronic assembly with underchip optical window, and method for forming same
US7129417B2 (en) * 2004-04-29 2006-10-31 International Business Machines Corporation Method and structures for implementing customizable dielectric printed circuit card traces
US7183622B2 (en) * 2004-06-30 2007-02-27 Intel Corporation Module integrating MEMS and passive components
TWM271321U (en) * 2004-09-10 2005-07-21 Aiptek Int Inc Flip-chip packaging device
TWI239079B (en) * 2004-09-22 2005-09-01 Advanced Semiconductor Eng Process of fabricating flip chip package and method of forming underfill thereof
DE102005015109B4 (de) * 2005-04-01 2007-06-21 Robert Bosch Gmbh Verfahren zum Montieren von Halbleiterchips auf einem Substrat und entsprechende Anordnung
US7038321B1 (en) * 2005-04-29 2006-05-02 Delphi Technologies, Inc. Method of attaching a flip chip device and circuit assembly formed thereby
CN100372086C (zh) * 2005-05-26 2008-02-27 宏齐科技股份有限公司 具有控制芯片的光电芯片双片式基材封装构造的制造方法
US7736945B2 (en) * 2005-06-09 2010-06-15 Philips Lumileds Lighting Company, Llc LED assembly having maximum metal support for laser lift-off of growth substrate
US7754507B2 (en) * 2005-06-09 2010-07-13 Philips Lumileds Lighting Company, Llc Method of removing the growth substrate of a semiconductor light emitting device
US8335084B2 (en) * 2005-08-01 2012-12-18 Georgia Tech Research Corporation Embedded actives and discrete passives in a cavity within build-up layers
WO2007015683A1 (en) * 2005-08-04 2007-02-08 Infineon Technologies Ag An integrated circuit package and a method for forming an integrated circuit package
DE102005037948A1 (de) * 2005-08-11 2007-02-15 Robert Bosch Gmbh Sensoranordnung mit einem Sensorbauelement und einem Träger und Verfahren zur Herstellung einer Sensoranordnung
US7408243B2 (en) * 2005-12-14 2008-08-05 Honeywell International Inc. High temperature package flip-chip bonding to ceramic
US20070145595A1 (en) * 2005-12-27 2007-06-28 Hall Stephen H High speed interconnect
JP4788436B2 (ja) * 2006-03-29 2011-10-05 日本電気株式会社 無線リソース割り当て方法及びそれを用いる無線リソース割り当て装置並びに基地局
US20070276077A1 (en) * 2006-04-05 2007-11-29 Nano-Proprietary, Inc. Composites
US8129463B2 (en) * 2006-03-31 2012-03-06 Applied Nanotech Holdings, Inc. Carbon nanotube-reinforced nanocomposites
US20080090951A1 (en) * 2006-03-31 2008-04-17 Nano-Proprietary, Inc. Dispersion by Microfluidic Process
US8283403B2 (en) * 2006-03-31 2012-10-09 Applied Nanotech Holdings, Inc. Carbon nanotube-reinforced nanocomposites
US20110160346A1 (en) * 2006-03-31 2011-06-30 Applied Nanotech Holdings, Inc. Dispersion of carbon nanotubes by microfluidic process
US8445587B2 (en) * 2006-04-05 2013-05-21 Applied Nanotech Holdings, Inc. Method for making reinforced polymer matrix composites
US20070269930A1 (en) * 2006-05-19 2007-11-22 Texas Instruments Incorporated Methodology to control underfill fillet size, flow-out and bleed in flip chips (FC), chip scale packages (CSP) and ball grid arrays (BGA)
CN101529584B (zh) * 2006-10-19 2010-09-08 松下电器产业株式会社 半导体元件的安装结构体及半导体元件的安装方法
KR100823699B1 (ko) 2006-11-29 2008-04-21 삼성전자주식회사 플립칩 어셈블리 및 그 제조 방법
JPWO2008099635A1 (ja) * 2007-02-09 2010-05-27 コニカミノルタオプト株式会社 光学素子、電子モジュール及び電子モジュールの製造方法
US9063117B2 (en) * 2007-02-21 2015-06-23 Paul L. Gourley Micro-optical cavity with fluidic transport chip for bioparticle analysis
KR100871710B1 (ko) * 2007-04-25 2008-12-08 삼성전자주식회사 플립 칩 패키지 및 그 패키지 제조방법
US7993940B2 (en) * 2007-12-05 2011-08-09 Luminus Devices, Inc. Component attach methods and related device structures
JP2009188011A (ja) * 2008-02-04 2009-08-20 Nec Electronics Corp フリップチップ半導体装置の製造方法と製造装置
KR101019151B1 (ko) * 2008-06-02 2011-03-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US7777186B2 (en) * 2008-08-14 2010-08-17 L-3 Communications Cincinnati Electronics Corporation Pixel interconnect insulators and methods thereof
US8069730B2 (en) 2008-11-14 2011-12-06 Kulite Semiconductor Products, Inc. Pressure transducer structures suitable for curved surfaces
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
JP5261255B2 (ja) * 2009-03-27 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
US8574960B2 (en) * 2010-02-03 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material
JP5418367B2 (ja) * 2010-03-30 2014-02-19 富士通株式会社 プリント配線板ユニットおよび電子機器
US9188751B2 (en) 2010-08-31 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Flip-chip assembly comprising an array of vertical cavity surface emitting lasers (VCSELSs), and an optical transmitter assembly that incorporates the flip-chip assembly
US9620934B2 (en) * 2010-08-31 2017-04-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Flip-chip assembly comprising an array of vertical cavity surface emitting lasers (VCSELs)
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
US9551844B2 (en) 2011-01-11 2017-01-24 Hewlett Packard Enterprise Development Lp Passive optical alignment
US8796075B2 (en) 2011-01-11 2014-08-05 Nordson Corporation Methods for vacuum assisted underfilling
KR20120091839A (ko) * 2011-02-10 2012-08-20 삼성전자주식회사 플립칩 발광소자 패키지 및 그 제조 방법
US8440543B2 (en) * 2011-09-19 2013-05-14 Teledyne Scientific & Imaging, Llc Hybrid circuit structure and partial backfill method for improving thermal cycling reliability of same
US9240387B2 (en) 2011-10-12 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level chip scale package with re-workable underfill
MY179499A (en) * 2011-12-27 2020-11-09 Intel Corp Barrier tape for keep-out zone management
US9287143B2 (en) 2012-01-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for package reinforcement using molding underfill
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9917647B2 (en) * 2012-01-31 2018-03-13 Hewlett Packard Enterprise Development Lp Combination underfill-dam and electrical-interconnect structure for an opto-electronic engine
US9202714B2 (en) 2012-04-24 2015-12-01 Micron Technology, Inc. Methods for forming semiconductor device packages
US9511393B2 (en) * 2012-08-17 2016-12-06 The Boeing Company Flexible ultrasound inspection system
CN102891240B (zh) * 2012-09-18 2015-07-08 惠州雷曼光电科技有限公司 倒装结构的发光二极管及其制备方法
KR101589796B1 (ko) * 2012-12-28 2016-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 강화용 장치 및 방법
CN105009283B (zh) * 2013-01-09 2018-05-08 恩智浦美国有限公司 电子高频装置以及制造方法
US20140209961A1 (en) * 2013-01-30 2014-07-31 Luxo-Led Co., Limited Alternating current light emitting diode flip-chip
US9627346B2 (en) * 2013-12-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill pattern with gap
JP2015119077A (ja) * 2013-12-19 2015-06-25 ソニー株式会社 半導体装置およびその製造方法
US10345571B2 (en) 2014-01-30 2019-07-09 Karl Storz Endovision, Inc. Intelligent light source
US9373559B2 (en) 2014-03-05 2016-06-21 International Business Machines Corporation Low-stress dual underfill packaging
DE102015218355A1 (de) * 2015-09-24 2017-03-30 Robert Bosch Gmbh Mikroelektronische Bauelementanordnung und Herstellungsverfahren für eine mikroelektronische Bauelementanordnung
US9798088B2 (en) * 2015-11-05 2017-10-24 Globalfoundries Inc. Barrier structures for underfill blockout regions
US9721812B2 (en) * 2015-11-20 2017-08-01 International Business Machines Corporation Optical device with precoated underfill
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
US9818655B2 (en) 2015-12-08 2017-11-14 International Business Machines Corporation Method and structure for flip-chip package reliability monitoring using capacitive sensors groups
US9798087B1 (en) 2016-11-01 2017-10-24 Hewlett Packard Enterprise Development Lp Optoelectronic devices and wavelength-division multiplexing optical connectors
JP6933794B2 (ja) * 2016-12-01 2021-09-08 富士通株式会社 光モジュール及び光モジュールの製造方法
US10276479B1 (en) 2017-10-11 2019-04-30 Micron Technology, Inc. Methods of processing semiconductor devices
TWI672820B (zh) * 2018-02-06 2019-09-21 華星光通科技股份有限公司 光接收器及其製備方法
US11199673B2 (en) * 2019-07-31 2021-12-14 Hewlett Packard Enterprise Development Lp Optoelectronic device with integrated underfill exclusion structure
US11152226B2 (en) 2019-10-15 2021-10-19 International Business Machines Corporation Structure with controlled capillary coverage
US11557491B2 (en) 2019-10-31 2023-01-17 Nxp B.V. Selective underfill assembly and method therefor
KR102517379B1 (ko) 2020-02-14 2023-03-31 삼성전자주식회사 반도체 패키지의 제조 방법
JP7423423B2 (ja) * 2020-05-28 2024-01-29 株式会社日立製作所 半導体検出器およびその製造方法
US11963291B2 (en) 2022-04-21 2024-04-16 Nxp B.V. Efficient wave guide transition between package and PCB using solder wall

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250542A (ja) * 1995-03-07 1996-09-27 Matsushita Electric Ind Co Ltd 電子部品および電子部品の実装構造
JP2000082723A (ja) * 1998-07-01 2000-03-21 Nec Corp 機能素子及び機能素子搭載用基板並びにそれらの接続方法
JP2000286301A (ja) * 1999-03-31 2000-10-13 Towa Corp 半導体チップ組立方法及び組立装置
US6140144A (en) * 1996-08-08 2000-10-31 Integrated Sensing Systems, Inc. Method for packaging microsensors
JP2001298102A (ja) * 2000-04-13 2001-10-26 Nec Corp 機能素子の実装構造およびその製造方法
JP2002246419A (ja) * 2000-12-12 2002-08-30 Hitachi Chem Co Ltd 基板の接続方法とその方法を用いた配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法とその方法によって製造された配線板と半導体パッケージ用基板と半導体パッケージ
JP2003068791A (ja) * 2001-06-15 2003-03-07 Ricoh Co Ltd 半導体装置、画像読取ユニット及び画像形成装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867368A (en) * 1997-09-09 1999-02-02 Amkor Technology, Inc. Mounting for a semiconductor integrated circuit device
US5969461A (en) * 1998-04-08 1999-10-19 Cts Corporation Surface acoustic wave device package and method
FR2780200B1 (fr) * 1998-06-22 2003-09-05 Commissariat Energie Atomique Dispositif et procede de formation d'un dispositif presentant une cavite a atmosphere controlee
US6490166B1 (en) * 1999-06-11 2002-12-03 Intel Corporation Integrated circuit package having a substrate vent hole
US6700209B1 (en) * 1999-12-29 2004-03-02 Intel Corporation Partial underfill for flip-chip electronic packages
US6499215B1 (en) * 2000-06-29 2002-12-31 International Business Machines Corporation Processing of circuit boards with protective, adhesive-less covers on area array bonding sites
JP3764640B2 (ja) * 2000-09-26 2006-04-12 京セラ株式会社 光モジュール及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250542A (ja) * 1995-03-07 1996-09-27 Matsushita Electric Ind Co Ltd 電子部品および電子部品の実装構造
US6140144A (en) * 1996-08-08 2000-10-31 Integrated Sensing Systems, Inc. Method for packaging microsensors
JP2000082723A (ja) * 1998-07-01 2000-03-21 Nec Corp 機能素子及び機能素子搭載用基板並びにそれらの接続方法
JP2000286301A (ja) * 1999-03-31 2000-10-13 Towa Corp 半導体チップ組立方法及び組立装置
JP2001298102A (ja) * 2000-04-13 2001-10-26 Nec Corp 機能素子の実装構造およびその製造方法
JP2002246419A (ja) * 2000-12-12 2002-08-30 Hitachi Chem Co Ltd 基板の接続方法とその方法を用いた配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法とその方法によって製造された配線板と半導体パッケージ用基板と半導体パッケージ
JP2003068791A (ja) * 2001-06-15 2003-03-07 Ricoh Co Ltd 半導体装置、画像読取ユニット及び画像形成装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109969A (ja) * 2005-10-14 2007-04-26 Canon Inc 露光方法
JP2011119731A (ja) * 2009-11-30 2011-06-16 Numonyx Bv パッケージと基板または別のパッケージとの間の領域の一部分にアンダーフィル材料を含むパッケージ
JP2014146648A (ja) * 2013-01-28 2014-08-14 Fujikura Ltd 光学素子実装基板およびその製造方法
JP2014158028A (ja) * 2013-02-18 2014-08-28 Lextar Electronics Corp 発光ダイオードのサブマウント及びそれを用いる発光装置の製造方法
JP2015012075A (ja) * 2013-06-27 2015-01-19 住友電気工業株式会社 受光装置、ハイブリッド型イメージセンサ、及び、撮像システム
KR20160046198A (ko) * 2014-10-20 2016-04-28 엘지이노텍 주식회사 발광 소자 패키지
KR102301869B1 (ko) * 2014-10-20 2021-09-15 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 패키지
JP2017195327A (ja) * 2016-04-22 2017-10-26 住友電気工業株式会社 半導体受光装置

Also Published As

Publication number Publication date
KR20050084487A (ko) 2005-08-26
US6800946B2 (en) 2004-10-05
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