KR101010159B1 - 얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩어셈블리 - Google Patents

얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩어셈블리 Download PDF

Info

Publication number
KR101010159B1
KR101010159B1 KR1020057018230A KR20057018230A KR101010159B1 KR 101010159 B1 KR101010159 B1 KR 101010159B1 KR 1020057018230 A KR1020057018230 A KR 1020057018230A KR 20057018230 A KR20057018230 A KR 20057018230A KR 101010159 B1 KR101010159 B1 KR 101010159B1
Authority
KR
South Korea
Prior art keywords
flip chip
underfill material
underfill
active surface
delete delete
Prior art date
Application number
KR1020057018230A
Other languages
English (en)
Other versions
KR20050118694A (ko
Inventor
징 퀴
제니스 엠. 댄버
토마즈 엘. 클로소위아크
프라산나 쿨카니
나디아 얄라
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20050118694A publication Critical patent/KR20050118694A/ko
Application granted granted Critical
Publication of KR101010159B1 publication Critical patent/KR101010159B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 플립칩(210)을 인쇄 배선 보드와 같은 전기 기판(240)에 부착하기 위한 방법을 제공한다. 범프형 플립 칩이 제공되고, 플립 칩은 액티브 표면 및 액티브 표면으로부터 연장된 복수의 접속 범프(220)를 포함하며, 각 접속 범프는 측부 영역을 포함한다. 언더필 재료(230)의 얇은 층이 플립 칩의 액티브 표면 및 접속 범프의 측부 영역의 부분에 도포된다. 플립 칩은 전기 기판상에 배치된 솔더 마스크(250)의 두꺼운 층을 포함하는 전기 기판 상에 배치된다. 플립 칩은 가열되어 전기 기판에 전기적으로 접속되고, 플립 칩이 전기 기판에 전기적으로 접속된 경우에 언더필 재료 및 솔더 마스크가 결합하여 응력-완화 층을 형성한다.
반도체 제조, 플립 칩, 언더필, 솔더 마스크, 전기 기판

Description

얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩 어셈블리{FLIP-CHIP ASSEMBLY WITH THIN UNDERFILL AND THICK SOLDER MASK}
본 발명은 일반적으로 반도체 웨이퍼 처리 및 집적 회로 패키징에 관한 것이다. 특히, 본 발명은 웨이퍼-도포되는 언더필(wafer-applied underfill)을 가지는 범프형 반도체 웨이퍼, 플립-칩 및 플립-칩 어셈블리, 및 반도체 웨이퍼, 플립-칩, 또는 연접된(conjoined) 언더필 및 솔더 마스크 층을 가지는 플립-칩 모듈을 제조하는 방법에 관한 것이다.
인쇄 배선 보드(PWB) 및 다른 전자 기판으로의 범프형 플립 칩의 조립은 마이크로 전자 산업계에서 중요한 목적이 되었다. 더 많은 이들 컴포넌트들이 조립되어 비용-효율적인 전자 모듈 및 플립-칩 어셈블리를 형성함에 따라, 현재의 조립 프로세스에서 언더필 재료의 모세관 흐름(capillary flow)에 의해 요구되는 시간-소비되는 시퀀스가 없는 언더필 시스템에 대한 요구가 증가하였다. 언더필 재료는 구조적으로 솔더 범프를 강화시키고, 플립 칩을 PWB에 기계적으로 고착시키며, 어셈블리의 신뢰성을 개선한다.
플립 칩들은 그 입/출력(I/O) 본딩 패드에 부착된 솔더의 범프 또는 볼-형태의 비드(bead)로 형성된다. 집적 회로(IC) 플립 칩 또는 다이는 분리된 와이어 본 딩된 리드프레임(leadframe) 또는 와이어 또는 테이프와 같은 분리된 I/O 커넥터를 필요로 하지 않고 패키징 기판에 바로 본딩될 수 있다. 패키징 동안에, 칩은 그 액티브 회로 표면에 "플립"되어, 솔더 볼은 패키징 기판 또는 마더보드 상의 도전성 트레이스와 범프형 칩간에 직접 전기적 접속을 형성한다.
언더필 재료는 통상 IC 및 PWB의 표면 사이에 도포된다. 액체 언더필 분배(dispense) 기술에서, 언더필은 플립-칩 본딩된 다이의 하나 이상의 에지에 도포되고, 모세관 작용이 다이 아래로 액체를 나른다(wick). 이러한 프로세스 동안에, 전체 다이 표면이 언더필로 코팅된다. 점성이 높고 흐름이 없는 언더필을 이용하는 경우, 언더필은 다이 배치 이전에 PWB에 도포될 수 있다. 솔더 리플로우 동안에, 언더필은 용해되어 PCB의 다이 사이트, 및 다이의 기저부 및 다이의 에지 상에서의 다이 표면을 용해시키고 적신다.
모세관 흐름 기술은 칩과 기판간의 보이드(void)에 적절한 폴리머의 언더필 인캡슐런트(encapsulant) 재료를 이용한다. 언더필 재료는 통상 반도체 칩의 2개의 인접하는 측면 주위에 분배되고, 언더필 재료가 모세관 작용에 의해 흘러 칩과 기판간의 갭을 채운다. 그리고나서, 베이킹 또는 가열 처리(treatment)가 언더필 재료를 경화시킨다. 언더필 인캡슐런트는 솔더 조인트 무결성(solder joint integrity)을 개선하기 위해 칩 및 기판에 잘 부착될 필요가 있다. 칩을 후속적으로 큐어링된 인캡슐런트로 언더필링하는 것은, 통상 칩과 기판간의 열팽창 미스매치에 의해 야기되는 솔더 조인트 크랙킹을 감소시킨다. 큐어링된 인캡슐런트는 차별적인 팽창 및 수축에 의해 야기되는 솔더 조인트 상의 응력 레벨을 감소시킨다. 플립-칩 어셈블리의 주변부 주위에 도포되고 내부 영역으로 부분적으로 들어되는 언더필 재료의 예는 Ralser, et al.에 의한, 발명의 명칭이 "Partial Underfill for Flip Chip Electronic Packages"이며 2002년 4월 2일에 발행된 미국 특허 제6,365,441호에 기재되어 있다.
상호분산된(interdispersed) 플럭스를 가지는 언더필 인캡슐런트의 단일층은 2001년 2월 27일에 발행되고 Gilleo et al.에 의한 발명의 명칭이 "Flip Chip with Integrated Flux and Underfill"인 미국특허 제6,194,788호에 기재되어 있다. 제조 프로세스는 분리된 플럭싱 및 언더필링 단계보다는, 플럭싱 언더필을 가지는 범프형 플립 칩을 인쇄된 회로에 적용하는 하나의 단계를 이용한다.
언더필링 방법은 다이 표면 상의 언더필 층 및 PCB에 적용된 플럭스를 이용할 수 있다. 1999년 7월 20일 발행된 미국특허 제5,925,936호 "Semiconductor Device for Face Down Bonding to a Mounting Substrate and a Method of Manufacturing the Same"에 기재된 바와 같이, Yamaji는 장착 기판 상의 플럭스로, 칩의 표면 및 범프의 상부 엔드 상에 언더필을 제공한다. 2000년 9월 19일에 발행된 미국특허 제6,121,689호 "Semiconductor Flip-Chip Package and Method for the Fabrication Thereof"에 기재된 바와 같이, Capote 등은 범프형 IC 칩을 인캡슐런트 언더필 재료로 프리-코팅하는, 플립-칩의 기판으로의 부착을 위한 단순화된 프로세스를 개시하고 있다. 인캡슐런트는 칩의 표면 상의 컨택트로부터 기판의 패드로 연장되는 범프를 싼다.
다이에 도포되는 분리된 플럭스 및 언더필을 이용하는 언더필 프로세스는 1999년 11월 4일에 공개되고 Gilleo, et al.에 의한 출원서 WO 99/56312 "Flip Chip with Integrated Flux, Mask and Underfill"에 기재되어 있다.
언더필 프로세스는 종종 다수의 불확실성으로 인캡슐레이션된 플립-칩 인쇄 배선 보드(PWB)의 어셈블리를 시간 소비하고 노동력이 집중되며 고가인 프로세스로 만든다. 집적 회로를 기판에 결합하기 위해, 플럭스가 일반적으로 칩 또는 기판 상에 놓여진 후 IC가 기판 상에 놓여진다. 어셈블리가 솔더 리플로잉 열적 사이클을 받아, 범프를 녹이고 칩을 기판에 솔더링한다. 솔더의 표면 장력은 기판 패드로의 칩의 자기-정렬에 도움을 준다. 칩의 언더필 인캡슐레이션은 일반적으로 리플로우 후에 이어진다.
이러한 인캡슐레이션 프로세스의 단점들 중 하나는, 인캡슐런트의 언더필링 및 큐어링은 칩과 기판간의 작은 갭을 통해 재료가 흐르는 것을 요구하는 멀티-단계 프로세스이기 때문에, 그 생산 효율이 감소된다는 점이다. 칩 크기가 증가함에 따라, 인캡슐레이션 절차의 모세관 작용이 더욱 더 시간-소비하게 되고, 도포 동안에 보이드(void) 형성 및 필러(filler)로부터의 폴리머의 분리가 더 쉽게 된다. 다른 일반적인 문제는 갭에 남아있는 임의의 플럭스 잔류물이 언더필-인캡슐레이팅 접착제의 접착(adhesive) 및 응집(cohesive) 강도를 감소시킬 수 있다는 점이다. 또한, 인접하는 범프간의 피치가 감소함에 따라, 언더필 재료의 일정한 흐름이 매우 어렵게 된다. 이러한 문제에 대한 하나의 해결책은 2001년 9월 25일에 발행되고 McCormick에 의한 미국 특허 제6,294,840호 "Dual-Thickness Solder Mask in Integrated Circuit Package"에 개시되어 있다.
인캡슐레이션 프로세스에 대한 최근의 연구에서, 집적회로의 어레이를 가지는 반도체 웨이퍼는 범프형 칩이 기판에 솔더링되기 이전에, 다이의 범프와 대략 동일한 높이인 언더필 재료로 코팅된다. 이러한 두꺼운 코팅은 전기 기판 상의 범프와 패드 간의 솔더 조인트 형성과의 간섭을 야기시킬 수 있다. 불행하게도, 범프-패드 인터페이스로의 언더필의 밀접한 근접은 일관되고 신뢰성있는 솔더링에 대한 물리적 장벽을 생성할 수 있다. 이러한 접근법은 칩과 기판 사이의 갭을 채우는 미리 도포된(pre-applied) 언더필 재료에만 의존한다. 다이의 범프와 거의 동일한 높이인 언더필-재료 코팅의 두께는 결국 다이 배치 동안의 문제로 나타날 수 있다. 두꺼운 언더필 코팅은 솔더 범프의 상부의 노출 영역의 크기와 형태를 변경시킬 수 있다. 이들 상부들은 배치를 위한 특징을 로케이팅하는 것으로 이용될 수도 있다. 코팅된 칩에 있어서, 범프 위의 노출된 영역은 랜덤하고, 범프 직경은 정의하기 어려우므로, 따라서 배치 이전에 코팅된 부분을 검사하고 등록하는 것이 어렵게 된다. 그러나, 더 얇은 코팅이 이용되는 경우, 미리 도포된 언더필 재료의 체적은 칩과 기판 사이의 갭을 채우는 데 불충분하다.
현재의 모세관-흐름 언더필 방법에 의해 요구되는 바와 같이, 부착된 플립 칩 주변에 언더필 재료를 분배하기 위한 시간-소비되는 분배 오퍼레이션에 대한 필요성을 없애면서도, PWB로의 안전한 전기적 및 기계적 다이 부착을 허용하도록, 범프형 플립 칩을 기저 전기 기판 또는 PWB에 직접 부착하기 위한 패키징 기술을 가지는 것이 유익하다. 패키징 기술은 안전한 다이 본딩을 위한 고도로 신뢰성있는 전기 상호접속 및 보호성 언더필 재료, 범프를 위한 응력 완화 및 효율적인 환경 보호로, 플립 칩이 효율적으로 기판에 본딩될 수 있도록 허용한다. 또한, 상기 기술은 솔더 범프의 상부까지 재료를 사전-코팅하는 것을 요구하지 않으며, 범프-인식 챌린지를 제거하며, 정렬을 유지하는데 통상 필요로 하는 추가적인 태크(tack) 스텝을 제거한다. 벌크 에폭시 코팅 이전 또는 이후에 선택적인 플럭스 층을 도포하는 유연성도 바람직하다.
그러므로, 상기 언급된 개선점을 제공하고 상기 기재된 단점 및 장애들을 극복하는, 플립 칩을 전기적 기판에 부착하기 위한 개선된 방법 및 칩 또는 웨이퍼 레벨에서 언더필을 도포하기 위한 프로세스를 제공하는 것이 유익하다.
본 발명의 하나의 양태는 플립 칩을 전기 기판에 부착하기 위한 방법을 제공한다. 액티브 표면 및 액티브 표면으로부터 연장된 복수의 접속 범프를 포함하는 범프형 플립 칩이 제공되고, 각 접속 범프는 측부 영역을 포함한다. 언더필 재료의 얇은 층이 플립 칩의 액티브 표면 및 접속 범프의 측부 영역의 일부에 도포된다. 플립 칩은 전기 기판상에 배치된 솔더 마스크의 두꺼운 층을 포함하는 전기 기판 상에 배치된다. 플립 칩은 가열되어 전기 기판에 전기적으로 접속되고, 언더필 재료 및 솔더 마스크가 결합하여 플립 칩이 전기 기판에 전기적으로 접속된 경우에 응력-완화 층을 형성한다.
본 발명의 다른 양태는 플립-칩 어셈블리를 제공한다. 플립-칩 어셈블리는 액티브 표면 및 액티브 표면으로부터 연장되는 복수의 접속 범프를 가지는 범프형 플립 칩을 포함한다. 언더필 재료의 얇은 층은 플립 칩의 액티브 표면 및 접속 범프의 측부 영역의 부분에 배치된다. 범프형 플립 칩은 솔더 마스크의 두꺼운 층을 포함하는 전기 기판에 전기적으로 접속되고, 솔더 마스크 및 언더필 재료는 결합하여 응력-완화 층을 형성한다.
본 발명의 다른 양태는 웨이퍼-도포되는(wafer-applied) 언더필 프로세스를 제공한다. 액티브 표면 및 액티브 표면으로부터 연장하는 복수의 접속 범프를 포함하는 범프형 반도체 웨이퍼가 제공된다. 언더필 재료는 반도체 웨이퍼의 액티브 표면 및 접속 범프의 측부 영역의 일부에 도포되고, 언더필 재료는 액티브 표면으로부터 접속 범프 높이의 공칭 20 퍼센트와 60퍼센트 사이의 두께까지 연장한다. 언더필 재료는 가열되어 접속 범프 주위에 흐른다.
본 발명은 다양한 실시예의 도면 및 이하에 주어진 상세한 설명에 의해 예시된다. 도면은 본 발명을 특정 실시예로 한정하는 것으로 받아들여서는 안되고, 설명 및 이해의 목적을 위해서이다. 상세한 설명 및 도면은 제한하기보다는 본 발명을 단지 예시하는 것뿐이고, 본 발명의 범주는 첨부된 청구의 범위 및 그 균등물에 의해 정의된다. 본 발명의 상기 양태 및 다른 장점들은 첨부된 도면을 참조한 상세한 설명에 의해 더 잘 이해될 것이다.
본 발명의 다양한 실시예들은 첨부된 도면에 의해 예시된다.
도 1은 본 발명의 하나의 실시예에 따른 범프형 플립 칩의 단면도를 예시하고 있다.
도 2a는 본 발명의 하나의 실시예에 따라, 부착 이전에 범프형 플립 칩 및 솔더 마스크를 가지는 전기 기판의 단면도를 예시하고 있다.
도 2b는 본 발명의 하나의 실시예에 따라, 부착 후에 범프형 플립 칩 및 솔더 마스크를 가지는 전기 기판의 단면도를 예시하고 있다.
도 3은 본 발명의 하나의 실시예에 따라, 플립 칩을 전기 기판에 부착하기 위한 방법의 흐름도를 예시하고 있다.
도 4는 본 발명의 하나의 실시예에 따라, 웨이퍼-도포되는 언더필을 가지는 범프형 반도체 웨이퍼를 예시하고 있다.
도 5는 본 발명의 하나의 실시예에 따라, 웨이퍼-도포되는 언더필 프로세스의 흐름도를 예시하고 있다.
도 1은 참조부호 100에서 본 발명의 하나의 실시예에 따른 범프형 플립 칩의 단면도를 도시하고 있다. 범프형 플립 칩(100)은 액티브 표면(112)을 가지는 반도체 기판(110), 및 액티브 영역(112)으로부터 연장된 측부 영역(122)을 가지는 복수의 접속 범프(120)를 포함한다. 범프형 플립 칩(100)은 액티브 표면(112) 및 접속 범프(120)의 측부 영역(122)의 일부에 도포된 언더필 재료(130)를 포함한다.
범프형 플립 칩(100)은 복수의 액티브 컴포넌트, 패시브 컴포넌트 또는 그 임의의 결합을 포함한다. 범프형 플립 칩(100)은 저항기, 커패시터, 및 트랜지스터와 같은 전자 컴포넌트를 포함한다. 이들 컴포넌트들은 하나 이상의 집적 회로를 포함하는 범프형 플립 칩(100)에 통합될 수 있다. 범프형 플립 칩(100)은 전기적 상호접속 트레이스 및 플립-칩 패드 세트(114)를 포함할 수 있다.
반도체 기판(110)은 통상 반도체 기판(110)의 액티브 표면(112) 상에 하나 이상의 집적 회로를 형성하는 트랜지스터, 커패시터 및 저항기와 같은 액티브 및 패시브 전자 디바이스를 포함한다. 집적 회로로의 외부 접속은 액티브 표면(112)의 일부인 금속 트레이스 및 패드(114)를 통해 만들어진다. 명백하게 하기 위해, 유전체층, 패시베이션 층, 금속 상호접속층 및 집적회로로의 상호접속을 형성하는 컨택트는 예시되어 있지 않다. 반도체 기판(110)은 예를 들면, 본 기술분야에 현재 공지되어 있는 바와 같이, 실리콘 기판, 갈륨-비화물 기판, 또는 다른 전자 또는 광전자 기판일 수 있다.
접속 범프(120)는 패드(114) 상에 형성되고, 통상 솔더 범프 또는 솔더 볼이다. 솔더 범프는 예를 들면 납 및 주석과 같은 하나 이상의 금속을 전기도금하여 납-주석 솔더 범프를 형성함으로써 형성된다. 솔더 범프는 반도체 기판(110)의 액티브 표면(112) 상에 하나 이상의 금속의 층을 피착하고 종래의 리소그래피 기술을 이용하여 임의의 원하는 금속을 패터닝하고 애칭함으로써 형성될 수도 있다. 솔더 범프가 열처리되어 범프를 녹여, 둥근 코너 및 상부를 형성한다. 접속 범프는 솔더 페이스트를 패드(114) 상에 선택적으로 스크린 인쇄한 후 이를 가열하여 솔더를 녹이고 범프를 형성함으로써 형성될 수 있다. 다르게는, 접속 범프(120)는 패드 상에 솔더 볼을 배치하고 솔더 볼을 가열하여 이들을 패드(114)에 부착함으로써 형성될 수 있다. 접속 범프(120)는 측벽 또는 측부 영역(122)을 가지고 있다.
플럭스 층(124)은 접속 범프(120)의 상부 영역에 배치될 수 있다. 플럭스 층(124)은, 예를 들면, 범프를 녹이거나 이를 전기 기판에 리플로잉할 때 솔더 범 프 또는 솔더 볼로부터 산화물을 제거하는 산성 컴포넌트를 포함할 수 있다. 플럭스 층(124)은 범프의 상부 상에만 로케이팅되거나, 예를 들면 스프레잉 또는 디핑(dipping) 기술을 이용하여 범프 및 언더필 재료(130)를 커버할 수 있다.
언더필 재료(130)는 액티브 표면(112) 상에 배치된다. 언더필 재료(130)는 범프형 플립 칩(100)의 트레이스 및 패드를 보호하고 플립 칩이 인쇄 배선 보드와 같은 전기 기판에 전기적으로 접속될 때 솔더 범프 또는 솔더 볼에 대한 스트레인 및 응력 완화를 제공하는 코팅을 제공한다. 언더필 재료(130)는 다이 부착을 위한 추가적인 본딩 강도를 공급한다. 언더필 재료(130)는 또한 플립-칩 어셈블리의 온도 편위(temparature excursions) 동안에 솔더 볼 인터페이스에서 응력 완화를 제공하고, 플립 칩의 성능을 저하시킬 수 있는 습기, 분자 및 다른 오염물로부터 환경적 보호를 제공한다.
언더필 재료(130)는 통상 접속 범프(120)의 측부 영역(122)의 적어도 일부를 덮는다. 본 발명의 하나의 현재 양호한 실시예에서, 언더필 재료(130)는 반도체 기판(110)의 액티브 표면(112)으로부터 예를 들면, 접속 범프 높이의 공칭 20퍼센트와 60퍼센트 사이의 두께로 연장한다. 언더필 재료(130)의 두께는 솔더 마스크의 두께와 결합하여 선택되어, 적절한 언더필 재료 흐름을 제공하고 조립되는 경우에 범프형 플립 칩(100)의 에지의 적어도 일부 주위에서 언더필 재료의 필릿(fillet)을 제어할 수 있다.
언더필 재료(130)는 언더필 재료(130)가 처리(processing) 동안에 유연하고 성형가능하게 하며, 범프형 플립 칩(100)이 전기 기판에 고정되는 경우에 단단하고 화학적으로 저항성이 있도록 하는 큐어링가능한(curable) 컴포넌트를 포함한다. 언더필 재료(130)는 다이 부착 프로세스동안에 전기 기판으로부터 범프형 플립 칩(100)을 분리하는 절연 마이크로스피어(insulating microsphere)를 포함하는 원- 또는 투-파트 에폭시와 같은 필링된 에폭시를 포함할 수 있다. 필러가 선택적인 언더필 재료에 첨가되어 언더필 재료의 열적 팽창 특성을 개선시킨다. 언더필 재료(130)는 예를 들면, 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필, 또는 적합한 언더필 화합물을 포함할 수 있다.
도 2a 및 도 2b는 참조부호 200에서 본 발명의 하나의 실시예에 따라 부착 이전 및 이후에 솔더 마스크를 가지는 전기 기판 및 범프형 플립 칩의 단면도를 예시하고 있다. 플립-칩 어셈블리(200)는 범프형 플립 칩(210) 및 전기 기판(240)을 포함한다. 범프형 플립 칩(210)은 액티브 표면(212), 및 액티브 표면(212)으로부터 연장된 복수의 접속 범프(220)를 포함한다. 범프형 플립 칩(210)은 또한 범프형 플립 칩(210)의 액티브 표면(212) 상에 배치된 언더필 재료(230)의 얇은 층을 포함한다. 전기 기판(240)은 전기 기판(240) 상에 배치된 솔더 마스크(250)의 두꺼운 층을 포함한다.
접속 범프(220)는 범프형 플립 칩(210)의 액티브 표면 상에 적어도 하나의 솔더 범프 또는 적어도 하나의 솔더 볼을 포함할 수 있다. 접속 범프(220)는 측부 영역(222)을 가지고 있다. 접속 범프(220)는 범프형 플립 칩(210)의 액티브 표면 (212) 상의 패드(214)에 접속된다.
언더필 재료(230)는 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필, 또는 적합한 언더필 화합물과 같은 재료를 포함한다. 언더필 재료(230)는 접속 범프(220)의 측부 영역의 일부 상에 배치될 수 있다.
전기 기판(240)은 범프형 플립 칩(210)을 전기 기판(240)에 전기적으로 접속하기 위한 상호접속 트레이스 및 기판 패드의 어레이를 포함할 수 있다. 전기 기판(240)은 전기 기판(240)의 표면 상에 패드(242) 세트를 포함한다. 패드(242)는 범프형 플립 칩(210) 상의 접속 범프(220)에 대응하여, 범프형 플립 칩(210) 및 전기 기판(240)이 조립될 때 패드(242)가 대응하는 접속 범프(220)에 전기적으로 접속하게 된다. 전기 기판(240)은 전기 기판(240)에 본딩되거나 전기 기판(240) 상에 형성된 하나 이상의 액티브 및 패시브 디바이스를 포함할 수 있다.
전기 기판(240)은 범프형 플립 칩(210)이 부착될 수 있는 임의의 기판일 수 있다. 전기 기판(240)은 예를 들면, 인쇄 배선 보드, 인쇄된 회로 보드, 난연 유리섬유(FR4) 보드, 유기 회로 보드, 마더보드, 또는 전기적 컴포넌트를 하우징하고 접속하기 위한 임의의 단층 또는 멀티-층 보드일 수 있다. 전기 기판(240)은 세라믹 기판, 하이브리드 회로 기판, 또는 집적 회로 패키지일 수 있다. 전기 기판(240)은 폴리이미드 테이프, 플렉스(flex) 회로, 고밀도 상호접속 보드, 또는 전자 모듈일 수 있다. 전기 기판(240)은 다른 플립 칩 및 다른 액티브 및 패시브 컴포 넌트를 포함할 수 있다. 전기 기판(240)은 솔더 마스크(250)를 포함한다.
솔더 마스크(250)는 통상 패드 위의 홀 또는 개구부 및 선택된 다른 특징으로, 전기 기판(240)의 표면을 덮는다. 솔더 마스크(250)는 리플로우 이전에 범프형 플립 칩(210)이 전기 기판(240)에 놓여질 때 범프들이 놓여지거나 맞추어질 포켓을 제공한다. 솔더 마스크(250)는 조립 동안에 솔더의 흐름을 억제시켜, 솔더가 원하지 않은 영역에서 금속 트레이스 및 다른 금속 특징들을 적시는 것을 방지한다. 솔더 마스크(250)는 리플로우 솔더링과 같은 솔더링 프로세스 동안에 전기 기판(240)을 보호하고, 응력-완화층 및 습기-침입 배리어를 제공하도록 언더필 재료(230)와 연접하기 위하여 임의의 적합한 재료를 포함할 수 있다. 솔더 마스크(250)는 예를 들면 0.002 인치 정도의 두께를 가질 수 있다. 솔더 마스크(250)는 얇은 층의 언더필 재료(230)와 제휴하여, 보이드 없는 다이 부착을 제공한다. 솔더 마스크(250)는 비솔더(non-solder) 마스크 정의된 패드에서와 같이, 패드(242)로부터 분리될 수 있다. 다르게는, 솔더 마스크(250)는 솔더-마스크 정의된 패드 레이아웃에서 패드(242)를 오버랩할 수 있다.
얇은 층의 언더필 재료(230)는, 예를 들면, 액티브 표면(212)으로부터, 접속 범프(220)의 높이의 공칭 20퍼센트와 60퍼센트 사이의 두께까지 연장할 수 있다. 두꺼운 층의 솔더 마스크(250)는 예를 들면 접속 범프 높이의 공칭 40퍼센트와 80퍼센트 사이의 두께를 포함할 수 있다.
범프형 플립-칩 어셈블리의 하나의 예에서, 범프형 플립 칩(210)은 0.022 인치의 두께를 가지고 있고, 483 접속 범프(220)를 가지는 0.394 인치 x 0.472 인치 인 액티브 표면(212)을 가지고 있다. 범프는 직경이 5.3 mils(수 천분의 일 인치)이고 접속 범프 높이가 4.8 mils로서 둥글다. 전기 기판(240) 상의 대응하는 패드(242)는 직경이 4 mils이고 두께가 1.5 mils이다.
범프형 플립-칩 어셈블리의 다른 예에서, 범프형 플립 칩(210)은 0.022인치의 두께를 가지고 있고, 220 접속 범프(220)를 가지는 0.787 인치 x 0.866 인치인 액티브 표면(212)을 가지고 있다. 범프는 반경이 3.15 mils(수 천분의 일 인치)이고 접속 범프 높이가 4.5mils 로서 둥글다. 전기 기판(240) 상의 대응하는 패드(242)는 직경이 5 mils이고 두께가 1.5 mils이다.
범프형 플립 칩(210) 및 전기 기판(240)은 범프형 플립 칩(210)을 전기 기판(240)의 상부에 놓음으로써 통상 접속된다. 범프형 플립 칩(210) 상의 접속 범프(220)는 전기 기판(240) 상의 패드(242)에 대응하는 솔더 마스크(250)의 홀 또는 윈도우를 통해 배치된다. 솔더 마스크(250)가 접속 범프(220)의 높이에 비해 두껍고, 범프형 플립 칩(210) 상의 언더필 재료(230)가 접속 범프(220)의 높이에 비해 얇으므로, 범프형 플립 칩(210)은 솔더 마스크내에 비교적 깊은 포켓에 배치된 범프로 인해 그 배치된 위치에 유지될 수 있다.
다른 컴포넌트들이 전기 기판(240) 상에 배치된 후, 어셈블리는 대류 또는 강제된 에어 퍼니스(forced-air furnace)를 통해 제공되어 플립 칩 및 다른 컴포넌트를 가열하여 이들을 전기 기판(240)에 전기적으로 접속시킨다. 솔더 범프 또는 솔더 볼이 녹아서 전기 기판(240)에 솔더링되게 된다. 언더필 재료(230)도 연화되어 접속 범프(220)의 측부 영역(222) 주위에서 흐를 수 있다. 언더필 재료(230)는 솔더 마스크(250) 및 다른 PCB 표면을 적셔서, 강한 접착 본드를 형성할 수 있다. 다르게는, 범프형 플립 칩(210)이 가열되어 전기 기판에 대하여 프레스되어 접속 범프를 리플로우시키고 접속 범프(220)의 측부 영역(222) 주위에서 언더필 재료(230)를 흐르게하며 이를 솔더 마스크(250) 및 전기 기판(240)의 다른 부분에 본딩할 수 있다. 과도한 언더필 재료(230)가 범프형 플립 칩(210)과 전기 기판(240) 사이로부터 흐를 수 있다. 임의의 과도한 언더필 재료(230)의 일부가 범프형 플립 칩(210)의 측부를 적시고 측부의 적어도 일부 주위에서 필렛을 형성할 수 있다.
플럭스 층(224)은 접속 범프(220)의 상부 상에 배치될 수 있다. 플럭스 층(224)은 접속 범프(220)의 적어도 상부 일부에 도포될 수 있다. 플럭스 층(224)은 예를 들면, 리플로우 이전에 스크린 인쇄하거나, 스프레이하거나 또는 범프형 플립칩(210)을 적절한 솔더 플럭스에 딥핑(dipping)함으로써 형성될 수 있다. 플럭스 층(224)은 언더필 재료(230)가 도포되기 이전 또는 이후에 도포될 수 있다.
다른 실시예에서, 플럭스 층은 전기 기판 상에 도포될 수 있다. 플럭스는 예를 들면, 언더필과 솔더 마스크간의 접착 본드의 일부가 되는 플럭싱 언더필이거나, 언더필 재료(230)와 솔더 마스크(250)간의 본딩을 방해하지 않으면서도 솔더링을 향상시키는 비용매(no-solvent), 비순수(no-clean) 플럭스일 수 있다. 어셈블리 프로세스 동안에, 일단 플럭스 도포 단계가 완료되면, 미리-도포된 언더필 재료(230)를 가지는 범프형 플립 칩은 전기 기판 상의 플럭스 층 위에 놓여진다. 그리고나서, 어셈블리가 가열되어, 접속 범프(220)와 전기 기판(240)간의 본딩을 달성한다.
범프형 플립 칩(210)이 전기 기판(2400에 전기적으로 접속된 경우, 언더필 재료(230) 및 솔더 마스크(250)가 결합하여 응력-완화층을 형성한다. 리플로우 및 큐어링 동안에, 언더필 재료(230)는 접속 범프(220) 주위를 흐를 수 있다. 어셈블리 후, 언더필 재료(230) 및 솔더 마스크(250)가 협력하여 범프형 플립 칩(210)을 전기 기판(240)에 고정시키고, 큰 온도 편위(temparature excursions) 동안에 범프와 패드간의 인터페이스에서 발생할 수 있는 열적으로-생성된 응력을 제한한다. 연접된 언더필 재료(230) 및 두꺼운 솔더 마스크(250)는 웨이퍼-도포된 언더필의 개선된 솔더 조인트 무결성(solder joint integrity)을 제공한다.
언더필 재료(230) 및 솔더 마스크(250)는 결합된 경우에 습기-침입 배리어를 형성한다. 조립 후, 언더필 재료(230) 및 솔더 마스크(250)가 협력하여, 접속 범프(220), 패드(214), 패드(242), 및 범프형 플립 칩(210) 또는 전기 기판(240)상의 임의의 접속 트레이스들을 물, 습기 빌드-업, 또는 플립-칩 어셈블리(200)를 부식시키거나 손상시키는 화학물질 또는 다른 재료의 임의의 우연한 스프레이로부터 보호한다.
언더필 재료(230)는 범프형 플립 칩(210)의 측부 주위에 필렛을 형성할 수도 있다. 리플로우 단계 동안 및 큐어링(curing) 이전에, 언더필 재료(230)는 범프형 플립 칩(210)의 측부를 적시고, 측부를 윅킹업(wick up)한 후 경화시켜, 전기 기판(240) 및 범프형 플립 칩(210)의 범프, 패드 및 트레이스에 대한 부드러운 보호 코팅을 형성한다. 필렛을 형성하는데 가용한 언더필 재료(230)의 양은 미리-도포된 언더필 재료(230)와 솔더 마스크(250)간의 적절한 과도 높이를 제공함으로서 제어 될 수 있다.
미리-조립된 접속 범프 높이가 4.8 mils인 범프형 플립-칩 어셈블리의 하나의 예에서, 솔더 마스크(250)는 3.0 mils의 두께 또는 초기 범프 높이의 62.5 퍼센트를 가지고 있다. 언더필 재료(230)는 이러한 비솔더 마스크 정의된 패드에서 어셈블리 동안에 접속 범프(220) 주위의 구멍(cavity)에 흘러들어가 채운다. 필렛이 없는 형성에 대해, 언더필 재료(230)의 두께는 2.0 mils이거나 초기 범프 높이의 42퍼센트이다. 범프형 플립 칩(210)의 측부를 적시지 않는 공칭 45도 필렛에 대해, 언더필 재료(230)의 두께는 2.5 mils 또는 초기 범프 높이의 52퍼센트이다. 22 mil 두께의 범프형 플립 칩(210)의 측부의 1/4을 적시는 공칭 45-도 필렛에 대해, 언더필 재료(230)의 두께는 2.9 mils 또는 초기 범프 높이의 60퍼센트이다.
미리-조립된 접속 범프 높이가 4.5 mils인 범프형 플립-칩 어셈블리의 다른 예에서, 솔더 마스크(250)는 3.5 mils의 두께 또는 초기 범프 높이의 78 퍼센트를 가지고 있다. 언더필 재료(230)는 이러한 비-솔더 마스크 정의된 패드에서 어셈블리 동안에 접속 범프(220) 주위의 구멍(cavity)에 흘러들어가 채운다. 필렛이 없는 형성에 대해, 언더필 재료(230)의 두께는 2.1 mils이거나 초기 범프 높이의 47퍼센트이다. 범프형 플립 칩(210)의 측부를 적시지 않는 공칭 45도 필렛에 대해, 언더필 재료(230)의 두께는 2.3 mils 또는 초기 범프 높이의 51퍼센트이다. 22 mil 두께의 범프형 플립 칩(210)의 측부의 1/3을 적시는 공칭 45-도 필렛에 대해, 언더필 재료(230)의 두께는 2.7 mils 또는 초기 범프 높이의 60퍼센트이다.
도 3은 참조부호 300에서 본 발명의 하나의 실시예에 따라 플립 칩을 전기 기판에 부착하기 위한 방법의 흐름도를 예시하고 있다. 플립-칩 어셈블리 방법(300)은 플립 칩을 전기 기판에 부착하는 단계들을 포함한다.
블록 310에 보여지는 바와 같이, 범프형 플립 칩이 제공된다. 플립 칩은 액티브 표면, 및 액티브 표면으로부터 연장하는 복수의 접속 범프를 포함한다. 각 접속 범프는 측부 영역을 포함한다. 접속 범프는 플립 칩의 액티브 표면 상에서 적어도 하나의 솔더 범프 또는 적어도 하나의 솔더 볼을 포함할 수 있다.
언더필 재료의 얇은 층은 블록 320에 보여지는 바와 같이, 플립 칩의 액티브 영역, 및 접속 범프의 측부 영역의 일부에 도포된다. 언더필 재료는 예를 들면, 스크린을 이용하여 도포될 수 있다. 스크린은 통상, 언더필 재료가 스크린을 통해 범프형 플립 칩에 도포되도록 허용하는 컷아웃(cutout) 및 윈도우와 같은 특징을 가지고 있다. 스크린은 반도체 웨이퍼 상의 범프형 플립 칩 또는 범프형 플립 칩 어레이에 정렬될 수 있다. 언더필 재료는 점성이 있는 액체, 페이스트, 젤, 서스펜션(suspension), 또는 슬러리(slurry)의 형태로 되어 있어, 언더필 재료가 스크린을 통해 도포될 수 있다. 그리고나서, 언더필 재료는 건조되고 안정화되며, 부분적으로 큐어링되거나 다르게는, 응고될 수 있다. 언더필 재료는 종종 건조되어, 언더필 재료로부터 용제의 대부분 또는 모두를 제거한다. 도포 후 및 건조 이전에, 언더필 재료는 스퀴지(squeegee) 또는 다른 와이핑(wiping) 툴과 같은 것으로, 필요한 대로 접속 범프의 상부로부터 제거될 수 있다.
언더필 재료는 예를 들면, 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열 경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필, 또는 적합한 언더필 화합물을 포함할 수 있다.
본 발명의 예로 든 실시예에서, 언더필 재료는 플립 칩의 액티브 표면에 대해 패터닝된 마스크를 배치하고 언더필 재료를 패터닝된 마스크를 통해 분배함으로써 도포된다. 패터닝된 마스크는 종종 스크린 상에서 하나 이상의 배리어 특징을 가지는 미세-메시(fine-mesh) 스크린을 포함한다. 배리어 특징은, 예를 들면, 어떠한 언더필 재료도 요구되지 않는 로케이션 및 접속 범프를 덮는 특징을 포함할 수 있다. 패터닝된 마스크는 웨이퍼-레벨 언더필이 도포되는 경우에 스트리트(street) 위에 배리어 특징을 포함할 수 있다. 다르게는, 패터닝된 마스크는 플라스틱 또는 금속과 같은 재료의 시트에 펀칭되거나 형성된 구멍 및 다른 특징을 가지는 스텐실(stencil)일 수 있다.
다른 실시예에서, 언더필 재료는 플립 칩의 액티브 표면에 대해 패터닝된 언더필 막을 배치하고 패터닝된 언더필 막을 플립 칩에 누름으로써 도포된다. 예를 들면, 언더필 재료는 다이-컷 막, 언더필 재료 및 백킹(backing) 층의 라미네이트, 또는 패터닝된 언더필 재료의 다른 시트 형태를 이용하여, 범프형 플립 칩에 도포될 수 있다. 패터닝된 언더필 막은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필, 또는 임의의 적합한 언더필 화합물과 같은 언더필 재료의 얇은 층을 포함한다. 백킹 층은 언더필 재료를 지지하는데 이용되는 투명 플라스틱, 마일 라(mylar) 또는 아세테이트 시트일 수 있다.
윈도우, 개구, 스트리트 및 다른 특징들은 통상 언더필 층에 형성된다. 언더필 재료는 다이로 절단되거나 펀칭되어 소정 형태를 형성할 수 있다. 다르게는, 언더필 재료는 레이저로 선택적으로 박리되거나, 임의의 적합한 형성 기술을 이용하여 원하는 패턴으로 만들어질 수 있다.
하나의 예로 든 실시예의 다이-컷 막 또는 패터닝된 언더필 막은 범프형 플립 칩에 정렬되고, 플립 칩의 범프형 표면에 대해 배치되며, 언더필 재료를 플립 칩에 부착하도록 가열하고 있는 동안에 플립 칩에 눌려진다. 그리고나서, 백킹 층이 제거될 수 있다. 다른 실시예에서, 패터닝된 언더필 막과 플립 칩간의 영역이 펌핑 아웃되어 임의의 공기를 제거하고, 그리고나서 언더필 재료가 플립 칩과 함께 가열되어 선택적인 언더필을 플립 칩에 부착한다.
언더필 재료는, 예를 들면, 플립 칩의 액티브 표면으로부터 접속 범프 높이의 공칭 20 퍼센트와 60 퍼센트 사이의 두께로 연장되어, 언더필 재료가 전기 기판 상의 솔더 마스크와 결합하도록 함으로써 응력-완화층을 제공한다. 응력-완화층은 습기-침투 배리어로서 기능하고 이를 포함한다. 언더필 재료는 통상 접속 범프의 측부 영역 중 적어도 일부에 도포된다.
언더필 재료는 b-스테이징으로 지칭되는 처리에서 열처리된다. 언더필 재료는 가열되어 언더필 재료를 솔더 범프 주위에서 흐르게 한다. 열처리를 위한 온도 및 시간 및 언더필 재료의 점도는 언더필 재료가 범프 주위를 적절하게 흐르도록 선택될 수 있다. 언더필 재료가 미리 정의된 온도로 가열되어 잔여 용제를 제거하 고, 재료를 경화시켜, 작은 정도의 교차-링크(cross-linking)를 허용할 수 있다. 에폭시 및 다른 폴리머릭 재료에 기초한 언더필 재료는 언더필-재료 스테이징 온도까지 가열되어, 언더필 재료가 더 이상 점착성이 없도록 언더필 재료를 건조한다. 언더필 재료가 건조되고, 가열 단계 이후에 큐어링되지 않고 유지되거나 부분적으로 큐어링될 수 있다. 언더필-재료 스테이징 온도는, 예를 들면, 섭씨 80도 내지 150도의 사이일 수 있다. 가열 처리 단계는 종종 공기, 질소 또는 진공과 같은 제어된 환경에서 수행된다. 스테이징 온도는 통상 30분 내지 2시간 이상동안 유지된다.
하나의 실시예에서, 플럭스 층은 블록 330에 보여지는 바와 같이, 플립 칩에 도포된다. 플럭스 층은 접속 범프의 적어도 상부에 도포된다. 플럭스 층은 예를 들면, 스텐실, 특징을 가지는 스크린, 또는 패터닝된 마스크를 이용하여 도포될 수 있다. 플럭스 층은 플럭스 재료를 스텐실, 스크린 또는 패터닝된 마스크를 통해 분배하고 건조함으로써 접속 범프에 도포될 수 있다. 다르게는, 플럭스 층은 플립 칩의 액티브 측부 또는 전기 기판의 선택 영역을 스프레이함으로써 도포될 수 있다. 다르게는, 플럭스 층은 범프형 플립 칩을 플럭스 배스(bath) 또는 플럭스 용액에 딥핑하여 도포되고 그 후 건조될 수 있다.
다른 프로세스에서, 플럭스 층은 전기 기판 상에 도포될 수 있다. 플럭스는 예를 들면, 언더필과 솔더 마스크간의 접착 본드의 일부가 되는 플럭싱 언더필이거나, 언더필 재료와 솔더 마스크간의 본딩을 방해하지 않으면서도 솔더링을 향상시키는 비용매, 비순수 플럭스일 수 있다. 플럭스 층은 분배(dispensing), 핀 전달, 스텐실 프린팅, 스프레잉, 또는 임의의 다른 적합한 도포 기술과 같은 도포 기술을 이용하여 전기 기판에 도포될 수 있다. 어셈블리 프로세스 동안에, 일단 플럭스 도포 단계가 완료되면, 미리-도포된 언더필 재료를 가지는 범프형 플립 칩이 전기 기판 상의 플럭스 층 위에 놓여진다. 그리고나서, 어셈블리가 가열되어 접속 범프와 전기 기판간의 본딩을 달성한다.
플럭스 층은, 예를 들면, 언더필 재료와 솔더 마스크간의 본드 형성을 방해하지 않는 속성을 가지는 플럭싱 언더필 또는 플럭스를 포함할 수 있다. 플럭스는, 예를 들면, 플럭싱 언더필 재료가 이용되는 경우 언더필 재료에 포함될 수도 있다. 휘발성 화합물은 예를 들면, "용매 없는" 솔더 플럭스의 리플로우 동안에 방출되지 않을 것이다. 플럭싱 언더필의 예들은 Dexter FF 2200 또는 Loctite 3594를 포함한다. 에폭시 플립-칩 플럭스의 예는 Indium Corporation of America of Clinton, NY에 의해 제조되는 PK-001이다. 또는, 플럭스 층은 언더필 재료의 도포 이전에 도포될 수 있다.
플럭스는, 예를 들면, 비산화 노블 금속(non-oxidizing noble metal) 범프와 같이 솔더 플럭스를 요구하지 않는 전기 기판 상의 접속 범프와 패드에 대해 금속이 선택될 때 전적으로 생략될 수 있다. 다른 예에서, 플럭스는 전기 기판 패드에 서머소닉하게(thermosonically) 본딩되는 범프에 대해 생략될 수 있다.
플립 칩은 블록 340에 보여지는 바와 같이, 전기 기판 상에 배치된다. 범프형 플립 칩이 로보트틱하게(robotically) 놓여지는 경우, 더 얇은 언더필 재료는 더 청결한 범프 및 개선된 시각 인식을 허용한다. 전기 기판은 전기 기판상에 배 치된 솔더 마스크의 얇은 층을 포함한다. 범프는 부분적으로는 범프를 솔더 마스크내의 대응하는 홀에 위치시킴으로써, 배치 스테이지 동안에 원하는 위치에 유지된다.
솔더 마스크는, 예를 들면, 전기 기판상의 트레이스 위의 25마이크로미터 내지 65 마이크로미터 정도 또는 그 이상까지의 범위에 있을 수 있는 솔더 마스크의 원하는 두께를 달성하도록 하나 이상의 프린팅 통과로 전기 기판에 도포될 수 있다. 다른 예에서, 솔더 마스크는 접속 범프 높이의 공칭 40 퍼센트와 80 퍼센트간의 두께를 포함한다. 솔더 마스크의 원하는 두께는 언더필 재료의 두께 및 흐름 특성과 결합하여 결정될 수 있다. 언더필 재료 및 솔더 마스크의 전체 두께는 예를 들면, 초기 범프 높이보다 더 크다. 배치 동안에 열 및 압력의 인가와 함께 범프 높이보다 큰 전체 두께는 더 적은 언더필 높이 허용한계 민감도, 및 과도한 언더필 재료로 범프형 플립 칩의 에지 주위에 필렛을 생성하는 능력을 발생시킨다. 다른 예에서, 언더필 재료 및 솔더 마스크의 전체 두께는 초기 범프 높이와 같거나 작다. 열 및 압력의 인가로, 연속적이고 보이드-없는 본드가 제어된 필렛 크기로 얻어질 수 있다.
전기 기판은 인쇄 배선 보드 또는 플립 칩이 부착되어 플립-칩 어셈블리를 형성할 수 있는 임의의 기판일 수 있다. 전기 기판은, 예를 들면, 인쇄된 회로 보드, 난연(flame-retardant) 유리섬유 보드, 유기 회로 보드, 마더보드, 세라믹 기판, 하이브리드 회로 기판, 집적 회로 패키지, 폴리이미드 테이프, 플렉스 회로, 고밀도 상호접속 보드, 또는 전자 모듈일 수 있다.
플립 칩은 블록 350에서 볼 수 있는 바와 같이, 가열되어 플립칩을 전기 기판에 전기적으로 접속한다. 플립 칩은 범프형 플립 칩의 리플로우 온도 또는 그 이상까지 가열되어, 플립 칩을 전기 기판에 전기적 및 기계적으로 접속한다. 플립 칩 및 전기 기판은, 예를 들면, 대류 오븐(convective oven)에서, 또는 컨베이어 벨트를 구비한 강제된 에어 퍼니스를 통해 이들을 통과시킴으로써 가열될 수 있다. 리플로우 온도는 솔더 범프 또는 볼의 공융 온도(eutectic temperature)를 초과하여, 접속 범프가 녹아서 전기 기판상의 패드에 금속적으로 본딩하도록 유발할 수 있다. 예를 들면, 20초 내지 2분 이상의 드웰 시간(dwell time) 후에, 열 소스가 제거될 수 있고, 플립-칩 어셈블리가 실온으로 냉각된다. 리플로우 온도는, 예를 들면, 납-주석 솔더 범프에 대해 섭씨 183도 내지 220도일 수 있다. 납이 없거나 낮은 납-함유 범프에 대하여 리플로우 온도는, 예를 들면, 섭씨 220도 내지 250도일 수 있다. 인듐 또는 다른 재료에 기초한 저온 솔더가 이용되는 경우에, 리플로우 온도는 섭씨 160도 이하 정도로 낮게 확장할 수 있다.
언더필 층의 두께는 범프형 플립 칩 상의 언더필 재료의 피착된 체적이 흘러 솔더 마스크의 구멍(cavities), 솔더 마스크의 다른 개구 및 주변 필렛을 채우게 됨에 따라 리플로우 후에 변경될 수 있다. 솔더 마스크는, 예를 들면, 범프형 플립 칩 상의 접속 범프 높이의 초기 높이의 공칭 40퍼센트와 80퍼센트 사이의 두께를 가질 수 있다. 솔더 마스크는 언더필 재료의 얇은 층과 결합하여 작용하여 보이드없는 다이 부착을 제공한다. 솔더 마스크 재료는 플립-칩 어셈블리에 대한 응력 완화를 제공하도록, 최소 열적 팽창 미스매치 및 언더필 재료에 대한 양호한 접착력을 가져야 한다.
리플로우 온도는 언더필 재료가 접속 범프의 측부 영역 주위에 흐를 수 있도록 한다. 언더필 재료 및 솔더 마스크가 결합하여, 플립 칩과 전기 기판간에 강력한 기계적 본드를 제공한다. 플립칩이 전기 기판에 전기적으로 접속할 때, 언더필 재료 및 솔더 마스크가 결합하여 응력-완화층을 형성한다. 추가적인 가열 사이클이 추가되어 언더필 재료를 더 큐어링하고 언더필 재료와 솔더 마스크간의 접착 본드를 개선할 수 있다.
범프형 플립 칩에 도포된 과도한 언더필 재료는 범프형 플립 칩과 전기 기판간의 영역으로부터 흘러나와, 범프형 플립 칩의 측부 주위에 제어된 필렛을 형성할 수 있다. 언더필 재료 두께 및 솔더 마스크 두께의 합은 협력하여 원하는 언더필 재료 과도 체적 및 원하는 필렛을 제공한다.
인캡슐런트 또는 다른 적합한 보호 재료가 후속적으로 플립-칩 어셈블리를 인케이싱할 수 있다. 일부 실시예에서, 포스트-큐어 단계가 포함된다. 언더필 재료가, 예를 들면, 섭씨 100도와 150도 사이의 언더필 포스트-큐어 온도로 15 내지 30분 정도의 시간 동안 가열될 수 있다.
도 4는 참조부호 400에서 본 발명의 하나의 실시예에 따라 웨이퍼-도포된 언더필을 가지는 범프형 반도체 웨이퍼를 도시하고 있다. 웨이퍼-도포된 언더필을 구비하는 범프형 반도체 웨이퍼(400)는 범프형 다이(462)의 배열을 가지는 반도체 웨이퍼(460)를 포함한다. 범프형 다이(462)는 반도체 웨이퍼(460)의 액티브 표면(412) 상에 일련의 트레이스 및 패드(414)를 포함한다. 각 범프형 다이(462)는 반 도체 웨이퍼(460)의 액티브 표면(412)으로부터 연장되는 복수의 접속 범프(420)를 포함한다. 접속 범프(420)는 반도체 웨이퍼(460)의 액티브 표면(412) 상에 적어도 하나의 솔더 범프 또는 적어도 하나의 솔더 볼을 포함한다. 솔더 볼 또는 솔더 범프는 통상 금속 피착, 금속 전기도금, 솔더 볼 배치(placement), 솔더 페이스트의 스텐실 프린팅, 또는 본 기술분야에 공지된 다른 범프-형성 프로세스에 의해 형성된다.
언더필 재료(430)는 반도체 웨이퍼(460)의 액티브 표면(412) 상에 배치된다. 언더필 재료(430)는, 예를 들면, 반도체 웨이퍼(460)의 액티브 표면(412)으로부터, 접속 범프 높이의 대략 60퍼센트 이하의 두께까지 연장된다. 하나의 예에서, 언더필 재료(430)의 두께는 범프의 높이의 20퍼센트나 된다. 언더필 재료는 접속 범프(420)의 측부 영역(422)의 일부에 도포될 수도 있다. 언더필 재료는 가열되어 접속 범프(420)의 측부 주위에서 언더필 재료를 흐르게 할 수 있다.
플럭스 층(424)은 접속 범프(420)의 상부 상에 배치될 수 있다. 플럭스 층(424)은 범프의 상부로 제한될 수 있다. 다르게는, 플럭스 층(424)은 접속 범프(420) 및 언더필 재료(430)의 상부를 통하여 스프레이될 수 있다. 또 다른 실시예에서, 플럭스는 언더필 재료(430) 내에 포함될 수 있다. 플럭스 층(424)은 언더필 재료(430)의 도포 이전 또는 이후에 도포될 수도 있다. 범프형 플립 칩(410)은 다이싱 후에 반도체 웨이퍼(460)로부터 추출될 수 있다.
도 5는 참조부호 500에서 본 발명의 하나의 실시예에 따라 웨이퍼-인가된 언더필 프로세스에 대한 흐름도를 도시하고 있다. 웨이퍼-인가된 언더필 프로세스 (500)는 언더필 재료를 범프형 반도체 웨이퍼에 인가하는 단계들을 포함한다.
참조부호 510에 도시된 바와 같이, 범프형 반도체 웨이퍼가 제공된다. 범프형 반도체 웨이퍼는 액티브 표면, 및 액티브 표면에서 연장되는 복수의 접속 범프를 포함한다. 접속 범프는 통상 솔더 범프 또는 솔더 볼을 포함한다.
참조부호 520에 도시된 바와 같이, 언더필 재료가 반도체 웨이퍼의 액티브 표면, 및 접속 범프의 측부 영역의 일부에 도포된다. 하나의 예에서, 언더필 재료는 액티브 표면으로부터 접속 범프 높이의 공칭 60퍼센트보다 작은 두께로 연장한다. 다른 예에서, 언더필 재료는 액티브 표면으로부터 접속 범프 높이의 공칭 20퍼센트와 60퍼센트간의 두께로 연장된다.
언더필 재료는, 예를 들면, 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필, 또는 적합한 언더필 화합물을 포함할 수 있다. 언더필 재료는 예를 들면, 스크린, 스텐실, 또는 언더필 재료가 분배되는 패터닝된 마스크를 이용함으로써 도포될 수 있다. 스퀴지(squeegee)는 언더필 재료를 도포하는데 이용될 수 있다. 스퀴지 또는 다른 와이핑(wiping) 툴은 범프의 상부로부터 언더필 재료를 제거하는데 이용될 수 있다. 언더필 재료는 반도체 웨이퍼를 건조 온도까지 가열하거나 진공 또는 달리 제어된 환경에서 언더필 재료로부터 용매를 증발시킴으로써 건조될 수 있다.
다르게는, 언더필 재료는 패터닝된 언더필 막을 범프형 반도체 웨이퍼에 정 렬함으로써 도포될 수 있다. 패터닝된 언더필 막은 종종 백킹 층, 백킹 층 상에 배치된 언더필 재료, 및 복수의 접속 범프에 대응하는 언더필 재료내의 적어도 하나의 오픈 특징을 포함한다. 예를 들어, 패터닝된 언더필 막 및 범프형 반도체 웨이퍼가 적층 온도에 있는 경우에 패터닝된 언더필 막을 범프형 반도체 웨이퍼에 대해 누름으로써, 패터닝된 언더필 막이 범프형 반도체 기판에 적층될 수 있다. 전형적인 적층 온도는, 예를 들면, 섭씨 60도 내지 100도이다. 패터닝된 언더필 막은 뜨거운 롤러, 프레스 또는 임의의 적합한 프레싱 메커니즘으로 눌려질 수 있다. 다르게는, 패터닝된 언더필 막과 범프형 반도체 웨이퍼간의 영역 펌핑 아웃하여 트랩된 공기를 제거하고 범프형 반도체 웨이퍼에 대해 패터닝된 언더필 막을 단단하게 유지하며, 패터닝된 언더필 막과 범프형 반도체 웨이퍼를 적층 온도까지 가열함으로써 패터닝된 언더필 막이 적층될 수 있다. 범프형 반도체 웨이퍼 및 패터닝된 언더필 막은 통상 섭씨 60도와 100도간의 적층 온도로 가열된다. 백킹 층은 패터닝된 언더필 막으로부터 제거되고, 언더필 재료 층은 범프형 반도체 웨이퍼에 적층되어 유지된다. 백킹 층은 박피하거나 이를 언더필 재료 및 범프형 반도체 웨이퍼로부터 분리함으로써 제거될 수 있다.
참조부호 530에 도시된 바와 같이, 플럭스 층이 종종 접속 범프에 도포된다. 플럭스 층은 접속 범프의 적어도 상부에 도포될 수 있다. 본 발명의 하나의 실시예에서, 스크린, 스텐실, 또는 패터닝된 마스크가 플럭스 층을 범프의 상부에 도포하는데 이용될 수 있다. 다르게는, 플럭스는 범프 및 웨이퍼 상에 스프레이될 수 있다. 다른 실시예에서, 플럭스는 반도체 웨이퍼를 플럭스 용액에 담근 후, 플럭 스 용액을 건조시켜 솔더 범프 또는 솔더 볼 위에 플럭스의 얇은 층을 남겨둠으로써 도포될 수 있다. 또 다른 실시예에서, 플럭스는 언더필 재료내에 포함된다. 플럭스 층은 예시된 바와 같이, 언더필 재료가 인가된 후에 도포될 수 있다. 다르게는, 플럭스 층은 언더필 도포 이전에 도포될 수 있다. 플럭스 층은 예시된 바와 같이, 언더필 재료의 도포 이후에 도포될 수 있다. 다르게는, 플럭스 층은 언더필 재료의 도포 이전에 도포될 수 있다.
블록 540에 도시된 바와 같이, 언더필 재료를 가지는 반도체 웨이퍼가 가열되어, 언더필 재료를 접속 범프 주위에서 흐르게 한다. 언더필 재료는 언더필-재료 스테이징 온도까지 또는 그 이상으로 가열될 수 있다. 스테이징 온도는 언더필 재료내에서 임의의 남아있는 용매를 몰아서 증발시키도록 선택된다. 언더필 재료는 예를 들면, 더 이상 점성이 없거나 원하는 점도 레벨을 가질 때까지 건조될 수 있다. 이러한 열 처리 동안, 언더필은 부분적으로 교차-링크되거나 부분적으로 큐어링될 수 있다.
언더필-재료 스테이징 온도는 통상 섭씨 80도 내지 150도이다. 건조 시간은 2분내지 20분 또는 그 이상일 수 있다. 언더필 재료는 이러한 단계 동안에 부분적으로 큐어링할 수 있다. 언더필 재료는 통상 연화되고 흘러 범프의 측부 영역의 양호한 접착 및 커버리지를 제공한다. 통상, 스테이징 사이클이 이용되는 경우, 사이클은 공기, 질소 또는 다른 제어된 환경에서 섭씨 150도 이상까지의 온도에서 10분 내지 2시간 이상보다 더 크다.
블록 550에 도시된 바와 같이, 언더필 재료를 구비하는 반도체 웨이퍼가 다 이싱된다. 반도체 웨이퍼는 다이싱 톱 또는 웨이퍼를 다이싱하기 위한 반도체 산업계에서 가용한 유사한 장비를 이용하여 다이싱되어, 개별적인 범프형 플립 칩을 형성할 수 있다. 다이싱은 통상 반도체 웨이퍼를 접착력이 있는 백킹 재료에 부착한 후 범프형 다이간의 스크라이브 라인(scribe line)을 따라 웨이퍼를 절단함으로써 달성된다. 그리고나서, 범프형 다이가 제거되고 테이프 또는 릴(reel) 상에, 와플팩(waffle packs)에, 또는 저장 및 선적을 위해 다른 적합한 매체에 놓여질 수 있다. 플립 칩은 플립-칩 어셈블리 및 인쇄 배선 보드의 다른 전기 기판으로의 부착에 적합한 범프 및 얇은 언더필 재료를 가지고 있다.
다이싱은 통상 범핑 및 웨이퍼-도포된 언더필의 도포 후에 수행되지만, 다이싱은 언더필 재료의 도포 이전에, 예를 들면 플럭스 층의 도포 이전에 수행될 수 있다.
여기에 개시된 본 발명의 실시예들이 현재는 바람직하지만, 본 발명의 사상 및 범주에서 벗어나지 않고 다양한 변경 및 변형이 수행될 수 있다. 본 발명의 범주는 첨부된 청구의 범위에 나타나고, 그 균등물 의미 및 범위에 드는 모든 변경들은 거기에 포함된다고 할 것이다.

Claims (26)

  1. 플립 칩을 전기 기판에 부착하기 위한 방법으로서,
    범프형 플립 칩을 제공하는 단계 - 상기 플립 칩은 액티브 표면, 및 상기 액티브 표면으로부터 연장하는 복수의 접속 범프를 포함하고, 각 접속 범프는 측부 영역(side region)을 포함함 - 와,
    상기 플립 칩의 상기 액티브 표면과, 상기 접속 범프의 측부 영역의 일부에 언더필 재료의 층을 도포하는 단계와,
    상기 전기 기판 상에 상기 플립 칩을 배치하는 단계 - 상기 전기 기판은 상기 전기 기판 상에 배치된 솔더 마스크의 층을 포함함 - 와,
    상기 플립 칩을 상기 전기 기판에 전기적으로 접속하도록 상기 플립 칩을 가열하는 단계 - 상기 플립 칩이 상기 전기 기판에 전기적으로 접속될 때, 상기 언더필 재료 및 상기 솔더 마스크가 결합하여 응력-완화층(stress-relief layer)을 형성함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 언더필 재료는 상기 접속 범프의 상부로부터 제거되는 방법.
  3. 제1항에 있어서,
    상기 언더필 재료를 도포하는 단계는,
    상기 플립 칩의 상기 액티브 표면에 대해 패터닝된 언더필 막을 배치하는 단계와,
    상기 패터닝된 언더필 막을 상기 플립 칩 상에 가압하는(pressing) 단계
    를 포함하는 방법.
  4. 제1항에 있어서,
    상기 언더필 재료는 상기 접속 범프의 측부 영역에 도포되고, 상기 언더필 재료는 상기 플립 칩의 액티브 표면으로부터, 접속 범프 높이의 공칭 20 퍼센트와 60 퍼센트 사이의 두께까지 연장되는 방법.
  5. 액티브 표면, 및 상기 액티브 표면으로부터 연장되는 복수의 접속 범프를 포함하는 범프형 플립 칩과,
    상기 플립 칩의 액티브 표면, 및 상기 접속 범프의 측부 영역의 일부에 배치되는 언더필 재료의 층과,
    전기 기판 상에 배치되는 솔더 마스크의 층
    을 포함하며;
    상기 플립 칩이 상기 전기 기판에 전기적으로 접속될 때 상기 언더필 재료 및 솔더 마스크가 결합하여 응력-완화층을 형성하는 플립-칩 어셈블리.
  6. 웨이퍼-도포 언더필 프로세스(wafer-applied underfill process)로서,
    액티브 표면, 및 상기 액티브 표면으로부터 연장되는 복수의 접속 범프를 포함하는 범프형 반도체 웨이퍼를 제공하는 단계와,
    상기 반도체 웨이퍼의 상기 액티브 표면 및 상기 접속 범프의 측부 영역의 일부에 언더필 재료를 도포하는 단계 - 상기 언더필 재료는 상기 액티브 표면으로부터 접속 범프 높이의 공칭 20 퍼센트와 60 퍼센트 사이의 두께까지 연장됨 - 와,
    상기 언더필 재료가 상기 접속 범프 주위에서 흐르도록 상기 언더필 재료를 가열하는 단계
    를 포함하는 프로세스.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
KR1020057018230A 2003-03-28 2004-03-24 얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩어셈블리 KR101010159B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/402,631 2003-03-28
US10/402,631 US6774497B1 (en) 2003-03-28 2003-03-28 Flip-chip assembly with thin underfill and thick solder mask

Publications (2)

Publication Number Publication Date
KR20050118694A KR20050118694A (ko) 2005-12-19
KR101010159B1 true KR101010159B1 (ko) 2011-01-20

Family

ID=32825058

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057018230A KR101010159B1 (ko) 2003-03-28 2004-03-24 얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩어셈블리

Country Status (6)

Country Link
US (1) US6774497B1 (ko)
JP (1) JP4703556B2 (ko)
KR (1) KR101010159B1 (ko)
MY (1) MY136290A (ko)
TW (1) TWI340442B (ko)
WO (1) WO2004086845A2 (ko)

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090111206A1 (en) 1999-03-30 2009-04-30 Daniel Luch Collector grid, electrode structures and interrconnect structures for photovoltaic arrays and methods of manufacture
US8138413B2 (en) 2006-04-13 2012-03-20 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US8664030B2 (en) 1999-03-30 2014-03-04 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US7507903B2 (en) 1999-03-30 2009-03-24 Daniel Luch Substrate and collector grid structures for integrated series connected photovoltaic arrays and process of manufacture of such arrays
US8222513B2 (en) 2006-04-13 2012-07-17 Daniel Luch Collector grid, electrode structures and interconnect structures for photovoltaic arrays and methods of manufacture
US8198696B2 (en) 2000-02-04 2012-06-12 Daniel Luch Substrate structures for integrated series connected photovoltaic arrays and process of manufacture of such arrays
US6916684B2 (en) * 2003-03-18 2005-07-12 Delphi Technologies, Inc. Wafer-applied underfill process
TWI241675B (en) * 2003-08-18 2005-10-11 Siliconware Precision Industries Co Ltd Chip carrier for semiconductor chip
TWI236105B (en) * 2003-10-24 2005-07-11 Advanced Semiconductor Eng Manufacturing method for ball grid array package
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
KR101218011B1 (ko) * 2003-11-08 2013-01-02 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
US8674500B2 (en) 2003-12-31 2014-03-18 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8076232B2 (en) 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8574959B2 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US8216930B2 (en) * 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
KR101249555B1 (ko) 2003-11-10 2013-04-01 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US7901983B2 (en) * 2004-11-10 2011-03-08 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
SG152281A1 (en) * 2003-12-02 2009-05-29 United Test And Assembly Ct Chip scale package and method of assembling the same
US7902678B2 (en) * 2004-03-29 2011-03-08 Nec Corporation Semiconductor device and manufacturing method thereof
US7244634B2 (en) 2004-03-31 2007-07-17 Intel Corporation Stress-relief layer and stress-compensation collar in contact arrays, and processes of making same
US20050224951A1 (en) * 2004-03-31 2005-10-13 Daewoong Suh Jet-dispensed stress relief layer in contact arrays, and processes of making same
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
US20060157534A1 (en) * 2004-08-06 2006-07-20 Tessera, Inc. Components with solder masks
US7732229B2 (en) * 2004-09-18 2010-06-08 Nanosolar, Inc. Formation of solar cells with conductive barrier layers and foil substrates
US7838868B2 (en) * 2005-01-20 2010-11-23 Nanosolar, Inc. Optoelectronic architecture having compound conducting substrate
FR2875995B1 (fr) * 2004-09-24 2014-10-24 Oberthur Card Syst Sa Procede de montage d'un composant electronique sur un support, de preference mou, et entite electronique ainsi obtenue, telle q'un passeport
US20060099790A1 (en) * 2004-10-26 2006-05-11 Cheng-Yuan Lin Method of implanting at least one solder bump on a printed circuit board
US8927315B1 (en) 2005-01-20 2015-01-06 Aeris Capital Sustainable Ip Ltd. High-throughput assembly of series interconnected solar cells
US7148560B2 (en) * 2005-01-25 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. IC chip package structure and underfill process
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
KR20070107154A (ko) 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
US20060255473A1 (en) * 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US20060255476A1 (en) * 2005-05-16 2006-11-16 Kuhlman Frederick F Electronic assembly with controlled solder joint thickness
US7371673B2 (en) * 2005-05-17 2008-05-13 Texas Instruments Incorporated Method and apparatus for attaching an IC package to a PCB assembly
CN101194541A (zh) * 2005-06-16 2008-06-04 千住金属工业株式会社 模块基板的钎焊方法
US20070026575A1 (en) * 2005-06-24 2007-02-01 Subramanian Sankara J No flow underfill device and method
US20070149001A1 (en) * 2005-12-22 2007-06-28 Uka Harshad K Flexible circuit
US20070238222A1 (en) * 2006-03-28 2007-10-11 Harries Richard J Apparatuses and methods to enhance passivation and ILD reliability
US9865758B2 (en) 2006-04-13 2018-01-09 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US9006563B2 (en) 2006-04-13 2015-04-14 Solannex, Inc. Collector grid and interconnect structures for photovoltaic arrays and modules
US8729385B2 (en) 2006-04-13 2014-05-20 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US9236512B2 (en) 2006-04-13 2016-01-12 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US8822810B2 (en) 2006-04-13 2014-09-02 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US8884155B2 (en) 2006-04-13 2014-11-11 Daniel Luch Collector grid and interconnect structures for photovoltaic arrays and modules
US20070269930A1 (en) * 2006-05-19 2007-11-22 Texas Instruments Incorporated Methodology to control underfill fillet size, flow-out and bleed in flip chips (FC), chip scale packages (CSP) and ball grid arrays (BGA)
US7626262B2 (en) * 2006-06-14 2009-12-01 Infineon Technologies Ag Electrically conductive connection, electronic component and method for their production
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
DE102006059127A1 (de) 2006-09-25 2008-03-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Anordnung optoelektronischer Bauelemente und Anordnung optoelektronischer Bauelemente
KR100780694B1 (ko) * 2006-11-29 2007-11-30 주식회사 하이닉스반도체 플립 칩 패키지
KR20090101336A (ko) * 2006-12-08 2009-09-25 헨켈 아게 운트 코. 카게아아 범프 부착 반도체 웨이퍼의 코팅 방법
US20100007018A1 (en) * 2006-12-08 2010-01-14 Derek Wyatt Process for coating a bumped semiconductor wafer
WO2008073432A2 (en) * 2006-12-11 2008-06-19 Fry's Metals, Inc. No flow underfill process, composition, and reflow carrier
US8178392B2 (en) * 2007-05-18 2012-05-15 Stats Chippac Ltd. Electronic system with expansion feature
JP5169171B2 (ja) * 2007-11-26 2013-03-27 パナソニック株式会社 電子部品の接合方法
JP2009200338A (ja) * 2008-02-22 2009-09-03 Renesas Technology Corp 半導体装置の製造方法
US8349721B2 (en) 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
TWI393197B (zh) * 2008-07-16 2013-04-11 Chipmos Technoligies Inc 晶片封裝
US7897502B2 (en) * 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
US8247243B2 (en) 2009-05-22 2012-08-21 Nanosolar, Inc. Solar cell interconnection
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
KR101692702B1 (ko) 2010-07-01 2017-01-18 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8228682B1 (en) 2010-08-20 2012-07-24 Xilinx, Inc. Electronic assembly with trenches for underfill material
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
TWI527178B (zh) * 2010-12-15 2016-03-21 史達晶片有限公司 在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法
JP2013048205A (ja) * 2011-07-25 2013-03-07 Ngk Spark Plug Co Ltd 配線基板の製造方法
TWI536617B (zh) * 2012-02-17 2016-06-01 鴻海精密工業股份有限公司 發光二極體燈條及其製造方法
US9941176B2 (en) * 2012-05-21 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Selective solder bump formation on wafer
WO2013177541A1 (en) * 2012-05-25 2013-11-28 Applied Materials, Inc. Polymer hot-wire chemical vapor deposition in chip scale packaging
US8802556B2 (en) * 2012-11-14 2014-08-12 Qualcomm Incorporated Barrier layer on bump and non-wettable coating on trace
US8994191B2 (en) * 2013-01-21 2015-03-31 Advanced Micro Devices (Shanghai) Co. Ltd. Die-die stacking structure and method for making the same
US9673065B2 (en) 2013-07-18 2017-06-06 Texas Instruments Incorporated Semiconductor substrate having stress-absorbing surface layer
CN104347532B (zh) * 2013-07-31 2017-08-04 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9508702B2 (en) 2013-09-27 2016-11-29 Freescale Semiconductor, Inc. 3D device packaging using through-substrate posts
US9515006B2 (en) 2013-09-27 2016-12-06 Freescale Semiconductor, Inc. 3D device packaging using through-substrate posts
US9508701B2 (en) 2013-09-27 2016-11-29 Freescale Semiconductor, Inc. 3D device packaging using through-substrate pillars
KR101550412B1 (ko) 2014-08-13 2015-09-09 한국생산기술연구원 범프형성방법
US20180324955A1 (en) * 2015-12-23 2018-11-08 Intel Corporation No-flow adhesive for second and third level interconnects
US10160066B2 (en) * 2016-11-01 2018-12-25 GM Global Technology Operations LLC Methods and systems for reinforced adhesive bonding using solder elements and flux
US9978707B1 (en) * 2017-03-23 2018-05-22 Delphi Technologies, Inc. Electrical-device adhesive barrier
US10763131B2 (en) * 2017-11-17 2020-09-01 Micron Technology, Inc. Semiconductor device with a multi-layered encapsulant and associated systems, devices, and methods
CN108966522A (zh) * 2018-07-17 2018-12-07 天津瑞爱恩科技有限公司 Qfn芯片焊点加固方法和元件焊点强化方法
CN108901144A (zh) * 2018-07-17 2018-11-27 天津瑞爱恩科技有限公司 增强印刷线路板软硬板组合强度的方法
CN109181406A (zh) * 2018-09-20 2019-01-11 何治伟 一种高催化效率型光固化白色阻焊油墨材料的制备方法
KR102177853B1 (ko) * 2019-05-30 2020-11-11 서울대학교 산학협력단 플렉서블 기판에서의 납땜 방법
US11616027B2 (en) 2019-12-17 2023-03-28 Analog Devices International Unlimited Company Integrated circuit packages to minimize stress on a semiconductor die
CN114051647B (zh) 2020-01-29 2023-02-03 株式会社村田制作所 带电极的无源部件和带电极的无源部件的集合体
KR20210114197A (ko) * 2020-03-10 2021-09-23 엘지이노텍 주식회사 인쇄회로기판
DE102021113721A1 (de) * 2021-05-27 2022-12-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung eines trägers, verfahren zur herstellung eines elektrischen bauteils, träger und elektrisches bauelement
CN113923865B (zh) * 2021-09-13 2023-08-22 华为技术有限公司 一种电子组件和电子设备
US11935855B2 (en) * 2021-11-24 2024-03-19 Advanced Semiconductor Engineering, Inc. Electronic package structure and method for manufacturing the same
CN115881655A (zh) * 2023-02-16 2023-03-31 成都频岢微电子有限公司 一种射频前端模组封装工艺结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190940B1 (en) 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips
US6265776B1 (en) 1998-04-27 2001-07-24 Fry's Metals, Inc. Flip chip with integrated flux and underfill
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3376203B2 (ja) 1996-02-28 2003-02-10 株式会社東芝 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
JPH10242211A (ja) * 1996-12-24 1998-09-11 Nitto Denko Corp 半導体装置の製法
EP1025587A4 (en) 1997-07-21 2000-10-04 Aguila Technologies Inc SEMICONDUCTOR FLIPCHIP PACK AND PRODUCTION METHOD THEREFOR
US6324069B1 (en) * 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6228678B1 (en) * 1998-04-27 2001-05-08 Fry's Metals, Inc. Flip chip with integrated mask and underfill
US6194788B1 (en) 1999-03-10 2001-02-27 Alpha Metals, Inc. Flip chip with integrated flux and underfill
JP2000260819A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 半導体装置の製造方法
US6271107B1 (en) * 1999-03-31 2001-08-07 Fujitsu Limited Semiconductor with polymeric layer
US6294840B1 (en) * 1999-11-18 2001-09-25 Lsi Logic Corporation Dual-thickness solder mask in integrated circuit package
US6700209B1 (en) 1999-12-29 2004-03-02 Intel Corporation Partial underfill for flip-chip electronic packages
US6507118B1 (en) * 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
JP4609617B2 (ja) * 2000-08-01 2011-01-12 日本電気株式会社 半導体装置の実装方法及び実装構造体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265776B1 (en) 1998-04-27 2001-07-24 Fry's Metals, Inc. Flip chip with integrated flux and underfill
US6190940B1 (en) 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique

Also Published As

Publication number Publication date
WO2004086845A2 (en) 2004-10-14
JP4703556B2 (ja) 2011-06-15
MY136290A (en) 2008-09-30
TWI340442B (en) 2011-04-11
JP2006521703A (ja) 2006-09-21
TW200503222A (en) 2005-01-16
KR20050118694A (ko) 2005-12-19
WO2004086845A3 (en) 2005-05-19
US6774497B1 (en) 2004-08-10

Similar Documents

Publication Publication Date Title
KR101010159B1 (ko) 얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩어셈블리
US6821878B2 (en) Area-array device assembly with pre-applied underfill layers on printed wiring board
US10515918B2 (en) Methods of fluxless micro-piercing of solder balls, and resulting devices
US6610559B2 (en) Integrated void-free process for assembling a solder bumped chip
JP2662190B2 (ja) 電子素子アセンブリおよび再加工方法
US8558378B2 (en) Bump-on-lead flip chip interconnection
US6294840B1 (en) Dual-thickness solder mask in integrated circuit package
JP5510795B2 (ja) 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
US7081405B2 (en) Package module for an IC device and method of forming the same
US7180007B2 (en) Electronic circuit device and its manufacturing method
US20050263887A1 (en) Circuit carrier and fabrication method thereof
US7059048B2 (en) Wafer-level underfill process making use of sacrificial contact pad protective material
US20090211798A1 (en) Pga type wiring board and method of manufacturing the same
US6259155B1 (en) Polymer enhanced column grid array
US20200251436A1 (en) Semiconductor device package with improved die pad and solder mask design
KR102380834B1 (ko) 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
US8168525B2 (en) Electronic part mounting board and method of mounting the same
KR20030085449A (ko) 개량된 플립 칩 패키지
US20020066523A1 (en) Attaching devices using polymers
JP4593444B2 (ja) 電子部品実装構造体の製造方法
KR19980070399A (ko) 플립칩 부착물
JPH11145320A (ja) 半導体装置及びその製造方法
KR20060058259A (ko) 플립칩의 실장구조 및 그 실장방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141226

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180110

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 10