JP2006501672A5 - - Google Patents

Claims (21)

1. 誘電層を含む基板を有し、
   前記誘電層上に形成されたシリコンゲルマニウムフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を有し、
   前記フィンＦＥＴ体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層を有し、前記表面部は、前記チャネル領域のサイドウォールと上部とを含み、
   前記チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記チャネル領域上に形成されたゲート絶縁層を有し、かつ、
   前記チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲートを含む、
   シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。
2. 前記フィンＦＥＴ体は、第１フィンＦＥＴ体を含み、
   前記デバイスは、更に、
   前記誘電層に形成された第２シリコンゲルマニウムフィンＦＥＴ体を含み、第２フィンＦＥＴ体は、第２ソース領域、第２ドレイン領域、及びこれら第２ソース領域と第２ドレイン領域との間に延びる第２チャネル領域を有し、
   前記第２チャネル領域の表面に形成された歪みシリコン層を含み、前記表面部は、前記チャネル領域のサイドウォールと表面上部を有し、
   前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第２チャネル領域上に形成されたゲート絶縁膜を有し、かつ、
   前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁膜と前記歪みシリコン層によって前記第２チャネル領域から分離され、前記第１フィンＦＥＴ体の前記チャネル領域を囲む前記導電ゲートに電気的に接続される第２導電ゲートを有し、
   前記第１フィンＦＥＴ体の前記ソースとドレインとは第１ドーパントでドープされており、前記第２フィンＦＥＴ体の前記ソースとドレインは前記第１ドーパントに相補的に第２ドーパントでドープされている、
   請求項１記載のデバイス。
3. 更に、前記導電ゲートのサイドウォールに形成されたスペーサを含む、
   請求項１記載のデバイス。
4. ＳＯＩＭＯＳＦＥＴデバイスを形成するための方法であって、
   誘電層を覆うシリコンゲルマニウム半導体層を含むＳＯＩ基板を用意し、
   ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を含むシリコンゲルマニウムフィンＦＥＴ体を形成するために前記半導体層をパターニングし、
   少なくとも前記チャネル領域の表面上に歪みシリコン層を形成し、前記表面部は、前記チャネル領域のサイドウォールと上部を含み、
   前記チャネル領域上に成長した前記歪みシリコンを覆うために前記チャネル領域に成長した少なくとも前記歪みシリコン上にゲート絶縁層を形成し、
   前記チャネル領域の前記サイドウォールと上部を囲み、前記ゲート絶縁層と前記歪みシリコンによって前記チャネル領域から分離される導電ゲートを形成することを含む、
   方法。
5. 前記フィンＦＥＴ体は、第１フィンＦＥＴ体を含み、
   前記方法は、更に、
   第２ソース領域、ドレイン領域、及びこれら第２ソース領域とドレイン領域との間に延びる第２チャネル領域を有する第２シリコンゲルマニウムフィンＦＥＴ体を形成するために前記半導体層をパターニングし、同時に前記第１フィンＦＥＴ体をパターニングし、
   第２フィンＦＥＴ体の少なくとも前記第２チャネル領域の表面上に歪みシリコンを形成し、同時に前記第１フィンＦＥＴ体に歪み層を成長させ、前記表面部は、前記チャネル領域のサイドウォールと表面上部を含み、
   前記第２チャネル領域に成長した前記歪みシリコンを覆うために前記第２フィンＦＥＴ体の前記第２チャネル領域に成長した少なくとも前記歪みシリコン上にゲート絶縁層を形成し、同時に前記第１フィンＦＥＴ体上にゲート絶縁層を形成し、且つ、
   前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁膜と前記歪みシリコンによって前記第２チャネル領域から分離される第２導電ゲートを形成し、同時に前記第１フィンＦＥＴ体上に前記導電ゲートを形成し、
   前記第１フィンＦＥＴ体の前記導電ゲートと前記第２第１フィンＦＥＴ体の前記導電ゲートは、電気的に接続される、
   請求項４記載の方法。
6. 前記フィンＦＥＴ体は、前記ソース領域とドレイン領域との間に延びる少なくとも第１及び第２チャネル領域を有する、
   請求項４記載の方法。
7. 誘電層を覆う半導体層を含むＳＯＩ基板の用意では、
   シリコンゲルマニウム層を含む基板を用意し、
   前記シリコンゲルマニウム層へ酸素を注入し、
   前記シリコンゲルマニウム層に埋め込みシリコンゲルマニウム酸化膜を形成するために前記基板をアニーリングすることを含む、
   請求項４記載の方法。
8. 誘電層を覆う半導体を含むＳＯＩ基板の用意では、
   シリコンゲルマニウム層を含む第１基板を用意し、
   前記シリコンゲルマニウム層における高濃度水素領域を形成するために前記シリコンゲルマニウム層に水素を注入し、
   第２半導体基板の酸化膜に前記第１基板を接着し、
   前記高濃度水素領域における前記第１基板に割れを生じさせるために前記接着された第１及び第２基板をアニーリングし、
   前記酸化膜に接着されたシリコンゲルマニウム層を有する前記第２基板を生成するために前記第１基板を除去する、
   請求項４記載の方法。
9. 誘電層を含む基板を有し、
   前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を有し、
   前記フィンＦＥＴ体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層を有し、
   前記チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記チャネル領域上に形成されたゲート絶縁層を有し、
   前記チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲートを有し、
   前記フィンＦＥＴ体は、前記ソース領域と前記ドレイン領域との間に延びる第１チャネル領域と第２チャネル領域とを少なくとも含む、
   シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。
10. 誘電層を含む基板を有し、
    前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を有し、
    前記フィンＦＥＴ体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層を有し、
    前記チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記チャネル領域上に形成されたゲート絶縁層を有し、
    前記チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲートを有し、
    前記導電ゲートの側壁に形成されたスペーサを有する、
    シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。
11. 誘電層を含む基板を有し、
    前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を有し、
    前記フィンＦＥＴ体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層を有し、
    前記チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記チャネル領域上に形成されたゲート絶縁層を有し、
    前記チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲートを有し、
    前記誘電層は、シリコンゲルマニウム酸化物を含む、
    シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。
12. 前記フィンＦＥＴ体は、少なくとも前記チャネル領域の表面にシリコンゲルマニウムを含む、請求項９又は１０又は１１記載のデバイス。
13. 前記シリコンゲルマニウムフィンＦＥＴ体は、Si_1-xGe_x（ただしｘは０．１〜０．３以下の範囲の値）の組成を有する、請求項１２記載のデバイス。
14. 前記ｘの値は略０．２である、請求項１３記載のデバイス。
15. 前記フィンＦＥＴ体は、シリコンゲルマニウムである、請求項９又は１０又は１１に記載のデバイス。
16. 前記フィンＦＥＴ体は、第１フィンＦＥＴ体を含み、
    前記デバイスは、更に、
    前記誘電層に形成された第２シリコンゲルマニウムフィンＦＥＴ体を含み、第２フィンＦＥＴ体は、第２ソース領域、第２ドレイン領域、及びこれら第２ソース領域と第２ドレイン領域との間に延びる第２チャネル領域を有し、
    前記第２チャネル領域の表面に形成された歪みシリコン層を含み、
    前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第２チャネル領域上に形成されたゲート絶縁膜を有し、かつ、
    前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁膜と前記歪みシリコン層によって前記第２チャネル領域から分離され、前記第１フィンＦＥＴ体の前記チャネル領域を囲む前記導電ゲートに電気的に接続される第２導電ゲートを有し、
    前記第１フィンＦＥＴ体の前記ソースとドレインとは第１ドーパントでドープされており、前記第２フィンＦＥＴ体の前記ソースとドレインは前記第１ドーパントに相補的に第２ドーパントでドープされている、
    請求項９又は１０又は１１記載のデバイス。
17. 前記ゲート絶縁層は、前記歪みシリコン層から成長した酸化シリコンを含む、請求項９又は１０又は１１記載のデバイス。
18. 前記歪みシリコン層は、前記フィンＦＥＴ体の前記ソース領域と前記ドレイン領域とを覆う、請求項９又は１０又は１１記載のデバイス。
19. 更に、前記導電ゲートのサイドウォールに形成されたスペーサを含む、
    請求項９又は１１記載のデバイス。
20. 前記誘電層は、シリコンゲルマニウム酸化物を含む、請求項９又は１０記載のデバイス。
21. 前記フィンＦＥＴ体は、前記ソース領域と前記ドレイン領域との間に延びる第１チャネル領域と第２チャネル領域とを少なくとも含む、請求項１０又は１１記載のデバイス。