JP2006197532A - 出力回路及びデジタルアナログ回路並びに表示装置 - Google Patents

出力回路及びデジタルアナログ回路並びに表示装置 Download PDF

Info

Publication number
JP2006197532A
JP2006197532A JP2005092651A JP2005092651A JP2006197532A JP 2006197532 A JP2006197532 A JP 2006197532A JP 2005092651 A JP2005092651 A JP 2005092651A JP 2005092651 A JP2005092651 A JP 2005092651A JP 2006197532 A JP2006197532 A JP 2006197532A
Authority
JP
Japan
Prior art keywords
signal
terminal
output
input
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005092651A
Other languages
English (en)
Other versions
JP4100407B2 (ja
Inventor
Hiroshi Tsuchi
弘 土
Junichiro Ishii
順一郎 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2005092651A priority Critical patent/JP4100407B2/ja
Priority to US11/300,387 priority patent/US7369075B2/en
Priority to CN2011102634135A priority patent/CN102361457A/zh
Priority to CN200510131698.1A priority patent/CN1790917B/zh
Publication of JP2006197532A publication Critical patent/JP2006197532A/ja
Application granted granted Critical
Publication of JP4100407B2 publication Critical patent/JP4100407B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Analogue/Digital Conversion (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Amplifiers (AREA)
  • Liquid Crystal (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】
必要とされる入力電圧数を削減するとともに、トランジスタ数を削減し、省面積化を図る出力回路及びデジタルアナログ変換回路、並びに表示装置の提供。
【解決手段】
互いに異なる電圧値の複数（ｍ個）の参照電圧を入力し、選択信号に基づいて、二つの電圧を選択して出力する選択回路１２と、選択回路１２から出力される２つの参照電圧を２つの入力端子Ｔ１、Ｔ２から入力し、２つの入力端子電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に基づいて所定の比で内挿した出力電圧を出力する増幅器１３を備えている。あるいは、選択回路１２は、選択した２つの電圧を順次出力し、増幅器１３は、２つの電圧を順次入力して内挿した出力電圧を出力するようにしてもよい。
【選択図】
図１

Description

本発明は、出力回路とデジタルアナログ回路及びそれを用いた表示装置に関する。
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図２０を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２０には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。
１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０のバッファ部は、高精度電圧出力可能な差動増幅器が用いられている。
また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。
このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。この問題について、以下に詳しく説明する。
図２１は、図２０のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図２１を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、デコーダ９８４と、バッファ回路９８５を含んで構成される。
ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４にデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。
例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。
一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。
このように、映像データが多ビット化すると、階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は、４倍以上となる。したがって、映像データの多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。
これに対して、多ビット化してもデータドライバＬＳＩチップ面積の増加を抑えるための技術として、例えば米国特許第６２４６３５１号明細書（特許文献１）の記載が参照される。図２２は、同明細書に記載された技術を説明するための図である（特許文献１のＦＩＧ．２に対応する）。図２２を参照すると、１組の抵抗ストリングＲ０００〜Ｒ２５５及び抵抗両端の１組の電圧を選択するスイッチＳ０００〜Ｓ２５５を含むストリングＤＡＣ部（デコーダ部）４００１と、複数の同極性差動対を持つ差動増幅器及び２つの入力端子４００２、４００３に供給される電圧を、前記差動増幅器の非反転入力に選択的に入力するためのスイッチ４００４とを含む内挿アンプ部４１００より成る。
ストリングＤＡＣ部４００１では、デジタルデータの上位Ｍビットにより制御されるスイッチＳ０００〜Ｓ２５５によって、抵抗ストリングのＲ０００〜Ｒ２５５のうちの１つの抵抗の両端の２つの電圧が選択され、内挿アンプ部４１００の入力端子４００２、４００３に、選択電圧が供給される。ここで、スイッチにより選択される２つの電圧は、抵抗ストリングのＲ０００〜Ｒ２５５のうちの１つの抵抗の両端の電圧に限られており、複数の抵抗を跨いだ両端の電圧が選択されることや、同じ電圧が選択されることはない。
内挿アンプ部４１００では、デジタルデータの下位Ｎビットにより制御されるスイッチ４００４によって、入力端子４００２、４００３に供給される電圧Ｖ１、Ｖ２を非反転入力４１１１、４１２１、４１３１、４１４１に選択的に入力し、Ｖ１、Ｖ２の入力数比に応じてＶ１、Ｖ２の間を任意の比に内分した電圧を出力することができる。図２２では、差動対が４組設けられているため、ＬＳＢ（Least Significant Bit）により、端子４００２、４００３の電圧Ｖ１、Ｖ２を、１：３、１：１、３：１に内分する電圧、及び、Ｖ１の４つの電圧を出力することができる。従って、出力したい電圧レベルの数に対して、入力する電圧レベル数を、１／（差動対数）にまで削減することができる。このためストリングＤＡＣ部の電源線数及び面積を縮減することができる。
また、他の技術の一例としては、米国特許第５３９６２４５号明細書（特許文献２）が参照される。図２３は、特許文献２の技術を説明するための図である（特許文献２のＦＩＧ．５に対応する）。図２３を参照すると、内挿アンプ部４１００ｂは、特許文献１の内挿アンプ部４１００とその構成が若干異なる。例えば図２２の構成の場合、４つの差動対をそれぞれ別々の電流源で駆動しているが、図２３の構成の場合、４つの差動対を駆動する電流源４２００ｂが共通とされている。
抵抗ストリングＲ０００ｂ〜Ｒ２５５ｂからスイッチＳ０００ｂ〜Ｓ２５５ｂにより、電圧を選択して、スイッチ４００４ｂにより差動増幅器４１００ｂの入力制御を行うことにより、Ｖ１、Ｖ２を内分する電圧を出力するという構成は、基本的に図２２の構成と同じであり、同様に入力電源線数を削減することができる。また、スイッチにより選択される電圧は、抵抗ストリングのうちの１つの抵抗の両端に限られる点も、図２２の構成と同じである。
なお、それぞれのベースに入力信号を受け、共通の負荷抵抗にコレクタが接続され、共通接続されたエミッタがそれぞれ異なる電流値の電流源で駆動される２つの差動対を備え、負荷回路の一端を入力とし出力端子を駆動する出力トランジスタを備えたＥＣＬ多値論理回路も知られている（例えば特許文献３）。
米国特許第６２４６３５１号明細書（FIG.２） 米国特許第５３９６２４５号明細書（FIG.５） 特開昭６１−２４８６１９号公報（第１図）
上記した従来の構成を、表示装置のデータドライバのような多出力ドライバに適用する場合には、差動増幅器の面積を小さく抑えることも重要である。図２２、図２３等を参照して説明した従来の構成をデータドライバに用いた場合、デコーダ部分を小さくすることは可能となるが、階調電源線数を、1/2、 1/4、 1/8、…と減らしていくためには、差動対の個数を、２個、４個、８個、…と増やす必要がある。このため、差動増幅器の占有面積が特段に大となり、省面積効果は低くなる、という課題がある。
したがって、本発明が解決しようとする課題は、例えば２つの入力電圧に対して３つ以上の多値電圧レベルを出力する増幅器を具備することで、増幅器の面積を小さく抑えつつ、必要とされる入力電圧数を削減するとともに、トランジスタ数の削減を図る出力回路及びデジタルアナログ変換回路を提供することにある。
また、本発明が解決しようとする他の課題は、上記出力回路を用いることにより、省面積で低コストのデータドライバ、及びデータドライバを含む表示装置を提供することにある。
前記課題を解決する手段を提供する本発明の一つのアスペクトに係る出力回路は、互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、入力された選択信号に基づき、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に供給する選択回路と、前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の内分比で内分してなる電圧を、出力端子から出力する増幅回路と、を備え、最大でｍの２乗個の互いに異なる電圧レベルが出力可能とされ、入力された前記選択信号にしたがってｍの２乗個の電圧レベルの中から選択された電圧が出力される。
本発明の他のアスペクトに係るデジタルアナログ変換回路は、互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に出力する選択回路と、前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、を備え、前記デジタルデータ信号の値に応じて最大でｍの２乗個の互いに異なる電圧レベルが出力可能とされている。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記選択回路は、第１の参照電圧（Ａ）と第２の参照電圧（Ｂ）を入力し、前記選択信号に基づき、第１、第１の参照電圧（Ａ、Ａ）、第１、第２の参照電圧（Ａ、Ｂ）、第２、第１の参照電圧（Ｂ、Ａ）、第２、第２の参照電圧（Ｂ、Ｂ）、のうちのいずれかの対を前記第１、第２の端子に供給し、最大で２の２乗個の互いに異なる電圧レベルが出力可能とした構成としてもよい。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と、前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となる関係とされ、前記第１、第２の参照電圧は、等間隔の第１乃至第４レベルまでの電圧のうち、それぞれ、第１、第４のレベルとされ、前記選択回路における、前記第１、第１の参照電圧（Ａ、Ａ）の対の選択による、第１レベルの出力電圧から、前記第２、第２の参照電圧（Ｂ、Ｂ）の対の選択による、第４レベルの出力電圧までの計４レベルの電圧が出力される構成としてもよい。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記選択回路は、互いに異なる電圧値の第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を入力し、前記選択信号に基づいて、
第１、第１の参照電圧（Ａ、Ａ）、
第１、第２の参照電圧（Ａ、Ｂ）、
第２、第１の参照電圧（Ｂ、Ａ）、
第２、第２の参照電圧（Ｂ、Ｂ）、
第１、第３の参照電圧（Ａ、Ｃ）、
第１、第４の参照電圧（Ａ、Ｄ）、
第２、第３の参照電圧（Ｂ、Ｃ）、
第２、第４の参照電圧（Ｂ、Ｄ）、
第３、第１の参照電圧（Ｃ、Ａ）、
第３、第２の参照電圧（Ｃ、Ｂ）、
第４、第１の参照電圧（Ｄ、Ａ）、
第４、第２の参照電圧（Ｄ、Ｂ）、
第３、第３の参照電圧（Ｃ、Ｃ）、
第３、第４の参照電圧（Ｃ、Ｄ）、
第４、第３の参照電圧（Ｄ、Ｃ）、
第４、第４の参照電圧（Ｄ、Ｄ）、
のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４の２乗個の互いに異 なる電圧レベルが出力可能とした構成としてもよい。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となり、前記第１乃至第４の参照電圧は、等間隔の第１乃至第１６レベルの電圧のうち、それぞれ、第１、第４、第１３、第１６のレベルとされ、前記選択回路における、前記第１、第１の参照電圧（Ａ、Ａ）の対の選択による、第１レベルの出力電圧から、前記第４、第４の参照電圧（Ｄ、Ｄ）の対の選択による、第１６レベルの出力電圧までの計１６レベルの電圧が出力される構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、前記区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、出力電圧レベルについて相隣る少なくとも１組の電圧レベルの間隔が、他の相隣る１組の電圧レベルの間隔と異なる構成としてもよい。また、前記複数の区間同士で、ある区間の電圧レベルの間隔と別の区間の電圧レベルの間隔とが異なるように構成してもよい。かかる構成によれば、選択回路に入力される参照電圧を増やし、ガンマ特性補間等、所望の非直線性の入出力特性が実現される。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記増幅回路は、第１及び第２の入力端子と、出力端子と、入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１及び第２の差動対と、入力対の一方が前記第２の入力端子に接続され他方が前記出力端子に接続された第３の差動対と、前記第１の差動対に電流を供給する第１の電流源と、前記第２の差動対に電流を供給する第２の電流源と、前記第３の差動対に電流を供給する第３の電流源と、前記第１から第３の差動対の出力対に共通接続されている負荷回路と、前記第１から第３の差動対の共通出力対と、前記出力端子との間に接続された増幅回路を有する構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記増幅回路は、第１及び第２の入力端子と、出力端子と、入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１及び第２の差動対と、入力対の一方が前記第２の入力端子に接続され他方が前記出力端子に接続された第３の差動対と、前記第１の差動対から前記第３の差動対に共通に接続され、前記第１の差動対から前記第３の差動対に電流を供給する第１の電流源と、前記第１から第３の差動対の出力対に共通接続されている負荷回路と、前記第１から第３の差動対の共通出力対と、前記出力端子との間に接続された増幅回路を有する構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、少なくとも２Ｋビットよりなる前記選択信号に基づいて、第１乃至第２Ｋの参照電圧に関する４Ｋの組み合わせの電圧対のうち、いずれかの対を選択して前記第１、第２の端子に供給し、最大で４Ｋ個の異なる電圧レベルが出力端子より出力可能とされる構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が、前記出力電圧の３倍となり、選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋのレベルの電圧のうち、それぞれ、
｛１＋ａ_1×４（Ｋ−１）＋ａ_2×４（Ｋ−２）＋ａ_3×４（Ｋ−３）＋…＋ａ_K×４（Ｋ−Ｋ）｝
（ただし、ａ_1，ａ_2，ａ_3，…，ａ_Kは０又は３をとるものとする）
のレベルとされ、
少なくとも２Ｋビットよりなる入力される選択信号（又はデジタルデータ信号）に基づき、第１のレベルから第４Ｋのレベルまでの計４Ｋの互いに異なるレベルの出力電圧が出力される、構成としてもよい。
本発明の他のアスペクトに係る表示装置は、データ線を駆動するドライバとして、前記出力回路を備えている。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路は、互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）と、
出力端子と、
前記（ｍ×Ｓ）個の参照電圧を入力し、複数ビットのデジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、を備え、
前記デコーダブロックは、３段構成の回路ブロックを有し、
１段目の回路ブロックとして、入力される前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、ｍ個ごとの参照電圧を入力し、前記第１のビットグループの値に応じて、前記ｍ個の参照電圧の中から、重複を含めた２つの電圧を選択して出力する回路ブロックをＳ個備え、
２段目の回路ブロックとして、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の一方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックと、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の他方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックを備え、
３段目の回路ブロックとして、前記２段目の２つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ、前記第１及び第２の端子に供給するか、又は、遮断するように制御する１つの回路ブロックを備え、前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される。
本発明において、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記２段目の２つの回路ブロックの出力を前記第１、第２の端子に供給する構成としてもよい。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路は、互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）と、
出力端子と、
前記（ｍ×Ｓ）個の参照電圧を入力し、複数ビットのデジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、を備え、
前記デコーダブロックは、３段構成の回路ブロックを有し、
１段目の回路ブロックとして、入力された前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、Ｓ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記Ｓ個の参照電圧の中から１つの電圧を選択して出力する回路ブロックをｍ個備え、
２段目の回路ブロックとして、前記１段目のｍ個の回路ブロックで選択されたｍ個の電圧を入力とし、前記第２のビットグループの値に応じて、入力されたｍ個の電圧の中から２つの電圧を選択して出力する１つの回路ブロックを備え、
３段目の回路ブロックとして、前記２段目の回路ブロックで選択出力された２つの電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ前記第１及び第２の端子に供給するか、又は、遮断するように制御する１つの回路ブロックを備え、
前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される。本発明において、前記ｍの値が共通又は異なるデコーダブロックを更に備え、前記ｍの値が最大となるデコーダブロックにおいて、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記第２の回路ブロックの出力を前記第１及び第２の端子に供給する構成としてもよい。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路において、前記ｍを２Ｋ（ただし、Ｋは所定の正整数）とし、前記選択回路（デコーダ）は、第１乃至第２Ｋの参照電圧を、前記選択信号をなす第１乃至第２Ｋの信号の計２Ｋビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、第１列から第Ｋ列までの回路ブロック群を備え、前記各回路ブロックは４つの入力端子と２つの出力端子を有し、前記４つの入力端子より電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を前記２つの出力端子より出力し、前記第１列は、２の（Ｋ−１）乗個の前記回路ブロックよりなり、２の（Ｋ−１）乗個の前記回路ブロックが、それぞれ、４つの入力端子の２つずつが共通接続された２つの入力端に、前記第１乃至第２Ｋの参照電圧の各２つが入力され、前記第１、第２の信号に基づき、２つの電圧信号をそれぞれ選択して出力し、第Ｆ列（ただし、Ｆは２からＫまでの正整数）は、２の（Ｋ−Ｆ）乗個の前記回路ブロックよりなり、前記２の（Ｋ−Ｆ）乗個の回路ブロックが、それぞれ、４つの入力端子に第（Ｆ−１）列の各２つの回路ブロックの出力電圧信号が入力され、第（２Ｆ−１）、第２Ｆの信号に基づき、２つの電圧信号をそれぞれ選択して出力し、前記第Ｋ列の回路ブロック群の２つの出力電圧信号が前記第１、第２の端子に出力される構成としてもよい。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路において、互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して順次出力するデコーダ回路と、前記デコーダ回路で選択された２つの電圧を１つの端子より順次入力し、２つの電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、を備えた構成としてもよい。
本発明によれば、２つの入力電圧及びそれらの電圧を１：２及び２：１に内分する電圧の計４つのレベルを出力可能な差動増幅器を用いたＤＡＣにおいて、入力電圧数ｍに対して、最大でｍの２乗個の電圧レベルの出力することができる、という効果を奏する。
また、本発明によれば、前記差動増幅器の２つの入力端子に選択的入力する２つの入力電圧を出力するデコーダは、入力電圧（階調電圧）数を大幅に削減できるとともに、トランジスタ数も大幅に削減でき、省面積化を実現できるという効果を奏する。
さらに、本発明によれば、上記差動増幅器及びデコーダを用いることにより、省面積で低コストのデータドライバＬＳＩを可能にし、又はデータドライバを含む表示装置の低コスト化や狭額縁化も可能にする、という効果を奏する。
本発明を実施するための最良の形態について説明する。図１を参照すると、本発明の一実施の形態に係る出力回路（１１）は、互いに異なる電圧値の複数（ｍ個）の参照電圧を入力し、選択信号に基づいて、二つの電圧を選択して出力する選択回路（１２）と、前記選択回路から出力される２つの参照電圧を２つの入力端子から入力し、前記２つの入力端子の電圧差に基づいて１：２又は２：１に内挿した電圧を出力する増幅回路（１３）と、を備えている。この回路は、選択信号としてデジタルデータ信号を用い、デジタルデータ信号に応じたレベルの電圧が出力されるデジタルアナログ変換回路として用いられる。
あるいは、本発明においては、前記選択回路で選択された２つの電圧が順次出力され、増幅回路（１３）では、１つの入力端子から、前記選択回路で選択された２つの電圧を順次入力し、入力された２つの電圧を１：２又は２：１に内挿した電圧を出力するようにしてもよい。
本発明において、図１の増幅回路（１３）は、第１及び第２の入力端子の電圧を、１：２又は２：１に内挿する構成であれば、任意の構成を用いることができる。このような増幅回路の一例としては、例えば図４に示すように、第１、第２の入力端子Ｔ１、Ｔ２と、一端がともに接地された第１、第２のキャパシタＣ１、Ｃ２と、ボルテージフォロワ型の増幅器Ａ１と、第１の入力端子Ｔ１と第１のキャパシタＣ１の他端との間に接続された第１のスイッチＳＡ１と、第１のキャパシタＣ１の他端と増幅器Ａ１の非反転入力（＋）との間に接続された第２のスイッチＳＢ１と、第２の入力端子Ｔ２と第２のキャパシタＣ２の他端との間に接続された第３のスイッチＳＡ２と、第２のキャパシタＣ２の他端と増幅器Ａ１の非反転入力（＋）との間に接続された第４のスイッチＳＢ２と、を有する構成によって実現することができる。まず、第２、第４のスイッチＳＢ１、ＳＢ２をＯＦＦとし、第１、第３のスイッチＳＡ１、ＳＡ２をＯＮとすると、入力端子Ｔ１、Ｔ２に供給される電圧が、第１、第３のスイッチＳＡ１、ＳＡ２を介してそれぞれ第１、第２のキャパシタＣ１、Ｃ２に蓄えられ、次の期間に、第１、第３のスイッチＳＡ１、ＳＡ２をＯＦＦとし、第２、第４のスイッチＳＢ１、ＳＢ２をＯＮとすると、第１、第２のキャパシタＣ１、Ｃ２間で電荷が再結合される。ここで、第１のキャパシタＣ１と第２のキャパシタＣ２の容量比を、２：１に設定しておくと、増幅器Ａ１の非反転入力（＋）の電圧（したがって出力電圧Ｖout）は、
（２×Ｖ（Ｔ１）＋Ｖ（Ｔ２））／３、すなわち、第１の入力端子Ｔ１と第２の入力端子Ｔ２の電圧を、１：２に内分する電圧となる。
従って、増幅器Ａ１の出力電圧も、第１の入力端子Ｔ１と第２の入力端子Ｔ２の電圧を１：２に内分する電圧となることがわかる。なお、第１のキャパシタＣ１と第２のキャパシタＣ２の容量比を１：２に設定しておくと、出力電圧Ｖoutは、第１の入力端子Ｔ１と第２の入力端子Ｔ２の電圧を２：１に内分する電圧となる。
本発明の一実施の形態によれば、選択回路（１２）は、図２に示すように、互いに電圧値の異なる第１の参照電圧（Ａ）と第２の参照電圧（Ｂ）とを入力し、選択信号に基づいて、第１、第１の参照電圧（Ａ、Ａ）、第１、第２の参照電圧（Ａ、Ｂ）、第２、第１の参照電圧（Ｂ、Ａ）、第２、第２の参照電圧（Ｂ、Ｂ）、のうちのいずれかの対を前記第１、第２の端子Ｔ１、Ｔ２に供給し、最大で４個の互いに異なる電圧レベルが出力可能とされる構成が実現される。図２に示す例では、（Ａ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ａ）、（Ｂ，Ｂ）がＶｏ１、Ｖｏ２、Ｖｏ３、Ｖｏ４に対応している。また、図３に示す例では、（Ａ，Ａ）、（Ｂ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ｂ）がＶｏ１、Ｖｏ２、Ｖｏ３、Ｖｏ４に対応している。
この選択回路（１２）は、例えば、図８に示すように、第１、第２の参照電圧を、前記選択信号をなす第１及び第２の信号（Ｄ０、Ｄ１）の計２ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、第１の参照電圧（Ａ）と前記第１の端子（Ｔ１）間に接続され、制御端子に前記第２信号の相補信号（Ｄ１Ｂ）が入力される第１のスイッチ（３０１）と、
第１の参照電圧（Ａ）と前記第２の端子（Ｔ２）間に接続され、制御端子に前記第１信号の相補信号（Ｄ０Ｂ）が入力される第２のスイッチ（３０２）と、
第２の参照電圧（Ｂ）と前記第１の端子（Ｔ１）間に接続され、制御端子に前記第２信号（Ｄ１）が入力される第３のスイッチ（３０３）と、
第２の参照電圧（Ｂ）と前記第２の端子（Ｔ２）間に接続され、制御端子に前記第１信号（Ｄ０）が入力される第４のスイッチ（３０４）とを有する。
本発明の一実施の形態の出力回路によれば、内分比が１：２又は２：１とされ、前記第１の端子の入力電圧Ｖ（Ｔ１）の２倍の電圧と、第２の端子Ｖ（Ｔ２）の入力電圧との和が、出力電圧（Ｖｏｕｔ）の３倍、又は第２の端子の入力電圧Ｖ（Ｔ２）の２倍の電圧と前記第１の端子Ｖ（Ｔ１）の入力電圧との和が前記出力電圧（Ｖｏｕｔ）の３倍、となる関係とされ、第１、第２の参照電圧Ａ、Ｂは、等間隔の第１乃至第４レベルまでの電圧のうち、それぞれ、第１、第４のレベルとされ、選択回路（１２）において、第１、第１の参照電圧（Ａ、Ａ）の対の選択による出力電圧と、第２、第２の参照電圧（Ｂ、Ｂ）の対の選択による出力電圧とを両端とする計４レベルの電圧が出力される。
本発明は、別の実施の形態において、選択回路（１２）は、互いに電圧値が異なる第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を入力し、前記選択信号に基づいて、
（０１）第１、第１の参照電圧（Ａ、Ａ）、
（０２）第１、第２の参照電圧（Ａ、Ｂ）、
（０３）第２、第１の参照電圧（Ｂ、Ａ）、
（０４）第２、第２の参照電圧（Ｂ、Ｂ）、
（０５）第１、第３の参照電圧（Ａ、Ｃ）、
（０６）第１、第４の参照電圧（Ａ、Ｄ）、
（０７）第２、第３の参照電圧（Ｂ、Ｃ）、
（０８）第２、第４の参照電圧（Ｂ、Ｄ）、
（０９）第３、第１の参照電圧（Ｃ、Ａ）、
（１０）第３、第２の参照電圧（Ｃ、Ｂ）、
（１１）第４、第１の参照電圧（Ｄ、Ａ）、
（１２）第４、第２の参照電圧（Ｄ、Ｂ）、
（１３）第３、第３の参照電圧（Ｃ、Ｃ）、
（１４）第３、第４の参照電圧（Ｃ、Ｄ）、
（１５）第４、第３の参照電圧（Ｄ、Ｃ）、
（１６）第４、第４の参照電圧（Ｄ、Ｄ）、
のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４の２乗個の互いに異なる電圧レベルが出力可能とされる構成としてもよい。
この実施の形態において、選択回路は、第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を、選択信号をなす第１乃至第４の信号（Ｄ０、Ｄ１、Ｄ２、Ｄ３）の計４ビットに基づき選択して第１、第２の端子（Ｔ１、Ｔ２）に出力する構成としてもよい。例えば図３２に示すように、
第１の端子（Ｔ１）と第１の参照電圧（Ａ）の供給端子との間に接続され、第２の信号の相補信号（Ｄ１Ｂ）と第４の信号の相補信号（Ｄ３Ｂ）をそれぞれ制御端子に入力する 第１及び第２のスイッチ（４０１、４０２）と、
第２の端子（Ｔ２）と第１の参照電圧（Ａ）の供給端子との間に接続され、第１の信号の相補信号（Ｄ０Ｂ）と第３の信号の相補信号（Ｄ２Ｂ）をそれぞれ制御端子に入力する第３及び第４のスイッチ（４０３、４０４）と、
第１の端子（Ｔ１）と第２の参照電圧（Ｂ）の供給端子との間に接続され、第２の信号（Ｄ１）と第４の信号の相補信号（Ｄ３Ｂ）をそれぞれ制御端子に入力する第５及び第６のスイッチ（４０５、４０６）と、
第２の端子（Ｔ２）と第２の参照電圧（Ｂ）の供給端子との間に接続され、第１の信号（Ｄ０）と第３の信号の相補信号（Ｄ２Ｂ）をそれぞれ制御端子に入力する第７及び第８のスイッチ（４０７、４０８）と、
第１の端子（Ｔ１）と第３の参照電圧（Ｃ）の供給端子との間に接続され、第２の信号の相補信号（Ｄ１Ｂ）と第４の信号（Ｄ３）をそれぞれ制御端子に入力する第９及び第１０のスイッチ（４０９、４１０）と、
第２の端子（Ｔ２）と第３の参照電圧（Ｃ）の供給端子との間に接続され、第１の信号の相補信号（Ｄ０Ｂ）と第３の信号（Ｄ２）をそれぞれ制御端子に入力する第１１及び第１２のスイッチ（４１１、４１２）と、
第１の端子（Ｔ１）と第４の参照電圧（Ｄ）の供給端子との間に接続され、第２の信号（Ｄ１）と第４の信号（Ｄ３）をそれぞれ制御端子に入力する第１３及び第１４のスイッチ（４１３、４１４）と、
第２の端子（Ｔ２）と第４の参照電圧（Ｄ）の供給端子との間に接続され、第１の信号（Ｄ０）と第３の信号（Ｄ２）をそれぞれ制御端子に入力する第１５及び第１６のスイッチ（４１５、４１６）と、
を有する。第１の信号の相補信号（Ｄ０Ｂ）を制御端子に共通に入力する第３及び第１１のスイッチ（４０３、４１１）は、一のスイッチを共用するか、又は２つのスイッチで構成され、
第１の信号（Ｄ０）を制御端子に共通に入力する第７及び第１５のスイッチ（４０７、４１５）は一のスイッチを共用するか、又は２つのスイッチで構成され、
第２の信号（Ｄ１）を制御端子に共通に入力する第５及び第１３のスイッチ（４０５、４１３）は一のスイッチを共用するか、又は２つのスイッチで構成され、
第２の信号の相補信号（Ｄ１Ｂ）を制御端子に共通に入力する第１及び第９のスイッチ（４０１、４０９）は一のスイッチを共用するか、又は２つのスイッチで構成される。第３及び第１１のスイッチ（４０３、４１１）、第７及び第１５のスイッチ（４０７、４１５）、第５及び第１３のスイッチ（４０５、４１３）、第１及び第９のスイッチ（４０１、４０９）の各対のすべてを２つのスイッチで構成すると、図３２に示す例の構成とされ（スイッチ素子の数は１６）、各対を１つのスイッチで共用すると、例えば図１２に示したようなものとなる（スイッチ素子の数は１２）。
この実施の形態において、内分比が１：２又は２：１とされ、前記第１、第２の一方の端子の入力電圧の２倍の電圧と、前記第１、第２の他方の端子の入力電圧との和が前記出力電圧の３倍となり、前記第１乃至第４の参照電圧は、等間隔の第１乃至第１６レベルの電圧のうち、それぞれ、第１、第４、第１３、第１６のレベルとされ、前記選択回路において、前記第１、第１の参照電圧（Ａ、Ａ）の対の選択による出力電圧と、前記第４、第４の参照電圧（Ｄ、Ｄ）の対の選択による出力電圧とを両端とする計１６レベルの電圧が出力される。
本発明の別の実施の形態において、最大でｍの２乗個（ｍ２）以下の出力可能な電圧レベルについて、相隣る少なくとも１組の電圧レベルの間隔が、他の相隣る１組の電圧レベルの間隔と異なる構成とし、非直線型入出力特性を有するようにしてもよい。
本発明の別の実施の形態において、出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、該区間では、前記複数（ｍ個）の参照電圧により、最大でｍの２乗のレベルの出力電圧が出力される。
本発明に係る表示装置の一実施の形態によれば、前記した選択回路（１２）がデコーダ回路を構成し、複数の電圧レベルを生成する階調電圧発生回路（１４）からの複数の電圧レベルを前記複数の参照電圧として受け、デジタル映像データを前記選択信号として入力し、前記した増幅回路（１３）が、デコーダ回路の出力を受けてデータ線を駆動する駆動回路を構成している。
以下、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の一実施例に係る出力回路の構成を説明するための図である。図１を参照すると、出力回路１１は、異なるｍ個の参照電圧を入力し、選択信号に基づいて、最大でｍの２乗個の電圧レベルの出力を可能とし、その中から選択した電圧を出力する。出力回路１１は、選択回路１２と増幅回路１３（「増幅器」又は「アンプ」ともいう）を含み、選択回路１２は、異なるｍ個の参照電圧を入力し、選択信号に基づいて、最大でｍの２乗個の組合せ電圧を２つの端子Ｔ１、Ｔ２に出力することができる。増幅回路１３については、Ｔ１、Ｔ２の電圧を１：２又は２：１に内挿する電圧を出力できる増幅器を用いることができるが、以下では、便宜上、１：２に内挿する増幅回路を用いる場合について説明する。
増幅回路１３は、端子Ｔ１、Ｔ２に出力された２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に対して、その電圧差に基づいて１：２に内分する電圧を出力する。
図１の出力回路１１は、選択信号が複数ビットのデジタルデータ信号であるときに、ＤＡＣ（デジタル・アナログ・コンバータ）として用いることができ、出力可能な電圧レベルの数に対して入力電圧数が少なく、省面積で構成することができる。複数（ｍ個）の参照電圧としては、好ましくは定電圧が供給され、第１、第２の電圧（基準電圧）間に直列に設けられた分圧用の抵抗ストリング（不図示）のタップから、あるいは該タップでの分圧電圧を受けるボルテージフォロワ等の出力から供給される。
図２は、図１に示した増幅回路１３の入出力特性を表す入出力レベル対応を示す図である。
図２において、２つの入力電圧（Ａ，Ｂ）に対して、図１の増幅回路１３はＶｏ１、Ｖｏ２、Ｖｏ３、Ｖｏ４の４つの電圧レベルを出力することができる。入力端子（Ｔ１，Ｔ２）に入力される電圧をそれぞれＶ（Ｔ１），Ｖ（Ｔ２）とすると、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ａ，Ｂ）のときは、増幅回路１３の出力は入力電圧（Ａ，Ｂ）を１：２に内分する電圧、すなわちＶｏ２となり、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｂ，Ａ）のときは、増幅回路１３の出力は入力電圧（Ｂ，Ａ）を１：２に内分する電圧、すなわちＶｏ３となる。Ｖ（Ｔ１），Ｖ（Ｔ２）に入力される電圧が等しい場合（（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ａ，Ａ）又は（Ｂ，Ｂ））、図１の増幅回路１３の出力は入力電圧と等しい電圧（Ｖｏ１又はＶｏ４）となる。なお、Ｖ（Ｔ１）、Ｖ（Ｔ２）に入力される電圧が等しく増幅回路１３の出力が入力電圧と等しくなる場合について、このときの２つの入力電圧の電圧差はゼロであるため、入力電圧と等しい出力電圧を電圧差ゼロに基づく１：２内挿電圧として考えてもよい。
なお、増幅回路１３がＴ１とＴ２の電圧を２：１に内分する電圧を出力する増幅器である場合には、図３に示すように、Ｖｏ２とＶｏ３を出力する場合の入力電圧が、図２の入力電圧とは逆になることがわかる。あるいは、Ｔ１とＴ２に入力する電圧を図２の逆にしたと捉えても良い。このように、増幅回路１３が２：１に内分する電圧を出力する増幅器である場合は、前述のように１：２内挿の場合のＴ１とＴ２の入力電圧を逆にすることで実現できる。なお内分比を入れ替えても増幅回路１３が出力する４つの電圧レベルの両端 （（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ａ、Ａ）及び（Ｂ，Ｂ））は変わらない。
図１の増幅回路１３の具体的な構成について以下に説明する。
図４は、図１の増幅回路１３の構成の一例を示す図である。図４を参照すると、この増幅回路は、キャパシタＣ１、Ｃ２に２つの入力電圧を保持し、その容量結合を利用して内分電圧を生成する増幅器である。出力端子Ｖｏｕｔに出力端及び反転入力端（−）が接続され、非反転入力端（＋）に印加された電圧を出力端子Ｖｏｕｔに出力する差動増幅器よりなるボルテージフォロアＡ１と、入力端子Ｔ１とボルテージフォロアＡ１の非反転入力端（＋）との間に直列形態に接続されたスイッチＳＡ１、ＳＢ１と、入力端子Ｔ２とボルテージフォロアＡ１の非反転入力端（＋）との間に直列形態に接続されたスイッチＳＡ２、ＳＢ２と、スイッチＳＡ１、ＳＢ１の接続点とＧＮＤ間に接続された容量Ｃ１と、スイッチＳＡ２、ＳＢ２の接続点とＧＮＤ間に接続された容量Ｃ２とを有する。まず、スイッチＳＢ１、ＳＢ２をＯＦＦとし、スイッチＳＡ１、ＳＡ２をＯＮとすると入力端子Ｔ１、Ｔ２に供給される電圧が、スイッチＳＡ１、ＳＡ２を介してそれぞれキャパシタＣ１、Ｃ２に蓄えられ、次の期間に、スイッチＳＡ１、ＳＡ２をＯＦＦとし、ＳＢ１、ＳＢ２をＯＮとするとキャパシタＣ１、Ｃ２間で電荷が再結合されるが、容量Ｃ１とＣ２の容量比を予め２：１に設定することにより、ボルテージフォロアＡ１の非反転入力電圧は、（２×Ｖ（Ｔ１）＋Ｖ（Ｔ２））／３、すなわち、入力端子Ｔ１とＴ２の電圧を、１：２に内分する電圧となる。従って、ボルテージフォロアＡ１の出力電圧もＴ１とＴ２の電圧を１：２に内分する電圧となる。なお、容量Ｃ１とＣ２の容量比を１：２に設定しておけば、出力電圧はＴ１とＴ２の電圧を２：１に内分する電圧となる。
また、図１の増幅回路１３の別の例としては、図５のような構成としてもよい。この構成は、図２２に示した従来の内挿アンプ部４１００において、差動対を３つとした場合に相当しており、端子Ｔ１を２つの差動対の非反転入力に、端子Ｔ２を残りの１つ差動対の非反転入力にそれぞれ固定接続した構成となっている。図２２に示した構成では、３つの差動対の非反転入力端のうちの１つは例えば端子Ｔ１に固定接続され、他の２つは、端子Ｔ１，Ｔ２のいずれかに切替接続可能とされなければならない。図２２の構成と相違して、図５の構成では、３つの差動対の非反転入力端は、それぞれ入力端子Ｔ１もしくは入力端子Ｔ２に固定接続されている。図５を参照すると、負荷回路をなすカレントミラー（トランジスタ１１０、１１１よりなる）に出力対が共通に接続された３つの差動対（差動トランジスタ対１０１、１０２と定電流源トランジスタ１０７、差動トランジスタ対１０３、１０４と定電流源トランジスタ１０８、差動トランジスタ対１０５、１０６と定電流源トランジスタ１０９）を備え、差動対（１０１、１０２）の非反転入力と反転入力をなすトランジスタ１０１、１０２のゲートは、端子Ｔ２と出力端子に接続され、差動対（１０３、１０４）の非反転入力と反転入力（トランジスタ１０３、１０２のゲート）は、端子Ｔ１と出力端子に接続され、差動対（１０５、１０６）の非反転入力と反転入力（トランジスタ１０５、１０６のゲート）は、端子Ｔ１と出力端子に接続されており、増幅器１１２は、カレントミラー（１１０、１１１）と差動対の出力対との接続点電圧を差動入力し、出力端は出力端子に接続されている。
図５において、３対の差動トランジスタ対を同じサイズのトランジスタで構成し、それぞれの差動対を駆動する電流源（１０７、１０８、１０９）も等しく設定した場合、Ｖ（Ｔ１）とＶ（Ｔ２）を１：２に内挿する電圧を出力電圧Ｖｏｕｔとして出力することができる。
また、図５において、入力端子Ｔ１を１つの非反転入力に、入力端子Ｔ２を残りの２つの非反転入力に接続した場合は、Ｖ（Ｔ１）とＶ（Ｔ２）を２：１に内分する電圧を出力することができる。
図６は、図１の増幅回路１３の別の構成例を示す図である。図６を参照すると、この増幅回路は、図５の構成において、３つの差動対を駆動する電流源を共通化し、３つの差動対を１つの共通電流源で駆動する構成とされている。この場合、出力電圧精度はやや低下するものの、図６の増幅回路は、図５の増幅回路と同様に、Ｖ（Ｔ１），Ｖ（Ｔ２）を１：２に内分する電圧を出力することができる。また、同様に、入力端子Ｔ１を１つの非反転入力に、入力端子Ｔ２を残りの２つの非反転入力に接続した場合は、Ｖ（Ｔ１），Ｖ（Ｔ２）を２：１に内分する電圧を出力することができる。なお、図６において、増幅器１１２は、差動対の共通の負荷回路をなすカレントミラー（１１０、１１１）の出力端（トランジスタのドレイン）に入力端が接続され、出力端が出力端子に接続されている。
なお、図４乃至図６に示した増幅回路は、あくまで一例を示したものであり、本発明における増幅回路は、かかる構成に限定されるものでないことは勿論である。すなわち、本発明において、Ｖ（Ｔ１），Ｖ（Ｔ２）を１：２に内挿する電圧を出力可能な増幅回路であれば、任意の回路構成を用いてもよいことは勿論である。
次に、図２の入出力特性を有する増幅回路１３を用いたＤＡＣ（デジタル・アナログ・コンバータ、図１）について説明する。増幅回路１３は、図４乃至図６の構成に制限されず、図２の入出力特性を有する任意の増幅器が適用できる。
まず、第１、第２の入力端子Ｔ１、Ｔ２に、２つの入力電圧Ａ、Ｂを選択して入力し、４つの電圧レベル（Ｖｏ１〜Ｖｏ４）を出力するデコーダについて説明する。
図７は、図２に対応した２つの入力電圧（Ａ，Ｂ）の入力端子（Ｔ１，Ｔ２）への４通りの入力制御（選択）を、２ビットデータ（Ｄ１，Ｄ０）により制御する２ビットデータ入力デコーダの入出力対応関係を示す図である。入力電圧Ａ、Ｂは、等間隔の１番から４番までの電圧レベルのうちそれぞれ１番目と４番目の電圧レベルに設定される。図３に対応した２ビットデータ入力デコーダの入出力対応関係は図示しないが、図７のＶ（Ｔ１）とＶ（Ｔ２）を入れ替えるだけでよい。
図８は、図７の制御を実現できる２ビット・デコーダ（Ｎｃｈ）の回路構成の一例を示す図である。図８を参照すると、このデコーダ回路は、電圧Ａ（電圧Ａの供給端子）と端子Ｔ１、Ｔ２間にそれぞれ接続され、データビット信号Ｄ１Ｂ、Ｄ０Ｂをそれぞれ制御端子に入力するトランジスタスイッチ３０１、３０２と、電圧Ｂ（電圧Ｂの供給端子）と端子Ｔ１、Ｔ２間にそれぞれ接続され、データビット信号Ｄ１、Ｄ０をそれぞれ制御端子に入力するトランジスタスイッチ３０３、３０４とを備え、（Ｄ１、Ｄ０）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、オンするトランジスタ対は、（３０１、３０２）、（３０１、３０４）、（３０３、３０２）、（３０３、３０４）となり、図７に示すように、端子Ｔ１、Ｔ２には、（Ａ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ａ）、（Ｂ，Ｂ）が伝達される。
図８に示したデコーダは、２つの入力電圧と、４個のトランジスタだけで構成されている。一般的な２ビットデコーダ（Ｎｃｈ）は、４個の入力電圧と少なくとも６個のトランジスタが必要であり、これと比べても、図８のデコーダは、非常に簡素な構成となる。なお、各ビット信号（Ｄ１，Ｄ０）及びその反転信号の順序は任意でよい。また、Ｐｃｈデコーダについては、図示しないが、Ｎｃｈデコーダにおいてデジタルデータを反転して入力した構成（ＤＸをＤＸＢとし、ＤＸＢをＤＸとする（図７ではＸ＝０，１））により簡単に実現できる。
図９は、図８に示したデコーダ回路と、図５の差動増幅器を用いた２ビットＤＡＣの出力波形を示す図である。図９には、２ビットデータ（Ｄ１，Ｄ０）を、一定期間で（０，０）→（０，１）→（１，０）→（１，１）と順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、及び、差動増幅器の出力電圧Ｖｏｕｔの出力波形が示されている。入力電圧（Ａ，Ｂ）は、Ａ＝４．９Ｖ、Ｂ＝５．２Ｖとし、出力電圧Ｖｏｕｔの各レベルは０．１Ｖの電圧差で設定した。図９より、２ビットデータに応じて、０．１Ｖ間隔の４つのレベル（４．９Ｖ、５．０Ｖ、５．１Ｖ、５．２Ｖ）を高精度に出力できることが確認できた。
次に、本発明に係る４ビットＤＡＣの実施例について説明する。増幅回路１３が、端子Ｔ１，Ｔ２に与えられた２つの入力電圧の電圧差が大きくても高精度出力が可能な場合、最近接レベル間の入力電圧同士の内挿だけでなく、２個隣や３個隣の入力電圧との内挿も行うことで、出力レベルの拡張が可能である。この原理を利用すると、最大で、入力電圧数の２乗個の出力が可能となる。ただし、増幅回路１３は、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２又は２対１に内分する内挿（内分）電圧を出力できることが好ましい。
図１０は、図１の増幅回路１３へ入力可能な入力電圧数ｍが４個（ｍ＝４）の場合の入出力レベル対応の一例を示す図である。同図は、端子Ｔ１，Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内挿出力する増幅回路１３を用いた場合の例である。
図１０に示すように、入力端子（Ｔ１，Ｔ２）に４個の入力電圧（Ａ，Ｂ，Ｃ，Ｄ）を選択入力することで、最大で、入力電圧数ｍ＝４の２乗個である１６個の電圧レベル（Ｖｏ１〜Ｖｏ１６）を出力することができる。そして、増幅回路１３が、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する内挿（内分）電圧を出力する構成とされている場合、１６個の出力電圧を等間隔とすることができる。ただし、このとき、入力電圧（Ａ，Ｂ，Ｃ，Ｄ）はそれぞれ１番目（Ｖｏ１）、４番目（Ｖｏ４）、１３番目（Ｖｏ１３）、１６番目（Ｖｏ１６）の電圧レベルに設定する。なお、増幅回路１３が、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を２対１に内分する電圧を出力する構成では、図１０においてＴ１とＴ２が入れ替わる。
図１１は、４ビットＤＡＣの入出力特性を表す入出力レベル対応を示す図である。図１１を参照して、入力端子（Ｔ１，Ｔ２）に４個の入力電圧（Ａ，Ｂ，Ｃ，Ｄ）を選択入力し、４個の入力電圧の２乗個の１６個の電圧レベルを出力するＤＡＣについて説明する。４個の入力電圧（Ａ，Ｂ，Ｃ，Ｄ）の入力端子（Ｔ１，Ｔ２）への１６通りの入力選択は、４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）によって制御される。なお、図１１のレベル番号は、図１０の電圧レベル（Ｖｏ１〜Ｖｏ１６）と対応させることができる。また、増幅回路１３は、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する内挿（内分）電圧を出力し、１６個の出力電圧を等間隔にすることが可能である。
そして、第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ，Ｄ）を、第１、第４、第１３、第１６レベルにそれぞれ設定し、選択回路１２は、４ビットの選択信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）に基づき、
（０１）第１、第１の参照電圧（Ａ、Ａ）、
（０２）第１、第２の参照電圧（Ａ、Ｂ）、
（０３）第２、第１の参照電圧（Ｂ、Ａ）、
（０４）第２、第２の参照電圧（Ｂ、Ｂ）、
（０５）第１、第３の参照電圧（Ａ、Ｃ）、
（０６）第１、第４の参照電圧（Ａ、Ｄ）、
（０７）第２、第３の参照電圧（Ｂ、Ｃ）、
（０８）第２、第４の参照電圧（Ｂ、Ｄ）、
（０９）第３、第１の参照電圧（Ｃ、Ａ）、
（１０）第３、第２の参照電圧（Ｃ、Ｂ）、
（１１）第４、第１の参照電圧（Ｄ、Ａ）、
（１２）第４、第２の参照電圧（Ｄ、Ｂ）、
（１３）第３、第３の参照電圧（Ｃ、Ｃ）、
（１４）第３、第４の参照電圧（Ｃ、Ｄ）、
（１５）第４、第３の参照電圧（Ｄ、Ｃ）、
（１６）第４、第４の参照電圧（Ｄ、Ｄ）、
対のいずれかを、増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。そして、増幅回路１３の内分比が１：２のとき、第１の端子電圧Ｖ（Ｔ１）の２倍と第２の端子電圧Ｖ（Ｔ２）との和が出力電圧Ｖｏｕｔの３倍に等しくなり、第１乃至第１６の電圧レベルが出力可能とされる。
なお、増幅回路１３の内分比が２：１のときは、端子Ｔ１とＴ２の入力電圧を上記と逆に設定することで、全く同じ出力を得ることができる。このとき、第１の端子電圧Ｖ（Ｔ１）と第２の端子電圧Ｖ（Ｔ２）の２倍の和が出力電圧Ｖｏｕｔの３倍に等しくなり、第１乃至第１６の電圧レベルが出力可能とされる。
図１２は、図１１に例示した制御を実現する４ビットデコーダ（Ｎｃｈ）の構成の一例を示す図である。図１２を参照すると、このデコーダでは、上位２ビット（Ｄ３，Ｄ２）と下位２ビット（Ｄ１，Ｄ０）とに分け、下位２ビットを上位２ビットに対して共有化してトランジスタ数を削減した構成である。図１２に示す例は、４つの入力電圧と１２個のトランジスタ４０１〜４１２で構成できる（図３２の構成では、４つの入力電圧と１６個のトランジスタ４０１〜４１６）。なお、各ビット信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）及びその反転信号の順序は任意でよい。
図１２を参照すると、このデコーダ回路（選択回路）は、
第１の参照電圧（Ａ：レベル１）と前記第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３Ｂをそれぞれ制御端子に入力する第１及び第２のスイッチ４０１、４０２と、
第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２Ｂをそれぞれ制御端子に入力する第３及び第４のスイッチ４０３、４０４と、
第２の参照電圧（Ｂ：レベル４）と第１の端子Ｔ１間に接続され、Ｄ１とＤ３Ｂをそれぞれ制御端子に入力する第５及び第６のスイッチ４０５、４０６と、
第２の参照電圧Ｂと第２の端子Ｔ２間に接続され、Ｄ０とＤ２Ｂをそれぞれ制御端子に入力する第７及び第８のスイッチ４０７、４０８と、
第３の参照電圧（Ｃ：レベル１３）と、第１及び第２のスイッチ４０１、４０２の接続点の間に接続され、Ｄ３を制御端子に入力する第９のスイッチ４０９と、
第３の参照電圧Ｃと、第３及び第４のスイッチ４０３、４０４の接続点の間に接続され、Ｄ２を制御端子に入力する第１０のスイッチ４１０と、
第４の参照電圧（Ｄ：レベル１６）と、第５及び第６のスイッチ４０５、４０６の接続点の間に接続され、Ｄ３を制御端子に入力する第１１のスイッチ４１１と、
第４の参照電圧Ｄと、前記第７及び第８のスイッチ４０７、４０８の接続点の間に接続され、Ｄ２を制御端子に入力する第１２のスイッチ４１２と、を備えている。すなわち、トランジスタの数は、４０１〜４１２の計１２個となる。
図１３は、図１２の別の変更例を示す図であり、上位２ビット（Ｄ３，Ｄ２）と下位２ビット（Ｄ１，Ｄ０）に分け、上位２ビットを下位２ビットに対して共有化してトランジスタ数を削減した構成である。図１３を参照すると、
第１の参照電圧Ａ（レベルＶ１）と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３Ｂをそれぞれ制御端子に入力する第１及び第２のスイッチ４０１、４０２と、
第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２Ｂをそれぞれ制御端子に入力する第３及び第４のスイッチ４０３、４０４と、
第２の参照電圧Ｂ（レベルＶ４）と、前記第１及び第２のスイッチ４０１、４０２の接続点の間に接続され、Ｄ１を制御端子に入力する第５のスイッチ４０５と、
第２の参照電圧Ｂと、前記第３及び第４のスイッチ４０３、４０４の接続点の間に接続され、Ｄ０を制御端子に入力する第６のスイッチ４０６と、
第３の参照電圧Ｃ（レベルＶ１３）と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する第７及び第８のスイッチ４０７、４０８と、
第３の参照電圧Ｃと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２をそれぞれ制御端子に入力する第９及び第１０のスイッチ４０９、４１０と、
第４の参照電圧Ｄ（レベルＶ１６）と、前記第７及び第８のスイッチ４０７、４０８の接続点の間に接続され、Ｄ１を制御端子に入力する第１１のスイッチ４１１と、
第４の参照電圧Ｄと、前記第９及び第１０のスイッチ４０９、４１０の接続点の間に接続され、Ｄ０を制御端子に入力する第１２のスイッチ４１２と、を備えている。この場合もトランジスタ数は、１２個となる。
このように、デコーダの回路構成としては、様々な構成が可能であり、構成によってトランジスタ数も若干異なっている。しかし、いずれの構成も、
第１の参照電圧Ａと第１の端子Ｔ１間が、Ｄ１ＢとＤ３Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、第１の参照電圧Ａと第２の端子Ｔ２間が、Ｄ０ＢとＤ２Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、
第２の参照電圧Ｂと第１の端子Ｔ１間が、Ｄ１とＤ３Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、
第２の参照電圧Ｂと第２の端子Ｔ２間が、Ｄ０とＤ２Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、
第３の参照電圧Ｃと第１の端子Ｔ１間が、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する２つのスイッチを介して接続され、
第３の参照電圧Ｃと第２の端子Ｔ２間が、Ｄ０ＢとＤ２をそれぞれ制御端子に入力する２つのスイッチを介して接続され、
第４の参照電圧Ｄと第１の端子Ｔ１間が、Ｄ１とＤ３をそれぞれ制御端子に入力する２つのスイッチを介して接続され、
第４の参照電圧Ｄと第２の端子Ｔ２間が、Ｄ０とＤ２をそれぞれ制御端子に入力する２つのスイッチを介して接続された構成となっている。以下のデコーダの説明では、トランジスタ数が比較的少ない代表的な構成を例に説明する。なお、図１２、図１３を参照して説明した４ビットデコーダの変更例と同様に、以下で説明する本発明の多ビットデコーダの代表的な構成においても、所定の参照電圧と所定の端子（Ｔ１又はＴ２）間に、選択用の信号を制御端子に入力する複数のスイッチを介して接続される構成が同じになるような変更例が可能である。
同じ４ビットデコーダについて、図２４に示す従来のデコーダ（図２１のデコーダ９８４の具体例）と比較すると、図１２、図１３は、入力電圧数（参照電圧の個数）を削減できるだけでなく、デコーダ回路を構成するトランジスタ数も、図２４の３０個に対して、図１２、図１３に示す構成では、わずか１２個であるという具合に、大幅に削減されており、省面積化が実現できる。
４ビット以上のデータ入力のデコーダについても、同様に、省面積の効果が高いことがいえる。したがって、本発明を適用することで、デコーダを大幅に簡素化でき省面積化が可能である。
図１４は、図１のデジタルアナログコンバータ（ＤＡＣ）において、選択回路１２として図１２、図１３に示したデコーダ回路を用い、増幅回路１３として、図５に示した差動増幅器を用いた４ビットＤＡＣの出力波形を示す図である。図１４は、４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）を（０，０，０，０）→（０，０，０，１）→（０，０，１，０）→…→（１，１，１，１）と一定期間で順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、及び、ＤＡＣ出力電圧Ｖｏｕｔの出力波形である。入力電圧（Ａ，Ｂ，Ｃ，Ｄ）は、それぞれ５．００Ｖ、５．０６Ｖ、５．２４Ｖ、５．３０Ｖとし、出力電圧Ｖｏｕｔの隣接レベル間の電圧差は２０ｍＶで設定した。図１４より、（０，０，０，０）から（１，１，１，１）までの４ビットデータに応じて、５．０Ｖから５．３Ｖまで、２０ｍＶ間隔の１６個のレベルを高精度に出力できることが確認できた。
次に、本発明の別の実施例として、６ビットＤＡＣの構成について説明する。図１５は、本実施例の６ビットＤＡＣの入出力特性を表す入出力レベル対応関係を示す図である。この例では、入力端子（Ｔ１，Ｔ２）に対して、８個の入力電圧（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ）のうちの２つ（同一電圧の場合を含む）を選択入力し、８個の入力電圧の２乗個の６４個の電圧レベルを出力するＤＡＣについて説明する。８個の入力電圧（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ）の入力端子（Ｔ１，Ｔ２）への６４通りの入力選択は、６ビットデータ（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）により制御する。なお、増幅回路１３が、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する内挿（内分）電圧を出力できるとき、６４個の出力電圧を等間隔にすることができる。また、このとき入力電圧（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ）は、１番目、４番目、１３番目、１６番目、及び４９番目、５２番目、６１番目、６４番目の電圧レベルに設定する。なお増幅回路１３が、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を２対１に内分する電圧を出力する構成では、図１５においてＴ１とＴ２が入れ替わる。
８個の参照電圧Ａ〜Ｈをそれぞれ、第０１、第０４、第１３、第１６、第４９、第５２、第６１、第６４レベル（Ｖ１、Ｖ４、Ｖ１３、Ｖ１６、Ｖ４９、Ｖ５２、Ｖ６１、Ｖ６４）とすると、選択回路（デコーダ回路）１２は、６ビットのデータ信号（選択信号）により、
（０１）第１、第１の参照電圧（Ａ、Ａ）、
（０２）第１、第２の参照電圧（Ａ、Ｂ）、
（０３）第２、第１の参照電圧（Ｂ、Ａ）、
（０４）第２、第２の参照電圧（Ｂ、Ｂ）、
（０５）第１、第３の参照電圧（Ａ、Ｃ）、
（０６）第１、第４の参照電圧（Ａ、Ｄ）、
（０７）第２、第３の参照電圧（Ｂ、Ｃ）、
（０８）第２、第４の参照電圧（Ｂ、Ｄ）、
（０９）第３、第１の参照電圧（Ｃ、Ａ）、
（１０）第３、第２の参照電圧（Ｃ、Ｂ）、
（１１）第４、第１の参照電圧（Ｄ、Ａ）、
（１２）第４、第２の参照電圧（Ｄ、Ｂ）、
（１３）第３、第３の参照電圧（Ｃ、Ｃ）、
（１４）第３、第４の参照電圧（Ｃ、Ｄ）、
（１５）第４、第３の参照電圧（Ｄ、Ｃ）、
（１６）第４、第４の参照電圧（Ｄ、Ｄ）、
（１７）第１、第５の参照電圧（Ａ、Ｅ）、
（１８）第１、第６の参照電圧（Ａ、Ｆ）、
（１９）第２、第５の参照電圧（Ｂ、Ｅ）、
（２０）第２、第６の参照電圧（Ｂ、Ｆ）、
（２１）第１、第７の参照電圧（Ａ、Ｇ）、
（２２）第１、第８の参照電圧（Ａ、Ｈ）、
（２３）第２、第７の参照電圧（Ｂ、Ｇ）、
（２４）第２、第８の参照電圧（Ｂ、Ｈ）、
（２５）第３、第５の参照電圧（Ｃ、Ｅ）、
（２６）第３、第６の参照電圧（Ｃ、Ｆ）、
（２７）第４、第５の参照電圧（Ｄ、Ｅ）、
（２８）第４、第６の参照電圧（Ｄ、Ｆ）、
（２９）第３、第７の参照電圧（Ｃ、Ｇ）、
（３０）第３、第８の参照電圧（Ｃ、Ｈ）、
（３１）第４、第７の参照電圧（Ｄ、Ｇ）、
（３２）第４、第８の参照電圧（Ｄ、Ｈ）、
（３３）第５、第１の参照電圧（Ｅ、Ａ）、
（３４）第５、第２の参照電圧（Ｅ、Ｂ）、
（３５）第６、第１の参照電圧（Ｆ、Ａ）、
（３６）第６、第２の参照電圧（Ｆ、Ｂ）、
（３７）第５、第３の参照電圧（Ｅ、Ｃ）、
（３８）第５、第４の参照電圧（Ｅ、Ｄ）、
（３９）第６、第３の参照電圧（Ｆ、Ｃ）、
（４０）第６、第４の参照電圧（Ｆ、Ｄ）、
（４１）第７、第１の参照電圧（Ｇ、Ａ）、
（４２）第７、第２の参照電圧（Ｇ、Ｂ）、
（４３）第８、第１の参照電圧（Ｈ、Ａ）、
（４４）第８、第２の参照電圧（Ｈ、Ｂ）、
（４５）第７、第３の参照電圧（Ｇ、Ｃ）、
（４６）第７、第４の参照電圧（Ｇ、Ｄ）、
（４７）第８、第３の参照電圧（Ｈ、Ｃ）、
（４８）第８、第４の参照電圧（Ｈ、Ｄ）、
（４９）第５、第５の参照電圧（Ｅ、Ｅ）、
（５０）第５、第６の参照電圧（Ｅ、Ｆ）、
（５１）第６、第５の参照電圧（Ｆ、Ｅ）、
（５２）第６、第６の参照電圧（Ｆ、Ｆ）、
（５３）第５、第７の参照電圧（Ｅ、Ｇ）、
（５４）第５、第８の参照電圧（Ｅ、Ｈ）、
（５５）第６、第７の参照電圧（Ｆ、Ｇ）、
（５６）第６、第８の参照電圧（Ｆ、Ｈ）、
（５７）第７、第５の参照電圧（Ｇ、Ｅ）、
（５８）第７、第６の参照電圧（Ｇ、Ｆ）、
（５９）第８、第５の参照電圧（Ｈ、Ｅ）、
（６０）第８、第６の参照電圧（Ｈ、Ｆ）、
（６１）第７、第７の参照電圧（Ｇ、Ｇ）、
（６２）第７、第８の参照電圧（Ｇ、Ｈ）、
（６３）第８、第７の参照電圧（Ｈ、Ｇ）、
（６４）第８、第８の参照電圧（Ｈ、Ｈ）、
の対のいずれかを、増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。そして、増幅回路１３の内分比が１：２のとき、第１の端子電圧Ｖ（Ｔ１）の２倍と第２の端子電圧Ｖ（Ｔ２）との和が出力電圧Ｖｏｕｔの３倍に等しくなり、第１乃至第６４の電圧レベルが出力可能とされる。なお、増幅回路１３の内分比が２：１のときは、図１５のＴ１とＴ２の入力電圧を上記とは逆に設定することで、全く同じ出力を得ることができる。このとき、第１の端子電圧Ｖ（Ｔ１）と第２の端子電圧Ｖ（Ｔ２）の２倍の和が出力電圧Ｖｏｕｔの３倍に等しくなり、第１乃至第６４の電圧レベルが出力可能とされる。
図１６は、図１５の制御を実現できる６ビットデコーダ（Ｎｃｈ）の構成例である。図１６は、２ビットずつ（Ｄ５，Ｄ４），（Ｄ３，Ｄ２）、（Ｄ１，Ｄ０）に分け、上位ビットを下位ビットに対して共有化してトランジスタ数を削減した構成である。
図１６を参照すると、このデコーダ回路は、
第１の参照電圧Ａ（Ｖ１）と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３ＢとＤ５Ｂをそれぞれ制御端子に入力する第１乃至第３のスイッチ５０１〜５０３と、
第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２ＢとＤ４Ｂをそれぞれ制御端子に入力する第４乃至第６のスイッチ５０４〜５０６と、
第２の参照電圧Ｂ（Ｖ４）と第１及び第２のスイッチ５０１、５０２の接続点との間に接続され、Ｄ１を制御端子に入力する第７のスイッチ５０７と、
第２の参照電圧Ｂと第４及び第５のスイッチ５０４、５０５の接続点との間に接続され、Ｄ０を制御端子に入力する第８のスイッチ５０８と、
第３の参照電圧Ｃ（Ｖ１３）と第２及び第３のスイッチ５０２、５０３の接続点との間に接続され、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する第９及び第１０のスイッチ５０９、５１０と、
第３の参照電圧Ｃと第５及び第６のスイッチ５０５、５０６の接続点との間に接続され、Ｄ０ＢとＤ２をそれぞれ制御端子に入力する第１１及び第１２のスイッチ５１１、５１２と、
第４の参照電圧Ｄ（Ｖ１６）と第９及び第１０のスイッチ５０９、５１０の接続点との間に接続され、Ｄ１を制御端子に入力する第１３のスイッチ５１３と、
第４の参照電圧Ｄと第１１及び第１２のスイッチ５１１、５１２の接続点との間に接続され、Ｄ０を制御端子に入力する第１４のスイッチ５１４と、
第５の参照電圧Ｅ（Ｖ４９）と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３ＢとＤ５をそれぞれ制御端子に入力する第１５乃至第１７のスイッチ５１５〜５１７と、
第５の参照電圧Ｅと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２ＢとＤ４をそれぞれ制御端子に入力する第１８乃至第２０のスイッチ５１８〜５２０と、
第６の参照電圧Ｆ（Ｖ５２）と第１５及び第１６のスイッチ５１５、５１６の接続点との間に接続され、Ｄ１を制御端子に入力する第２１のスイッチ５２１と、
第６の参照電圧Ｆと第１８及び第１９のスイッチ５１８、５１９の接続点との間に接続され、Ｄ０を制御端子に入力する第２２のスイッチ５２２と、
第７の参照電圧Ｇ（Ｖ６１）と第１６及び第１７のスイッチ５１６、５１７の接続点との間に接続され、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する第２３及び第２４のスイッチ５２３、５２４と、
第７の参照電圧Ｇと第１９及び第２０のスイッチ５１９、５２０の接続点との間に接続され、Ｄ０ＢとＤ２をそれぞれ制御端子に入力する第２５及び第２６のスイッチ５２５、５２６と、
第８の参照電圧Ｈ（Ｖ６４）と第２３及び第２４のスイッチ５２３、５２４の接続点との間に接続され、Ｄ１を制御端子に入力する第２７のスイッチ５２７と、
第８の参照電圧Ｈと第２５及び第２６のスイッチ５２５、５２６の接続点との間に接続され、Ｄ０を制御端子に入力する第２８のスイッチ５２８と、
を備えている。図１６に示した構成は、８個の入力電圧Ａ〜Ｈ（Ｖ１、Ｖ４、Ｖ１３、Ｖ１６、Ｖ４９、Ｖ５２、Ｖ６１、Ｖ６４）と、２８個のトランジスタ５０１〜５２８で構成できる。したがって、本発明を用いればデコーダを大幅に簡素化でき省面積化が可能である。なお、各ビット信号（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）及びその反転信号の順序は任意でよい。また、所定の参照電圧と所定の端子（Ｔ１又はＴ２）間に所定の信号を制御端子に入力する複数のスイッチを介して接続される構成が、図１６と同様であれば、任意の変更が可能である。
図１７は、図１のデジタルアナログコンバータ（ＤＡＣ）において、選択回路１２として図１６に示したデコーダ回路を用い、図１の増幅回路１３として、図５の差動増幅器を用いた６ビットＤＡＣの出力波形を示す図である。図１７には、６ビットデータ（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）を一定期間で、例えば（０，０，０，０，０，０）→（０，０，０，０，０，１）→（０，０，０，０，１，０）→…→（１，１，１，１，１，１）と、順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、及び、ＤＡＣ出力電圧Ｖｏｕｔの出力電圧波形が示されている。入力電圧（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ）は、それぞれ５．００Ｖ、５．０１Ｖ、５．０４Ｖ、５．０５Ｖ、５．１６Ｖ、５．１７Ｖ、５．２０Ｖ、５．２１Ｖとし、出力電圧Ｖｏｕｔの隣接レベル間の電圧差は３．３ｍＶで設定した。図１７より、６ビットデータに応じて、５．０１Ｖから５．２１Ｖまで、３．３ｍＶ間隔の６４個のレベルを高精度に出力できることが確認できた。
以上、２、４、６ビットのデータ入力のＤＡＣにおいて、入力電圧数の２乗個の電圧レベルを出力する場合について説明した。なお、入力電圧数ｍは任意でよいが、等間隔の電圧レベルを出力する場合には、入力電圧数ｍは、ｍ＝２、４、８など、２のべき乗個（ｍ＝２のＫ乗、但しＫは１以上の整数）に設定するのがよい。その場合、入力電圧の数（２Ｋ個）の２乗個（＝４Ｋ個）の連続する出力レベル（１〜４Ｋ番目のレベル）は２Ｋビットのデジタルデータで選択され、また各入力電圧は、次式（１）で与えられる順位のレベルに設定される。
｛１＋ａ1×４（K−1）＋ａ2×４（Ｋ−２）＋ａ3×４（Ｋ−３）＋…＋ａK×４（Ｋ−Ｋ）｝ …(1)
ただし、上式（１）において、係数ａ1，ａ2，ａ3，…，は、０又は３をとるものとする。
例えば、Ｋ＝１の場合、入力電圧数ｍは、ｍ＝２となり、２つの入力電圧は、連続する４個の出力レベル（１レベル〜４レベル）のうち、｛１＋ａ1｝レベル（ａ1＝０，３）となる。すなわち、図７に示すように、入力電圧Ａ、Ｂはレベル１，４となる。
また、Ｋ＝２の場合、入力電圧数ｍは、ｍ＝４となり、４個の入力電圧は、連続する１６個の出力レベルのうちの、｛１＋ａ1×４＋ａ2｝レベル（ａ1，ａ2＝０，３）となる。すなわち、図１１に示すように、４つの入力電圧Ａ、Ｂ、Ｃ、Ｄはレベル１（ａ1＝ａ2＝０）、レベル４（ａ1＝０、ａ2＝３）、レベル１３（ａ1＝３、ａ2＝０）、レベル１６（ａ1＝ａ2＝３）となる。
Ｋ＝３の場合、入力電圧数ｍは、ｍ＝８となり、８個の入力電圧は、連続する６４個の出力レベルのうち、
｛１＋ａ1×４＋ａ2×１６＋ａ3｝レベル（ａ1，ａ2，ａ3＝０，３）
となり、
係数の組（ａ1，ａ2，ａ3）＝（０，０，０），（０，０，３），（０，３，０），（０，３，３），（３，０，０），（３，０，３），（３，３，０），（３，３，３）に、それぞれ対応するレベル１、４、１３、１６、４９、５２、６１、６４が、図１５に示した入力電圧Ａ〜Ｈとなる。
すなわち、２、４、６の２Ｋビットのデータ入力のＤＡＣ（図７、図１１、図１５）のそれぞれの入力電圧の設定と一致する。これは、Ｋ＝４以上についても同様に成り立つ。
なお、２のべき乗個以外の入力電圧数であっても、その２乗個の出力は可能であるが、規則的な出力レベルの設定はやや困難である。
これまでに説明した本発明を組み合わせることで、液晶ドライバ用ＤＡＣ（デジタルアナログ変換回路）に応用することができる。すなわち、液晶ドライバ用ＤＡＣは、ガンマカーブに応じて階調電圧の間隔を調節する必要がある。ガンマカーブは中間調ではほぼ直線となるが、図１９のように最高位階調付近や最低位階調付近では傾きが変わる。そのため、階調特性が直線となる中間調では入力電圧数４（１６分割）、入力電圧数８（６４分割）のデコーダを用い、階調特性が曲線となる最高位階調付近や最低位階調付近では、分割数の少ない入力電圧数が２（分割数４）のデコーダを用いるなど、任意の階調特性曲線に合わせたデコーダを設計することができる。
図１８は、液晶用途など表示装置のデータドライバに対して本発明を適用した構成である。図１８を参照すると、デコーダ１２と、増幅回路（増幅器）１３を、前記した実施例で構成したものである。ラッチアドレスセレクタ、ラッチ等の回路ブロックは図２１と同様である。図１８に示す構成においては、本発明をＤＡＣの全体又は中間調の部分に対して適用することにより、分割数を増やしても増幅器の構成を変更する必要がなく、そのときのデコーダ１２を構成するトランジスタ数を大幅に削減できるため、データドライバ全体の省面積化も実現できる。また、階調電圧発生回路１４では、上記した各実施例の参照電圧を生成する。したがって、階調電圧発生回路１４においても、生成する電圧数は大幅に削減される。
なお、階調電圧発生回路１４は、その一部又は全てをデータドライバの外部に設ける構成としてもよい。また、本発明をＤＡＣに応用する場合、１つの区間に入力される複数の参照電圧は階調値に対してできるだけ線形に設定されるのが望ましい。この理由について以下に説明する。例えば図１１に示した場合、すなわち、参照電圧数が４個で１６レベルを出力する区間では、１６個の出力電圧レベルは参照電圧の演算により生成されるため、階調値に対して参照電圧が線形に設定された場合は、１６個の出力レベルは、全て線形となる。一方、参照電圧が線形に設定されていない場合には、１６個の出力レベルは線形にならないばかりか、場合によっては、階調反転の原因となり得る。このことは、表示装置の駆動回路としては致命的である。よって、参照電圧は、階調値に対して、線形に設定することが望ましい。また、液晶データドライバなどガンマカーブに応じて調整を行う場合には、階調電圧発生回路１４は、区間の両端のレベルに対応した階調電圧を調整することが望ましい。区間の中間レベルに対応した電圧を調整点とすると、その区間に入力される参照電圧が線形に設定されず、このため、前述の問題が発生することになる。
以上、本発明に係る差動増幅器及びそれを用いたＤＡＣの実施例について説明したが、本発明に係る差動増幅器及びＤＡＣは、シリコン基板上に形成したＬＳＩ回路だけでなく、ガラスやプラスチックなど絶縁性基板上に形成したバックゲートのない薄膜トランジスタに置き換えた構成も可能である。
また、本発明に係る差動増幅器及びＤＡＣを用いたデータドライバは、図２０に示す液晶表示装置のデータドライバ９８０として用いることができる。本発明に係る差動増幅器及びＤＡＣを備えたデータドライバ９８０は、デコーダ面積を小さくすることで低コスト化が可能となり、それを用いた液晶表示装置の低コスト化も実現することができる。なお、図２０に示した液晶表示装置は、データドライバ９８０を、シリコンＬＳＩとして個別に形成して表示部９６０に接続する構成としてもよく、あるいは、ガラス基板等の絶縁性基板にポリシリコンＴＦＴ（薄膜トランジスタ）等を用いて、回路を形成することにより表示部９６０と一体で形成することも可能である。特にデータドライバと表示部を一体で形成する場合には、本発明によりデータドライバの面積が小さくなることで、狭額縁化（表示部９６０の外周と基板外周との幅の短縮）も可能となる。
その他の方式も含め、このような表示装置のデータドライバのいずれに対しても、本発明に係る差動増幅器及びＤＡＣを適用することにより、表示装置の低コスト化や額縁化を促進することができる。例えば、液晶表示装置と同様に、データ線に多値レベルの電圧信号を出力して表示を行うアクティブマトリクス駆動方式の有機ＥＬディスプレイなどの表示装置に対しても、本発明に係る差動増幅器を適用できることは勿論である。
上記実施例で説明した差動増幅器は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。
以下では、本明細書の段落［００３６］、［００３７］、［００９５］乃至［０１００］の説明をさらに補足しておく。本発明に係るデジタルアナログ変換回路において、入力電圧数ｍが２の累乗個（ｍ＝２Ｋ、但しＫは正整数）で、出力電圧数が４Ｋ個の場合、出力電圧を選択するためのデジタルデータ信号は、最小で、２Ｋビットとなる。これは、２進数であるデジタルデータによって選択できる数が、２のビット数乗で規定されるためであり、すなわち、２の２Ｋ乗は４Ｋとなり、上記出力電圧数に対応していることからも容易に理解できる。なお、上記実施例では、デジタルデータ信号が２、４、６ビットのときのデコーダ構成例を、図８、図１２、図１３、図１６に説明した、以下では、デジタルデータ信号を２Ｋビット(但し、Ｋは正整数とする)に拡張した場合について説明する。図３０は、デジタルデータ信号が２Ｋビットの本実施例のデコーダ（選択回路）の構成を示す図である。
図３０を参照すると、このデコーダは、２のＫ乗（２Ｋ）個の入力電圧Ｖ（１）、Ｖ（２）、Ｖ（３）、…、Ｖ（２Ｋ）を２Ｋビットのデジタルデータ信号によって選択し、端子Ｔ１、Ｔ２に出力するデコーダ構成である。図３０のデコーダは、第１列から第Ｋ列までの回路ブロック群よりなり、各回路ブロック群は、単数又は複数個の回路ブロック６１で構成される。回路ブロック６１は、４つの入力端子Ｉ１〜Ｉ４に電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を、２つの出力端子Ｏ１、Ｏ２より出力する構成とされる。
第１列の回路ブロック群は、２の（Ｋ−１）乗個の回路ブロック６１で構成される。このとき各回路ブロック６１は、それぞれ、４つの入力端子のＩ１とＩ２及びＩ３とＩ４がそれぞれ共通接続され、その２つの入力端に、第１乃至第２Ｋの参照電圧（Ｖ（１）〜Ｖ（２Ｋ））の各２つが入力される。そして、各回路ブロック６１において、入力された２つの参照電圧が、デジタルデータ信号の第１、第２ビット信号（Ｄ０，Ｄ１）に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２に出力される。
第２列の回路ブロック群は、２の（Ｋ−２）乗個の回路ブロック６１で構成される。このとき各回路ブロック６１はそれぞれ、４つの入力端子のＩ１〜Ｉ４に第１列の回路ブロック群の各２個の回路ブロック６１の出力電圧信号（計４個）が入力される。そして各回路ブロック６１において、入力された４つの電圧信号が、デジタルデータ信号の第３、第４ビット信号（Ｄ２，Ｄ３）に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２に出力される。
以下同様に、第３列以降の回路ブロック群も構成される。なお、変数Ｆを用いて説明すると、第Ｆ列（Ｆは、３からＫ−１までの正整数）の回路ブロック群は、２の（Ｋ−Ｆ）乗個の回路ブロック６１で構成される。このとき、各回路ブロック６１は、それぞれ、４つの入力端子のＩ１〜Ｉ４に第（Ｆ−１）列の回路ブロック群の各２個の回路ブロック６１の出力電圧信号（計４個）が入力される。そして、各回路ブロック６１において、入力された４つの電圧信号が、デジタルデータ信号の第（２Ｆ−１）、第（２Ｆ）ビット信号（Ｄ（２Ｆ−２），Ｄ（２Ｆ−１））に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２に出力される。
第Ｋ列の回路ブロック群は、１個の回路ブロック６１で構成される。このとき回路ブロック６１は、４つの入力端子のＩ１〜Ｉ４に第（Ｋ−１）列の回路ブロック群の２個の回路ブロック６１の出力電圧信号（計４個）が入力される。そして回路ブロック６１において、入力された４つの電圧信号が、デジタルデータ信号の第（２Ｋ−１）、第（２Ｋ）ビット信号（Ｄ（２Ｋ−２），Ｄ（２Ｋ−１））に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２を介して端子Ｔ１、Ｔ２にそれぞれ出力される。
特に、Ｋ＝１の場合は、上記第１列の回路ブロック群のみの構成となり、１個の回路ブロック６１で構成される。このとき、回路ブロック６１は、第１、第２の参照電圧Ｖ（１）、Ｖ（２）が入力されて、第１、第２のビット信号（Ｄ０，Ｄ１）に基づいて選択され、２つの出力電圧信号として、端子Ｏ１、Ｏ２を介して、端子Ｔ１、Ｔ２にそれぞれ出力される構成となる。なお、回路ブロック６１は、図３１の構成を用いることができる。
図３１の回路ブロック６１は、２ビットデコーダ（Ｎｃｈトランジスタ）の構成例である。図３１を参照すると、このデコーダは、端子Ｉ３、Ｉ１と端子Ｏ１との間に接続され、データビット信号ＤＹ及びその反転信号ＤＹＢを制御端子にそれぞれ入力するトランジスタスイッチ７０３、７０１と、端子Ｉ４、Ｉ２と端子Ｏ２との間に接続され、データビット信号ＤＸ及びその反転信号ＤＸＢを制御端子にそれぞれ入力するトランジスタスイッチ７０４、７０２とで構成される。なお信号ＤＸ、ＤＹは、ＤＹがＤＸよりも高位ビットとする。
図３０のデコーダにおいて回路ブロック６１として、図３１の構成を用いることで、Ｋ＝１の場合、図８と同等の構成となり、Ｋ＝２の場合、図１４と同等の構成となる。すなわち、図３０に示す構成は、本発明のデコーダを、省素子数で実現するデコーダ構成の一つである。
また上記実施例では、デコーダの構成例として、図８、図１２、図１３、図１６を示し、同じ機能を有するデコーダでも、その構成により、トランジスタ数が異なる場合があることを説明した。また、上記で説明した入力電圧数ｍが２、４、８などの２の累乗個で、ｍの値が同じデコーダや、ｍの値が異なるデコーダをそれぞれ複数組み合わせて用いることができることも説明した。特に、出力電圧数が非常に多くなると、デコーダの構成如何によってトランジスタ数も大きく異なり、デコーダの面積を大きく左右する。そこで以下では、出力電圧数が非常に多い場合のデコーダ構成と、トランジスタ数の関係について説明する。
図２５及び図２６は、本発明に好適な２つの異なるデコーダの構成を説明するための図であり、図１８に示すデータドライバの階調電圧発生回路１４及び１出力分のデコーダ１２と増幅回路（増幅器）１３の構成を示す図である。
デコーダ１２は、１出力分のデコーダ全体又はその一部として、入力電圧数ｍとそれに対応するｍ２個の出力電圧レベルを有する区間（ｍ２出力区間）をＳ個備えているものとする。このＳ個の区間を、デコーダブロック１２Ａ（図２５）、デコーダブロック１２Ｂ（図２６）とする。なお、説明を容易にするため、Ｓ個の各区間で、出力電圧レベルの重複はないものとする。すなわち、図２５のデコーダブロック１２Ａの入力電圧は（ｍ×Ｓ）個、それに対応する出力電圧レベルは、（ｍ２×Ｓ）個とする。図２６のデコーダブロック１２Ｂの入力電圧も、（ｍ×Ｓ）個、それに対応する出力電圧レベルは（ｍ２×Ｓ）個とする。
また、デコーダブロック１２Ａには、ビットグループＬ、Ｍ、Ｎが入力される。デコーダブロック１２Ｂにも、ビットグループＬ、Ｍ、Ｎが入力される。
ビットグループＬ、Ｍ、Ｎは、デコーダ１２に入力されたデジタルデータの中から、選択に必要なビットが重複も含めて割り当てられる。また、図２５を参照すると、（ｍ×Ｓ）個の入力電圧は、階調電圧発生回路１４で生成され、デコーダブロック１２Ａに入力される。図２６を参照すると、（ｍ×Ｓ）個の入力電圧は、階調電圧発生回路１４で生成され、デコーダブロック１２Ｂに入力される。
図２５、図２６において、増幅回路１３は、端子Ｔ１、Ｔ２に出力された電圧を、１対２又は２対１の内分比で内分した電圧を増幅して出力する。増幅回路１３は、例えば図４、図５、図６に示した構成とされる。
はじめに、図２５のデコーダブロック１２Ａの構成について説明する。デコーダブロック１２Ａは、ビットグループＬが入力される第１〜第Ｓの回路ブロック４１、ビットグループＭが入力される第１及び第２の回路ブロック４２、ビットグループＮが入力される回路ブロック４３で構成される。デコーダブロック１２Ａにおいて、第１〜第Ｓの回路ブロック４１は、ビットグループＬにより、各々区間内のｍ個の入力電圧の中から重複も含む２個の電圧を選択する。
第１の回路ブロック４２は、第１〜第Ｓの回路ブロック４１の各々で選択された２個の電圧の一方の電圧（計Ｓ個）を入力とし、第２の回路ブロック４２は、第１〜第Ｓの回路ブロック４１の各々で選択された２個の電圧の他方の電圧（計Ｓ個）を入力し、第１及び第２の回路ブロック４２は、ビットグループＭにより、Ｓ個の入力電圧の中からある区間の１個の電圧をそれぞれ選択する。このとき、ビットグループＭは、デコーダブロック１２ＡのＳ個の区間から、上記ある一つの区間を選別するビットとなる。
回路ブロック４３は、第１及び第２の回路ブロック４２の各々で選択された電圧（計２個）を入力し、ビットグループＮにより、デコーダブロック１２ＡのＳ個の区間とそれ以外を選別し、ビットグループＮが、Ｓ個の区間を選択するときに、２個の入力電圧をそれぞれ、端子Ｔ１、Ｔ２に出力する。
なお、回路ブロック４１としては、入力電圧数ｍに応じて、上記実施例として説明した図８、図１２、図１３、図１６、図３０などの構成を用いることができる。また、回路ブロック４２としては、図２４のトーナメント型デコーダなどを用いることができ、入力電圧数に応じて最適化してもよい。
図２５のデコーダ１２の構成と、トランジスタ数との関係は、１区間の入力電圧数ｍが大きく、区間数Ｓが小さいときに、トランジスタ数の比較的少ないデコーダ構成となる。これは回路ブロック４１の入力電圧数ｍが大きいほど、回路ブロック４１の素子効率（従来同等回路に対する素子削減率）が高くなるためである。
次に、図２６のデコーダブロック１２Ｂの構成について説明する。デコーダブロック１２Ｂは、ビットグループＭが入力される第１〜第ｍの回路ブロック５２、ビットグループＬが入力される回路ブロック５１、ビットグループＮが入力される回路ブロック５３で構成される。デコーダブロック１２Ｂにおいて、第１〜第ｍの回路ブロック５２は、まずＳ個の各区間から、区間内同一順位の入力電圧（計Ｓ個）を入力し、ビットグループＭにより、Ｓ個の入力電圧の中から、ある区間の１個の電圧をそれぞれ選択する。このとき、ビットグループＭは、デコーダブロック１２ＢのＳ個の区間のうち、前記ある区間を選択するビットとなる。
回路ブロック５１は、第１〜第ｍの回路ブロック５２の各々で選択された電圧（計ｍ個）を入力し、ビットグループＬにより、ｍ個の入力電圧から、重複も含む２個の電圧を選択する。
さらに、回路ブロック５３は、回路ブロック５１で選択された電圧（計２個）を入力し、ビットグループＮにより、デコーダブロック１２ＢのＳ個の区間とそれ以外を選別し、ビットグループＮがＳ個の区間を選択するときに、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力する。
なお、回路ブロック５１は、入力電圧数ｍに応じて、図８、図１２、図１３、図１６、図３０などの構成を用いることができる。また、回路ブロック５２は、図２４のトーナメント型デコーダなどを用いることができ、入力電圧数に応じて最適化してもよい。
図２６のデコーダ１２の構成とトランジスタ数の関係も、１区間の入力電圧数ｍが大きく、区間数Ｓが小さいときにトランジスタ数の比較的少ないデコーダ構成となる。これは回路ブロック５１の入力電圧数ｍが大きいほど、回路ブロック５１の素子効率が高くなるためである。
以上、図２５及び図２６にデコーダブロック１２Ａ及び１２Ｂの２つの構成例を説明したが、各構成とも、デコーダブロック内の（ｍ２×Ｓ）個の出力電圧レベルは連続する出力電圧レベルであることが望ましい。
もし、出力電圧レベルが区間と区間との間で非連続となる場合には、連続する区間ごとに分けて、デコーダブロックを構成してもよい。
また、デコーダブロック内の各区間は、区間ごとに隣接電圧レベル間の電圧差（区間内では等間隔）を個別に設定することができる。
また、図２５及び図２６にそれぞれ示した例では、あるｍの値に対応したデコーダブロック１２Ａ及びデコーダブロック１２Ｂの構成について説明したが、デコーダ１２が、ｍの値の異なる区間を有する場合には、ｍの値ごとに、デコーダブロックを構成することが望ましい。
また、図２５のデコーダブロック１２Ａでは、ビットグループＮの各々のビットがビットグループＬ及びＭに全て含まれる場合には、回路ブロック４３を省略してもよい。これは、ビットグループＬ及びＭにおいて、既にデコーダブロック間の選別がなされているためである。
また、図２６のデコーダブロック１２Ｂにおいて、デコーダ１２全体が、ｍの値の異なるデコーダブロックを複数有する場合、ｍが最も大となるデコーダブロックにおいて、そのビットグループＮの各々のビットがビットグループＬ及びＭに全て含まれる場合には、回路ブロック５３を省略してもよい。
ｍが最も大となるデコーダブロック以外で回路ブロック５３を省略できない理由は、ｍが小さいデコーダブロックにおいて、回路ブロック５３が省略された場合、回路ブロック５１において、意図しない端子Ｔ１、Ｔ２間の短絡が発生し、誤出力を生じる可能性があるためである。
次に、図２５及び図２６のデコーダ１２の構成について、具体例を示して更に詳しく説明する。
図２７は、本発明の実施例のＤＡＣにおける入出力対応を示す図である。特に制限されないが、図２７に示す例では、８ビットデータ（Ｄ７〜Ｄ０）を入力し、データに応じて２５６個の電圧レベルを出力する８ビットＤＡＣの入出力対応関係を示している。レベル１〜２５６は、本発明に係る増幅回路１３から出力される出力電圧レベルを表し、入力電圧は、階調電圧発生回路１４で生成され、デコーダ１２に入力される電圧を表す。また、入力電圧は、所定の出力電圧レベルに対応しており、対応する出力電圧レベルの番号の前に記号Ｖをつけて表す。また、V(T1)、V(T2)は、本実施例のデコーダ（選択回路）で８ビットデータ（Ｄ７〜Ｄ０）に応じて、端子Ｔ１、Ｔ２にそれぞれ選択出力される電圧を表す。そして、出力電圧レベルは、増幅回路１３により、端子Ｔ１、Ｔ２にそれぞれ出力された電圧V(T1)、V(T2)を１対２の内分比で内分された電圧を表す。なお、この例では、増幅回路１３は、端子Ｔ１とＴ２に出力された電圧を、１：２に内分した電圧を出力する増幅回路としているが、増幅回路１３を、２：１に内分した電圧を出力する増幅回路とした場合、本明細書段落［００６３］で述べたように、端子Ｔ１とＴ２に出力される電圧が逆になるように、回路ブロック４１あるいは回路ブロック５１を変更すればよい。以下の説明では、便宜上、増幅回路１３は、端子Ｔ１とＴ２の電圧V(T1)、V(T2)を１：２に内分した電圧を出力する増幅回路であるものとする。
本実施例では、２５６個の出力レベル（階調レベル）を、入力電圧数２、出力電圧レベル数４の区間（４出力区間；ｍ＝２）と、入力電圧数４、出力電圧レベル数１６の区間（１６出力区間；ｍ＝４）の２種類で構成している。
１〜３２番目の電圧レベルは、４出力区間×８個で構成し、
３３〜２２４番目の電圧レベルは、１６出力区間×１２個で構成し、
２２５〜２５６番目の電圧レベルは、４出力区間×８個で構成している。
デコーダ１２に入力される入力電圧は、
４出力区間では、各区間の１番目と４番目の電圧レベル、
１６出力区間では、各区間の１番目、４番目、１３番目、１６番目の電圧レベル
とされる。２５６個の出力レベルに対して、入力電圧は、合計８０個である。
なお、図２７において、９７番目から１７６番目については図面作成の都合で省略したが、規則性により、容易に理解されるであろう。
図２８は、図２７の入出力対応関係を実現するデコーダ１２を、図２５に基づいて構成した例である。図２８においても、図２５と同様に、図１８に示すデータドライバの階調電圧発生回路１４と、１出力分のデコーダ１２と増幅回路１３の構成を示す。
図２８において、デコーダ１２は、デコーダブロック１２Ａ１、１２Ａ２、１２Ａ３の３つのデコーダブロックで構成される。
デコーダブロック１２Ａ１は、１〜３２番目の電圧レベルに対応した４出力区間８個分、デコーダブロック１２Ａ２は、２２５〜２５６番目の電圧レベルに対応した４出力区間８個分、デコーダブロック１２Ａ３は、３３〜２２４番目の電圧レベルに対応した１６出力区間１２個分をそれぞれ受け持つデコーダブロックである。
なお、４出力区間は連続する区間が２つ（１〜３２番目の電圧レベル区間と２２５〜２５６番目の電圧レベル区間）に分かれているため、連続する区間ごとに分けてデコーダブロックを構成した。
また、ビットグループＬ、Ｍ、Ｎは、デコーダ１２に入力された１出力分の８ビットデータ信号（Ｄ７〜Ｄ０）の中から、選択に必要なビットが重複も含めて割り当てられる。なお、８ビットデータ信号（Ｄ７〜Ｄ０）の各々のビットは、その反転信号（Ｄ７Ｂ〜Ｄ０Ｂ）と対となるが、反転信号は図中省略している。
次に、図２８の各デコーダブロックについて説明する。デコーダブロック１２Ａ１は、１〜３２番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックであり、図２５のデコーダブロック１２Ａにおいて、ｍ＝２、Ｓ＝８の構成となる。したがって、デコーダブロック１２Ａ１は、第１〜第８の回路ブロック４１ａ、第１及び第２の回路ブロック４２ａ、回路ブロック４３ａで構成される。
デコーダブロック１２Ａ１において、第１〜第８の回路ブロック４１ａについて、第１の回路ブロック４１ａには、１〜４番目の電圧レベルに対応した区間の入力電圧V001及びV004が入力され、第２の回路ブロック４１ａには、５〜８番目の電圧レベルに対応した区間の入力電圧V005及びV008が入力され、以下、第８の回路ブロック４１ａまで同様とされ
る。
そして、各回路ブロック４１ａにおいて、ビットグループＬにより、各区間の２個の入力電圧から、重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは、２ビットでよく、８ビットデータのうちの２ビットデータ（Ｄ１，Ｄ０）とすることができる。なお、各回路ブロック４１ａは、図７と同様の入出力対応関係となっており、図８の構成などを用いることができる。
また、第１及び第２の回路ブロック４２ａについて、第１の回路ブロック４２ａには、第１〜第８の回路ブロック４１ａの各々で選択された２個の電圧の一方の電圧（計８個）が入力され、第２の回路ブロック４２ａには、第１〜第８の回路ブロック４１ａの各々で選択された２個の電圧の他方の電圧（計８個）が入力される。
そして、第１及び第２の回路ブロック４２ａにおいて、ビットグループＭにより、８個の入力電圧中から、ある区間の１個の電圧がそれぞれ選択出力される。このとき、ビットグループＭは、デコーダブロック１２Ａ１の８個の区間から前記ある区間を選別するビットとなる。したがって、ビットグループＭは、３ビットでよく、８ビットデータのうちの３ビットデータ（Ｄ４，Ｄ３，Ｄ２）とすることができる。なお、各回路ブロック４２ａは、図２４のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック４３ａは、第１及び第２の回路ブロック４２ａの各々で選択された電圧（計２個）が入力される。そして、回路ブロック４３ａにおいて、ビットグループＮにより、デコーダブロック１２Ａ１（１〜３２番目の電圧レベルに対応した区間）と、それ以外が選別され、ビットグループＮがデコーダブロック１２Ａ１を選択するときに、２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
本実施例では、図２７より、デコーダブロック１２Ａ１の区間とそれ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。
そして、（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）のとき、回路ブロック４３ａは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（０，０，０）以外のときは、端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ａ２について説明する。デコーダブロック１２Ａ２は、２２５〜２５６番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックであり、デコーダブロック１２Ａ１と同様の構成とすることができる。
入力されるビットグループＬ、Ｍ、Ｎについても、デコーダブロック１２Ａ１と同様の割り当てとされる。
デコーダブロック１２Ａ２と、デコーダブロック１２Ａ１との相違点は、デコーダブロックへの入力電圧と、回路ブロック４３ａでのビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容だけである。相違点を具体的に述べると、入力電圧については、デコーダブロック１２Ａ２における第１の回路ブロック４１ａには、２２５〜２２８番目の電圧レベルに対応した区間の入力電圧V225及びV228が入力され、第２の回路ブロック４１ａには、２２９〜２３２番目の電圧レベルに対応した区間の入力電圧V229及びV232が入力され、以下、第８の回路ブロック４１ａまで同様とされる。また、回路ブロック４３ａでのビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容は、図２７より、（Ｄ７，Ｄ６，Ｄ５）＝（１，１，１）のとき、回路ブロック４３ａは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（１，１，１）以外のときは、端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ａ３について説明する。デコーダブロック１２Ａ３は、３３〜２２４番目の電圧レベルに対応した１６出力区間の１２個分のデコーダブロックであり、図２５のデコーダブロック１２Ａにおいて、ｍ＝４、Ｓ＝１２の構成となる。
したがって、デコーダブロック１２Ａ３は、第１〜第１２の回路ブロック４１ｂ、第１及び第２の回路ブロック４２ｂ、回路ブロック４３ｂから構成される。
デコーダブロック１２Ａ３において、第１〜第１２の回路ブロック４１ｂについて、第１の回路ブロック４１ｂには、３３〜４８番目の電圧レベルに対応した区間の４つの入力電圧V033、V036、V045、及びV048が入力され、第２の回路ブロック４１ｂには、４９〜６４番目の電圧レベルに対応した区間の４つの入力電圧V049、V052、V061、及びV064が入力され、以下同様にして、第１２の回路ブロック４１ｂには、２０９〜２２４番目の電圧レベルに対応した区間の４つの入力電圧V209、V212、V221、及びV224が入力される。
そして、各回路ブロック４１ｂにおいて、ビットグループＬにより、各区間の４個の入力電圧から重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは４ビットでよく、８ビットデータのうちの４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）とすることができる。なお、各回路ブロック４１ｂは、図１１と同様の入出力対応関係となっており、図１２、図１３の構成などを用いることができる。
また、第１及び第２の回路ブロック４２ｂについて、第１の回路ブロック４２ｂには、第１〜第１２の回路ブロック４１ｂの各々で選択された２個の電圧の一方の電圧（計１２個）が入力され、第２の回路ブロック４２ｂには、第１〜第１２の回路ブロック４１ｂの各々で選択された２個の電圧の他方の電圧（計１２個）が入力される。
そして、各回路ブロック４２ｂにおいて、ビットグループＭにより、１２個の入力電圧の中からある区間の１個の電圧がそれぞれ選択出力される。このとき、ビットグループＭは、デコーダブロック１２Ａ３の１２個の区間から、前記ある区間を選別するビットとなる。したがってビットグループＭは４ビットが必要で、８ビットデータのうちの４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）とされる。なお、各回路ブロック４２ｂは、図２４のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック４３ｂは、２個の回路ブロック４２ｂの各々で選択された電圧（計２個）が入力される。そして、回路ブロック４３ｂにおいて、ビットグループＮにより、デコーダブロック１２Ａ３（３３〜２２４番目の電圧レベルに対応した区間）とそれ以外が選別され、ビットグループＮがデコーダブロック１２Ａ３を選択するときに、２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
図２８に示す例では、デコーダブロック１２Ａ３とそれ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。
そして、３ビットデータ（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）、（１，１，１）以外のとき、デコーダブロック１２Ａ３が選択され、回路ブロック４３ｂは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力する。
なお、図２８においては、回路ブロック４３ｂは省略することができ、２個の回路ブロック４２ｂの各々で選択された電圧（計２個）を、それぞれ端子Ｔ１、Ｔ２に出力する構成としてもよい。これは、回路ブロック４３ｂに入力される３ビットデータ（Ｄ７，Ｄ６，Ｄ５）が、回路ブロック４２ｂに入力される４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）に含まれており、回路ブロック４２ｂにおいて、既にデコーダブロック１２Ａ３とそれ以外の選別がなされているためである。
図２９は、図２７の入出力対応関係を実現する別のデコーダ１２を、図２６に基づいて構成した例である。図２９においても、図２６と同様に、図１８に示すデータドライバの階調電圧発生回路１４、及び１出力分のデコーダ１２と、増幅回路１３の構成が示されている。
図２９において、デコーダ１２は、１〜３２番目の電圧レベルに対応した４出力区間８個分のデコーダブロック１２Ｂ１と、２２５〜２５６番目の電圧レベルに対応した４出力区間８個分のデコーダブロック１２Ｂ２と、３３〜２２４番目の電圧レベルに対応した１６出力区間１２個分のデコーダブロック１２Ｂ３の３つのデコーダブロックで構成される。なお、４出力区間は、図２８と同様に、連続する区間を、ひとまとまりとして２つのデコーダブロック１２Ｂ１、１２Ｂ２で構成した。
また、ビットグループＬ、Ｍ、Ｎは、デコーダ１２に入力された１出力分の８ビットデータ信号（Ｄ７〜Ｄ０）の中から、選択に必要なビットが重複も含めて割り当てられる。
なお、８ビットデータ信号（Ｄ７〜Ｄ０）の各々のビットはその反転信号（Ｄ７Ｂ〜Ｄ０Ｂ）と対となるが、反転信号は図中省略している。
次に、図２９の各デコーダブロックについて説明する。デコーダブロック１２Ｂ１は、１〜３２番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックで、図２６のデコーダブロック１２Ｂにおいてｍ＝２、Ｓ＝８の構成となる。したがって、デコーダブロック１２Ｂ１は、第１及び第２の回路ブロック５２ａ、回路ブロック５１ａ、回路ブロック５３ａで構成される。
デコーダブロック１２Ｂ１において、第１及び第２の回路ブロック５２ａについて、第１の回路ブロック５２ａには、８個の各区間の区間内１番目の電圧レベルの入力電圧V001、V005、‥、V029（計８個）が入力され、第２の回路ブロック５２ａには、８個の各区間の区間内４番目の電圧レベルの入力電圧V004、V008、…、V032（計８個）が入力される。
そして、各回路ブロック５２ａにおいて、ビットグループＭにより、８個の入力電圧の中からある区間の１個の電圧がそれぞれ選択出力される。このとき、ビットグループＭは、デコーダブロック１２Ｂ１の８個の区間から前記ある区間を選別するビットとなる。したがって、ビットグループＭは、３ビットでよく、８ビットデータのうちの３ビットデータ（Ｄ４，Ｄ３，Ｄ２）とすることができる。なお、各回路ブロック５２ａは、図２４のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック５１ａは、第１及び第２の回路ブロック５２ａの各々で選択された電圧（計２個）が入力される。そして、回路ブロック５１ａにおいて、ビットグループＬにより、２個の入力電圧から重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは２ビットでよく、８ビットデータのうちの２ビットデータ（Ｄ１，Ｄ０）とすることができる。なお、回路ブロック５１ａは、図７と同様の入出力対応関係となっており、図８の構成などを用いることができる。
また、回路ブロック５３ａは、回路ブロック５１ａで選択された２つの電圧が入力される。そして、回路ブロック５３ａにおいて、ビットグループＮにより、デコーダブロック１２Ｂ１（１〜３２番目の電圧レベルに対応した区間）とそれ以外が選別され、ビットグループＮが、デコーダブロック１２Ｂ１を選択するときに、２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
本実施例では、図２７より、デコーダブロック１２Ｂ１の区間と、それ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。そして（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）のとき、回路ブロック５３ａは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（０，０，０）以外のときは、回路ブロック５３ａは端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ｂ２について説明する。デコーダブロック１２Ｂ２は、２２５〜２５６番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックであり、デコーダブロック１２Ｂ１と同様の構成とすることができる。入力されるビットグループＬ、Ｍ、Ｎについても、デコーダブロック１２Ｂ１と同様の割り当てとされる。
デコーダブロック１２Ｂ２と、デコーダブロック１２Ｂ１とは、デコーダブロックへの入力電圧と、回路ブロック５３ａでの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容が相違しているだけである。この相違点を具体的に述べると、デコーダブロック１２Ｂ２における入力電圧について、第１の回路ブロック５２ａには、デコーダブロック１２Ｂ２の各区間の区間内１番目の電圧レベルの入力電圧V225、V229、‥、V253の計８個が入力され、第２の回路ブロック５２ａには、デコーダブロック１２Ｂ２の各区間の区間内４番目の電圧レベルの入力電圧V228、V232、…、V256の計８個が入力される。
また、回路ブロック５３ａでの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容は、図２７より、（Ｄ７，Ｄ６，Ｄ５）＝（１，１，１）のとき、回路ブロック５３ａは２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（１，１，１）以外のときは端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ｂ３について説明する。デコーダブロック１２Ｂ３は、３３〜２２４番目の電圧レベルに対応した１６出力区間の１２個分のデコーダブロックで、図２６のデコーダブロック１２Ｂにおいてｍ＝４、Ｓ＝１２の構成となる。したがって、デコーダブロック１２Ｂ３は、第１〜第４の回路ブロック５２ｂ、回路ブロック５１ｂ、回路ブロック５３ｂから構成される。
デコーダブロック１２Ｂ３の第１〜第４の回路ブロック５２ｂについて、
第１の回路ブロック５２ｂには、１２個の各区間の区間内１番目の電圧レベルの入力電圧V033、V049、…、V209（計１２個）が入力され、
第２の回路ブロック５２ｂには、１２個の各区間の区間内４番目の電圧レベルの入力電圧V036、V052、…、V212（計１２個）が入力され、
第３の回路ブロック５２ｂには、１２個の各区間の区間内１３番目の電圧レベルの入力電圧V045、V061、…、V221（計１２個）が入力され、
第４の回路ブロック５２ｂには、１２個の各区間の区間内１６番目の電圧レベルの入力電圧V048、V064、…、V224（計１２個）が入力される。
そして、各回路ブロック５２ｂにおいて、ビットグループＭにより、１２個の入力電圧の中のある区間の電圧（１個）がそれぞれ選択出力される。
このとき、ビットグループＭは、デコーダブロック１２Ｂ３の１２個の区間から前記ある区間を選別するビットとなる。したがって、ビットグループＭは４ビットが必要とされ、８ビットデータのうちの４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）とされる。なお、各回路ブロック５２ｂは、図２４のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック５１ｂは、第１〜第４の回路ブロック５２ｂで選択された電圧（計４個）が入力される。
そして、回路ブロック５１ｂにおいて、ビットグループＬにより、４個の入力電圧から重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは４ビットでよく、８ビットデータのうちの４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）とすることができる。なお、回路ブロック５１ｂは、図１１と同様の入出力対応関係となっており、図１２、図１３の構成等を用いることができる。
また、回路ブロック５３ｂは、回路ブロック５１ｂで選択された２つの電圧が入力される。そして、回路ブロック５３ｂにおいて、ビットグループＮによりデコーダブロック１２Ｂ３（３３〜２２４番目の電圧レベルに対応した区間）とそれ以外が選別され、ビットグループＮがデコーダブロック１２Ｂ３を選択するときに２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
本実施例では、図２７より、デコーダブロック１２Ｂ３の区間とそれ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。そして、（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）、（１，１，１）以外のとき、回路ブロック５３ｂは２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力する。
なお、図２９に示した構成において、回路ブロック５３ｂを省略することができる。すなわち、回路ブロック５１ｂの各々で選択された２個の電圧をそれぞれ端子Ｔ１、Ｔ２に出力する構成としてもよい。これは、デコーダブロック１２Ｂ１、１２Ｂ２、１２Ｂ３が、それぞれｍ＝２、２、４に対応しており、ｍが最も大となるデコーダブロック１２Ｂ３において、回路ブロック５３ｂに入力される３ビットデータ（Ｄ７，Ｄ６，Ｄ５）が、回路ブロック５２ｂに入力される４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）に含まれているためである。これにより、回路ブロック５３ｂが省略されても、回路ブロック５２ｂにおいて既にデコーダブロック１２Ｂ３とそれ以外の選別がなされるとともに、ｍが小さいデコーダブロック１２Ｂ１又はデコーダブロック１２Ｂ２の回路ブロック５１ａにおいて、意図しない端子Ｔ１、Ｔ２間の短絡を防ぐことができる。
デコーダブロック１２Ｂ１又はデコーダブロック１２Ｂ２の回路ブロック５１ａにおける意図しない端子Ｔ１、Ｔ２間の短絡について、以下に説明する。なお、説明を容易にするため、図２９において、ビットグループＮが入力される回路ブロック５３ａ、５３ｂは省略可能であると仮定する。
このとき、回路ブロック５１ａ、５１ｂの２つの出力端子は、それぞれ端子Ｔ１、Ｔ２に直接接続される。ここで、回路ブロック５１ａとして、図８の構成を用いることができ、回路ブロック５１ｂは、図１２、図１３をそれぞれ用いることができる。図８では、２ビットデータ（Ｄ１，Ｄ０）、図１２、図１３では４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）の値によって端子Ｔ１、Ｔ２が短絡する場合がある。
図２７を参照すると、デコーダブロック１２Ｂ１又は１２Ｂ２では、２ビットデータ（Ｄ１，Ｄ０）＝（０，０）、（１，１）のときに、回路ブロック５１ａにおいてＴ１とＴ２が短絡する。
一方、デコーダブロック１２Ｂ３では、４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）、（０，０，１，１）、（１，１，０，０）、（１，１，１，１）のときに、回路ブロック５１ｂにおいて、Ｔ１とＴ２が短絡する。
このため、デコーダブロック１２Ｂ３では、上記以外の４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）の値の時でも、デコーダブロック１２Ｂ１又はデコーダブロック１２Ｂ２による端子Ｔ１とＴ２の短絡が生じ、誤出力が発生する場合がある。例えば、４ビットデータが（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，０）である場合、デコーダブロック１２Ｂ３においてはＴ１とＴ２は短絡しないが、デコーダブロック１２Ｂ１及びデコーダブロック１２Ｂ２においては前記４ビットデータのうちの下位２ビット（Ｄ１，Ｄ０）が条件を満たしているため短絡する。そうすると図２９において、第３７階調（Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，１，０，０，１，０，０）を出力したい場合、デコーダブロック１２Ｂ３における出力電圧はＴ１とＴ２で異なる（V(T1)=V033、V(T2)=V045）にもかかわらず、デコーダブロック１２Ｂ１及びデコーダブロック１２Ｂ２で短絡が発生するため、端子Ｔ１とＴ２に供給される電圧が意図しない電圧となる。
一方、デコーダブロック１２Ｂ１又はデコーダブロック１２Ｂ２では、デコーダブロック１２Ｂ３による端子Ｔ１とＴ２の短絡による誤出力は生じない。これは、回路ブロック５１ｂにおいて、端子Ｔ１とＴ２が短絡するときは、回路ブロック５１ａでも、端子Ｔ１とＴ２が短絡する条件になっているためである。
したがって、ｍの値の異なるデコーダブロックを複数有する場合、端子Ｔ１とＴ２の短絡による誤出力を防ぐためには、ｍが最も大となるデコーダブロックのビットグループＮが入力される回路ブロックは省略可能であるが、それ以外のデコーダブロックのビットグループＮが入力される回路ブロックは設けておく必要がある。
次に、図２８、図２９に示した構成における素子数について説明する。
図２８、図２９において、
回路ブロック４１ａ、５１ａとして、図８の構成（トランジスタ数：４）を用い、
回路ブロック４１ｂ、５１ｂとして、図１２又は図１３の構成（トランジスタ数：１２）を用い、
回路ブロック４２ａ、５２ａとして、８入力のトーナメント型デコーダ（トランジスタ数：１４）を用い、
回路ブロック４２ｂ、５２ｂとして、１２入力の最適化したトーナメント型デコーダ（トランジスタ数：２４）を用いた場合、
図２８のデコーダ１２のトランジスタ数は２７６となり、図２９のデコーダ１２のトランジスタ数は１８４となる。
区間の設定により、デコーダの素子数は異なるが、上記素子数の比較からもわかるよう
に、概して図２９のデコーダの構成の方が、図２８のデコーダの構成に比べて、トランジ
スタ数が少なく、省面積となる。
本発明の変更例について更に追加して説明する。上記の説明では、図１の増幅回路１３が端子Ｔ１、Ｔ２にそれぞれ選択出力された電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が１対２に内挿された電圧を出力する実施例について説明した。しかし、本発明は、上記構成にのみ限定されるものでなく、例えば、２つの入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を一つの端子から、シリアルに入力する構成も可能であり、それによって更に素子数を削減することができる。以下では、２つの入力電圧を増幅回路へシリアル入力する場合の構成とその効果について説明する。
図３３は、本発明の実施形態の一つの構成を示す図であり、２つの入力電圧がシリアル入力される増幅回路を用いたデジタルアナログ変換器（ＤＡＣ）の構成を示す図である。図３３を参照すると、このＤＡＣは、２Ｋビットデジタルデータに基づき最大で４Ｋ個の電圧レベルを出力可能なＤＡＣで、参照電圧発生回路２４と、デコーダ２２と、データ入力制御回路２６と、増幅回路２３を備えて構成されている。
参照電圧発生回路２４は、２Ｋ個（ｍ＝２Ｋ）の参照電圧（Ｖ（１）、Ｖ（２）、…、Ｖ（２Ｋ））を生成し、デコーダ２２に入力する。参照電圧（Ｖ（１）、Ｖ（２）、…、Ｖ（２Ｋ））は、（１）式に基づいて設定される場合、４Ｋ個の電圧レベルは各レベルが等間隔のリニア出力となる。参照電圧発生回路２４は、例えば両端に所定の電圧が供給された抵抗ストリングで構成し、抵抗ストリングの各タップから電圧を取り出す構成などを用いることができる。また各タップからボルテージフォロワ構成のアンプ等で増幅出力してもよい。
データ入力制御回路２６は、デジタルデータがパラレル入力された場合に、シリアル入力に変換する回路である。なお、図３３以降の説明では、２Ｋビットのデジタルデータ信号を（Ｂ（２Ｋ），Ｂ（２Ｋ−１），…，Ｂ３，Ｂ２，Ｂ１）と表記する。これは、図１〜図３２におけるデジタルデータ（Ｄ（２Ｋ−１），Ｄ（２Ｋ−２），…，Ｄ２，Ｄ１，Ｄ０）に対応する。データ入力制御回路２６は、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ），Ｂ（２Ｋ−１），…，Ｂ３，Ｂ２，Ｂ１）が入力され、ＭＳＢからＬＳＢまで序列化された２Ｋビットのデジタルデータ信号の偶数番目のビット信号（Ｂ（２Ｋ），…，Ｂ４，Ｂ２）のグループと奇数番目のビット信号（Ｂ（２Ｋ−１），…，Ｂ３，Ｂ１）のグループのビットグループに分け、制御信号２に応じて各ビットグループのＫビットデータごとにシリアル出力する。
デコーダ２２は、データ入力制御回路２６より同じタイミングで入力されるＫビットデータごとに、２Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、…、Ｖ（２Ｋ））から、それぞれ1つを選択して、端子Ｔ０にシリアル出力する。増幅回路２３は、端子Ｔ０へシリアル出力された２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）とする）の少なくとも一方の電圧を保持する容量を備え、２つの電圧を、所定の比率（１対２）で内挿した電圧を増幅出力する。この動作制御は制御信号１に応じて行われる。
以上のように、図３３のＤＡＣは、図１において、２つの電圧が２つの端子Ｔ１、Ｔ２を介してパラレルに増幅回路１３に入力される構成を、１つの端子Ｔ０を介してシリアル入力される構成に変更したものである。したがって、参照電圧数や出力電圧レベル数は、前記実施例と変わらない。しかし、図３３のデコーダ２２は、図１のデコーダ１２から端子Ｔ１、Ｔ２のいずれか一方に選択出力するために必要なトランジスタが不要となるため、素子数が１／２になり、図１のＤＡＣより省面積化することができる。
図３３のデータ入力制御回路２６、デコーダ２２、増幅回路２３の構成について、以下に詳しく説明する。
図３４（Ａ）は、図３３の増幅回路２３の構成例を示す図であり、図４を変更した構成を示す図である。図４の増幅回路は、２対１の比率に設定された容量Ｃ１、Ｃ２に保持した電荷の再結合により、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率に内挿した電圧を増幅出力できる。なお、図４のスイッチＳＢ１、ＳＢ２はいずれか一方のみでもよい。図３４（Ａ）は、図４の増幅回路の端子Ｔ１、Ｔ２を共通接続して端子Ｔ０とし、スイッチＳＢ１を取り去った構成である。
図３４（Ｂ）は、図３４（Ａ）の増幅回路での１データ出力期間（ｔ１〜ｔ３）におけるスイッチＳＡ１、ＳＡ２、ＳＢ２のオン、オフ制御のタイムチャートである。期間ｔ１に、スイッチＳＡ１をオン、スイッチＳＡ２、ＳＢ２をオフとすると、そのとき端子Ｔ０に入力された電圧が容量Ｃ１に保持され、その電圧をＶ（Ｔ１）とすると、電圧Ｖ（Ｔ１）がボルテージフォロアＡ１により増幅出力される。期間ｔ２に、スイッチＳＡ２をオン、スイッチＳＡ１、ＳＢ２をオフとすると、そのとき端子Ｔ０に入力された電圧が容量Ｃ２に保持され、この電圧をＶ（Ｔ２）とする。一方、容量Ｃ１に保持された電圧Ｖ（Ｔ１）は、スイッチＳＡ１がオフとなっても引き続き保持される。期間ｔ３に、スイッチＳＢ２をオン、スイッチＳＡ１、ＳＡ２をオフとすると、容量Ｃ１、Ｃ２に保持された電荷の再結合により、ボルテージフォロアＡ１の非反転入力端子（＋）の電圧が電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率に内挿した電圧となり、その電圧が増幅出力される。
すなわち図３４（Ａ）の増幅回路は、図４の２つの入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）をそれぞれ期間ｔ１、ｔ２でシリアル入力した増幅回路である。なお、入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の入力順序を入れ替える場合には、スイッチＳＡ１、ＳＡ２のオン、オフ制御のタイミングを入れ替えることで可能である。
図３５（Ａ）は、図３３の増幅回路２３の別の構成例を示す図であり、図５を変更した構成である。図３５（Ａ）を参照すると、この増幅回路は、図５の増幅回路の端子Ｔ２を端子Ｔ０とし、スイッチＳＷ４１を端子Ｔ０、Ｔ１間に接続し、容量Ｃ４１を端子Ｔ１と電源電圧ＶＳＳとの間に接続した構成である。また増幅器１１２は図５、図６のどちらも可能で、図３５（Ａ）では、図６の増幅器１１２を用いた構成を示す。その他の構成は、図５と同様である。
図３５（Ｂ）は、図３５（Ａ）において、１データ出力期間（ｔ１〜ｔ２）におけるスイッチＳＷ４１のオン、オフ制御のタイムチャートである。期間ｔ１に、スイッチＳＷ４１をオンとすると、そのとき端子Ｔ０に入力された電圧が容量Ｃ４１に保持され、その電圧をＶ（Ｔ１）とすると、電圧Ｖ（Ｔ１）が差動対（１０１，１０２）、（１０３，１０４）、（１０５，１０６）の非反転入力端子（トランジスタ１０１、１０３、１０５のゲート）に入力され、電圧Ｖ（Ｔ１）が出力電圧Ｖｏｕｔとして増幅出力される。期間ｔ２に、スイッチＳＷ４１をオフとすると、そのとき端子Ｔ０に入力された電圧が差動対（１０１，１０２）の非反転入力端子（トランジスタ１０１のゲート）に入力される。この電圧をＶ（Ｔ２）とする。一方、差動対（１０３，１０４）、（１０５，１０６）の非反転入力端子（トランジスタ１０３、１０５のゲート）には、容量Ｃ４１により保持された電圧Ｖ（Ｔ１）がそのまま入力される。したがって期間ｔ２では、図３５（Ｂ）は図５と等価となり、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率に内挿した電圧が出力電圧Ｖｏｕｔとして出力される。
すなわち、図３５（Ａ）に示す構成は、図５の２つの入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）をそれぞれ期間ｔ１、ｔ２でシリアルに入力する増幅回路である。なお、入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の入力順序を入れ替える場合には、端子Ｔ１を端子Ｔ０とし、スイッチＳＷ４１を端子Ｔ０、Ｔ２間に接続し、容量Ｃ４１を端子Ｔ２と電源電圧ＶＳＳとの間に接続した構成とすることで可能である。
次に、図３３のデータ入力制御回路２６とデコーダ２２の構成について説明する。図３６は、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ−１），Ｂ（２Ｋ−２），…，Ｂ３，Ｂ２，Ｂ１）に対するデータ入力制御回路２６とデコーダ２２の構成例である。
図３６を参照すると、データ入力制御回路２６は、２Ｋビットデジタルデータがパラレルに入力され、ビットデータＢ（２Ｌ−１）、Ｂ（２Ｌ）（但し、Ｌは１からＫまでの正数）の２ビットごとに対とされ、各対ごとに、１個出力端を有する。奇数ビットのデータＢ（２Ｌ−１）の入力端は、スイッチ８２１、８２３、…、８２５を介して出力端と接続され、偶数ビットのデータＢ（２Ｌ）の入力端は、スイッチ８２２、８２４、…、８２６を介して出力端と接続される。各スイッチは、偶数ビットグループ（Ｂ（２Ｋ），…，Ｂ４，Ｂ２）ごと、及び、奇数ビットグループ（Ｂ（２Ｋ−１），…，Ｂ３，Ｂ１）ごとに、制御信号２に応じて制御される。データ入力制御回路２６から、デコーダ２２には、偶数ビットグループのＫビットデジタルデータ、又は奇数ビットグループのＫビットデジタルデータごとに、順次、出力される。
デコーダ２２は、データ入力制御回路２６からのＫビットデジタルデータに基づいて、２Ｋ個の参照電圧（Ｖ（１）〜Ｖ（２Ｋ））から１つの電圧を端子Ｔ０へ選択出力する任意のデコーダを用いることができる。図３６には、一部省略されているが、図２４と同様のトーナメント型デコーダの構成が示されている。２Ｋ個の参照電圧は、（１）式に基づき設定され、レベルの低い順に、Ｖ（１）からＶ（２Ｋ）へ順次割り当てられる。そして偶数ビットグループ（Ｂ（２Ｋ），…，Ｂ４，Ｂ２）のデータに基づき、端子Ｔ０へ選択出力される電圧をＶ（Ｔ１）、奇数ビットグループ（Ｂ（２Ｋ−１），…，Ｂ３，Ｂ１）のデータに基づき端子Ｔ０へ選択出力される電圧をＶ（Ｔ２）とすると、制御信号２に応じて、２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が端子Ｔ０へシリアル出力される。
図３６に示す構成では、デコーダ２２が、偶数ビットグループ及び奇数ビットグループで共有されており、このため、２Ｋビットのデジタルデータ入力でありながら、Ｋビットのデコーダ構成とすることができ、素子数を大幅に削減することができる。このような構成が可能な理由について以下に説明する。
まず、２Ｋビットに対して、Ｋ＝２の場合について確認する。図３９は、図１１の４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）に対する入出力レベル対応関係を示す図である。図３９は、４ビットデータ（Ｂ４，Ｂ３，Ｂ２、Ｂ１）に対して書き換えたもので、また電圧Ａ，Ｂ，Ｃ，Ｄも電圧レベルに対応させレベル数に記号Ｖを付けて示したものである。図３９を参照すると、４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）により、１６個の電圧レベルを選択出力する場合の入出力レベル対応図である。このとき、参照電圧数は最小４個でよく、この４つの参照電圧をそれぞれ、第１、第４、第１３、第１６レベルＶ０１、Ｖ０４、Ｖ１３、Ｖ１６に設定すると、１６個の電圧レベルをリニア出力とすることができる。
また、図４０は、図３９に対応した各参照電圧を電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択出力するときのビットデータの選択条件を示す図である。図４０を参照すると、電圧Ｖ（Ｔ１）の選択は、偶数番目のビット信号（Ｂ４，Ｂ２）に基づき行われ、電圧Ｖ（Ｔ２）の選択は、奇数番目のビット信号（Ｂ３，Ｂ１）に基づき行われ、同じ参照電圧を選択するときのそれぞれのデータは等しい。したがって偶数番目のビット信号（Ｂ４，Ｂ２）で４個の参照電圧を選択する回路と、奇数番目のビット信号（Ｂ３，Ｂ１）で４個の参照電圧を選択する回路は等価であり、それぞれのビット信号がシリアルに入力される場合は、参照電圧を選択する回路を共有化することができる。これは、Ｋ＝２の場合に限定されることなく、Ｋが全ての正数の場合について成立する。その原理について、以下に説明する。
既に説明したように、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内挿する電圧のとき、以下の関係が成り立つ。
Ｖｏｕｔ＝｛２・Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／３ …（２）
また２Ｋビットデータに対し、２Ｋ個の参照電圧により、４Ｋ個のリニア電圧出力を行う場合、２Ｋ個の参照電圧VREFの設定は（１）式で設定される。（１）式を次式（３）に書き換える。
VREF＝1+（ε０・4０）+（ε１・4１）+（ε２・4２）+ ‥‥ +(εK-1・4Ｋ-1)
＝1 + ΣK-1 X=0(εx・4x)

ただし、εX＝０，３ …（３）
また、デジタルデータが２Ｋビットデータのとき、出力電圧Ｖｏｕｔの１〜４Kレベルは、２Ｋ桁の２進数（ｂK-1，ｃK-1，ｂK-2，ｃK-2，…，ｂ１，ｃ１，ｂ０，ｃ０）を用いると、
Vout＝１＋（ｃ０・２０）＋（ｂ０・２１）＋（ｃ１・２２）＋（ｂ１・２３）＋‥‥
＋（ｃK-1・２２（K-1））＋（ｂK-1・２２（K-1）+1）
＝１＋Σ(K-1) X=0（ｃX・２２Ｘ＋ｂX・２２Ｘ+1） ただしｃX，ｂX＝０，１ …（４）
＝１＋Σ(K-1) X=0（ｃX＋２・ｂX）・４Ｘ ただしｃX，ｂX＝０，１ …（５）
と表すことができる。
なお、ｃX，ｂXはそれぞれ２Ｋ桁の２進数の奇数桁、偶数桁の各値である。また２Ｋ桁の２進数は０〜（４K−１）を表すため、右辺に１を加算し、左辺Voutのレベル数１〜４Kと一致させている。また（５）式のΣの項はＫ桁の４進数表記でもある。そしてｃX，ｂX＝０，１に対する（ｃX＋２・ｂX）の関係は表１に示す関係となる。
Figure 2006197532
ところで、出力電圧Ｖｏｕｔが、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分（内挿）する電圧レベルである場合、（２）式が成り立ち、また、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）は（３）式で規定される。ここで、Ｖ（Ｔ１）、Ｖ（Ｔ２）を（３）式に基づき以下のように表す。
V（Ｔ１）＝１＋ΣK-1 X=0（βX・４X） ただしβX＝０，３ …（６）
V（Ｔ２）＝１＋ΣK-1 X=0（αX・４X） ただしαX＝０，３ …（７）
（６）、（７）式を（２）式に代入すると、以下の式が得られる。
Vout＝１＋Σ(K-1) X=0｛（αX＋２・βX）／３｝・４Ｘ ただしαX，βX＝０，３ …（８）
（８）式のΣの項はＫ桁の４進数を表し、｛（αX＋２・βX）／３｝は各桁の値を表す。αX，βX＝０，３に対する｛（αX＋２・βX）／３｝の関係は表２に示す関係となる。
Figure 2006197532
ここで、（８）式及び表２を、（５）式及び表１と比較してみると、両者は同等の関係にあることがわかる。これより、Ｖ（Ｔ１）、Ｖ（Ｔ２）が（３）式で規定され、（２）式の関係を満たすとき、Ｖｏｕｔの電圧レベルは１〜４Kレベルをとることができ、（３）式による参照電圧設定が正しいことが確認できる。また表１、表２の比較より以下の関係が導かれる。
βX＝３・ｂX ただしｂX＝０，１ …（９）
αX＝３・ｃX ただしｃX＝０，１ …（１０）
（９）、（１０）式を（６）、（７）式に代入すると、
V（Ｔ１）＝１＋Σ(K-1) X=0（３・ｂX・４X） ただしｂX＝０，１ …（１１）
V（Ｔ２）＝１＋Σ(K-1) X=0（３・ｃX・４X） ただしｃX＝０，１ …（１２）
（１１）、（１２）式より、V（Ｔ１）のレベルは、Voutの２進数表記の偶数桁の各値（ｂX）で規定され、Ｖ（Ｔ２）のレベルは、Voutの２進数表記の奇数桁の各値（ｃX）で規定される。したがって、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧レベルの場合、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択がそれぞれ偶数番目のビット信号及び奇数番目のビット信号に基づき行われることが示される。
なお、Voutの２進数表記と、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の関係について説明する。Ｖ（Ｔ１）に関する（１１）式を以下のような２進数表記に変形する。
V（Ｔ１）＝１＋Σ(K-1) X=0｛（２＋１）・ｂX・４X｝
＝１＋Σ(K-1) X=0（ｂX・２２X+1＋ｂX・２２X） ただしｂX＝０，１ …（１３）
（４）式と（１３）式との比較より、Voutの出力レベルが２進数で対応付けられ、偶数桁がｂX、１桁下の奇数桁がｃXで表記される場合、（ｂX，ｃX）と同じ２桁が（ｂX，ｂX）とされる電圧レベルがV（Ｔ１）となることが導かれる。
またV（Ｔ２）に関する（１２）式も同様に２進数表記に変形する。
V（Ｔ２）＝１＋Σ(K-1) X=0（ｃX・２２X+1＋ｃX・２２X） ただしｃX＝０，１ …（１４）
（４）式と（１４）式との比較より、Voutの出力レベルが２進数で対応付けられ、偶数桁がｂX、１桁下の奇数桁がｃXで表記される場合、（ｂX，ｃX）と同じ２桁が（ｃX，ｃX）とされる電圧レベルがV（Ｔ２）となることが導かれる。
例えば４ビットデータ（Ｂ４，Ｂ３，Ｂ２、Ｂ１）に対応するＶｏｕｔが（０，１，０，０）の場合、偶数桁のＢ４，Ｂ２の値よりV（Ｔ１）は（０，０，０，０）、奇数桁のＢ３，Ｂ１の値よりV（Ｔ２）は（１，１，０，０）となり、図３９に示す関係と一致する。
なお、V（Ｔ１）、V（Ｔ２）が同じ参照電圧を選択する場合については、（２）式よりV（Ｔ１）＝V（Ｔ２）＝Ｖｏｕｔであり、（１３）、（１４）式より、ｂX＝ｃXが導かれる。したがってV（Ｔ１）、V（Ｔ２）が同じ参照電圧を選択する場合、V（Ｔ１）を規定する２進数表記の偶数桁の各値（ｂX）と、V（Ｔ２）を規定する奇数桁の各値（ｃX）は等しい関係となる。例えば図４０において、参照電圧Ｖ０１をV（Ｔ１）、V（Ｔ２）へ選択出力する偶数ビットデータ（Ｂ４，Ｂ２）、奇数ビットデータ（Ｂ３，Ｂ１）は共に（０，０）の等しい関係にあり、他の参照電圧についても同様である。
したがって、本発明において、偶数ビットグループのデータに基づき参照電圧を選択する回路と、奇数ビットグループのデータに基づき参照電圧を選択する回路は等価である。そのため偶数及び奇数のビットグループのデータが順次シリアル入力される図３６のデコーダ２２は、それぞれのビットグループに対して共有化することができる。したがって図３３のＤＡＣは、デコーダ２２を構成する素子数を大幅に削減でき、省面積で構成することができる。
図３７は、本発明のデータドライバの実施形態の一つで、図３３のＤＡＣを多出力化した構成である。図３７は、図１８のデータドライバのデコーダ１２、増幅回路１３、階調電圧発生回路１４を、図３３のデータ入力制御回路２６、デコーダ２２、増幅回路２３、参照電圧発生回路２４に置き換えた構成である。なお図３７では、データ入力制御回路２６及びデコーダ２２をまとめて回路２５で示す。また、ラッチアドレスセレクタ９８１及びラッチ９８２は、図１８と同等のものを用いることができる。
参照電圧発生回路２４は、４Ｋ個の出力レベルに対して２Ｋ個の参照電圧を生成出力し、多出力ＤＡＣに対して共有されている。２Ｋ個の各参照電圧が（３）式で設定されるとき、各ＤＡＣの４Ｋ個の出力レベルはリニアとなる。図３７の回路２５は、図３６の構成を用いることができる。増幅回路２３は,図３４、図３５の構成を用いることができる。その場合、制御信号１及び制御信号２は、図３４、図３５の期間ｔ１に偶数ビットグループのデータがデータ入力制御回路２６よりデコーダ２２に出力され、それに基づき選択された参照電圧が電圧Ｖ（Ｔ１）として増幅回路２３に入力され、期間ｔ２に奇数ビットグループのデータがデータ入力制御回路２６よりデコーダ２２に出力され、それに基づき選
択された参照電圧が電圧Ｖ（Ｔ２）として増幅回路２３に入力されるようにタイミング制御される。
なお、図３７の各ＤＡＣは、４Ｋ個の出力レベルを１ブロックとして、複数ブロックで構成しても良い。その場合、参照電圧発生回路２４も２Ｋ個の参照電圧がブロック数分設けられ、デコーダ２２もブロック数に応じて構成される。なおデータ入力制御回路２６は複数ブロックで構成されたデコーダ２２に対して共有可能である。各ブロックにおける素子数の削減や省面積効果は、上記に述べたのと同様である。
また、図１８及び図３７において、参照（階調）電圧発生回路１４、２４、デコーダ１２、２２、増幅回路１３、２３の各々は、参照（階調）電圧発生回路で生成される電圧により、その電源電圧が規定される。一方、データ入力制御回路２６、ラッチアドレスセレクタ９８１、ラッチ９８２の各々は前記電源電圧とは個別に設定することができ、省面積化や省電力化を目的に、前記参照（階調）電圧発生回路、デコーダ、増幅回路の電源電圧よりも低い電源電圧に設定することができる。
このような場合、レベルシフト回路が設けられる。本発明に適用する場合、レベルシフト回路は、図１８では、ラッチ９８２とデコーダ１２との間に設け、図３７では、データ入力制御回路２６とデコーダ２２との間に設けることが好ましい。
図３９は、本発明の表示装置の実施形態の一つである。図３９において、データドライバ９８０は図３８の構成よりなるデータドライバで、ｍ（＝２Ｋ）ビットデータ入力でリニア出力とされている。リニア出力のデータドライバを用いる場合には、多数のリニア出力レベルの中で表示デバイス（液晶や有機ＥＬ素子など）のガンマ特性に合う階調電圧を割り当てることで表示デバイスのガンマ特性に合わせた階調電圧を出力することができる。そのためデータドライバは、表示階調数よりも多いリニア階調数を有する。図３９では、表示階調に対応したｎビットのデータをリニア階調に対応したｍ（ｍ＞ｎ）ビットデータに変換するためのデータ変換テーブル９９１と、それに基づきデータ変換を行うデータ変換回路９９０とを備えている。データ変換テーブル９９１は、例えば液晶のガンマカーブや液晶や有機ＥＬのＲＧＢごとの特性に対応させたものなどが好適である。データ変換テーブル９９１とデータ変換回路９９０は、データドライバ９８０にｍ（＝２Ｋ）ビットデータが入力される構成であればよく、図３９のように表示コントローラー９５０とリンクさせて備えるのが簡単である。
以上、本発明においては、図３３乃至図４０に追加して説明したように、２Ｋビットのデジタルデータに対して、偶数ビットグループ及び奇数ビットグループのシリアル出力に変換するデータ入力制御回路２６を設け、また増幅回路をタイムシリアルに入力された２つの電圧を１対２に内挿した電圧を増幅出力するように変更することにより、デコーダの素子数を大幅に削減し、省面積化を実現できる。そしてチップサイズ低減により低コストのデータドライバＬＳＩが実現でき、表示装置の低コスト化に大きく寄与する。また、ポリシリコン（非結晶性シリコン）など薄膜半導体を用いて、表示部、ゲートドライバ、データドライバ等を一体で形成する表示装置においては、データドライバの省面積化により狭額縁化が実現できる。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定される
ものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得る
であろう各種変形、修正を含むことは勿論である。
本発明の一実施例の出力回路の構成を示す図である。 本発明の一実施例の増幅器の１：２内挿動作を説明する図である。 本発明の一実施例の増幅器の２：１内挿動作を説明する図である。 本発明の一実施例の増幅器の構成の一例を示す図である。 本発明の一実施例の増幅器の構成の別の例を示す図である。 本発明の一実施例の増幅器の構成のさらに別の例を示す図である。 本発明の一実施例の２ビットＤＡＣの入出力レベルの対応を示す図である。 図７の対応関係を実現する２ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 本発明の一実施例のＤＡＣの出力電圧波形を示す図である。 図１の増幅回路１３へ入力可能な入力電圧数ｍが４個（ｍ＝４）の場合の入出力レベル対応図の一例である。 本発明の他の実施例の４ビットＤＡＣの入出力レベルの対応を示す図である。 図１１の対応関係を実現する４ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 図１２の変更例を示す図である。 図１２、図１３のデコーダと、図５の差動増幅器を用いた４ビットＤＡＣの出力波形を示す図である。 本発明の他の実施例の６ビットＤＡＣの入出力レベルの対応を示す図である。 図１５の対応関係を実現する６ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 図１６のデコーダと図５の差動増幅器を用いた６ビットＤＡＣの出力波形を示す図である。 本発明の一実施例のデータドライバの構成を示す図である。 データドライバの出力電圧特性を示す図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 従来のデータドライバの構成を示す図である。 第１特許文献（ＵＳ６，２４６，３５１号明細書）記載のＤＡＣの構成を示す図である。 第２特許文献（ＵＳ５，３９６，２４５号明細書）記載のＤＡＣの構成を示す図である。 図２１のデコーダ９８４の構成を示す図である。 本発明の他の実施例におけるデコーダの構成を示す図である。 本発明のさらに別の実施例におけるデコーダの構成を示す図である。 本発明の別の実施例のＤＡＣにおける入出力対応を示す図である。 図２７の入出力対応関係を実現するデコーダの構成の一例を示す図である。 図２７の入出力対応関係を実現するデコーダの構成の他の例を示す図である。 本発明のさらに別の実施例の選択回路（デコーダ）の構成を示す図である。 図３０の回路ブロックの構成を示す図である。 図１１の対応関係を実現する４ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 本発明の別の実施例のデジタルアナログ変換器（ＤＡＣ）の構成を示す図である。 図３３の増幅回路２３の一実施例の構成を示す図である。 図３３の増幅回路２３の一実施例の別の構成を示す図である。 図３３のデータ入力制御回路２６とデコーダ２２の一実施例の構成を示す図である。 本発明の一実施例の別のデータドライバの構成を示す図である。 本発明の一実施例のアクティブマトリクス型液晶表示装置の構成を示す図である。 図１１の４ビットＤＡＣの入出力レベルの対応を示す図の変更例である。 図３９の各参照電圧の選択条件を示す図である。
符号の説明
１１ 出力回路
１２、２２ 選択回路（デコーダ）
１２Ａ、１２Ａ１、１２Ａ２、１２Ａ３、１２Ｂ、１２Ｂ１、１２Ｂ２、１２Ｂ３ デ
コーダブロック
１３、２３ 増幅回路（アンプ）
１４ 階調電圧発生回路
２２ デコーダ
２４ 参照電圧発生回路
２５ 回路ブロック
２６ データ入力制御回路
４１、４２、４３ 回路ブロック
５１、５２、５３、６１ 回路ブロック
１０１〜１０６ ｎチャネルトランジスタ
１０７〜１０９ 定電流源
１１０、１１１ ｐチャネルトランジスタ
１１２ 増幅器
３０１〜３０４ ｎチャネルトランジスタ
４０１〜４１６ ｎチャネルトランジスタ
５０１〜５２８ ｎチャネルトランジスタ
６０１〜６３０ ｎチャネルトランジスタ
７０１〜７０４ ｎチャネルトランジスタ
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ
９６４ 画素電極
９６５ 液晶容量
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８３、９８６ 階調電圧発生回路
９８４、９８７ デコーダ
９８５ バッファ回路
９９０ データ変換回路
９９１ データ変換テーブル
Ｔ０、Ｔ１、Ｔ２ 入力端子
Ｒ０００〜Ｒ２５５、Ｒ０００ｂ〜Ｒ２５５ｂ 抵抗ストリング
Ｓ０００〜Ｓ２５５、Ｓ０００ｂ〜Ｓ２５５ｂ 抵抗端電圧選択スイッチ
４００１、４００１ｂ ストリングＤＡＣ部
４００２、４００３、４００２ｂ、４００３ｂ 入力端子
４００４、４００４ｂ 差動対入力選択スイッチ
４１００、４１００ｂ 内挿アンプ部
４１１０、４１２０、４１３０、４１４０、４１１０ｂ、４１２０ｂ、４１３０ｂ、４
１４０ｂ 差動対
４１１１、４１２１、４１３１、４１４１、４１１１ｂ、４１２１ｂ、４１３１ｂ、４
１４１ｂ 非反転入力
４１１２、４１２２、４１３２、４１４２、４１１２ｂ、４１２２ｂ、４１３２ｂ、４
１４２ｂ 反転入力
４１５０、４１５０ｂ 負荷回路
４２００ｂ 電流源

Claims (75)

  1. 互いに電圧値が異なるｍ個の参照電圧を入力し、第１、第２の端子に供給する２つの電圧を、前記ｍ個の参照電圧のｍの２乗通りの組合せの中から、選択信号に基づいて１組選択する選択回路と、
    前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた一定の内分比で内分してなる電圧を、出力端子から出力する増幅回路と、
    を備える、ことを特徴とする出力回路。
  2. 前記増幅回路は、前記ｍ個の参照電圧のｍの２乗通りの組合せに対応したｍの２乗個の異なる電圧を出力端子から出力する、ことを特徴とする請求項１記載の出力回路。
  3. 前記出力端子から出力される電圧が均等間隔の複数個の電圧である、ことを特徴とする請求項１又は２に記載の出力回路。
  4. 互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に出力する選択回路と、
    前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、
    を備える、ことを特徴とするデジタルアナログ変換回路。
  5. 前記デジタルアナログ変換回路は、前記ｍ個の参照電圧のｍの２乗通りの組合せに対応したｍの２乗個の異なる電圧を出力端子から出力する、ことを特徴とする請求項４記載のデジタルアナログ変換回路。
  6. 前記出力端子から出力される電圧が均等間隔の複数個の電圧である、ことを特徴とする請求項４又は５記載のデジタルアナログ変換回路。
  7. 前記選択回路は、互いに電圧値の異なる第１の参照電圧（Ａ）と第２の参照電圧（Ｂ）とを入力し、前記選択信号に基づいて、
    第１、第１の参照電圧（Ａ、Ａ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  8. 前記選択回路は、前記第１、第２の参照電圧を、前記選択信号をなす第１及び第２の信号の計２ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧と前記第１の端子との間に接続され、制御端子に前記第２信号の相補信号が入力される第１のスイッチと、
    前記第１の参照電圧と前記第２の端子との間に接続され、制御端子に前記第１信号の相補信号が入力される第１のスイッチと、
    前記第２の参照電圧と前記第１の端子との間に接続され、制御端子に前記第２信号が入力される第３のスイッチと、
    前記第２の参照電圧と前記第２の端子との間に接続され、制御端子に前記第１信号が入力される第４のスイッチと、
    を有する、ことを特徴とする請求項７記載の出力回路。
  9. 前記内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となる関係とされ、
    前記第１、第２の参照電圧は、等間隔の第１乃至第４レベルまでの電圧のうち、それぞれ、第１、第４のレベルとされ、
    前記選択回路において、前記第１、第２の参照電圧（Ａ、Ａ）の対の選択による出力電圧と、前記第２、第１の参照電圧（Ｂ、Ｂ）の対の選択による出力電圧とを両端とする計４レベルの電圧が出力される、ことを特徴とする請求項７記載の出力回路。
  10. 前記選択回路は、互いに電圧値が異なる第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を入力し、前記選択信号に基づいて、
    第１、第１の参照電圧（Ａ、Ａ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第１、第３の参照電圧（Ａ、Ｃ）、
    第１、第４の参照電圧（Ａ、Ｄ）、
    第２、第３の参照電圧（Ｂ、Ｃ）、
    第２、第４の参照電圧（Ｂ、Ｄ）、
    第３、第１の参照電圧（Ｃ、Ａ）、
    第３、第２の参照電圧（Ｃ、Ｂ）、
    第４、第１の参照電圧（Ｄ、Ａ）、
    第４、第２の参照電圧（Ｄ、Ｂ）、
    第３、第３の参照電圧（Ｃ、Ｃ）、
    第３、第４の参照電圧（Ｃ、Ｄ）、
    第４、第３の参照電圧（Ｄ、Ｃ）、
    第４、第４の参照電圧（Ｄ、Ｄ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４の２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  11. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１乃至第４の参照電圧の供給端子のそれぞれと前記第１、第２の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
    前記第１の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第１の端子と接続され、
    前記第１の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第１の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第１の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第２の信号と前記第４の信号をそれぞれ制御端子に入力する２つのスイッチを介して前記第１の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第１の信号と前記第３の信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続されている、
    、ことを特徴とする請求項１０記載の出力回路。
  12. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の端子と前記第１の参照電圧の供給端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第１及び第２のスイッチと、
    前記第２の端子と前記第１の参照電圧の供給端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する第３及び第４のスイッチと、
    前記第１の端子と前記第２の参照電圧の供給端子との間に接続され、前記第２の信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第５及び第６のスイッチと、
    前記第２の端子と前記第２の参照電圧の供給端子との間に接続され、前記第１の信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する第７及び第８のスイッチと、
    前記第１及び第２のスイッチの接続点と、前記第３の参照電圧の供給端子との間に接続され、前記第４の信号を制御端子に入力する第９のスイッチと、
    前記第３及び第４のスイッチの接続点と、前記第３の参照電圧の供給端子との間に接続され、前記第３の信号を制御端子に入力する第１０のスイッチと、
    前記第５及び第６のスイッチの接続点と、前記第４の参照電圧の供給端子との間に接続され、前記第４の信号を制御端子に入力する第１１のスイッチと、
    前記第７及び第８のスイッチの接続点と、前記第４の参照電圧の供給端子との間に接続され、前記第３の信号を制御端子に入力する第１２のスイッチと、
    を備えている、ことを特徴とする請求項１０記載の出力回路。
  13. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第１及び第２のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する第３及び第４のスイッチと、
    前記第２の参照電圧の供給端子と、前記第１及び第２のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第５のスイッチと、
    前記第２の参照電圧の供給端子と、前記第３及び第４のスイッチの接続点との間に接続され、前記第１の信号を制御端子に入力する第６のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する第７及び第８のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する第９及び第１０のスイッチと、
    前記第４の参照電圧の供給端子と、前記第７及び第８のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第１１のスイッチと、
    前記第４の参照電圧の供給端子と、前記第９及び第１０のスイッチの接続点との間に接続され、前記第１の信号を制御端子に入力する第１２のスイッチと、
    を備えている、ことを特徴とする請求項１０記載の出力回路。
  14. 前記内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となる関係となり、
    前記第１乃至第４の参照電圧は、等間隔の第１乃至第１６レベルの電圧のうち、それぞれ、第１、第４、第１３、第１６のレベルとされ、
    前記選択回路において、前記第１、第１の参照電圧（Ａ、Ａ）の対の選択による出力電圧と、前記第４、第４の参照電圧（Ｄ、Ｄ）の対の選択による出力電圧とを両端とする計１６レベルの電圧が出力される、ことを特徴とする請求項１０記載の出力回路。
  15. 前記選択回路が、互いに電圧値が異なる第１乃至第８の参照電圧（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ）を入力し、前記選択信号に基づいて、
    第１、第１の参照電圧（Ａ、Ａ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第１、第３の参照電圧（Ａ、Ｃ）、
    第１、第４の参照電圧（Ａ、Ｄ）、
    第２、第３の参照電圧（Ｂ、Ｃ）、
    第２、第４の参照電圧（Ｂ、Ｄ）、
    第３、第１の参照電圧（Ｃ、Ａ）、
    第３、第２の参照電圧（Ｃ、Ｂ）、
    第４、第１の参照電圧（Ｄ、Ａ）、
    第４、第２の参照電圧（Ｄ、Ｂ）、
    第３、第３の参照電圧（Ｃ、Ｃ）、
    第３、第４の参照電圧（Ｃ、Ｄ）、
    第４、第３の参照電圧（Ｄ、Ｃ）、
    第４、第４の参照電圧（Ｄ、Ｄ）、
    第１、第５の参照電圧（Ａ、Ｅ）、
    第１、第６の参照電圧（Ａ、Ｆ）、
    第２、第５の参照電圧（Ｂ、Ｅ）、
    第２、第６の参照電圧（Ｂ、Ｆ）、
    第１、第７の参照電圧（Ａ、Ｇ）、
    第１、第８の参照電圧（Ａ、Ｈ）、
    第２、第７の参照電圧（Ｂ、Ｇ）、
    第２、第８の参照電圧（Ｂ、Ｈ）、
    第３、第５の参照電圧（Ｃ、Ｅ）、
    第３、第６の参照電圧（Ｃ、Ｆ）、
    第４、第５の参照電圧（Ｄ、Ｅ）、
    第４、第６の参照電圧（Ｄ、Ｆ）、
    第３、第７の参照電圧（Ｃ、Ｇ）、
    第３、第８の参照電圧（Ｃ、Ｈ）、
    第４、第７の参照電圧（Ｄ、Ｇ）、
    第４、第８の参照電圧（Ｄ、Ｈ）、
    第５、第１の参照電圧（Ｅ、Ａ）、
    第５、第２の参照電圧（Ｅ、Ｂ）、
    第６、第１の参照電圧（Ｆ、Ａ）、
    第６、第２の参照電圧（Ｆ、Ｂ）、
    第５、第３の参照電圧（Ｅ、Ｃ）、
    第５、第４の参照電圧（Ｅ、Ｄ）、
    第６、第３の参照電圧（Ｆ、Ｃ）、
    第６、第４の参照電圧（Ｆ、Ｄ）、
    第７、第１の参照電圧（Ｇ、Ａ）、
    第７、第２の参照電圧（Ｇ、Ｂ）、
    第８、第１の参照電圧（Ｈ、Ａ）、
    第８、第２の参照電圧（Ｈ、Ｂ）、
    第７、第３の参照電圧（Ｇ、Ｃ）、
    第７、第４の参照電圧（Ｇ、Ｄ）、
    第８、第３の参照電圧（Ｈ、Ｃ）、
    第８、第４の参照電圧（Ｈ、Ｄ）、
    第５、第５の参照電圧（Ｅ、Ｅ）、
    第５、第６の参照電圧（Ｅ、Ｆ）、
    第６、第５の参照電圧（Ｆ、Ｅ）、
    第６、第６の参照電圧（Ｆ、Ｆ）、
    第５、第７の参照電圧（Ｅ、Ｇ）、
    第５、第８の参照電圧（Ｅ、Ｈ）、
    第６、第７の参照電圧（Ｆ、Ｇ）、
    第６、第８の参照電圧（Ｆ、Ｈ）、
    第７、第５の参照電圧（Ｇ、Ｅ）、
    第７、第６の参照電圧（Ｇ、Ｆ）、
    第８、第５の参照電圧（Ｈ、Ｅ）、
    第８、第６の参照電圧（Ｈ、Ｆ）、
    第７、第７の参照電圧（Ｇ、Ｇ）、
    第７、第８の参照電圧（Ｇ、Ｈ）、
    第８、第７の参照電圧（Ｈ、Ｇ）、
    第８、第８の参照電圧（Ｈ、Ｈ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で８の２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  16. 前記選択回路は、前記第１乃至第８の参照電圧を、前記選択信号をなす第１乃至第６の信号の計６ビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    前記第１乃至第８の参照電圧の供給端子のそれぞれと前記第１、第２の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
    前記第１の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第１の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第２の信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第５の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して前記第１の端子と接続され、
    前記第５の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第６の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して前記第１の端子と接続され、
    前記第６の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第７の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第７の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第８の参照電圧の供給端子は、前記第２の信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して前記第１の端子と接続され、
    前記第８の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続されている、ことを特徴とする請求項１５記載の出力回路。
  17. 前記選択回路は、前記第１乃至第８の参照電圧を、前記選択信号をなす第１乃至第６の信号の計６ビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１乃至第３のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第４乃至第６のスイッチと、
    前記第２の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第７乃至第９のスイッチと、
    前記第２の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１０乃至第１２のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１３乃至第１５のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１６乃至第１８のスイッチと、
    前記第４の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１９乃至第２１のスイッチと、
    前記第４の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２２乃至第２４のスイッチと、
    前記第５の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する第２５乃至第２７のスイッチと、
    前記第５の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第２８乃至第３０のスイッチと、
    前記第６の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する第３１乃至第３３のスイッチと、
    前記第６の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第３４乃至第３６のスイッチと、
    前記第７の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する第３７乃至第３９のスイッチと、
    前記第７の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する第４０乃至第４２のスイッチと、
    前記第８の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する第４３乃至第４５のスイッチと、
    前記第８の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する第４６乃至第４８のスイッチと、
    を有し、
    前記第３の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ０１）前記第５及び第１１のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ０２）前記第２９及び第３５のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第３の信号を制御端子に共通に入力とするスイッチについて、
    （ａ０３）前記第１７及び第２３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ０４）前記第４１及び第４７のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第４の信号を制御端子に共通に入力とするスイッチについて、
    （ａ０５）前記第１４及び第２０のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ０６）前記第３８及び第４４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第４の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ０７）前記第２及び第８のスイッチは、一のスイッチを共有するか、又は、
    ２つのスイッチで構成され、
    （ａ０８）前記第２６及び第３２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第５の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ０９）前記第６、第１２、第１８及び第２４のスイッチは、一のスイッチを共有するか、又は、
    （ａ１０）前記第６及び第１２のスイッチは、一のスイッチを共有するか又は、２つのスイッチで構成され、前記第１８及び第２４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第５の信号を制御端子に共通に入力とするスイッチについて、
    （ａ１１）前記第３０、第３６、第４２及び第４８のスイッチは、一のスイッチを共有するか、又は、
    （ａ１２）前記第３０及び第３６のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、前記第４２及び第４８のスイッチは、一のスイッチを共有するか、又は２つのスイッチで構成され、
    前記第６の信号を制御端子に共通に入力とするスイッチについて、
    （ａ１３）前記第２７、第３３、第３９及び第４５のスイッチは、一のスイッチを共有するか、又は、
    （ａ１４）前記第２７及び第３３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、前記第３９及び第４５のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第６の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ１５）前記第３、第９、第１５及び第２１のスイッチは、一のスイッチを共有するか、又は、
    （ａ１６）前記第３及び第９のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、前記第１５及び第２１のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成される、
    ことを特徴とする請求項１５に記載の出力回路。
  18. 前記選択回路は、前記第１乃至第８の参照電圧を、前記選択信号をなす第１乃至第６の信号の計６ビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１乃至第３のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第４乃至第６のスイッチと、
    前記第２の参照電圧の供給端子と、前記第１及び第２のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第７のスイッチと、
    前記第２の参照電圧の供給端子と、前記第４及び第５のスイッチの接続点との間に接続され、前記第１の信号を制御端子に入力する第８のスイッチと、
    前記第３の参照電圧の供給端子と、前記第２及び第３のスイッチの接続点との間に接続され、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する第９乃至第１０のスイッチと、
    前記第３の参照電圧の供給端子と、前記第５及び第６のスイッチの接続点との間に接続され、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する第１１乃至第１２のスイッチと、
    前記第４の参照電圧の供給端子と、前記第９及び第１０のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第１３のスイッチと、
    前記第４の参照電圧の供給端子と、前記第１１及び第１２のスイッチの接続点との間に接続され、前記第１の信号を制御端子に入力する第１４のスイッチと、
    前記第５の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する第１５乃至第１７のスイッチと、
    前記第５の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第１８乃至第２０のスイッチと、
    前記第６の参照電圧の供給端子と、前記第１５及び第１６のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第２１のスイッチと、
    前記第６の参照電圧の供給端子と、前記第１８及び第１９のスイッチの接続点との間に接続され、前記第１の信号を制御端子に入力する第２２のスイッチと、
    前記第７の参照電圧の供給端子と、前記第１６及び第１７のスイッチの接続点との間に接続され、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する第２３乃至第２４のスイッチと、
    前記第７の参照電圧の供給端子と、前記第１９及び第２０のスイッチの接続点との間に接続され、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する第２５乃至第２６のスイッチと、
    前記第８の参照電圧の供給端子と、前記第２３及び第２４のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第２７のスイッチと、
    前記第８の参照電圧の供給端子と、前記第２５及び第２６のスイッチの接続点との間に接続され、前記第１の信号を制御端子に入力する第２８のスイッチと、
    を備えている、ことを特徴とする請求項１５記載の出力回路。
  19. 前記内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となる関係となり、
    前記第１乃至第８の参照電圧は、等間隔の第１乃至第６４レベルの電圧のうち、それぞれ、第１、第４、第１３、第１６、第４９、第５２、第６１、第６４レベルとされ、
    前記選択回路において前記第１、第１の参照電圧（Ａ、Ａ）の対の選択による出力電圧と前記第８、第８の参照電圧（Ｈ、Ｈ）の対の選択による出力電圧を両端とする計６４レベルの電圧が出力される、ことを特徴とする請求項１５記載の出力回路。
  20. 出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、
    前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、
    前記区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される、
    ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  21. 前記複数の区間のうちのある区間における隣り合う電圧レベル間隔が、他の区間における隣り合う電圧レベル間隔と異なる、ことを特徴とする請求項２０に記載の出力回路。
  22. 前記増幅回路が、前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
    前記第１の端子に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第２のスイッチと、
    前記第２の端子に一端が接続された第３のスイッチと、
    前記第３のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第４のスイッチと、
    前記第１及び第２のスイッチの接続点と第１の電源間に接続された第１の容量と、
    前記第３及び第４のスイッチの接続点と前記第１の電源間に接続された第２の容量と、
    を有する、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  23. 前記第２及び第４のスイッチがともにオフ、前記第１及び第３のスイッチがともにオンとされた期間に、前記第１及び第２の端子に供給される電圧が前記第１及び第３のスイッチを介してそれぞれ前記第１及び第２の容量に蓄えられ、
    次に、前記第１及び第３のスイッチがともにオフ、前記第２及び第４のスイッチがともにオンとされた期間に、前記第１及び第２の容量の容量比の設定値に応じて、前記第１及び第２の端子の電圧を内分して電圧が、前記出力端子より出力される、ことを特徴とする請求項２２に記載の出力回路。
  24. 前記増幅回路が、入力対の一方が前記第１の端子に接続され他方が前記出力端子に接続された第１及び第２の差動対と、
    入力対の一方が前記第２の端子に接続され他方が前記出力端子に接続された第３の差動対と、
    前記第１、第２、第３の差動対にそれぞれ電流を供給する第１、第２、第３の電流源と、
    前記第１乃至第３の差動対の出力対に共通接続されている負荷回路と、
    前記第１乃至第３の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
    を有する、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  25. 前記増幅回路が、入力対の一方が前記第１の端子に接続され他方が前記出力端子に接続された第１及び第２の差動対と、
    入力対の一方が前記第２の端子に接続され他方が前記出力端子に接続された第３の差動対と、
    前記第１乃至第３の差動対に共通に接続され、前記第１乃至第３の差動対に電流を供給する第１の電流源と、
    前記第１乃至第３の差動対の出力対に共通接続されている負荷回路と、
    前記第１乃至第３の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
    を有する、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  26. 前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記選択信号に基づいて、前記第１乃至第２Ｋの参照電圧に関する４Ｋ個の組み合わせの電圧対のうちのいずれかの対を選択して前記第１、第２の端子に供給し、最大で４Ｋ個の異なる電圧レベルが、前記出力端子から出力可能とされてなる、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  27. 前記内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となる関係となり、
    前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋのレベルの電圧のうち、それぞれ、
    ｛１＋ａ1×４（Ｋ−１）＋ａ2×４（Ｋ−２）＋ａ3×４（Ｋ−３）＋…＋ａK×４（Ｋ−Ｋ）｝
    （ただし、ａ1、ａ2、ａ3、…、ａKは０又は３をとるものとする）
    番目のレベルとされ、
    前記選択信号に応じて、第１のレベルから第４Ｋのレベルまでの計４Ｋ個の互いに異なるレベルの電圧が前記出力端子より出力される、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  28. 入力されたデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    請求項１、２、３、７乃至２７のいずれか一に記載の前記出力回路を備え、
    前記データ信号は、前記選択回路に入力される前記選択信号に用いられる、ことを特徴とするデータドライバ。
  29. 複数の電圧レベルを生成する階調電圧発生回路と、
    映像データに基づき、前記複数の電圧レベルから選択された少なくとも２つの電圧を出力するデコーダ回路と、
    前記デコーダ回路から出力された電圧を入力し、前記映像データに対応した電圧を出力端子より出力する増幅器を備えたデータドライバにおいて、
    請求項１、２、３、７乃至２７のいずれか一に記載の出力回路を備え、
    前記デコーダは、前記出力回路の前記選択回路からなり、前記選択回路は、前記階調電圧発生回路からの複数の電圧レベルを前記複数の参照電圧として受け、前記映像データを前記選択信号として入力し、
    前記映像データに対応した電圧を出力端子より出力する増幅器は、前記出力回路の増幅回路よりなる、ことを特徴とする表示装置用のデータドライバ。
  30. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項２９に記載の前記表示装置用のデータドライバよりなる、ことを特徴とする表示装置。
  31. 出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、
    前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、
    前記区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される、ことを特徴とする請求項４乃至６のいずれか一に記載のデジタルアナログ変換回路。
  32. 前記複数の区間のうちのある区間における隣り合う電圧レベル間隔が、他の区間における隣り合う電圧レベル間隔と異なる、ことを特徴とする請求項３１に記載のデジタルアナログ変換回路。
  33. 前記増幅回路が、前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
    前記第１の端子に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第２のスイッチと、
    前記第２の端子に一端が接続された第３のスイッチと、
    前記第３のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第４のスイッチと、
    前記第１及び第２のスイッチの接続点と第１の電源間に接続された第１の容量と、
    前記第３及び第４のスイッチの接続点と前記第１の電源間に接続された第２の容量と、
    を有する、ことを特徴とする請求項４乃至６のいずれか一に記載のデジタルアナログ変換回路。
  34. 前記第２及び第４のスイッチがともにオフ、前記第１及び第３のスイッチがともにオンとされた期間に、前記第１及び第２の端子に供給される電圧が前記第１及び第３のスイッチを介してそれぞれ前記第１及び第２の容量に蓄えられ、
    次に、前記第１及び第３のスイッチがともにオフ、前記第２及び第４のスイッチがともにオンとされた期間に、前記第１及び第２の容量の容量比の設定値に応じて、前記第１及び第２の端子の電圧を内分した電圧が、前記出力端子より出力される、ことを特徴とする請求項３３に記載のデジタルアナログ変換回路。
  35. 前記増幅回路が、入力対の一方が前記第１の端子に接続され他方が前記出力端子に接続された第１及び第２の差動対と、
    入力対の一方が前記第２の端子に接続され他方が前記出力端子に接続された第３の差動対と、
    前記第１、第２、第３の差動対にそれぞれ電流を供給する第１、第２、第３の電流源と、
    前記第１乃至第３の差動対の出力対に共通接続されている負荷回路と、
    前記第１乃至第３の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
    を有する、ことを特徴とする請求項４乃至６のいずれか一に記載のデジタルアナログ変換回路。
  36. 前記増幅回路が、入力対の一方が前記第１の端子に接続され他方が前記出力端子に接続された第１及び第２の差動対と、
    入力対の一方が前記第２の端子に接続され他方が前記出力端子に接続された第３の差動対と、
    前記第１乃至第３の差動対に共通に接続され、前記第１乃至前記第３の差動対に電流を供給する第１の電流源と、
    前記第１乃至第３の差動対の出力対に共通接続されている負荷回路と、
    前記第１乃至第３の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
    を有する、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  37. 請求項１、２、３、７乃至２７のいずれか一に記載の出力回路を備え、
    データ入力端子より入力されるデジタル入力信号を、前記選択信号として前記選択回路に入力し、最大でｍの２乗個の互いに異なるの電圧レベルの中から、入力された前記デジタル入力信号に対応する出力電圧が、前記増幅回路から出力される、ことを特徴とするデジタルアナログ変換回路。
  38. 前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧と、
    少なくとも２Ｋビットよりなる前記デジタルデータを入力し、
    前記デジタルデータ信号に応じて、前記第１乃至第２Ｋの参照電圧に関する４Ｋの組み合わせの電圧対のうちいずれかの対を選択して前記第１、第２の端子に供給し、最大で４Ｋ個の異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項４乃至６のいずれか一に記載のデジタルアナログ変換回路。
  39. 内分比が１：２又は２：１とされ、前記第１、第２の端子の一方の入力電圧の２倍の電圧と前記第１、第２の端子の他方の入力電圧との和が前記出力電圧の３倍となり、
    前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋのレベルの電圧のうち、それぞれ、
    ｛１＋ａ1×４（Ｋ−１）＋ａ2×４（Ｋ−２）＋ａ3×４（Ｋ−３）＋…＋ａK×４（Ｋ−Ｋ）｝
    （ただし、ａ1、ａ2、ａ3、…、ａKは０又は３をとるものとする）
    番目のレベルとされ、
    入力された少なくとも２Ｋビットよりなる前記デジタルデータ信号に応じて、前記第１のレベルから第４Ｋのレベルまでの計４Ｋ個の互いに異なるレベルの電圧が、前記出力端子より出力される、ことを特徴とする請求項４乃至６のいずれか一に記載のデジタルアナログ変換回路。
  40. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を生成する回路と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号とを入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記デコーダブロックは、３段構成の回路ブロックを有し、
    前記１段目は、入力される前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、ｍ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記ｍ個の参照電圧の中から、重複を含めた２つの電圧を選択して出力する回路ブロックをＳ個備え、
    前記２段目は、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の一方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックと、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の他方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックを備え、
    前記３段目は、前記２段目の２つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ、前記第１及び第２の端子に供給するか、又は、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とするデジタルアナログ変換回路。
  41. 前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は前記第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記２段目の２つの回路ブロックの出力を前記第１及び第２の端子にそれぞれ供給する構成としてなる、ことを特徴とする請求項４０に記載のデジタルアナログ変換回路。
  42. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を生成する回路と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号とを入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記デコーダブロックは、３段構成の回路ブロックを有し、
    前記１段目は、入力された前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、Ｓ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記Ｓ個の参照電圧の中から１つの電圧を選択して出力する回路ブロックをｍ個備え、
    前記２段目は、前記１段目のｍ個の回路ブロックで選択されたｍ個の電圧を入力とし、前記第２のビットグループの値に応じて、入力されたｍ個の電圧の中から２つの電圧を選択して出力する１つの回路ブロックを備え、
    前記３段目は、前記２段目の回路ブロックで選択出力された２つの電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ前記第１及び第２の端子に供給するか、又は、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とするデジタルアナログ変換回路。
  43. 前記ｍの値が共通又は異なるデコーダブロックを更に備え、
    前記ｍの値が最大となるデコーダブロックにおいて、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は前記第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記第２の回路ブロックの出力を前記第１及び第２の端子に供給してなる、ことを特徴とする請求項４２に記載のデジタルアナログ変換回路。
  44. それぞれが、請求項４０記載のデコーダブロックよりなる第１乃至第３のデコーダブロックを備え、
    前記デジタルデータ信号は、８ビットデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）よりなり、
    前記第１及び第２のデコーダブロックは、前記ｍを２、前記Ｓを８として共通とし、それぞれ、１６個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ１、Ｄ０）、（Ｄ４、Ｄ３、Ｄ２）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第３のデコーダブロックは、前記ｍを４、前記Ｓを１２とし、４８個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ３、Ｄ２、Ｄ１、Ｄ０）、（Ｄ７、Ｄ６、Ｄ５、Ｄ４）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の一方が前記第１の端子に共通に接続され、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の他方が前記第２の端子に共通に接続され、
    前記８ビットデジタルデータ信号に基づき、前記出力端子から２５６の互いに異なる電圧レベルのうち任意の１つを出力可能としてなる、ことを特徴とするデジタルアナログ変換回路。
  45. 前記第３のデコーダブロックの前記３段目の回路ブロックを省略し、前記２つの２段目の回路ブロックの出力をそれぞれ前記第１及び第２の端子に接続してなる、ことを特徴とする請求項４４記載のデジタルアナログ変換回路。
  46. それぞれが、請求項４２記載のデコーダブロックよりなる第１乃至第３のデコーダブロックを備え、
    前記デジタルデータ信号は、８ビットデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）よりなり、
    前記第１及び第２のデコーダブロックは、前記ｍを２、前記Ｓを８として共通とし、それぞれ、１６個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ４、Ｄ３、Ｄ２）、（Ｄ１、Ｄ０）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第３のデコーダブロックは、前記ｍを４、前記Ｓを１２とし、４８個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ７、Ｄ６、Ｄ５、Ｄ４）、（Ｄ３、Ｄ２、Ｄ１、Ｄ０）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の一方が前記第１の端子に共通に接続され、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の他方が前記第２の端子に共通に接続され、
    前記８ビットデジタルデータ信号に基づき、前記出力端子から２５６の互いに異なる電圧レベルのうち任意の１つを出力可能としてなる、ことを特徴とするデジタルアナログ変換回路。
  47. 前記第３のデコーダブロックの前記３段目の回路ブロックを省略し、前記２段目の回路ブロックの２つの出力をそれぞれ前記第１及び第２の端子に接続してなる、ことを特徴とする請求項４６記載のデジタルアナログ変換回路。
  48. 前記内分比が１：２又は２：１とされる、ことを特徴とする請求項４０乃至４７のいずれか一に記載のデジタルアナログ変換回路。
  49. 請求項４０乃至４８のいずれか一に記載の前記デジタルアナログ変換回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、
    ことを特徴とする表示装置。
  50. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を入力する複数の端子と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号を入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する選択回路と、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記選択回路は、３段構成の回路ブロックを有し、
    前記１段目は、入力される前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、ｍ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記ｍ個の参照電圧の中から、重複を含めた２つの電圧を選択して出力する回路ブロックをＳ個備え、
    前記２段目は、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の一方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックと、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の他方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックを備え、
    前記３段目は、前記２段目の２つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ、前記第１及び第２の端子に供給するか、又は、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３のビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とする出力回路。
  51. 前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記２段目の２つの回路ブロックの出力を前記第１及び第２の端子にそれぞれ供給する構成としてなる、ことを特徴とする請求項５０に記載の出力回路。
  52. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を入力する複数の端子と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号を入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する選択回路と、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記選択回路は、３段構成の回路ブロックを有し、
    前記１段目は、入力された前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、Ｓ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記Ｓ個の参照電圧の中から１つの電圧を選択して出力する回路ブロックをｍ個備え、
    前記２段目は、前記１段目のｍ個の回路ブロックで選択されたｍ個の電圧を入力とし、前記第２のビットグループの値に応じて、入力されたｍ個の電圧の中から２つの電圧を選択して出力する１つの回路ブロックを備え、
    前記３段目は、前記２段目の回路ブロックで選択出力された２つの電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ前記第１及び第２の端子に供給するか、又は、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３のビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とする出力回路。
  53. 前記ｍの値が共通又は異なる前記選択回路を複数備え、
    前記ｍの値が最大となる選択回路において、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記第２の回路ブロックからの２つの出力を前記第１及び第２の端子に供給してなる、ことを特徴とする請求項５２に記載の出力回路。
  54. 前記内分比が１：２又は２：１とされる、ことを特徴とする請求項５０乃至５３のいずれか一に記載の出力回路。
  55. 入力されたデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    互いに電圧値が異なる複数の参照電圧を生成する階調電圧生成回路と、
    請求項５０乃至５４のいずれか一に記載の前記出力回路を備え、
    前記データ信号は、前記選択回路に入力される前記デジタルデータ信号に用いられる、ことを特徴とするデータドライバ。
  56. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項５５記載のデータドライバよりなる、ことを特徴とする表示装置。
  57. 前記ｍを２Ｋ（ただし、Ｋは所定の正整数）とし、
    前記選択回路が、第１乃至第２Ｋの参照電圧を、前記選択信号をなす第１乃至第２Ｋの信号の計２Ｋビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    第１列から第Ｋ列までの回路ブロック群を備え、前記各回路ブロックは４つの入力端子と２つの出力端子を有し、前記４つの入力端子より電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を前記２つの出力端子より出力し、
    前記第１列は、２の（Ｋ−１）乗個の前記回路ブロックよりなり、２の（Ｋ−１）乗個の前記回路ブロックが、それぞれ、４つの入力端子の２つずつが共通接続された２つの入力端に、前記第１乃至第２Ｋの参照電圧の各２つが入力され、前記第１、第２の信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    第Ｆ列（ただし、Ｆは２からＫまでの正整数）は、２の（Ｋ−Ｆ）乗個の前記回路ブロックよりなり、前記２の（Ｋ−Ｆ）乗個の回路ブロックが、それぞれ、４つの入力端子に第（Ｆ−１）列の各２つの回路ブロックの出力電圧信号が入力され、第（２Ｆ−１）、第２Ｆの信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    前記第Ｋ列の回路ブロック群の２つの出力電圧信号が前記第１、第２の端子に出力される、ことを特徴とする請求項１乃至３のいずれか一に記載の出力回路。
  58. 前記回路ブロックは、前記４つの入力端子（「第１乃至第４の入力端子」という）と前記２つの出力端子（「第１及び第２の出力端子」という）について、
    前記第１及び第３の入力端子と前記第１の出力端子の間にそれぞれ挿入され、前記２つのビット信号の一方の信号に基づきオン・オフ制御される２つのスイッチと、
    前記第２及び第４の入力端子と前記第２の出力端子の間にそれぞれ挿入され、前記２つのビット信号の他方の信号に基づきそれぞれオン・オフ制御される２つスイッチと、
    を有する、ことを特徴とする請求項５７記載の出力回路。
  59. 前記ｍを２Ｋ（ただし、Ｋは所定の正整数）とし、
    前記選択回路が、第１乃至第２Ｋの参照電圧を、前記選択信号をなす第１乃至第２Ｋの信号の計２Ｋビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    第１列から第Ｋ列までの回路ブロック群を備え、前記各回路ブロックは４つの入力端子と２つの出力端子を有し、前記４つの入力端子より電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を前記２つの出力端子より出力し、
    前記第１列は、２の（Ｋ−１）乗個の前記回路ブロックよりなり、２の（Ｋ−１）乗個の前記回路ブロックが、それぞれ、４つの入力端子の２つずつが共通接続された２つの入力端に、前記第１乃至第２Ｋの参照電圧の各２つが入力され、前記第１、第２の信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    第Ｆ列（ただし、Ｆは２からＫまでの正整数）は、２の（Ｋ−Ｆ）乗個の前記回路ブロックよりなり、前記２の（Ｋ−Ｆ）乗個の回路ブロックが、それぞれ、４つの入力端子に第（Ｆ−１）列の各２つの回路ブロックの出力電圧信号が入力され、第（２Ｆ−１）、第２Ｆの信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    前記第Ｋ列の回路ブロック群の２つの出力電圧信号が前記第１、第２の端子に出力される、ことを特徴とする請求項４乃至６のいずれか一に記載のデジタルアナログ変換回路。
  60. 前記回路ブロックは、前記４つの入力端子（「第１乃至第４の入力端子」という）と前記２つの出力端子（「第１及び第２の出力端子」という）について、
    前記第１及び第３の入力端子と前記第１の出力端子の間にそれぞれ挿入され、前記２つのビット信号の一方の信号に基づきオン・オフ制御される２つのスイッチと、
    前記第２及び第４の入力端子と前記第２の出力端子の間にそれぞれ挿入され、前記２つのビット信号の他方の信号に基づきそれぞれオン・オフ制御される２つのスイッチと、
    を有する、ことを特徴とする請求項５９記載のデジタルアナログ変換回路。
  61. 請求項５９又は６０に記載の前記デジタルアナログ変換回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
  62. 互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して順次出力するデコーダ回路と、
    前記デコーダ回路で選択された２つの電圧を１つの端子より順次入力し、２つの電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、
    を備える、ことを特徴とする出力回路。
  63. 互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して順次出力するデコーダ回路と、
    前記デコーダ回路で選択された２つの電圧を１つの端子より順次入力し、２つの電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、
    を備える、ことを特徴とするデジタルアナログ変換回路。
  64. 前記デジタルアナログ変換回路は、前記ｍ個の参照電圧のｍの２乗通りの組合せに対応したｍの２乗個の異なる電圧を出力端子から出力する、ことを特徴とする請求項６３記載のデジタルアナログ変換回路。
  65. 前記出力端子から出力される電圧が均等間隔の複数個の電圧である、ことを特徴とする請求項６３又は６４記載のデジタルアナログ変換回路。
  66. 前記増幅回路が、容量素子とスイッチを含み、
    前記１つの端子より順次供給される第１、第２の電圧を、前記容量素子及びスイッチの接続切替により演算して出力する、ことを特徴とする請求項６３記載のデジタルアナログ変換回路。
  67. 入力された複数ビットのデジタルデータ信号のうち、制御信号に基づき、奇数及び偶数ビットの一方よりなる複数ビットを出力し、つづいて、奇数及び偶数ビットの他方よりなる複数ビットを順次出力するように制御するデータ入力制御回路を備え、
    前記データ入力制御回路の出力が、前記デコーダ回路に供給される、ことを特徴とする請求項６３記載のデジタルアナログ変換回路。
  68. 前記デコーダ回路が、前記１つの端子と、少なくとも１つの前記参照電圧の供給端子との間に接続され、前記データ入力制御回路からの出力によりオン・オフ制御されるスイッチ群を備えている、ことを特徴とする請求項６７記載のデジタルアナログ変換回路。
  69. 前記増幅回路が、出力端子が反転入力端子に帰還接続された差動増幅器と、
    前記１つの端子と前記差動増幅器の非反転入力端子との間に接続された第１のスイッチと、
    前記１つの端子に一端が接続された第２のスイッチと、
    前記第２のスイッチの他端と前記非反転入力端子との間に接続された第３のスイッチと、
    前記第１のスイッチと前記第３のスイッチと前記非反転入力端子との接続点と基準電圧端子との間に接続された第１の容量と、
    前記第２のスイッチと前記第３のスイッチとの接続点と前記基準電圧端子との間に接続された第２の容量と、
    を備えている、ことを特徴とする請求項６３記載のデジタルアナログ変換回路。
  70. 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、
    前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、
    を有し、
    前記１つの端子に一端が接続されたスイッチと、
    前記スイッチの他端と基準電圧端子との間に接続された容量を備え、
    前記複数の差動対のうち所定個の差動対の入力対の一方は前記１つの端子に接続され、残りの差動対の入力対の一方は前記スイッチの他端に共通に接続され、
    前記複数の差動対の入力対の他方は前記出力端子に共通に接続されている、ことを特徴とする請求項６３記載のデジタルアナログ変換回路。
  71. 入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    請求項６３乃至７０のいずれか一に記載の前記デジタルアナログ変換回路を備えている、ことを特徴とするデータドライバ。
  72. 請求項６３乃至７０のいずれか一に記載の前記デジタルアナログ変換回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
  73. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項７１記載のデータドライバよりなる、ことを特徴とする表示装置。
  74. ｎビットの映像データを、ＲＧＢ（赤、緑、青）ごとに、それぞれ、ｍビット（ただし、ｎ＜ｍ）の映像データに対応させるためのデータ変換テーブルと、
    前記ｎビットの映像データを入力し、前記データ変換テーブルを参照して、前記ｍビットの映像データに変換し、前記データドライバに出力するデータ変換回路と、
    を更に備えている、ことを特徴とする請求項７３記載の表示装置。
  75. 前記内分比が１：２又は２：１とされ、前記２つの電圧の一方の２倍の電圧と他方との和が前記出力端子から出力される電圧の３倍となる関係となり、
    前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋのレベルの電圧のうち、それぞれ、
    ｛１＋ａ1×４（Ｋ−１）＋ａ2×４（Ｋ−２）＋ａ3×４（Ｋ−３）＋…＋ａK×４（Ｋ−Ｋ）｝
    （ただし、ａ1、ａ2、ａ3、…、ａKは０又は３をとるものとする）
    番目のレベルとされ、
    前記選択信号に応じて、第１のレベルから第４Ｋのレベルまでの計４Ｋ個の互いに異なるレベルの電圧が前記出力端子より出力される、ことを特徴とする請求項６３乃至６５のいずれか一に記載のデジタルアナログ変換回路。
JP2005092651A 2004-12-16 2005-03-28 出力回路及びデジタルアナログ回路並びに表示装置 Expired - Fee Related JP4100407B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005092651A JP4100407B2 (ja) 2004-12-16 2005-03-28 出力回路及びデジタルアナログ回路並びに表示装置
US11/300,387 US7369075B2 (en) 2004-12-16 2005-12-15 Output circuit, digital/analog circuit and display apparatus
CN2011102634135A CN102361457A (zh) 2004-12-16 2005-12-16 输出电路及数字模拟电路以及显示装置
CN200510131698.1A CN1790917B (zh) 2004-12-16 2005-12-16 数字模拟电路以及显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004364953 2004-12-16
JP2005092651A JP4100407B2 (ja) 2004-12-16 2005-03-28 出力回路及びデジタルアナログ回路並びに表示装置

Publications (2)

Publication Number Publication Date
JP2006197532A true JP2006197532A (ja) 2006-07-27
JP4100407B2 JP4100407B2 (ja) 2008-06-11

Family

ID=36594991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005092651A Expired - Fee Related JP4100407B2 (ja) 2004-12-16 2005-03-28 出力回路及びデジタルアナログ回路並びに表示装置

Country Status (3)

Country Link
US (1) US7369075B2 (ja)
JP (1) JP4100407B2 (ja)
CN (2) CN1790917B (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008077031A (ja) * 2006-09-22 2008-04-03 Samsung Sdi Co Ltd 駆動回路及びこれを利用した有機電界発光表示装置
JP2008122895A (ja) * 2006-11-09 2008-05-29 Samsung Sdi Co Ltd 駆動回路及びこれを利用した有機電界発光表示装置
JP2008122567A (ja) * 2006-11-10 2008-05-29 Nec Electronics Corp データドライバ及び表示装置
US7545305B2 (en) 2006-11-02 2009-06-09 Nec Electronics Corporation Data driver and display device
JP2009157393A (ja) * 2009-04-13 2009-07-16 Nec Electronics Corp データドライバ及び表示装置
JP2009213132A (ja) * 2008-02-07 2009-09-17 Nec Electronics Corp デジタルアナログ変換回路とデータドライバ及び表示装置
JP2010226183A (ja) * 2009-03-19 2010-10-07 Hitachi Displays Ltd 多入力一出力回路及び表示装置
CN102347002A (zh) * 2010-07-29 2012-02-08 瑞萨电子株式会社 数字模拟变换电路及显示驱动器
US8217883B2 (en) 2006-11-08 2012-07-10 Renesas Electronics Corporation Output circuit, and data driver and display device using the same
US8462145B2 (en) 2008-12-18 2013-06-11 Samsung Electronics Co., Ltd. Digital-to-analog converter, source driving circuit and display device having the same
US10002972B2 (en) 2015-04-13 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. OLED display device comprising dual gate transistor
US10262570B2 (en) 2015-03-05 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10573219B2 (en) 2017-11-16 2020-02-25 Seiko Epson Corporation Display driver, electro-optical device, and electronic apparatus
US10713992B2 (en) 2018-07-23 2020-07-14 Seiko Epson Corporation Display driver, electro-optical device, and electronic apparatus
JP2020148862A (ja) * 2019-03-12 2020-09-17 ラピスセミコンダクタ株式会社 デジタルアナログ変換回路及びデータドライバ

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004325716A (ja) * 2003-04-24 2004-11-18 Sharp Corp カラー画像表示のための駆動回路およびこれを備えた表示装置
JP4100407B2 (ja) * 2004-12-16 2008-06-11 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
JP4472507B2 (ja) * 2004-12-16 2010-06-02 日本電気株式会社 差動増幅器及びそれを用いた表示装置のデータドライバ並びに差動増幅器の制御方法
JP4803711B2 (ja) * 2005-08-25 2011-10-26 オンセミコンダクター・トレーディング・リミテッド Ｓｔｎ−ｌｃｄパネル用の駆動回路
KR100770723B1 (ko) * 2006-03-16 2007-10-30 삼성전자주식회사 평판 표시 장치의 소스 드라이버의 디지털/아날로그변환장치 및 디지털/아날로그 변환방법.
KR20080105977A (ko) * 2007-05-30 2008-12-04 삼성전자주식회사 디지털-아날로그 변환기 및 디지털-아날로그 변환 방법
JP5047699B2 (ja) * 2007-06-08 2012-10-10 ルネサスエレクトロニクス株式会社 増幅回路、デジタルアナログ変換回路及び表示装置
JP5137686B2 (ja) * 2008-05-23 2013-02-06 ルネサスエレクトロニクス株式会社 デジタルアナログ変換回路とデータドライバ及び表示装置
JP5373680B2 (ja) * 2010-03-26 2013-12-18 ルネサスエレクトロニクス株式会社 デジタルアナログ変換回路とデータドライバ及び表示装置
US9016511B2 (en) * 2010-07-19 2015-04-28 Silgan Containers Llc Heated container
US8390215B2 (en) * 2010-10-07 2013-03-05 Himax Analogic, Inc. Light emitting diode circuit, light emitting diode driving circuit, voltage selection circuit, and method for driving thereof
CN102539774A (zh) * 2010-12-21 2012-07-04 中国科学院电子学研究所 一种手持式多参数现场快速生化检测仪
US8547257B2 (en) * 2011-10-26 2013-10-01 Texas Instruments Incorporated Digital error correction in an analog-to-digital converter
US8847625B2 (en) * 2012-02-16 2014-09-30 Southern Methodist University Single clock distribution network for multi-phase clock integrated circuits
TWI482439B (zh) * 2012-08-09 2015-04-21 Ili Technology Corp Interpolated digital to analog converter
CN104766578B (zh) * 2015-04-14 2018-06-15 深圳市华星光电技术有限公司 一种多电压产生装置及液晶显示器
KR102450738B1 (ko) * 2017-11-20 2022-10-05 삼성전자주식회사 소스 구동 회로 및 이를 포함하는 디스플레이 장치
US10755655B2 (en) * 2018-01-17 2020-08-25 Novatek Microelectronics Corp. Source driver and operation method for improving display quality
CN109523964B (zh) * 2018-12-17 2021-04-20 合肥奕斯伟集成电路有限公司 一种选择电路、数位类比转换器以及显示设备
CN109787635A (zh) * 2019-01-10 2019-05-21 京东方科技集团股份有限公司 数模转换电路及其数模转换方法、显示装置
JP6937331B2 (ja) 2019-03-12 2021-09-22 ラピスセミコンダクタ株式会社 デジタルアナログ変換回路及びデータドライバ
TWI744614B (zh) * 2019-03-21 2021-11-01 瑞鼎科技股份有限公司 源極驅動器及其運作方法
JP7374627B2 (ja) * 2019-06-28 2023-11-07 キヤノン株式会社 デジタルアナログ変換回路、表示装置、電子機器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61248619A (ja) 1985-04-26 1986-11-05 Fujitsu Ltd 多値論理回路
JPH07105710B2 (ja) 1986-04-08 1995-11-13 日本電気株式会社 論理回路
JPH05307368A (ja) 1992-04-30 1993-11-19 Fujitsu Ltd 多階調アクティブマトリックス液晶駆動回路
US5396245A (en) 1993-01-21 1995-03-07 Linear Technology Corporation Digital to analog converter
JPH09152847A (ja) * 1995-09-29 1997-06-10 Sharp Corp 液晶表示パネルの駆動方法及びその駆動回路
DE69719296T2 (de) 1996-11-21 2003-09-04 Matsushita Electric Ind Co Ltd A/D-Wandler und A/D-Wandlungsverfahren
JP3181544B2 (ja) 1996-11-21 2001-07-03 松下電器産業株式会社 Ａ／ｄ変換器及びａ／ｄ変換方法
US5859606A (en) * 1997-07-25 1999-01-12 Linear Technology Corporation Interpolation circuit for digital-to-analog converter
US5877717A (en) * 1997-12-15 1999-03-02 Industrial Technology Research Institute D/A converter with a Gamma correction circuit
JP3718607B2 (ja) 1999-07-21 2005-11-24 株式会社日立製作所 液晶表示装置及び映像信号線駆動装置
US6225931B1 (en) * 1999-08-30 2001-05-01 Industrial Technology Research Institute D/A converter with a gamma correction circuit
US6246351B1 (en) 1999-10-07 2001-06-12 Burr-Brown Corporation LSB interpolation circuit and method for segmented digital-to-analog converter
US6326913B1 (en) * 2000-04-27 2001-12-04 Century Semiconductor, Inc. Interpolating digital to analog converter and TFT-LCD source driver using the same
JP3594125B2 (ja) * 2000-07-25 2004-11-24 シャープ株式会社 Ｄａ変換器およびそれを用いた液晶駆動装置
JP2003045181A (ja) 2001-07-30 2003-02-14 Hitachi Ltd 半導体装置
TW529009B (en) * 2001-08-08 2003-04-21 Chi Mei Electronics Corp Switching unit of Gamma voltage signal
JP3795361B2 (ja) * 2001-09-14 2006-07-12 シャープ株式会社 表示駆動装置およびそれを用いる液晶表示装置
CN1455515A (zh) * 2002-04-30 2003-11-12 旭宏通讯股份有限公司 数字模拟转换装置及方法
US6697005B2 (en) * 2002-05-24 2004-02-24 Broadcom Corporation Analog to digital converter with interpolation of reference ladder
JP3891426B2 (ja) 2002-12-13 2007-03-14 富士通株式会社 集積回路及びａ／ｄ変換回路
US6707404B1 (en) * 2003-04-21 2004-03-16 Texas Instruments Incorporated Integral nonlinearity error correction circuitry and method for DAC
US6937178B1 (en) * 2003-05-15 2005-08-30 Linear Technology Corporation Gradient insensitive split-core digital to analog converter
JP4143588B2 (ja) * 2003-10-27 2008-09-03 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
US6970122B1 (en) * 2004-08-05 2005-11-29 Texas Instruments Incorporated Integral nonlinearity error correction for interpolating string DAC
JP4100407B2 (ja) * 2004-12-16 2008-06-11 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
JP4645258B2 (ja) * 2005-03-25 2011-03-09 日本電気株式会社 デジタルアナログ変換回路及び表示装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008077031A (ja) * 2006-09-22 2008-04-03 Samsung Sdi Co Ltd 駆動回路及びこれを利用した有機電界発光表示装置
US7868855B2 (en) 2006-09-22 2011-01-11 Samsung Mobile Display Co., Ltd. Driving circuit and organic light emitting diode display device thereof
US7545305B2 (en) 2006-11-02 2009-06-09 Nec Electronics Corporation Data driver and display device
US8384576B2 (en) 2006-11-08 2013-02-26 Renesas Electronics Corporation Output circuit, and data driver and display devices using the same
US8217883B2 (en) 2006-11-08 2012-07-10 Renesas Electronics Corporation Output circuit, and data driver and display device using the same
JP2008122895A (ja) * 2006-11-09 2008-05-29 Samsung Sdi Co Ltd 駆動回路及びこれを利用した有機電界発光表示装置
US8378948B2 (en) 2006-11-09 2013-02-19 Samsung Display Co., Ltd. Driving circuit and organic light emitting diode display device including the same
US7903078B2 (en) 2006-11-10 2011-03-08 Renesas Electronics Corporation Data driver and display device
JP2008122567A (ja) * 2006-11-10 2008-05-29 Nec Electronics Corp データドライバ及び表示装置
JP4540734B2 (ja) * 2008-02-07 2010-09-08 ルネサスエレクトロニクス株式会社 デジタルアナログ変換回路とデータドライバ及び表示装置
JP2009213132A (ja) * 2008-02-07 2009-09-17 Nec Electronics Corp デジタルアナログ変換回路とデータドライバ及び表示装置
US8111184B2 (en) 2008-02-07 2012-02-07 Renesas Electronics Corporation Digital-to-analog converting circuit, data driver and display device
US8462145B2 (en) 2008-12-18 2013-06-11 Samsung Electronics Co., Ltd. Digital-to-analog converter, source driving circuit and display device having the same
US8576214B2 (en) 2009-03-19 2013-11-05 Hitachi Displays, Ltd. Display device
JP2010226183A (ja) * 2009-03-19 2010-10-07 Hitachi Displays Ltd 多入力一出力回路及び表示装置
JP2009157393A (ja) * 2009-04-13 2009-07-16 Nec Electronics Corp データドライバ及び表示装置
CN102347002A (zh) * 2010-07-29 2012-02-08 瑞萨电子株式会社 数字模拟变换电路及显示驱动器
US10262570B2 (en) 2015-03-05 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10002972B2 (en) 2015-04-13 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. OLED display device comprising dual gate transistor
US10573219B2 (en) 2017-11-16 2020-02-25 Seiko Epson Corporation Display driver, electro-optical device, and electronic apparatus
US10713992B2 (en) 2018-07-23 2020-07-14 Seiko Epson Corporation Display driver, electro-optical device, and electronic apparatus
JP2020148862A (ja) * 2019-03-12 2020-09-17 ラピスセミコンダクタ株式会社 デジタルアナログ変換回路及びデータドライバ
JP7046860B2 (ja) 2019-03-12 2022-04-04 ラピスセミコンダクタ株式会社 デジタルアナログ変換回路及びデータドライバ
US11356113B2 (en) 2019-03-12 2022-06-07 Lapis Semiconductor Co., Ltd. Digital-to-analog conversion circuit and data driver

Also Published As

Publication number Publication date
US20060132344A1 (en) 2006-06-22
CN1790917A (zh) 2006-06-21
CN102361457A (zh) 2012-02-22
CN1790917B (zh) 2012-03-21
US7369075B2 (en) 2008-05-06
JP4100407B2 (ja) 2008-06-11

Similar Documents

Publication Publication Date Title
JP4100407B2 (ja) 出力回路及びデジタルアナログ回路並びに表示装置
JP4143588B2 (ja) 出力回路及びデジタルアナログ回路並びに表示装置
JP4609297B2 (ja) デジタルアナログ変換器、それを用いたデータドライバ及び表示装置
JP4472507B2 (ja) 差動増幅器及びそれを用いた表示装置のデータドライバ並びに差動増幅器の制御方法
JP4645258B2 (ja) デジタルアナログ変換回路及び表示装置
JP4661324B2 (ja) デジタルアナログ回路とデータドライバ及び表示装置
JP5334353B2 (ja) 液晶表示装置のソースドライバ
JP5137686B2 (ja) デジタルアナログ変換回路とデータドライバ及び表示装置
JP4401378B2 (ja) デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置
JP5607815B2 (ja) デジタルアナログ変換回路及び表示装置のデータドライバ
JP4282710B2 (ja) 出力回路、及びそれを用いたデータドライバならびに表示装置
US8111184B2 (en) Digital-to-analog converting circuit, data driver and display device
JP2009104056A (ja) デジタルアナログ変換回路とデータドライバ及び表示装置
JP5020102B2 (ja) アクティブマトリクス配列装置及びデジタル−アナログ変換器回路構成
JP4328596B2 (ja) 差動増幅器
JP5017871B2 (ja) 差動増幅器及びデジタルアナログ変換器
JP4819921B2 (ja) 差動増幅器及びそれを用いた表示装置のデータドライバ並びに差動増幅器の制御方法
JP2024047657A (ja) デジタルアナログ変換回路、データドライバ及び表示装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080310

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110328

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110328

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120328

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120328

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140328

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees