JP2006191117A - 集積受動デバイス - Google Patents

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Abstract

【課題】集積受動デバイス（ＩＰＤ）を担体基板（ＩＰＤ ＭＣＭ）として含むマルチチップ・モジュール（ＭＣＭ）を提供する。
【解決手段】寄生電気相互作用は、インタフェースから金属を除去することによって、またはＭＣＭの影響されやすいデバイス構成要素から離れた部分において金属を選択的に使用することによって、ＩＰＤの一方または両方のインタフェースで制御される。この影響されやすいデバイス構成要素は、主にアナログ回路構成要素、特にＲＦインダクタ要素である。ＩＰＤ配置では、影響されやすい構成要素は、他の構成要素から分離されている。これにより選択性を持つ金属手法の実装が可能になる。さらにＩＰＤ基板の上部の上の寄生相互作用を、ＩＣ半導体チップおよびＩＣチップの接地平面の選択的な配置によって低減させることも可能にしている。本発明のＩＰＤ ＭＣＭの好ましい実施形態では、ＩＰＤ基板は、多結晶である。
【選択図】図６

Description

（本項に含まれる技術資料の一部は、従来技術ではない場合がある。）
現況技術の無線周波数（Ｒadio Ｆrequency：ＲＦ）電気回路は、多量の受動素子を使用する。これらの回路の多くは、ハンドヘルドの無線製造物内で使用される。したがって、受動素子および受動素子回路の小型化が、ＲＦ素子技術では重要な目標となる。
能動シリコン素子の寸法で、受動素子を、集積化し、小型化することは、少なくとも２つの理由で行われなかった。１つは、典型的な受動素子が、今日までさまざまの材料技術を使用していることである。しかし、より根本的には、多くの受動素子の寸法が、デバイスの周波数と相関関係になっており、したがって、本質的に比較的大きいことである。しかし、それでも、よりコンパクトで面積効率が高い集積受動デバイス（Ｉntegrated Ｐassive Ｄevice：ＩＰＤ）を製造するための厳しい圧力は存在している。
著しい進歩は実現されている。多くの場合において、これらは表面実装技術（Ｓurface Ｍount Ｔechnology：ＳＭＴ）を含んでいる。多数の受動素子を含む小型の基板は、通常、表面実装技術を使用して、製造される。
集積受動素子ネットワークを製造することに関するより最近の進歩には薄膜技術が含まれ、この場合、抵抗器、キャパシタ、およびインダクタが、集積薄膜デバイスとして適切な基板上に作られる。たとえば、米国特許第６、３８８、２９０号を参照されたい。この進歩は、受動素子技術における次世代の集積化としての将来性を示している。しかし、基板の材料および特質（純単結晶シリコン）が、能動デバイス技術では、成功への鍵となっていたのと同様に、ＩＰＤの集積化が発展するときも、同じことが当てはまるということが明らかとなっている。受動薄膜デバイスは基板上に直接形成されるため、基板と受動素子の間の電気的相互作用が主な問題となる。米国特許出願第１０／８３５３３８号は、これらの問題を扱っており、所望の誘電特性と結合されたプロセシング利点を提供するＩＰＤ基板を説明し、請求している。この基板は、さらに、ＩＰＤの外形を小さくするために薄くすることもできる。
小型化の観点からの一般的な問題は、デバイスまたは回路のいわゆる「実装面積」であるが、厚さを薄くすることもそれに伴う目標である。ＩＣの実装面積を減らすための一般的な手法は、多重チップモジュール（ＭultiＣhip Ｍodule：ＭＣＭ）内で２つもしくはそれ以上のチップを積み重ねることである。ＭＣＭ技術では、パッケージ化されたチップの厚さが、実装面積と同じくらい重要であることが少なくない。
ＲＦ回路における小型化のためのＭＣＭ手法は、構成要素、特にインダクタ要素間でのＲＦ相互作用に関する問題のために、回避されることが多々ある。ＲＦ回路およびＩＰＤに対する通常の手法は、基板上で、デバイスを横方向に広げることである。ＩＰＤ基板を含むＭＣＭを実装するために、ＩＰＤ基板が、ＭＣＭの担体基板にとってふさわしい候補となるように、通常、ＩＰＤ基板は、典型的な半導体ＩＣより大きくなり、すなわち、半導体チップはＩＰＤ基板の上部の上に実装される。しかし、ＩＰＤ基板上の積層デバイスは、とりわけ問題となる相互作用をもたらす。このＭＣＭ構造内のＩＰＤ基板は、ＲＦ領域の相互作用に関する２つの問題、１つはＩＰＤ基板が実装された基板に関する問題、もう１つはＩＰＤ基板の上部の上のＩＣチップに関する問題に直面している。
米国特許第６、３８８、２９０号 米国特許出願第１０／８３５３３８号 Ｐｒｏｃｅｅｄｉｎｇｓ １９９４ ＩＥＥＥ ＭＵＬＴＩ−ＣＨＩＰ ＭＯＤＵＬＥ ＣＯＮＦＥＲＥＮＣＥ ＭＣＭＣ−９４、１５〜１９項 米国特許第６、０７５、６９１号 米国特許第６、００５、１９７号
本発明者らは、ＩＰＤを担体基板として含むＭＣＭ（ＩＰＤ ＭＣＭ）を開発した。
寄生電気相互作用(a parasitic electrical interactions)は、インタフェースから金属を除去することによって、またはＭＣＭの影響されやすいデバイス構成要素から離れた部分において金属を選択的に使用することによって、一方または両方のインタフェースで制御される。影響されやすいデバイス構成要素は、主にアナログ回路構成要素、特にＲＦインダクタ要素である。ＩＰＤ配置では、影響されやすい構成要素は、他の構成要素から分離されている。これにより選択性を持つ金属手法の実装が可能となる。さらにＩＰＤ基板の上部の上の相互作用を、ＩＣ半導体チップの選択的な配置によって低減させることも可能となる。
本発明のＩＰＤ ＭＣＭの好ましい実施形態では、ＩＰＤ基板は、上記で参照した応用例において説明され、請求された基板である。この基板は、本質的にＲＦ相互作用を低減させ、しかもＭＣＭの外形を最小にするために、薄くすることができる。
以下の詳細な説明の最初の部分は、ＩＰＤ ＭＣＭ用の好ましい基板を取り扱う。
図１は、開始ウェハ１１の図である。これは、ブール(boule)から切断された単結晶シリコン・ウェハであり、ＩＣデバイス製造用に世界中で大量に使用されるウェハの一種である。シリコン・ウェハは多くのサイズで製造されるが、通常ウェハの直径が大きくなればなるほど、潜在的なデバイス・コストが低下する。現在、直径が１２インチまでのシリコン・ウェハが入手可能である。現況技術を用いた１２インチのウェハについては、以下の説明内の実施例として、そのサイズが使用されているが、より小さいウェハ、たとえば６インチまたは８インチのウェハも有効であることが理解される。
ウェハ製造施設では、ウェハを鋸引きし、研磨した後、各ウェハは品質管理を受け、そこでウェハが、物理的寸法および電気的性質に関する厳格な標準規格に準拠しているかどうか測定される。通常、欠けまたはスクラッチを持つウェハは不合格となる。過度のまたは不均一な導電性を持つウェハも不合格となる。多くの場合、不合格となったウェハは廃棄され、「ジャンク・ウェハ」と呼ばれることもある。この説明では、ならびに以下の特許請求の範囲では、「廃棄」ウェハは、ブールから切断され、１つまたは複数の物理的または電気的試験によって測定され、試験に落ちたために不合格となったウェハを含む。廃棄ウェハは、商業的価値が比較的低い。一部は再利用することができる。一部は修理することができる。たとえば、ウェハの中には、プロセシング時に発生する欠陥のために不合格となるものもある。これらのウェハは、欠陥のある構造体を除去するために研磨され、プロセシング用に使用される可能性を有する。かかるウェハも廃棄ウェハとして定義される。廃棄ウェハは、許容できるウェハの価値の５０％未満の、より一般的には１０％未満の価値を有すると予想することができる。再生されたウェハまたは再利用されるウェハは、低コストのＩＰＤ基板の代替的供給源でもある。
本発明の一態様によれば、単結晶シリコン・ウェハは、多結晶ウェハを製造するためのハンドル・ウェハとして使用されている。廃棄ウェハが経済的な理由で選択されるウェハとなる可能性があるとき、任意の適切な単結晶シリコン・ウェハを使用することができるということを理解されたい。このプロセスでは、単結晶ウェハは犠牲的なものである。ハンドル・ウェハとして、単結晶ウェハは重要な特性を持つ。たとえ物理的に薄くても（たとえば２００〜５００ミクロン）、比較的物理的に丈夫であり、操作、また処理することができる。単結晶ウェハは、広い面積にわたって非常に平坦である。それは、十分に研磨された均一でなめらかな表面を有する。しかも、シリコン・ウェハ製造プロセスおよびツールに適合する。
シリコン・ウェハを基板ウェハとして使用して、厚い多結晶層１２、１３が、図２に示すように、ウェハ１１の両側に堆積させられる。あるいは、一方の側面にのみ、多結晶を堆積させることができる。しかし、ＩＰＤ基板として使用することになっている多結晶層は、比較的厚く、たとえば少なくとも５０ミクロン、好ましくは１００〜３００ミクロンである必要がある。本発明者らは、この厚さを持つ層が、単結晶基板上に堆積させられたとき、高い応力を持ち、物理的に歪む傾向があることを発見した。本発明のＩＰＤプロセスでは平面性が望ましいので、基板の著しい歪みを回避することが好ましい。本発明者らは、単結晶ウェハの両側に多結晶を堆積させることによって、応力が均一化されることを発見した。したがって、好ましくは（しかし必ずしもそうとは限らない）、均一な厚さの層が図２に示すように形成される。得られたウェハは、比較的厚く、非常に丈夫である。複合ウェハ内の応力をさらに低減させるために、複合ウェハをアニール(anneal)してもよい。しかし、アニールにより結晶粒の成長が促進されることになり、以下の解説から明らかとなる理由で、微細な結晶粒組織が希望されるため、アニールは慎重に行うべきである。
図２のサブアセンブリ、すなわち３層の複合基板は、基板製造業者によって、単独の製造物として製造することができる。その製造物、ならびに上述のＩＰＤ基板の特性は、複合物内の３つの層の平面性である。
所望の最終的な基板製造物は、後述するように、単結晶ウェハを持たない多結晶基板である。しかし、たとえ図２に示す複合ウェハが最終的な製造物ではないにしても（すなわち、最終的な製造物内には、単結晶ウェハは存在しない）、複合ウェハ上にプロセシングの少なくとも一部を実施するのには便利である。処理されたウェハは、次いで、多結晶層の１つ、および単結晶層を除去して、最終的なＩＰＤ基板としての役割を果たすための多結晶層を残すように、後の工程で薄くすることができる。
内因性多結晶基板(an intrinsic polysilicon substrate)の重要な特性は抵抗率が高いことである。多結晶は結晶粒組織を特徴とし、その層または物体は、結晶粒界によって分離されたシリコンの多くの結晶粒で構成されている。この結晶粒界は再結合中心として電気的に作用して、物体内の自由キャリアの寿命を大幅に減少させる。電気的な作用の点から、この特性によって多結晶は単結晶シリコンから分離される。単結晶シリコンが半導体であるとき、多結晶内の多数の結晶粒界は、ドープされないまたは内因性(intrinsic)の状態では、絶縁体となる。多結晶の抵抗率は、部分的には、結晶粒界の数または結晶粒組織の細かさの作用である。したがって、非常に微細な結晶粒の多結晶は、非常に高い抵抗率を持つことができる。１０ｋＯｈｍ−ｃｍを超える抵抗率を持つ多結晶は、簡単に製造することができる。本発明の文脈では、０．１ｋＯｈｍ―ｃｍを超える、好ましくは１ｋＯｈｍ―ｃｍを超える抵抗値が望ましい。
多結晶層を生成するために使用される方法は、低圧化学的気相成長法（Ｌow-Ｐressure Ｃhemical Ｖaper Ｄeposition：ＬＰＣＶＤ）が好ましい。この方法およびこの方法を実施するためのＣＶＤ装置は、産業界において広く使用されている。簡単に述べると、ＣＶＤ多結晶に一般に使用される方法は、適度の温度、たとえば５５０〜６５０°Ｃでシランを熱分解することを含む。多結晶は、製作されたほとんどすべてのＭＯＳトランジスタ内で使用され、したがって周知の最も一般的な工業用の材料の１つである。多結晶の電気的および物理的性質も周知であることは明白である。先ほど説明したように、多結晶は本質的に抵抗性が高いが、ＩＣ用途向けに、抵抗率を低減させるために、一般にイオン注入によって処理される。その内因性の形ではめったに使用されない。厚く広い面積の多結晶層は、太陽電池または光電池内でも使用される。この場合、やはり、多結晶層は、ダイオード構造を形成するために、一般にイオンが注入される。
後述される応用例では、多結晶基板はその内因性の状態で使用され、基板の全体にわたって抵抗率が均一で高いことが望ましい性質である。
ＣＶＤ多結晶の技術は非常に適切に開発されているので、多結晶層１２、１３を形成するためには、ＣＶＤは好ましい選択肢である。しかし、他の方法も、有効であることが理解できる。たとえば、多結晶の電子ビーム蒸着に関する方法が知られている。厚く、広い面積の、低抵抗率の多結晶基板層を形成するための任意の適切な別の方法も本発明の範囲内である。
ここで説明するＩＰＤ製造手法は、ウェハ寸法によるデバイス製造を目的としている。この手法では、多数の完成した、またはほぼ完成したデバイスが、多結晶ウェハ上に製造される。製造が実質的に完成した後、ウェハは賽の目に切られＩＰＤチップになる。ウェハの寸法が増大し、ＩＰＤチップの寸法が縮小するにつれて、ウェハ段階での製造はなお一層魅力的なものとなる。図３は、５００個を超えるデバイス・サイト３３を提供することができる１２インチのウェハ３１を示している。（話を簡単にするために、ウェハ平坦部は示していない。）各サイトは、約１平方センチメートルであり、ＩＰＤを難なく収容するのには十分に大きい。
受動素子を形成するために薄膜製造手法を使用すると、ウェハ寸法の製造の有効性を増大させることができる。一般的な従来技術の手法は、ウェハ段階においてでも、ディスクリートの受動素子をウェハ基板に実装し、取り付けることである。通常、これは表面実装技術（Ｓurface Ｍount Ｔechnology：ＳＭＴ）を使用して、実施される。図４は、先に参照した米国特許第６、３８８、２９０号の図３に示したＩＰＤ回路に適用したときのこの方法を示している。この回路は、能動素子、すなわちＭＯＳトランジスタ４１を含んでいるため厳密にはＩＰＤでない。しかし、以下で明らかとなる理由で、有効な図である。この回路は、能動部分および受動部分を有するハイブリッド回路とみなすことができる。ここでは、本発明者らは主に受動部分、すなわち４個のインダクタ４２および３個のキャパシタ４４を含む部分に関心がある。選択の問題として、その部分は、ＩＰＤとして製造することができる。図３の回路は、ここでは、および以下では、本発明の技術を示すための伝達手段として有効であるが、本発明を使用すると多種多様な回路を製作することができる。他の実施例、および高Ｑの観点からより要求の厳しい可能性のある実施例については、本明細書に参照により組み込まれたＰｒｏｃｅｅｄｉｎｇｓ １９９４ ＩＥＥＥ ＭＵＬＴＩ−ＣＨＩＰ ＭＯＤＵＬＥ ＣＯＮＦＥＲＥＮＣＥ ＭＣＭＣ−９４、１５〜１９項を参照されたい。
さまざまな薄膜技術によって、薄膜受動素子を形成することができる。これらの技術は十分に開発されており、詳細はここでは繰り返される必要はない。たとえば、２０００年６月１３日に発行された米国特許第６、０７５、６９１号、および１９９９年１２月２１日に発行された米国特許第６、００５、１９７号を参照されたい。後者の特許は、ここで説明した応用例に対して簡単に適合することができるＰＣＢ用の多層構造を説明している。薄膜受動素子を画定する便利な方法は、受動素子を、基板上に堆積された１つまたは複数の層、一般に複数の層を使用して、基板上に形成することである。
１個の受動素子または相互接続された受動素子の組み合わせを製造するための薄膜方法が、図５によって全体的に表され、そこでは成長させた酸化物層５２を有する多結晶基板が５１で示されている。第１の層の金属から形成された抵抗体５４は接点５５、５６を有し、下部のキャパシタ・プレート５８は接点５９を有し、両方とも埋設された層からなる。上部キャパシタ・プレート６０およびインダクタ渦巻き６１は、図示されない接点と共に最後に形成される。この構造は、ポリイミド層６３で保護される。
図５の３層の基板構造体５１は非常に厚く、それによりプロセシング時の割れおよび他の損傷の危険性が減少する。受動回路素子の製造およびＩＰＤの完成後、基板５１は、下部の多結晶層および単結晶シリコン層を除去すると薄くなる。最終的なＩＰＤ構造を図６に示す。好ましい薄層工程は、化学的機械研磨法を使用する。この周知のプロセスは、砥粒研磨と化学エッチングを組み合わせている。ＫＯＨまたは適切な他のエッチング液は、砥粒スラリーで使用される。複合ウェハは、上部の多結晶層のみ、または上部の多結晶層の一部が残るまでに薄くされる。単結晶層は比較的導電性が高いため、単結晶層全体を除去することを強く推奨する。本発明の目標は、ＩＰＤにとって好都合なプラットフォームである絶縁性の高い基板を形成することである。
単結晶層（ならびに付加された多結晶層）が、多結晶上部層（ＩＰＤ層）に対する有効なハンドルを提供するため、ＩＰＤ層は、最初から比較的薄くすることができる。ウェハ製造が完了した後に、開始ウェハを薄くすることは今日のＩＣ技術では珍しいことではない。これらの多くの場合では、基板は、操作およびプロセシングに耐えるように意図的に厚く製造されて、プロセス内の後半の薄層工程で、デバイスの外形を薄くする。ここで説明した方法では、ＩＰＤ層の厚さは、最初から最終的な基板の厚さと近似した寸法とすることができる。その厚さは、５０〜２００ミクロンであることが好ましい。
図４のＩＰＤは、図では、図７内の本発明の一実施形態に従って実現される。ＩＰＤは、図３に示した１つまたは複数のサイト３３の上に形成される。薄膜インダクタＬｇ１、Ｌｇ２、ＬＳ、ＬＤ、およびキャパシタＣ１、Ｃ２、ＣＤを備える多結晶基板７１が示されている。ＭＯＳトランジスタ７２は、この回路図の段階の時は、ＩＰＤ内に形成されていないため、想像状態で示されている。図７に関する回路配置は図３のものから意図的に変更されている。この回路およびこの配置は、受動素子を有する典型的な種類の回路を示すためのものである。図７の回路配置は、先に参照した従来技術から採用された回路に関する実施例である。その有効性に関する表示はここでは行わない。
図７内の配置は、すべてのインダクタ素子がグループ化されて設計されている。インダクタ素子は、特に周囲条件、たとえば寄生信号に影響されやすいことが知られている。この認識は、図８に示す能動／受動モジュールの設計の際に用いられる。図７に示したＩＰＤを備える多結晶基板７１は、図示のように、能動ＩＣチップ８１を、ＩＰＤの上部の上にフリップ・チップ実装している。能動ＩＣチップの一部は、トランジスタ７２である。この実施形態内の相互接続部は、電気的な相互接続部Ｓ、Ｄ、Ｇ、Ｖｇｓ、ＶＤＳ、Ｐｉｎ、Ｐｏｕｔ、接地用のはんだバンプとして示されている。基板外部の相互接続箇所（図示せず）は、ＩＰＤ基板７１上に設けることができる。図７に示すようなインダクタ・デバイスのグループ化の目的の１つは、図８において明らかとなる。能動ＩＣチップは、影響されやすいインダクタ素子を覆わないように意図的に配置されている。したがって、積み重ねられた基板配置が、インダクタ素子の性能を損なうことなく、スペースを節約し、コンパクトなデバイス・モジュールを提供するように、有効に実現される。
図９は、ＩＰＤ ＭＣＭの別の図であり、この場合、図では、ＩＰＤ９１は、プリント回路基板（ＰＣＢ）９２上に実装されている。ＩＣチップ９３は、図では、ＩＰＤ上に実装されている。話を簡単にするために、１個のＩＣチップのみを示す。通常は、１個より多い。これらのＩＣチップは、アナログ・デバイス、デジタル・デバイス、混成信号デバイス、ＲＦデバイス、および／または微小電気機械システム（Ｍicro-Ｅlectro-Ｍechanical-Ｓystem：ＭＥＭＳ）によるスイッチまたは発振器とすることができる。
以下の解説から明らかとなるように、たとえ影響されやすいＲＦ構成要素が、上述のようにＩＰＤ内で分離されているとしても、別の不都合な問題がまだ取り組まれていないままになっている。それは、ＩＰＤ内の影響されやすい素子とＩＰＤの付近における外部からの影響、主に金属物体の間の寄生相互作用と関係がある。これらの悪影響は、ＩＰＤチップの寸法および主に厚さが減少するにつれて、よりひどくなる。本発明のこの側面は上述の方法と協同しており、ＩＰＤ ＭＣＭの厚さを減らすための本発明全体の目的となっている。
ＰＣＢにＭＣＭを実装するための従来の手段は、はんだである。再び図９を参照すると、９５におけるＰＣＢ接地平面と共に、はんだ結合層が９４で示されている。ＩＰＤの上部表面は、ＩＣチップを相互接続するための、通常２つの層上に配置された接地平面および金属ランナで覆われている。それらは、層９６として同図に表され、ＩＣチップに、はんだバンプ９７を介して接続されている。好ましいはんだ接続部は、従来のフリップ・チップ接続部とは異なり、そこでは、フリップ・チップと基板の間の距離が、最大限に信頼性、すなわち通常７０〜１２０マイクロメートルを保ち続けられる。好ましいはんだ接続部は、ＩＰＤとＩＣの間の平坦度のばらつきに対応するために、７０マイクロメートル未満の小さいバンプ高さを有する。能動ＩＣとＩＰＤの間の熱膨張係数の類似性により、短い距離では、はんだ接続の信頼性に関する問題は存在しない。さらに、この距離の減少は、モジュールの全体的な厚さの減少にも貢献することになる。この手法では、その厚さは、被覆成形部を含めて薄くなり、たとえば全体的な厚さが１．０ｍｍを超えないことになる。この距離の減少は、さらに寄生抵抗および寄生インダクタンスも低減させて、ＲＦ回路の性能をさらに改善する。はんだの他に、他の一般に知られている方法、たとえば、金・金、金・アルミニウム、および導電性接着剤も本発明の範囲内である。
ワイヤ結合部９８は、接地平面およびランナを、ＰＣＢ上の相互接続部９９に接続する。ワイヤ結合の他に、ホールをＩＰＤ内にエッチングして、ＩＰＤの上部と底部の表面上の金属トレースを接続することができる。このエッチング・プロセスは、一般に実行されているＭＥＭＳ製造プロセスである。スルーホールを備えるＩＰＤが、従来のフリップ・チップ組立てプロセスによって基板に取り付けられる。このスルーホール接続は、さらにＩＰＤと基板の間の相互接続距離を減少させることができる。
図９に示す組立て体、ならびに他の図における組立て体は、ポリマー外被でカプセル化されることが当業者によって理解される。プラスチック外被は、ほとんどの従来のデバイスと同様に、プラスチックで被覆成形された物体とすることができ、またはプラスチックのキャビティ・パッケージもしくは他の適切な保護パッケージとすることができる。
このＭＣＭ構造を持つＩＰＤ内の１００で概略的に図示されているインダクタなどの影響されやすいＲＦ構成要素は、ＩＰＤの両面を覆っている金属のために、漂遊容量に対して弱いことが明らかになっている。
図１０は、図９のものと同様のＩＰＤ ＭＣＭの実施形態を示しているが、インダクタ１００の下と上の両方の金属は除去されている。インダクタ１００はＩＰＤの一部分であり、この場合、１個または複数個の影響されやすいＲＦ素子が選択的に配置され、他の主にデジタルの回路および回路構成要素から分離されていることが理解される。ＩＰＤ内のインダクタ構成要素は、ＲＦフィルタ回路と同様に、ＩＰＤ基板上の他の構成要素と同じ位置内に関連付けることができる。しかし、全体的には、寄生電界の観点から問題となる回路内のインダクタ構成要素である。
図９内の９４で示したＩＰＤの下の金属は、ＩＰＤのある部分の下に残っているが、１０１ではＩＰＤの影響されやすい素子１００を含む部分の下からは除去されている。ＩＰＤのその部分の下の金属は、非導電性の接着性接続層に置き換えられている。非導電性接着剤は、好ましくは、アルミナ充填エポキシなどの電気的絶縁熱伝導ダイ接着材料である。
また、図９内の９６で示したＩＰＤの上部の上の金属は、ＩＰＤの影響されやすい素子、たとえば素子１００の上にある領域からは除去されている。この金属は、ＩＰＤ内のデジタル素子上の９６ａには残っている。ワイヤ結合部は、接点パッド１０２に作成される。示された実施形態では、金属層９６、９６ａは、接地平面、通常金属からなる連続シートを提供するものとして作成されている。ＩＣ上のはんだバンプに接続するために使用されているいくつかの金属ランナは、ＩＰＤの影響されやすい素子上で許容することができる。したがって、より多くのＩＣチップの中の１個をこれらの領域上に実装することができる。しかし、これらの領域における接地平面は、避けるべきである。この配置は、影響されやすい素子の上の表面に沿って延びる金属を使わないで設計されることが好ましい。
これらの方法のいずれか、またはその両方が、ＩＰＤ ＭＣＭの電気的性能を改善することになることに注目されたい。
図１１は、ＩＰＤとＰＣＢの間の金属層全体を除去して、非導電性接着層１０５に置き換えた、図１０の実施形態と同様の実施形態を示している。ＩＰＤの下の接地平面はもはや使用されないので、図９内の９５で示した金属接地平面層も除去される。得られた構造は、非導電性接続層を有する基板に取り付けたＩＰＤを備える基板であり、ＩＰＤは、主にＲＦ構成要素を含む第１の部分、および主に非ＲＦ構成要素を含む第２の部分を有し、第１の部分の上には第１の表面、および第１の部分の下には第２の表面を有し、少なくとも１つのデジタルＩＣチップが、ＩＰＤの第２の部分上に実装され、ＩＰＤの第１および第２表面は金属を持たない。影響されやすいＲＦデバイスを含まないＩＰＤの部分は、ＭＥＭＳデバイス、たとえばＭＥＭＳ発振器またはＭＥＭＳスイッチを支持するように適合させることができる。
図１１の実施形態を綿密に調べてみると、ＰＣＢから金属層を除去することにより、ＩＰＤ ＭＣＭの全体的な高さを、その層の厚さだけ減少させることが可能になるということがわかる。それは小さな変更であるように見えるかもしれないが、商業的な観点からは重要である場合がある。商業的なＩＰＤ ＭＣＭは、図１１に示したものと同様の設計で実証されており、ＰＣＢの底部からカプセル材料の上部までのパッケージの全体的な高さが１．０００ｍｍある。このデバイスは、ある程度外形が小さいために、商業的に競争力があると予想される。
図１２は、全体を１１１で示した完全に組み立てられたＩＰＤ ＭＣＭ製造物の断面図を示している。ＰＣＢ１１２は、上部と底部の両方の部分上にメタライゼーション１１３を備えている。ＩＰＤは、１１４で示され、上述のオプションの中の１つを使用して、ダイ接着材料１１６によってＰＣＢに取り付けられている。ＩＰＤは、ＰＣＢに、ワイヤ結合部（その中の１つを１１８で示す）で、電気的に相互接続されている。ワイヤは、ＰＣＢの上部の層に結合されている。金属バイア１２０は、ＰＣＢの上部の上の金属を底部上の金属と貫通接続する。ＩＰＤ ＭＣＭは、その場合、簡単にシステム基板に実装され、接続することができる。ＩＣチップ１２２は、図では、ＩＰＤ１１４にフリップ・チップ取り付けされている。はんだバンプ１２３は、ＩＣチップを、ＩＰＤ上の金属ランナに取り付け、接続する。ＩＣチップは、デジタルまたはＲＦ ＩＣチップとすることができる。ＩＣチップ用の接地平面を備えることは普通である。しかし、前に記載した原理によれば、接地平面は、ＩＰＤのインダクタ素子の上にある領域からは意図的に欠如されている。好ましい事例では、ＩＣチップがインダクタ素子の上方に配置されている場合、接地平面はこの領域から除外される。さらに、そのＩＣチップ用のＩ／Ｏ相互接続部は、必ずしも任意のインダクタ素子の上にはないＩＣチップの縁部の付近には配置されないということが好ましい。
能動ＩＣの真下に接地平面を持つＰＣＢの領域では、１個または複数個の熱バイア(thermal via)を、ＰＣＢの上部と底部の金属平面の間に配置して、ＩＰＤ ＭＣＭから動作中に生じた熱を除去することができる。能動ＩＣから生じた熱は、ＩＰＤ上のＩＣから、アルミナ充填ダイ接着部に、上部の接地平面に、熱バイア（１３３）に、底部の接地平面に進み、ＩＰＤ ＭＣＭが実装されたシステム基板から放散される。これは従来の手法から発展したものであり、この場合接地平面は連続的な平面であり、ＩＣの下で広がっている。しかし、ＩＰＤ内にインダクタ素子を収容する必要により、あるＲＦ素子の下には金属平面が存在しない。したがって、この接地平面は、非連続的でよく、小さい部分に分割することができ、それによって熱が発生するＩＣの下に効果的に配置することができる。
あまりに大きすぎてＩＰＤ内に実装されることができない受動素子、たとえば、キャパシタ、インダクタ、および抵抗器は、従来の表面実装プロセスを使用して、基板上に実装することができる。
組立ての最終段階は、ＩＰＤ ＭＣＭ用の保護外被を備えることである。図１２は、通常電気組立体上に成形されたポリマーからなる一般的な保護要素である、カプセル材料１２７を示している。代わりに、この保護外被は、金属缶、プラスチック製キャビティ、または任意の適切な保護外被とすることができる。これらは、当技術分野で周知である。
小型化された受動素子を形成する他に、ＩＰＤは、ＩＣ製造プロセスとＰＣＢ製造プロセスの間の技術上の橋渡しとしての役割も果たす。最先端のＩＣは、ピッチが３０マイクロメートルから３００マイクロメートルまでの範囲の接続パッドを使用して、１マイクロメートルから０．０６５マイクロメートル（μｍ）までの範囲の形状（feature size）で製造することができる。ＩＰＤは、最新式ではないＩＣツール、たとえば薄膜スパッタリングおよびエッチングを使って、１〜２０ミクロンの特徴寸法で製造される。これらのＩＰＤの特徴は、最小ピッチのＩＣ接続パッドにしっくりと対応することができる。逆に、ＰＣＢ線路およびトレースは、めっきおよびエッチング技術を使用して、ミクロンの１０（10s of μｍ）で製造され、通常６０〜３００ミクロンまでの範囲の大きなピッチの接続パッドに対応することができる。接続パッドのピッチが大きいＩＣは、表面積の点で、より小さい接続パッドのピッチを持つＩＣより大きくなる。ＩＣの接続パッドが、ＩＣの全体的な寸法の決定要因であり、ゲートまたはセルの数がそうなのではないことは非常に一般的である。したがって、大きな特徴寸法を持つＰＣＢ基板に直接接続する場合、表面積に正比例することになるＩＣのコストは上昇するが、ＩＰＤの場合、それはＰＣＢより特徴寸法がはるかに小さく、そのはるかに簡単な製造工程のため、ＩＣより単位面積当たりのコストが低くなり、ＩＣの微細な特徴機能とＰＣＢの大きな特徴機能を橋渡しするための費用効率が高い方法となる。したがって、ＩＰＤは、ＩＣと基板の間の費用効率が高い機械的インタフェースとして作用する。これに関する一態様を図１２に概略的に示すことができ、この場合、ＩＰＤ ＭＣＭは、図では、システム・レベルの基板１３１に、はんだボール１３２で取り付けられている。はんだボール１３２のピッチをはんだバンプ１２３のピッチと比較すると、先ほど説明した変化が明らかになる。このパッケージの全体的な高さは、上述のように低く、ＰＣＢ １１２の底部平面から外装または被覆成形物１２７の上部まで、１．２ｍｍ未満、好ましくは１．０ｍｍ未満、またはそれ以下となる。
本発明のさまざまなその他の変更形態が、当業者に見出されるであろう。当技術を進歩させることになった原理およびそれらの等価物に基本的に依存するこの明細書の特定の教示から逸脱したものはすべて、説明し、特許請求したような本発明の範囲内で適切に説明されている。
高抵抗率のＩＰＤ基板を作成するための単結晶シリコンの開始ウェハを示す図である。 多結晶を堆積させた開始ウェハを示す図である。 薄膜ＩＰＤを作るための５００個のＩＰＤサイト全体を示した本発明の多結晶ウェハに関する図である。 従来の基板上に実装した従来のＳＭＴ構成要素を示した典型的なＩＰＤに関する概略断面図である。 図３の基板のサイトの中の１つにＩＰＤを製造するための薄膜手法に関する概略図である。 単結晶シリコン・ハンドルを除去した後の製造済みのＩＰＤに関する図である。 ＩＰＤの実施例を示す概略回路図である。 ＩＰＤ上に能動ＩＣチップを備えたＩＰＤを示す図である。 ＩＰＤ担体基板および半導体ＩＣチップを備えるＭＣＭの他の図である。 ＩＰＤ担体基板、および影響されやすいＲＦ構成要素に対して選択的に配置された半導体ＩＣチップを備えるＭＣＭの実施形態であって、金属が下部のＩＰＤインタフェースから除去された実施形態を示す図である。 ＩＰＤ担体基板を備えるＭＣＭのある代替実施形態を示す図である。 完全に組み立てたＩＰＤ ＭＣＭ製品の断面図である。

Claims (10)

  1. 集積受動デバイス・マルチチップ・モジュール（ＩＰＤ ＭＣＭ）であって、
    ａ．基板と、
    ｂ．接続層を持つ前記基板に取り付けられているＩＰＤとを含み、前記接続層の少なくとも一部が非導電性であることを特徴とするＩＰＤ ＭＣＭ。
  2. 前記接続層全体が非導電性であることを特徴とする請求項１に記載のＩＰＤ ＭＣＭ。
  3. 前記接続層の第１の部分が非導電性であり、前記接続層の第２の部分が導電性であることを特徴とする請求項１に記載のＩＰＤ ＭＣＭ。
  4. 前記ＩＰＤが、少なくとも１つのインダクタ構成要素を含む第１の部分と、少なくとも１つのデジタル構成要素を含む第２の部分とを含み、前記接続層の前記ＩＰＤの前記第１の部分の下の部分が非導電性であり、前記接続層の前記デジタル構成要素の下の部分が導電性であることを特徴とする請求項１に記載のＩＰＤ ＭＣＭ。
  5. 前記ＩＰＤ ＭＣＭが、前記ＩＰＤの上部の上に実装された少なくとも１つの集積回路（ＩＣ）チップをさらに含むことを特徴とする請求項４に記載のＩＰＤ ＭＣＭ。
  6. 前記ＩＰＤの上部が選択的に接地平面で覆われることを特徴とする請求項４に記載のＩＰＤ ＭＣＭ。
  7. 前記接地平面が前記ＩＰＤの前記第２の部分上だけに選択的に配置されることを特徴とする請求項６に記載のＩＰＤ ＭＣＭ。
  8. 前記接続層の非導電性部分が電気的絶縁熱伝導ダイ接着材料であることを特徴とする請求項１に記載のＩＰＤ ＭＣＭ。
  9. 前記ＩＰＤが、多結晶ウェハ上の少なくとも１つの薄膜受動素子を含む多結晶ウェハ基板を含むことを特徴とする請求項１に記載のＩＰＤ ＭＣＭ。
  10. 測定された前記ＩＰＤ ＭＣＭの厚さ全体が、前記ＩＰＤの厚さ、前記ＩＣチップの厚さ、および前記保護物体の厚さを含めて、１．２ｍｍ未満であることを特徴とする請求項１に記載のＩＰＤ ＭＣＭ。
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