KR20060047662A - 집적된 수동 디바이스 - Google Patents

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KR20060047662A
KR20060047662A KR1020050036399A KR20050036399A KR20060047662A KR 20060047662 A KR20060047662 A KR 20060047662A KR 1020050036399 A KR1020050036399 A KR 1020050036399A KR 20050036399 A KR20050036399 A KR 20050036399A KR 20060047662 A KR20060047662 A KR 20060047662A
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ipd
wafer
single crystal
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이논 데가니
마우린 와이. 라우
킹 리엔 타이
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싸이칩 인크.
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Abstract

본 명세서는 폴리실리콘 기판 상에 형성된 집적 수동 디바이스(IPD: integrated passive device)를 기술한다. IPD를 제조하는 방법이 공개되고, 여기서, 폴리실리콘 기판은 단결정 핸들 웨이퍼에서 시작하여, 시작 웨이퍼의 한쪽 면 또는 양쪽 면들 상에 폴리실리콘의 두꺼운 기판 층을 증착하고, 폴리실리콘 기판 층들 중 하나 상에 IPD를 형성하고, 핸들 웨이퍼를 제거하여 생산된다. 바람직한 실시예에서, 단결정 실리콘 핸들 웨이퍼는 단결정 실리콘 웨이퍼 생산 라인으로부터 거부된 실리콘 웨이퍼이다.
폴리실리콘 기판, 단결정 실리콘 웨이퍼, 집적 수동 디바이스

Description

집적된 수동 디바이스{Integrated passive devices}
도 1은 단결정 실리콘의 시작 웨이퍼를 도시하는 도면;
도 2는 증착된 폴리실리콘을 가진 시작 웨이퍼를 도시한 도면;
도 3은 박막 IPD들을 만들기 위하여 IPD 사이트들 500개 이상을 도시하는 본 발명의 폴리실리콘 웨이퍼를 도시한 도면;
도 4는 종래의 기판 상에 실장된 종래의 SMT 컴포넌트들을 도시하는 일반적 IPD의 개요도;
도 5는 도 3의 기판의 사이트들 중 하나의 사이트 상에서 IPD 제조에 대한 박막 접근법의 개요도;
도 6은 단결정 실리콘 핸들의 제거 후에 제조된 IPD를 도시한 도면;
도 7는 IPD의 예를 도시한 개요의 회로 다이어그램;
도 8은 IPD에 증착된 능동 IC칩을 가진 IPD를 도시한 도면.
본 발명은 집적된 수동 디바이스들(IPDs)에 관한 것이며 특히 집적된 수동 회로들에 대한 향상된 플랫폼들에 관한 것이다.
(본 섹션에 포함되는 기술적인 자료의 일부들은 종래의 기술이 아닐 수 있다.)
최신의 무선 주파수(RF) 전기 회로들은 많은 양의 수동 디바이스들을 사용한다. 많은 이들 회로들은 핸드 헬드 무선 제품에서 사용된다. 따라서, 수동 디바이스 및 수동 디바이스 회로들의 소형화는 RF 디바이스 기술에서 중요한 목적이다.
능동 실리콘 디바이스들의 스케일 상에서 수동 디바이스들의 집적화 및 소형화는 적어도 2개의 이유들로 일어나지 않아왔다. 하나는, 현재까지의 일반적인 수동 디바이스들은 상이한 재료 기술들을 채용한다는 것이다. 그러나, 더 기본적으로, 많은 수동 디바이스들의 크기는 디바이스의 주파수의 함수이고, 따라서, 본래 비교적 크다. 그러나, 여전히, 더 컴팩트하고 면적 효율적인 IPD들을 생산하도록 하는 꾸준한 압력이 있다.
중요한 진전들이 달성되었다. 많은 경우들에서, 이들은 표면 실장 기술(SMT: surface mount technology)을 포함한다. 많은 수의 수동 컴포넌트들을 포함하는 작은 기판들은 표면 실장 기술을 사용하여 일상적으로 생산된다.
집적된 수동 디바이스 네트워크들을 생산하는 데 있어서, 더 최근의 진전들은 저항기들, 캐패시터들 및 인덕터들이 적절한 기판 상에 집적된 박막 디바이스들로서 만들어지는 박막 기술을 포함한다. 예를 들어, 미국 특허 번호 6,388,290호를 보라. 이 진전은 수동 디바이스 기술에서 다음 세대의 집적화로서 전망을 보여준다. 그러나, 기판 재료 및 특성(순수한 단결정 실리콘)이 능동 디바이스 기술에서의 열쇠이어 왔던 것처럼, IPD 집적화가 개발함에 따라, 그것이 동일하게 적 용된다는 것이 분명해지고 있다. 수동 박막 디바이스들이 기판 상에 직접적으로 형성되기 때문에, 기판 및 수동 디바이스들 간의 전기적 상호작용들은 중요한 고려 사항이다. 그리고 수동 컴포넌트들을 생산하는 적절한 박막 기술들이 있지만, 이 기술에 대한 이상적인 기판은 아직 발견되지 않았다.
우리는 고집적된 박막 구조들에 호환되는 특성들을 가진 새로운 IPD 기판 재료를 발견했다. 새로운 기판 재료는 폴리실리콘이다. 폴리실리콘층들은 수 년 동안 집적 회로 기술에서 널리 사용되어 왔고, 특성들 및 박막 증착 기술들의 면에서 폴리실리콘의 기술은 잘 알려져 있고 개발되었다. 그러나, 기판 재료로서 폴리실리콘은 지금까지 대개는 간과되어 왔다. 폴리실리콘이 비교적 높은 저항률을 가지고 만들어질 수 있고, 다양한 컴포넌트들 및 디바이스들이, 절연층들로서 작용하는 폴리실리콘 층 상에 만들어 질 수 있다는 것이 알려져 있다. 그러나, 우리의 접근법은 고 집적된 IPD 회로들을 위한 기초 빌딩 블럭으로서 실용적이고, 저가이며, 고 저항률의 폴리실리콘 기판을 생산하기 위해 여러 알려진 요소들을 집적 회로 제조 기술에 통합한다. 이 접근법에서, 폴리실리콘 기판은 자기-지지형(self-supporting)이고, 프로세싱되고, 핸들링되며, 패키징될 수 있다. 바람직한 실시예에서, 폴리실리콘 기판은 시작 재료로서 단결정 실리콘 웨이퍼를 사용하여 생산된다. 폴리실리콘 기판은 실리콘 웨이퍼 상에 두꺼운 기판층을 증착하고, 웨이퍼 레벨에서 복수의 IPD들을 형성하고, 상기 실리콘 웨이퍼를 제거함으로써 만들어진다. 종래의 기술들, 예를 들어, 게이트 다이오드 스위치들(GDXs: Gated diode switches)는 단 결정 층들 또는 튜브들의 프로세싱 및 핸들링을 용이하게 하기 위하여 "핸들들(handles)"로서 폴리실리콘을 사용해 왔다. 그러나, 이러한 방식으로 단결정 실리콘을 사용하는 것은 신규한 것으로 여겨진다. 이러한 방식은 또한 자명하지도 않은 데, 이는 종래의 생각이 프로세스에서의 희생적인 요소로서 비싼 재료-단결정 실리콘을 사용하는 것을 반대할 것이기 때문이다. 그러나, 우리는 제조 불량품들(manufacturing rejects)이어서 능동 디바이스 기판들로서 어떤 값어치도 없는 큰 실리콘 웨이퍼들을 사용함으로써 그 생각을 극복했다. 그러나, 그들은 폴리실리콘의 큰 기판들을 생산하기 위하여 더할 나위없이 적당하다.
도 1은 시작 웨이퍼(11)의 도면이다. 이것은 불리(boule)부터의 단결정 실리콘 웨이퍼 컷이고, 전세계적으로 IC 디바이스 제조를 위하여 상당히 많이 사용되는 웨이퍼의 타입이다. 실리콘 웨이퍼들은 많은 크기들로 생산되지만, 일반적으로, 웨이퍼의 직경이 클 수록 잠재적인 디바이스 비용은 낮아진다. 현재에, 실리콘 웨이퍼들은 직경 12인치까지 있다. 최신의 12인치 웨이퍼로, 그 크기는 다음 설명에서 예로서 사용될 것이고, 예를 들어, 6" 또는 8"의 더 작은 웨이퍼들도 역시 유용하다는 것이 이해된다.
웨이퍼 생산 설비에서, 웨이퍼들을 자르고 폴리싱한 후에, 각각의 웨이퍼는, 웨이퍼가 물리적 크기 및 전기적 특성들에 대한 엄격한 기준들을 따르기 위하여 측정되는 품질 제어를 거친다. 일반적으로, 칩들 또는 스크래치들이 있는 웨이퍼들은 거부된다. 초과된 또는 불균일한 도전성을 가진 웨이퍼들 역시 거부된다. 많은 경 우들에서, 거부된 웨이퍼들은 폐기되고, 종종 "정크 웨이퍼들(junk wafer)"로 불린다. 이 설명에서, 그리고 다음의 청구범위에서, "불량(refuse)" 웨이퍼는 불리로부터 잘려지고, 하나 이상의 물리적 또는 전기적 테스트들에 의해 측정되고, 테스트를 통과하지 못하여 거부되는 웨이퍼들을 포함한다. 일부는 재활용될 것이다. 일부는 수선될 것이다. 예를 들어, 어떤 웨이퍼들이 프로세싱 동안 일어난 결함들로 인해 폐기된다. 이들 웨이퍼들은 결함적 구조를 제거하기 위해 폴리싱되고 프로세스를 위해 사용될 잠재성을 가지고 있다. 그러한 웨이퍼는 불량 웨이퍼들로 또한 정의 된다. 불량 웨이퍼는 50%보다 적은 값을 가지고 더 일반적으로, 수용 가능한 웨이퍼의 값의 10%보다 작은 값을 가진다.
본 발명의 일 양태를 따르면, 단결정 실리콘 웨이퍼는 폴리실리콘 웨이퍼를 생산하기 위하여 핸들 웨이퍼로서 사용된다. 불량 웨이퍼가 경제적인 이유들로 선택한 웨이퍼일 수 있지만, 어떤 적절한 단결정 실리콘 웨이퍼가 사용될 수 있다는 것이 이해되어야 한다. 이 프로세스에서, 단결정 웨이퍼는 희생적이다. 핸들 웨이퍼로서, 단결정 웨이퍼는 중요한 속성들을 가지고 있다. 물리적으로 얇을 지라도(예를 들어, 200-500 미크론), 그것은 비교적 물리적으로 안정적이고, 핸들링되고 프로세싱될 수 있다. 그것은 큰 면적에 걸쳐 매우 평편하다. 그것은 매우 폴리싱된 균일하게 매끄러운 표면을 가진다. 그리고, 그것은 실리콘 웨이퍼 제조 프로세스들 및 도구들과 호환된다.
기판 웨이퍼로서 실리콘 웨이퍼를 사용하면, 두꺼운 폴리실리콘 층들(12 및 13)은 도 2에 도시된 바와 같이 웨이퍼(11)의 양쪽 면들 상에 증착된다. 대안으로, 폴리실리콘은 단지 한 면 상에 증착될 수 있다. 그러나, IPD 기판용으로 정해진 폴리실리콘 층은 예를 들어, 적어도 50미크론이고 바람직하게 100-300 미크론정도로 비교적 두꺼울 필요가 있다. 우리는, 단결정 기판 상에 증착될 때, 이 두께를 가진 층들은 높은 강도를 포함하고, 물리적으로 왜곡되는 경향이 있다는 것을 발견했다. 평면성이 본 발명의 IPD 프로세스를 위하여 바람직하기 때문에, 기판의 상당한 왜곡은 바람직하게 피해진다. 우리는 단결정 웨이퍼의 양쪽 면들 상에 폴리실리콘을 증착함으로써, 강도들이 동등해진다는 것을 발견했다. 따라서, 동일한 두께의 층들은 바람직하게(그러나 필수적이지는 않게) 도 2에 도시된 바와 같이 형성된다. 결과 웨이퍼는 비교적 두껍고 매우 안정적이다. 복합 웨이퍼에서 강도를 더 감소시키기 위하여, 복합 웨이퍼는 벼림될 수 있다(anneal). 그러나, 벼림이 입자 성장을 촉진하기 때문에, 벼림에서의 주의를 필요로 하고, 이하에 논의로부터 명백해질 이유들 때문에, 미립자 구조들이 필요로 된다.
필요로 되는 최종 기판 제품은 이하에 기술될 바와 같이 단결정 웨이퍼가 없는 폴리실리콘 기판이다. 그러나, 도 2에 도시된 복합 웨이퍼가 최종 제품이 아니지만(즉, 단결정 웨이퍼가 최종 제품에는 없을 것임), 복합 웨이퍼 상에 적어도 일부 프로세스를 수행하는 것이 편리하다. 프로세싱된 웨이퍼는 폴리실리콘 층들 중 하나를 제거하기 위하여 이후의 단계에서 얇아질 수 있고, 단결정 층은 최종 IPD 기판으로서 이용되기 위하여 폴리실리콘 층에서 제거된다.
본질적인 폴리실리콘 기판의 중요한 속성은 고 저항률이다. 폴리실리콘은 층 또는 바디가 입자 경계들에 의해 분리된 많은 실리콘 입자들로 구성되는 입자 구조 를 특징으로 한다. 입자 경계들은 재결합 중심들로서 전기적으로 반응하고, 바디 내의 자유 캐리어들(free carrier)의 수명을 상당히 단축시킨다. 전기적 반응에 의하여, 이 특징은 단결정 실리콘으로부터 폴리실리콘을 분리한다. 단결정 실리콘이 반도체이지만, 폴리실리콘 내의 많은 수의 입자 경계들은 도핑되지 않거나(undoped) 본연의 상태에서, 그 자체를 절연체로 만든다. 폴리실리콘의 저항률은 입자 경계들의 수 또는 입자 구조의 미세도의 부분적인 함수이다. 따라서, 매우 미세한 입자 폴리실리콘은 매우 높은 저항률을 가질 것이다. 폴리실리콘은 10KOhm-cm 이상의 저항을 가지고 간단히 생산될 수 있다. 본 발명의 배경(context)에서, 0.1KOhm-cm 이상의 저항값들 및 바람직하게 1KOhm-cm 이상의 저항값들이 필요로 된다.
폴리실리콘 층들을 생산하기 위하여 사용되는 방법은 바람직하게 CVD(LPCVD)이다. 이 방법 및 방법을 구현하기 위한 CVD 장비는 업계에서 널리 사용된다. 간단히, CVD 폴리실리콘에 통상적으로 사용되는 방법은 예를 들어, 550-650℃인 적당한 온도들에서 시레인(silane)의 열분해를 포함한다. 폴리실리콘은 만들어지는 거의 모든 MOS 트랜지스터에서 사용되고, 따라서, 알려진 가장 보편적인 산업 재료들 중 하나이다. 명백하게, 폴리실리콘의 전기적 및 물리적인 특성들은 또한 알려져 있다. 방금 기술된 바와 같이, 그것이 본질적으로 높은 저항률을 가지지만, 일반적으로 IC 애플리케이션들을 위한 저항률을 감소시키기 위하여, 철 주입에 의해 프로세싱된다. 그것은 본질적 형태에서 잘 사용되지 않는다. 두껍고, 넓은-면적, 폴리실리콘 층들은 태양 전지(solar cell)들 또는 포토셀(photocell)들에서 사용되어 왔 다. 폴리실리콘 층들은 다이오드 구조들을 형성하기 위하여 일반적으로 철이 주입된다.
이하에 기술된 명세서에서, 폴리실리콘 기판은 그것의 본질적 상태에서 사용되고, 기판에 걸쳐서 균일한 고 저항률 형성은 바람직한 특성이다.
CVD의 기술이 잘 개발되어 있기 때문에, CVD는 폴리실리콘 층들(12 및 13)을 형성하기 위하여 바람직한 선택이다. 그러나, 다른 방법들이 유용하다는 것이 발견될 수 있다. 예를 들어, 방법들은 폴리실리콘의 e-빔 증발(e-beam evaporation)에 대하여 알려져 있다. 두껍고, 넓은 면적, 고 저항률의 폴리실리콘 기판층을 형성하는 어떤 적절한 대안은 본 발명의 범위 내에 있다.
여기서 기술된 IPD 생산 접근법은 웨이퍼 스케일 디바이스 제조에 목적을 둔다. 이 접근법에서, 다수의 완료되거나, 거의 완료된 디바이스들은 폴리실리콘 웨이퍼 상에 생산된다. 제조가 필수적으로 완료된 이후에, 웨이퍼는 IPD 디바이스들로 다이싱된다(diced). 웨이퍼들의 크기가 증가하고, IPD 디바이스 크기가 줄어듬에 따라, 웨이퍼 레벨 제조는 더 매력적이게 된다. 도 3은 12인치 웨이퍼(31)를 도시하고, 디바이스 사이트들(33) 500개 이상을 제공할 수 있다. (간단함을 위하여, 웨이퍼 플랫(flat)은 도시되지 않음) 각각의 사이트는 대략 1cm2이고, IPD를 수용하기에 충분히 크다.
웨이퍼 스케일 제조의 효율은 수동 디바이스들을 형성하기 위한 박막 제조 접근법들을 사용하여 배가 될 수 있다. 일반적인 종래 기술 접근법은, 웨이퍼 레벨에서 조차도, 웨이퍼 기판에 분리된 수동 요소들을 실장하고 부착하는 것이다. 일 반적으로 이것은 표면 실장 기술(SMT)을 사용하여 행해진다. 도 4는 앞서 참조된 미국 특허 번호 6,388,290호의 도 3에서 도시된 IPD 회로에 적용된 것과 같은 이 방법을 도시한다. 이 회로는 그것이 능동 요소 즉, MOS 트랜지스터(41)을 포함하기 때문에 단지 IPD에 제한되지 않는다. 그러나, 이하에서 명백할 이유들 때문에, 그것은 매우 유용한 도면이다. 회로는 능동 부분 및 수동 부분을 가지는 혼성 회로로 여겨질 수 있다. 여기서는 수동 부분, 즉, 4개의 인덕터들(42) 및 3개의 캐패시터들(44)을 포함하는 부분을 주로 다룬다. 선택에 따라, 그 부분은 IPD로서 생산될 수 있다. 도 3의 회로가 여기서 및 이하에서 유용하지만, 본 발명의 기술을 예시하기 위한 비히클(vehicle)로서, 다양한 회로들이 본 발명을 사용하여 만들어질 수 있다. 다른 예, 및 고-Q 견지에서 더 요구될 수 있는 예는, 참조 문헌으로서 여기에 포함되는, 1994년 IEEE 멀티-칩 모듈 컨퍼런스 MCMC-94(1994 IEEE MULTI-CHIP MODULE CONFERENCE MCMC-94), 페이지 15-19의 회보(Proceedings)를 참조하라.
박막 수동 요소들은 다양한 박막 기술들 의해 형성될 수 있다. 이들 기술들은 잘 개발되어 있고, 세부사항들은 여기서 반복될 필요가 없다. 예를 들어, 2000년 6월 13일 발행된 미국 특허 6,075,691호 및 1999년 12월 21일 발행된 미국 특허 6,005,197호를 참조하라. 후자의 특허는 여기서 기술된 출원에 쉽게 적응될 수 있는 PCB들용의 다층 구조를 기술한다. 박막 수동 디바이스를 정의하는 편리한 방식은 기판 상에 증착된 하나 이상의 층들, 일반적으로 복수의 층들을 사용하여 기판 상에 형성된 수동 디바이스이다.
단일 수동 요소들 또는 상호 연결된 수동 요소들의 조합들을 생산하는 박막 방법들은 일반적으로 도 5에 도시되고, 여기서, 성장된 산화층(52)을 가진 폴리실리콘 기판이 51에 도시된다. 제 1 레벨 금속으로 형성된 저항기(54)는 콘택들(55 및 56)을 가지고 있고, 콘택(59)를 가진 하부 캐패시터 플레이트(58) 둘 모두는 덮혀진 레벨들을 포함한다. 상부 캐패시터 플레이트(60) 및 인덕터 나선(61)은 도시되지 않은 컨택들을 가지고 마지막에 형성된다. 상기 구조는 폴리마이드(polymide) 층(63)으로 보호된다.
도 5의 3-층 기판 구조(51)는 매우 두꺼워, 프로세스 동안 균열 및 다른 손상의 위험을 감소시킨다. 수동 회로 요소들의 제조 및 IPD의 완료 이후에, 기판(51)은 하부 폴리실리콘 층 및 단결정 실리콘 층을 제거하기 위해 얇아진다. 최종 IPD 구조는 도 6에 도시된다. 바람직한 얇게하는 단계는 화학적 기계적 폴리싱을 사용한다. 이 잘 알려진 프로세스는 화학 에칭과 연마 폴리싱을 복합한다. KOH 또는 적절한 대안의 에칭제가 연마 슬러리(slurry)에서 사용된다. 복합 웨이퍼는 단지 상부 폴리실리콘 층 또는 상부 폴리실리콘 층의 일부분이 남아 있는 곳으로 얇아진다. 전체 단결정 층을 제거하는 것은, 그 층이 상대적으로 도전성이 있기 때문에, 바람직하다. 본 발명의 목적은 IPD들의 양호한 플랫폼인 고 절연 기판을 제공하는 것이다.
(추가된 폴리실리콘 층뿐만 아니라)단결정 층은 폴리실리콘 상부층(IPD 층)에 대한 효과적인 핸들을 제공하기 때문에, IPD는 초기에는 비교적 얇을 수 있다. 웨이퍼 제조가 완료된 후에 시작 웨이퍼를 얇게하는 것은 오늘날 IC 기술에서 특별한 것이 아니다. 이들 경우들 중 많은 경우에서, 기판은 디바이스 프로파일을 감소 시키기 위하여 프로세스 내에 후에 얇게 하는 단계를 가지며, 핸들링 및 프로세싱에서 살아남기 위하여 의도적인 두껍게 만들어진다. 여기서 기술된 방법에서, IPD 층의 두께는 초기에는 최종 기판 두께와 대략 동일한 크기일 수 있다. 그 두께는 바람직하게 50-200 미크론이다.
발명에 따라 구현된 도 4의 IPD는 도 7에 도시된다. IPD는 도 3에서 도시된 하나 이상의 사이트들(33) 상에 형성된다. 폴리실리콘 기판(71)은 박막 인덕터들(Lg1, Lg2, Ls 및 LD) 및 캐패시터들(C1, C2, 및 CD)과 함께 도시된다. MOS 트랜지스터(72)는 개략적인 회로의 부분 동안, IPD 내에 형성되지 않기 때문에 점선으로 도시된다. 도 7에 대한 회로 레이아웃은 도 3의 레이아웃으로부터 의도적인 변경되었다. 이 회로 및 이 레이아웃은 수동 컴포넌트들을 가지는 일반적 타입의 회로를 예시하기 위한 목적이다. 이는 앞서 참조된 종래의 기술로부터 취해진 회로의 예이다. 효과에 관해서는 나타내지 않는다.
도 7에서의 레이아웃은 함께 그룹화된 모든 인덕터 요소들을 가지고 설계된다. 인덕터 요소들이 특히 주변 조건, 예컨대, 기생신호들에 민감하다는 것이 알려져 있다. 이 인식을 도 8에 도시된 능동/수동 모듈의 설계에서 이용한다. 도 7에 도시된 IPD를 가진 폴리실리콘 기판(71)은 도시된 IPD의 상부에 실장된 능동 IC 칩(81) 플립-칩(flip-chip)을 가진다. 능동 IC 칩의 부분은 트랜지스터(72)이다. 이 실시예에서의 상호 연결들은 전기적 상호연결들 S, D, G, Vgs, VDS, Pin, Pout, gnd을 위한 솔더 범프들(solder bump)로서 도시된다. 오프 보드 상호연결 사이트들(도시 되지 않음)은 IPD 기판(71) 상에 제공될 수 있다. 도 7에 도시된 인덕터 디바이스들의 그룹화의 한가지 목적은 도 8에서 명백하다. 능동 IC 칩은 민감한 인덕터 요소들을 오버레이하지 않도록 의도적인 위치된다. 따라서, 적층 기판 배열은 인덕터 요소들의 성능과의 타협없이 공간을 줄이고 컴팩트 디바이스 모듈을 제공하기 위하여 효과적으로 구현된다.
도 2의 서브어셈블리, 즉, 3-층 복합 기판이 단일 제품으로서 기판 제조자에 의해 생산될 수 있음을 이해할 수 있다. 위에 기술된 IPD 기판들뿐만 아니라 그 제품의 특징은 복합 기판 내의 3 층들의 평면성이다.
당업자는 본 발명의 각종의 부가적인 수정들을 할 수 있다. 기술을 진보시킨 원리들 및 그 동등물에 기본적으로 의존하는 본 명세서의 특정 구성으로부터 파생되는 모든 구성은 설명 내지 청구된 본 발명의 범위 내에서 적절히 고려된다.
폴리실리콘층들은 수 년 동안 집적 회로 기술에서 널리 사용되어 왔고, 특성들 및 박막 증착 기술들의 면에서 폴리실리콘의 기술은 잘 알려져 있고 개발되었다. 그러나, 기판 재료로서 폴리실리콘은 지금까지 대개는 간과되어 왔다. 폴리실리콘이 비교적 높은 저항률을 가지고 만들어질 수 있고, 다양한 컴포넌트들 및 디바이스들이, 절연층들로서 작용하는 폴리실리콘 층 상에 만들어 질 수 있다는 것이 알려져 있다. 그러나, 우리의 접근법은 고 집적된 IPD 회로들을 위한 기초 빌딩 블럭으로서 실용적이고, 저가이며, 고 저항률의 폴리실리콘 기판을 생산하기 위해 여러 알려진 요소들을 집적 회로 제조 기술에 통합한다. 이 접근법에서, 폴리실리콘 기판은 자기-지지형이고, 프로세싱되고, 핸들링되며, 패키징될 수 있다.

Claims (22)

  1. 집적 수동 디바이스(IPD)를 제조하는 방법에 있어서,
    a. 폴리실리콘(polysilicon) 웨이퍼 기판을 제공하는 단계로서, 상기 폴리실리콘은 복수의 IPD 사이트(site)들을 가지고,
    b. 상기 IPD 사이트들 상에 적어도 하나의 박막 수동 디바이스를 형성하는 단계를 포함하는, 집적 수동 디바이스(IPD) 제조 방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘 웨이퍼 기판은 0.1KOhm-cm보다 큰 저항률을 가지는, 집적 수동 디바이스(IPD) 제조 방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘 웨이퍼 기판은 단결정 실리콘 웨이퍼 상에 폴리실리콘 기판을 포함하는, 집적 수동 디바이스(IPD) 제조 방법.
  4. 제 1 항에 있어서, 상기 폴리실리콘 웨이퍼 기판은 2개의 폴리실리콘 층들 간에 단결정 웨이퍼를 가지는 상기 2개의 폴리실리콘 층들을 포함하는, 집적 수동 디바이스(IPD) 제조 방법.
  5. 제 3 항에 있어서, 상기 폴리실리콘 기판 층은 75미크론보다 큰 두께를 가지는, 집적 수동 디바이스(IPD) 제조 방법.
  6. 제 3 항에 있어서, 상기 폴리실리콘 기판 층은 상기 단결정 실리콘 웨이퍼 상에 증착되는, 집적 수동 디바이스(IPD) 제조 방법.
  7. 제 6 항에 있어서, 상기 폴리실리콘 기판 층은 CVD를 사용하여 상기 단결정 실리콘 웨이퍼 상에 증착되는, 집적 수동 디바이스(IPD) 제조 방법.
  8. 제 3 항에 있어서, 상기 단결정 실리콘 웨이퍼는 리퓨즈(refuse) 웨이퍼인, 집적 수동 디바이스(IPD) 제조 방법.
  9. 제 8 항에 있어서, 상기 단결정 실리콘 웨이퍼는 적어도 8인치의 직경을 가지는, 집적 수동 디바이스(IPD) 제조 방법.
  10. 제 1 항에 있어서, 상기 IPD의 상부에 능동 IC 칩을 실장하는 단계를 더 포함하는, 집적 수동 디바이스(IPD) 제조 방법.
  11. 제 1 항에 있어서, 상기 박막 수동 디바이스는 하나 이상의 인덕터들을 포함하는, 집적 수동 디바이스(IPD) 제조 방법.
  12. 제 3 항에 있어서, 단계 b. 이후에 상기 단결정 실리콘 웨이퍼는 제거되는, 집적 수동 디바이스(IPD) 제조 방법.
  13. 제 12 항에 있어서, 상기 단결정 실리콘 웨이퍼는 화학 기계적 폴리싱(chemical mechanical polishing)에 의해 제거되는, 집적 수동 디바이스(IPD) 제조 방법.
  14. 집적 수동 디바이스(IPD)에 있어서,
    폴리실리콘 기판,
    상기 폴리실리콘 기판 상의 적어도 하나의 박막 수동 디바이스를 포함하는, 집적 수동 디바이스(IPD).
  15. 제 14 항에 있어서, 상기 폴리실리콘 기판은 0.1KOhm-cm보다 큰 저항률을 가지는, 집적 수동 디바이스(IPD).
  16. 제 14 항에 있어서, 상기 폴리실리콘 기판은 75미크론보다 큰 두께를 가지는, 집적 수동 디바이스(IPD).
  17. 제 14 항에 있어서, 상기 IPD는 복수의 인덕터들과 복수의 수동 저항기 및/또는 캐패시터 디바이스들을 포함하는, 집적 수동 디바이스(IPD).
  18. 제 17 항에 있어서, 상기 복수의 인덕터들은 상기 폴리실리콘 기판의 제 1 부분 상에 물리적으로 함께 그룹화되고, 상기 복수의 수동 저항기 및/또는 캐패시터 디바이스들은 상기 폴리실리콘 기판의 제 2 부분 상에 함께 그룹화되는, 집적 수동 디바이스(IPD).
  19. 제 14 항에 있어서, 상기 IPD 상에 실장된 능동 IC칩을 더 포함하는, 집적 수동 디바이스(IPD).
  20. 제 18 항에 있어서, 상기 폴리실리콘 기판의 상기 제 2 부분 상에 실장된 능동 IC칩을 더 포함하는, 집적 수동 디바이스(IPD).
  21. 기판에 있어서,
    평면 단결정 실리콘 웨이퍼, 및 상기 웨이퍼의 한 면 상의 폴리 실리콘의 평면층을 포함하는, 기판.
  22. 기판에 있어서,
    평면 단결정 실리콘 웨이퍼, 상기 웨이퍼의 한 면 상의 폴리 실리콘의 평면층, 및 상기 웨이퍼의 다른 면 상의 폴리실리콘의 평면층을 포함하는, 기판.
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