JP2006112886A - 加速度センサチップパッケージ及びその製造方法 - Google Patents

加速度センサチップパッケージ及びその製造方法 Download PDF

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Abstract

【課題】 より小型化された加速度センサチップパッケージ及びその製造方法。
【解決手段】 加速度センサチップパッケージ１０は、上面から下面に至る開口部１６を画成するフレーム部１３、フレーム部から開口部内に延在している梁部１４ａ及び梁部により可動に支持されている可動部１４ｂを含む可動構造体１５、可動構造体の変位を検出する検出素子１９、及びフレーム部の上面から露出して設けられている複数の電極パッド１８を有する加速度センサチップ１１と、その一端側が電極パッドに電気的に接続されている複数の配線部１７ｂを有する再配線層１７と、配線部の他端側に接続されている複数の外部端子７０と、複数の外部端子それぞれの一部分を露出させて、加速度センサチップ上に設けられていて、電極パッド及び再配線層を封止する、閉環状の第１封止部２０と、加速度センサチップの下面に接して、開口部を下面側から封止する基板１２とを具えている。
【選択図】図１

Description

この発明は、加速度センサチップパッケージ及びその製造方法に関する。
半導体微細加工技術を応用したマイクロマシニング技術を用いて、数百μｍ程度の微小構造体を製造する技術が発展してきている。例えば、各種のセンサ、光通信分野における光スイッチ、高周波（ＲＦ）部品等への応用が始まっている。
このような微小構造体は、従来の半導体製造プロセスにより製造することができるため、単一のチップに集積することができる。
上述した微小構造体を含む、特定の機能を有するシステムが構築されているチップは、Ｍｉｃｒｏ−Ｅｌｅｃｔｒｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ：ＭＥＭＳ、又はＭｉｃｒｏ−Ｓｙｓｔｅｍ−Ｔｅｃｈｎｏｌｏｇｙ：ＭＩＳＴと称されている（以下、単にＭＥＭＳデバイスと称する。）。このようなＭＥＭＳデバイスとしては、いわゆる加速度センサが知られている（例えば、特許文献１参照。）。
この文献に開示されているピエゾ型加速度センサチップの構成によれば、枠状のフレームを具えている。このフレームは、中央部及び梁部を含んでいる。この梁部はフレームの内周側面の少なくとも一部分と中央部との間で延在している。重り（可動）部は、この中央部に揺動自在に支持されている。支持部材は、フレームの下面側を支持して、重り部の外周縁を切り込み部を介して包囲している。
この可動部は、外力（応力）を受けて運動する構成部分であるので、可動部とも称せられ、可動部と梁部とは、一体的な微小構造体として作り込まれている。この梁部は肉薄で、しかも細幅で形成されている。
このような構成を有するセンサチップは、一般にパッケージ化されたデバイスとされる。
以下、図１７を参照して、従来の加速度センサチップパッケージの構成例につき、説明する。
図１７（Ａ）は、従来の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。なお、内部の構成を示すため、保護カバー（後述する）の上面側の図示を省略して、透過的な図としてある。
図１７（Ｂ）は、（Ａ）図のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
この加速度センサチップパッケージ１００は、加速度センサチップ１１０を具えている。加速度センサチップ１１０は、電極パッド１１２を有している。電極パッド１１２は、加速度センサチップ１１０から信号を出力するか、又は加速度センサチップ１１０に信号を入力するためのパッドである。また、加速度センサチップ１１０には、機械的に動作する可動構造体１１４が作り込まれている。
さらに、加速度センサチップ１１０は、可動構造体１１４を封止して、その動作を規制する封止基板１１６を有している。この封止基板１１６は、接着材１２２により、基板１２０に接合されている。
基板１２０には、保護カバー１３０の解放口の端縁が接着されている。保護カバー１３０は、加速度センサチップ１１０を封止する閉空間１４０を画成する。
また基板１２０の端縁には、外部端子１５０が設けられている。外部端子１５０は、保護カバー１３０と相俟って形成される閉空間１４０内部から、その外部へ導出される。閉空間１４０内では、センサチップ１１０の電極パッド１１２と外部端子１５０とがボンディングワイヤ１６０により、電気的に接続されている。
特開平１１−１３５８０４号公報
上述した従来の加速度センサチップパッケージによれば、加速度センサチップと外部端子とがボンディングワイヤにより電気的に接続されている。そして、このボンディングワイヤを納めつつ、加速度センサチップを封止するために、保護カバーを用いている。従って、トランスファモールドや、液状樹脂を用いたポッティングによる封止が行えず、パッケージの占める体積が大きくなってしまっている。
また、従来の加速度センサチップパッケージの製造方法においては、加速度センサチップをダイシングしてから、パッケージ化していたため、ダイシング時の切削屑が、可動（錘）部の周辺に付着して、可動部が作動しなくなってしまう恐れがあった。
このように、加速度センサチップパッケージのより一層の小型化を図るための技術、また、加速度センサチップパッケージを製造するに当たり、特に可動部の破損を防止して、歩留まりを向上させることができる、より簡易な製造工程を実現するための技術が嘱望されている。
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の加速度センサチップパッケージは、主として、下記のような構成を具えている。
すなわち、加速度センサチップパッケージは、上面及びこの上面と対向する下面を有していて、上面から下面に至る開口部を画成するフレーム部、このフレーム部から開口部内に延在している梁部及び開口部内に納められていて、梁部により可動に支持されている可動部を含む可動構造体、この可動構造体の変位を検出する検出素子、この検出素子と電気的に接続されていて、フレーム部の上面から露出して設けられている複数の電極パッドを有する加速度センサチップを具えている。
さらに加速度センサチップには、再配線層が設けられている。この再配線層は、フレーム部上に延在させて設けられていて、その一端側が電極パッドに電気的に接続されている複数の配線部を有している。
複数の外部端子は、配線部の他端側に接続されていて、フレーム部の上面上に設けられている。
加速度センサチップパッケージは、電極パッド及び再配線層を封止する、第１封止部を具えている。第１封止部は、複数の外部端子それぞれの一部分を露出させて、加速度センサチップ上に設けられている。この第１封止部は、閉環状の形状を有している。
さらに、基板は、加速度センサチップの下面に接して、開口部を下面側から封止している。
また、この発明の加速度センサチップパッケージの製造方法は、主として下記のような工程を含んでいる。
すなわち、はじめに、スクライブラインによって区画される複数のチップ領域がマトリクス状に設定されていて、かつ当該チップ領域の内側に開口部が設けられている半導体基板であって、当該チップ領域内それぞれに、複数の電極パッド及び開口部内に納められた可動構造体を含む複数の前駆加速度センサを作り込んだ半導体基板を準備する。
複数の可動構造体の下面側を封止する、基板を接合する。
チップ領域内それぞれに延在し、一端側が電極パッドに電気的に接続されている複数の配線部を有する再配線層を形成する。
チップ領域上に、配線部の他端側に接続して、複数の外部端子を形成する。
チップ領域毎に、複数の外部端子それぞれの一部分を露出させて、電極パッド及び再配線層を封止する、複数の閉環状の第１封止部を形成する。
最後に、スクライブラインに沿って、第１封止部、半導体基板及び基板を切断して、個片化する。
この発明の加速度センサチップパッケージの構成によれば、外形サイズを、加速度センサチップとほぼ同等の大きさとすることができる。すなわち、加速度センサチップパッケージの顕著な小型化が実現される。
この発明の加速度センサチップパッケージの構成によれば、外部端子が、パッケージから突出するので、この突出する外部端子により、特に、移動（輸送）中である、製造途中又は完成後の加速度センサチップパッケージを、外部から加わる応力等から効果的に保護することができる。
また、この発明の加速度センサチップパッケージの製造方法によれば、上述した構成を有する加速度センサチップパッケージを極めて効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。
また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。
さらに、以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
〈第１の実施の形態〉
（加速度センサチップパッケージの構成）
まず、図１及び図２を参照して、この発明の第１の実施の形態の構成例につき説明する。ここでは機能素子として、いわゆるピエゾ抵抗素子を備えたピエゾ型加速度センサチップを含む加速度センサチップパッケージを例にとって説明する。
ここでいう加速度センサチップとは、所定の加速度を計測することができる半導体チップであり、また、加速度センサチップパッケージとは、かかる加速度センサチップを含む、パッケージ化されたデバイスである。
図１（Ａ）は、この発明の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。なお、構成要素の説明のため、最も表面に位置している封止部（後述する。）の図示を省略してある。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
図２（Ａ）及び（Ｂ）は、加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。
図１（Ａ）及び（Ｂ）に示すように、加速度センサチップパッケージ１０は、加速度センサチップ１１を含んでいる。加速度センサチップ１１は、フレーム部１３を含んでいる。フレーム部１３は、上面１３ａ及び上面１３ａと対向する下面１３ｂを有している。フレーム部１３は、この例では、加速度センサチップ１１の外形（輪郭）を画成する四角枠状の外枠である。
加速度センサチップ１１には、開口部１６が設けられている。この例では、開口部１６は、四角枠状のフレーム部１３に囲まれていて、フレーム部１３の上面１３ａから下面１３ｂに至る貫通孔として設けられている。
加速度センサチップ１１は、可動構造体１５を具えている。この可動構造体１５は、梁部１４ａと可動部１４ｂとを有している。可動部１４ｂは、梁部１４ａと一体的につながって可動に設けられている。
フレーム部１３からは、この梁部１４ａが、開口部１６内に突出延在している。この梁部１４ａは肉薄で、しかも細幅にされている。梁部１４ａは、可動部１４ｂの運動時に撓む可撓部である。
梁部１４ａの開口部１６内に突出する先端側には、上述した可動部１４ｂが設けられている。可動部１４ｂは、梁部１４ａにより開口部１６内に吊り下げられていて、かつ開口部１６内に納められている。
この可動部１４ｂの上面１４ｂａの高さは、フレーム部１３及び梁部１４ａの高さとほぼ同一としてあり、また、可動部１４ｂの厚さＡは、フレーム部１３の厚さＢよりも小さくしてある。すなわち、可動部１４ｂは、梁部１４ａにより、開口部１６の中空に支持されている。
可動構造体１５は、例えば、シリコンウェハに作り込まれている。フレーム部１３と梁部１４ａとは、一体的につながって形成されている。このつながっている部分により、フレーム部１３は梁部１４ａを支持し、かつ、梁部１４ａは可動部１４ｂを支持している。
可動部１４ｂは、加速度の計測のため、図１（Ｂ）に示す矢印ａ及びｂ方向に運動（変位）できるよう構成する必要がある。従って、可動部１４ｂがフレーム部１３と直接的に接触しないようにするために、及び梁部１４ａによって当該運動が抑制されないようにするために、可動部１４ｂとフレーム部１３との間、及びフレーム部１３及び可動部１４ｂとのつながり部分を除いた梁部１４ａの側縁と可動部１４ｂとの間は、間隙１６ａを以って切り離してある。
この例では、可動構造体１５を、４つの部分からなる梁部１４ａと、この梁部１４ａの４つの部分により４方向から支持される可動部１４ｂとを含む構成として説明した。しかしながら、この発明の加速度センサチップパッケージの構成は、上述の構成例に限定されず、従来公知の加速度センサが具えるあらゆる可動構造体の構成に適用することができる。例えば、一方向のみから可動部１４ｂを支持する、いわゆる片持ち式等の構成に適用することができる。
この加速度センサチップパッケージ１０は、加速度センサチップ１１の上面（又は下面）方向からみた平面的な外形寸法と同一サイズのパッケージとされている。その形状は、この例では四角柱状としてあるが、これに限定されるものではない。
図１（Ａ）及び（Ｂ）に示す構成例では、四角枠状のフレーム部１３の上面１３ａ側の各辺の中心から開口部１６内に直角に突出した４つの部分からなる梁部１４ａが設けられている。
可動部１４ｂは、梁部１４ａの突出した４つの部分の先端側で支持されている。可動部１４ｂは、この例では立方体状としてある。すなわち、可動部１４ｂの平面的形状は四角形であって、梁部１４ａは、立方体の上面に相当する四角形の４辺の中央部分でそれぞれつながっている。
図示例では、可動部１４ｂの形状を立方体状とした。しかしながら、これに限定されず想定される加速度、測定条件等に応じた、任意好適な所望の形状とすることができる。
梁部１４ａには、検出素子１９が設けられている。この検出素子１９は、この例ではピエゾ抵抗素子としてある。
この検出素子１９は、測定目的とする加速度が測定できる、設計に応じた適当な個数で、好適な位置に設けておけばよい。これら検出素子１９は、この可動構造体１５の変位量を検出するための素子である。
検出素子１９は、例示したピエゾ抵抗素子に限定されない。例えば静電容量型等の任意のタイプの加速度センサに適用される、任意好適な検出素子を選択して適宜適用することができる。
さらにピエゾ抵抗素子１９のそれぞれには、信号を外部に出力するか、又はピエゾ抵抗素子１９に信号を入力するための配線が接続されている（図示せず。）。この配線には、例えば、従来公知の配線構造を適用できる。また、配線材料としては、アルミニウム（Ａｌ）等の一般的な材料を適用することができる。
フレーム部１３の表面１３ａには、複数の電極パッド１８が設けられている。この電極パッド１８は、フレーム部１３の表面１３ａから露出して設けられている。
一般に、加速度センサチップ１１の表面には、いわゆるパッシベーション膜等の絶縁膜が設けられている。すなわち、この電極パッド１８は、このような絶縁膜から露出して、設けられている。
電極パッド１８は、梁部１４ａの検出素子１９に、上述した図示しない配線を経て、電気的に接続されている。
再配線層１７は、フレーム部１３の上面１３ａ上に延在して、設けられている。再配線層１７は、好ましくは、銅（Ｃｕ）等の金属配線とするのがよい。この再配線層１７は、複数の配線部１７ａを含んでいる。これら配線部１７ａの一端側には、上述した電極パッド１８が電気的に接続されている。また、配線部１７ａの他端側、すなわち、フレーム部１３の上面１３ａ上には、外部端子７０が電気的に接続されている。
従って、外部端子７０は、再配線層１７、この再配線層１７に接続されている電極パッド１８、この電極パッド１８に接続されている、図示しない配線を経て、検出素子１９と、電気的に接続されている。
この例では、外部端子７０は、配線部１７ａの他端側に電気的に接続されている電極ポスト４０と、この電極ポスト４０の頂面４０ａに電気的に接続されている半田ボール６０とにより構成してある。半田ボール６０としては、任意好適なものを使用することができる。半田ボール６０は、例えば、鉛フリー半田ボール、いわゆるコアボール等を適用することもできる。
また、外部端子７０は、半田ボール６０を搭載しない、いわゆるランド状の形態とすることもできる。すなわち、外部端子７０の形状は、加速度センサチップパッケージ１０が実装される実装基板の要求に合わせて、任意好適な形態とすることができる。例えば、電極ポスト４０が銅を材料として形成される場合には、まず、電極ポスト４０の頂面４０ａにニッケル（Ｎｉ）の薄膜を成膜し、次いで、このニッケルの薄膜上に、さらに金（Ａｕ）の薄膜を成膜してもよい。また、例えば半田ペーストを、頂面４０ａに平面的に塗布することにより、ランドを形成してもよい。
図２（Ａ）に示すように、加速度センサチップ１１上、すなわちフレーム部１３上には、第１封止部２０が設けられている。第１封止部２０は、開口部１６、すなわち間隙１６ａを囲んで、かつフレーム部１３が開口部１６を画成する端縁から離間して設けられている。第１封止部は、閉じた環（以下、単に閉環とも称する。）状の形状を有している。その外側の輪郭は、この例では加速度センサチップ１１の外側の輪郭と一致している。
第１封止部２０は、複数の外部端子７０それぞれの一部分を露出させて設けられている。この例では、外部端子７０として、電極ポスト４０の頂面４０ａ及び半田ボール６０を露出させてある。このとき、第１封止部２０は、電極パッド１８及び再配線層１７を封止している。第１封止部２０のＡ−Ａ’一点鎖線に沿って切断した切断面の形状は、この例では、外部端子７０の露出点を頂点として、加速度センサチップ１１の開口部側及び外側の端縁側に向かう２つの斜面を有する山形となっている。
詳細は後述するが、このように、第１封止部２０を一続きの閉環状に形成すれば、実装基板に対する実装時に、上述した可動構造体１５を、気密の空間内に封止する構成とすることができる。
しかしながら、可動部１５を気密の空間内に封止する要求がない場合には、図２（Ｂ）に示すように、封止部２０は、櫛歯状に間隙を形成する複数の第１部分封止部２０ａとして設けてもよい。このとき、第１部分封止部２０ａの形状は、斜面を有する山状の形態となる。この例では、複数が設けられている第１部分封止部２０ａは、１つの外部端子７０、この外部端子７０に接続されている配線部１７ａ及びこの配線部１７ａに接続されている電極パッド１８を一組として、組毎に個別に封止する。
外部端子７０の高さＥは、上述した可動構造体１５が、実装時に、図１（Ｂ）に示す矢印ａ方向に、所定の加速度を測定可能な程度に変位できる高さとすればよい。
加速度センサチップ１１は、従来公知の任意好適な例えば接着材（図示せず。）により基板１２に接合されている。基板１２は、上面１２ａと、この上面１２ａと対向する下面１２ｂとを有している。
基板１２の接合は、具体的には、加速度センサチップ１１の下面、すなわちフレーム部１３の下面１３ｂに、開口部１６（間隙１６ａ）を下面１３ｂ側から覆うように基板１２の上面１２ａが接合されることにより行われている。
基板１２の材質は、この発明の目的を損なわない範囲で特に限定されないが、好ましくは、ガラス基板等とするのがよい。この基板１２は、可動構造体１５を封止して保護するとともに、特に図１（Ｂ）に示した矢印ｂ方向への可動構造体１５の作動量（変位量）を規定している。
この基板１２の上面１２ａのうち、加速度センサチップ１１に対する接着面ではない領域、すなわち可動部１４ｂの底面１４ｂｂとは離間している。この離間した高さＤは、加速度センサチップ１１の可動構造体１５の所定の変位量を確保できる程度とすればよい。
この発明の加速度センサチップパッケージ１０によれば、従来、加速度センサチップ及びボンディングワイヤを封止するために用いられていた保護カバーを用いることなく、外部端子をチップサイズ内に納めたチップサイズのパッケージとしてある。従って、パッケージの外形サイズを、極めて小型化することができる。また、外部端子の配置の自由度を向上させることができる。
また、外部端子が、加速度センサチップの上面から突出するので、例えば輸送中の可動構造体の破損を、効果的に防止することができる。
次に、この加速度センサチップパッケージ１０の動作について簡単に説明する。
加速度センサチップパッケージ１０に加速度がかかると、可動部１４ｂが変位する。すなわち、可動部１４ｂを支持する梁部１４ａには、可動部１４ｂの変位量に応じた大きさの撓みが発生する。この撓みの大きさを、梁部１４ａに設けられている検出素子１９の電気的な抵抗値の変化量として計測する。計測された抵抗値の変化量は、検出素子１９と電気的に接続されている電極パッド１８、外部端子７０、すなわちこの例では電極ポスト４０及び半田ボール６０を介して、検出回路等に出力される。このようにして、加速度センサチップパッケージ１０に加わる加速度が定量的に検出される。
（加速度センサチップパッケージの製造方法）
次に、図３〜図７を参照して、上述した加速度センサチップパッケージ１０の製造方法について説明する。
この発明の加速度センサチップパッケージの製造方法は、いわゆるＷ−ＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）のプロセス技術を用いて、ウェハレベルで、再配線し、外部端子を形成し、封止し、最後に個片化する点に特色を有している。
以下、具体的な製造工程につき説明する。
なお、この発明の構成例の説明では、説明を容易にするために、いわゆるウェハレベルで、すなわち、格子状に多数が配列された状態で同時に形成される加速度センサチップパッケージのうち、隣接する２つの加速度センサチップ（パッケージ）が形成される領域のみを図示して説明する。
図３（Ａ）は、ウェハレベルで製造途中の加速度センサチップパッケージの概略的な平面図であり、図３（Ｂ）は、ウェハレベルで製造途中の加速度センサチップパッケージを、図３（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な図である。
図４（Ａ）及び（Ｂ）は、図３から続く模式的な説明図である。
図５（Ａ）及び（Ｂ）は、図４から続く模式的な説明図である。
図６（Ａ）及び（Ｂ）は、図５から続く模式的な説明図である。
図７（Ａ）〜（Ｃ）は、図６から続く模式的な説明図である。
尚、図４（Ｂ）は図４（Ａ）の、図５（Ｂ）は図５（Ａ）の、図７（Ａ）及び（Ｂ）は図６（Ａ）及び（Ｂ）の、Ａ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な図である。
はじめに、図３（Ａ)及び（Ｂ）に示すように、シリコンウェハ８０を準備する。シリコンウェハ８０は、第１の面８０ａと、この第１の面８０ａと対向する第２の面８０ｂとを有している。
シリコンウェハ８０には、予め、複数のチップ領域８０ｃを区画して設定しておく。このチップ領域８０ｃは、後述する個片化工程により、最終的に加速度センサチップパッケージ１０となる領域である。なお、図中、このチップ領域８０ｃを画成する点線Ｌ１は、スクライブライン（ダイシングライン）となる。また、以下の説明において、図３（Ａ）及び（Ｂ）に示す、隣接する２つのチップ領域８０ｃを区別する場合には、これらを第１及び第２チップ領域とする場合もある。
次いで、図４（Ａ）及び（Ｂ）に示すように、可動構造体１５を、従来公知のホトリソグラフィ工程、エッチング工程等によって、シリコンウェハ８０を加工することにより、一体的に形成する。すなわち、チップ領域８０ｃ内に、加速度センサの本質的な機能を担う可動構造体１５を作り込む。このように、シリコンウェハに作り込まれた状態の可動構造体を前駆可動構造体とも称する。この可動構造体１５は、上述したように、開口部１６内に納められた可動部１４ｂと、この可動部１４ｂを支持する梁部１４ａとを含む構造を有している。このとき、チップ領域８０ｃ内の、開口部１６よりも外側の領域が、後述するフレーム部１３となる。可動部１４ｂの底面１４ｂｂ側も、従来公知のホトリソグラフィ工程、エッチング工程等により、可動部１４ｂが任意好適な厚さとなり、かつ上述した高さＤが、加速度センサチップ１１の可動構造体１５の所定の変位量を確保できるように、任意好適な形状（底面形状）に成形される。
かかる前駆可動構造体１５を含む加速度センサチップ１１の具体的な構成要素の形成工程は、任意好適な従来公知のプロセスを用いて実施することができる。従って、かかる形成工程は、この実施の形態の要旨ではないので、その詳細な説明は省略する。
梁部１４ａの所定の位置には、通常のウェハプロセスにより、加速度を検出するための素子である検出素子１９、すなわち、この例ではピエゾ抵抗素子１９を作り込む。
また、ピエゾ抵抗素子１９には、例えばアルミニウム（Ａｌ）を材料とし、常法に従って、その一端が電気的に接続される配線を作り込む（図示せず。）。この配線の他端は、チップ領域８０ｃ内であって、前駆可動構造体１５よりも外側の領域、すなわち、後述するフレーム部１３の任意好適な位置にまで延在するように導出しておく。この配線は、上述したように、絶縁膜により覆われる。
この図示しない配線の他端には、フレーム部１３の表面から露出する電極パッド１８が電気的に接続されるように形成される。この電極パッド１８は、例えば、加速度センサチチップ１１のフレーム部１３の最表面に設けられた絶縁膜から、配線の一部分を露出させて形成してもよい。
次に、図４（Ｂ）に示すように、シリコンウェハ８０の残存している第２の面８０ｂに対して、マトリクス状に配置されている複数の開口部１６（間隙１６ａ）を一体として覆うように、基板１２を接合する。この場合には、残存する第２の面８０ｂは、フレーム部１３及び隣接するチップ領域８０ｃ間の領域である。基板１２は、常法に従って、接着材等により接着固定する。
次に、図５（Ａ）及び（Ｂ）に示すように、フレーム部１３上に、いわゆるＷ−ＣＳＰの製造工程における再配線層の製造工程と同様に、再配線層１７を形成する。再配線層１７は、同一層内に、複数の配線部１７ａを含んで形成される。
再配線層１７は、銅（Ｃｕ）か或いは銅を含む合金のいずれかを材料として用いて、形成するのがよい。
具体的には、まず、フレーム部１３上に、金属膜を設ける。この金属膜を、公知のホトリソグラフィ技術により、任意好適な配線パターンとしてパターニングする。
配線部１７ａは、チップ領域８０ｃ内で、延在するように設ける。配線部１７ａの一端側は、露出している電極パッド１８に、電気的に接続するようにパターニングする。
続いて、形成された再配線層１７上に、電極ポスト４０を形成する。この工程は、公知のホトリソグラフィ技術によりパターニングされたレジストをマスクにして、例えば導体である銅を従来公知の方法によりメッキした後、レジストを除去して形成すればよい。
なお、このホトリソグラフィ工程の際、レジストはドライ現像用レジストを用い、ドライ現像を行うのが好ましい。
また、この例では、電極ポスト４０は、延在方向（図５（Ａ）において、紙面の上下方向）に対して垂直方向の断面形状が円となる円柱状としてある。
その後、図６（Ａ）及び（Ｂ）に示すように、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用いて、第１封止部２０を形成する。この封止工程は、従来公知の例えば、ディスペンサによる注入方式、トランスファモールド方式又は印刷方式にて行うのがよい。このとき、第１封止部２０を電極ポスト４０の頂面４０ａを覆うように厚く設けておき、研削等を行って電極ポスト４０の頂面４０ａが、第１封止部２０から露出するように形成してもよい。
また、第１封止部２０の形成に、いわゆるフィルム成形等の方法を適用することもできる。この場合には、封止工程において、電極ポスト４０に実質的に負荷をかけることがない。また、この場合には、封止部に対する研削工程を要せずに、電極ポスト４０の頂面４０ａを第１封止部２０の表面に露出するように形成することができる。
具体的には、図６（Ａ）に示す例では、第１封止部２０は、チップ領域８０ｃ毎に、一続きの閉環状に形成する。
図６（Ｂ）に示す例では、第１封止部２０は、複数の第１部分封止部２０ａとして形成する。このとき、複数の第１部分封止部２０ａは、１つの外部端子７０、この外部端子７０に接続されている配線部１７ａ及びこの配線部１７ａに接続されている電極パッド１８を一組として、組毎に個別に封止して形成する。
また、図７（Ｂ）に示すように、第１封止部２０の形成工程は、あるチップ領域（第１チップ領域）８０ｃ内の外部端子７０と、当該外部端子７０に接続されている配線部１７及び電極パッド１８に加えて、スクライブラインＬ１を挟んで対向する、隣接するチップ領域（第２チップ領域）８０ｃに設けられている外部端子７０、当該外部端子７０に接続されている配線部１７及び当該配線部１７に接続されている電極パッド１８とを他方の１組とするとき両組を一続きに封止する工程としてもよい。
このとき、第１封止部２０は、隣接する第１及び第２チップ領域８０ｃ同士の間のスクライブラインＬ１をまたいで、両方のチップ領域８０ｃの電極パッド１８まで封止し、かつスクライブラインＬ１の延在方向に沿った線状に形成してもよい。この例では、第１封止部２０は、互いに交差して、全体として格子状に形成される。
このように封止部２０を形成すれば、封止工程をより簡略な工程とすることができる。また、スクライブラインＬ１を挟んだ外部端子７０同士の間隔を狭める構成とすることができる。従って、封止工程に必要な樹脂量をより減らすことができるので、製造コストの削減にも寄与する。
さらに、第１封止部２０の形成工程は、図６（Ｂ）を用いて既に説明した工程と図２（Ｂ）を用いて既に説明した工程を組み合わせて、第１チップ領域８０ｃにに形成されていて、互いに電気的に接続関係にある１組の外部端子７０、この外部端子７０に接続されている配線部１７ａ及び電極パッド１８と、別の隣接する他の第２チップ領域８０ｃに形成されていて、互いに電気的に接続関係にある１組の外部端子７０、配線部１７ａ及び電極パッド１８とを１対として、当該１対毎に、隣接する第１及び第２のチップ領域８０ｃ同士の間のスクライブラインＬ１をまたいで、最短距離で対向するそれぞれの外部端子７０の一部分をそれぞれ露出させる複数の第１部分封止部２０ａを含む第１封止部２０を形成する工程としてもよい。
このような製造工程とすれば、複数の第１部分封止部２０ａを形成するので、封止樹脂材料の使用量のさらなる低減が可能となる。
電極ポスト４０の露出した頂面４０ａに対しては、設計上必要な任意好適な処理を行ってもよい。例えば電極ポスト４０の材料を銅とした場合には、電極ポスト４０の頂面４０ａに、薄いニッケル（Ｎｉ）膜及び金（Ａｕ）膜を形成してもよい。
続いて、常法に従って、電極ポスト４０の頂面４０ａ上に半田ボール６０を搭載する。この例では電極ポスト４０と半田ボール６０をもって、外部端子７０とする例を説明した。しかしながら、外部端子７０は、例えば電極ポスト４０を適用せずに、第１封止部２０から配線部１７ａの一部分を露出させ、いわゆるランド等の平面的な構造として形成してもよい。また、第１封止部２０から露出している電極ポスト４０の頂面４０ａ自体を外部端子としてもよい。
この時点で、ウェハレベルでの加速度センサチップパッケージ１０のパッケージングが終了する。
次いで、図７（Ａ）及び（Ｂ）中、隣接するチップ領域８０ｃ間の領域に対して、すなわち、スクライブラインＬ１に沿って、常法に従い、従来公知のダイシング装置を用いてダイシングを行う。
このようにして、図７（Ｃ）に示すように、同一の構造を有する複数の加速度センサチップパッケージ１０を１枚のウェハから製造することができる。なお、図７（Ｂ）に示した構成例をダイシングした場合には、第１封止部２０（第１部分封止部２０ａ）の外部端子７０より外側の形状は、フレーム部１３の外側の側面と揃った、フラットな形状となる（図示しない。）。
以上説明した、この実施の形態の加速度センサチップパッケージ１０の製造方法によれば、Ｗ−ＣＳＰプロセスによって、加速度センサチップ１１の電極パッド１８に対して再配線を行い、任意好適な位置に外部端子７０の形成を行う。すなわち、外部端子の配置位置を任意好適な位置に配置することができる。また、加速度センサチップ１１の上面からみた場合の平面的なサイズと同等のサイズの加速度センサチップパッケージ１０を効率的に製造することができる。このとき、新たな製造ラインを導入する必要は無く、従来の半導体装置の製造に要するコストと同等のコストで、加速度センサチップパッケージ１０を製造することができる。
（実装構造体）
次に、加速度センサチップパッケージが実装基板に実装されている実装構造体につき説明する。この実装形態（実装構造体）及び実装方法につき、図８及び図９を参照して説明する。なお、加速度センサチップパッケージは、既に説明した加速度センサチップパッケージ１０の構成を有するものとし、構成要素それぞれについては、同一番号を付してその詳細な説明は省略する。
図８（Ａ）及び（Ｂ）は、上述の加速度センサチップパッケージ１０の上面からみた平面図におけるＡ−Ａ’で示す一点鎖線と同じ位置で切断した切断面を示す実装構造体の説明図であり、図９（Ａ）及び（Ｂ）は、実装構造体を側方からみた平面的な側面図である。
図８（Ａ）に示すように、実装構造体９０は、上述した構造を具える加速度センサチップパッケージ１０が、実装基板３０に搭載されて構成されている。
実装基板３０は、その表面から露出する実装基板電極パッド３２を具えている。実装基板電極パッド３２には、半田ペーストが塗布されているか、又はバンプといった接続用の構成が予め設けてあってもよい（図示しない。）。
この実装基板電極パッド３２には、加速度センサチップパッケージ１０、すなわち加速度センサチップ１１から突出する外部端子７０が接続されている。
図示例では、半田ボール６０を実装基板電極パッド３２と対向させて、かつこれらを互いに接触させて接続してある。
実装構造体９０は、外部端子７０を覆う実装基板３０側の第１封止部２０の一部分、外部端子７０、及び実装基板電極パッド３２を覆って封止する第２封止部３４を具えている。
図示例では、第２封止部３４は、半田ボール６０、及び実装基板電極パッド３２を封止している。
このとき、図９（Ａ）に示すように、第２封止部３４は、一続きに全ての外部端子７０を封止する閉環状とすることができる。図示例のように、第１封止部２０も上述したように閉環状の形状としてある場合には、可動構造体１５を、実装基板３０、第１及び第２封止部２０及び３４、基板１２によって画成される気密の空間内に封止することができる。また、第１封止部２０が、櫛歯状に設けられている、複数の第１部分封止部２０ａを有する場合には、第１部分封止部２０ａ同士の間に間隙を設ける形態とすることもできる。
また、図９（Ｂ）に示すように、第２封止部３４は、１つの外部端子７０及びこれと接続されている１つの実装基板電極パッド３２を一組として、当該一組毎に封止する複数の第２部分封止部３４ａを含む形態とすることができる。図示例のように、第１封止部２０も既に説明したように、一続きの閉環状の形状としてある場合には、第１封止部２０及びこれと連接される第２部分封止部３４ａ同士の間に、又は第１封止部２０が複数の第１部分封止部２０ａを有する場合には、複数の第１部分封止部２０ａ同士の間に、間隙を設ける形態とすることもできる。
（実装方法）
この発明の加速度センサチップパッケージ１０の実装基板３０への具体的な実装工程につき、図８及び図９を参照して説明する。
まず、上述で既に説明した構成を有する加速度センサチップパッケージ１０と、複数の実装基板電極パッド３２を有している実装基板３０とを準備する。
次に、外部端子７０と実装基板電極パッド３２との接続工程、及び封止工程が行われるが、ここでは２通りの実装方法を説明する。
（１）第１の方法
図８（Ａ）に示すように、複数の外部端子７０、すなわちこの例では半田ボール６０それぞれと、実装基板電極パッド３４とを、１対１の対応関係で対向させて、加速度センサチップパッケージ１０を、実装基板３０上に載置する。なお、この例では、実装基板電極パッド３４には、図示しない半田ペーストが予め塗布してあるものとする。
次に、従来公知のリフロー槽を使用し、常法に従って、いわゆるリフロー工程を行う。この工程により、外部端子７０、すなわちこの例では半田ボール６０と、実装基板電極パッド３４とが溶融接合される。
次に、第２封止部３４を、例えば、従来公知のディスペンサを用いたいわゆるディスペンス法により、樹脂材料を供給することにより形成する。第２封止部３４は、加速度センサチップパッケージ１０の第１封止部２０の一部分、外部端子７０、すなわちこの例では、半田ボール６０及びこれと接続されている実装基板電極パッド３４を覆うように供給する。
この場合の樹脂材料としては、従来公知のいわゆるノーフロータイプの液状樹脂を適用するのがよい。
このとき、図９（Ａ）に示すように、第２封止部３４は、閉環状に樹脂材料を供給して形成してもよいし、図９（Ｂ）に示すように、外部端子７０毎に樹脂材料を供給してもよい。
なお、樹脂材料の供給に際して、外部端子７０及び実装基板電極パッド３２より内側のフレーム部１３及び可動構造体１５の直下に位置する実装基板面に、樹脂材料が流入するおそれがあるが、例え流入したとしても、可動構造体１５の動作を妨げない量であれば、特に問題ない。
最後に、使用した樹脂材料に好適な条件で、樹脂材料を硬化して第２封止部３４を形成する。
以上の工程により、図８（Ａ）に示す加速度センサチップパッケージ１０を含む実装構造体９０が完成する。
（第２の方法）
第２の方法は、いわゆる圧接工法による実装方法である。
まず、第１の方法と同様に、実装基板３０を準備する。次いで、図８（Ｂ）に示すように、この例では実装基板電極パッド３２上に、バンプ３６を形成して設けておく。次に、実装基板電極パッド３２及びバンプ３６を覆うように、第２封止部３４を形成するための樹脂材料を、上述した図９（Ａ）又は図９（Ｂ）の構成にそれぞれなるように、閉環状に、又は実装基板電極パッド３２及びバンプ３６毎に個別に設ける。
この樹脂材料としては、従来公知のいわゆる圧接ペーストとして、ＮＣＰ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）又はＡＣＰ（異方導電性ペースト）を用いるのがよい。また、従来公知のいわゆる圧接フィルムを使用することもできる。例えば、ＮＣＦ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）又はＡＣＦ（異方導電性フィルム）を使用することができる。
次いで、バンプ３６を介して、外部端子７０と、実装基板電極パッド３２とを、１対１の対応関係となるように、常法に従って、圧接する。このとき、外部端子７０は、樹脂材料を貫通して、バンプ３６と接触して、実装基板電極パッド３２と電気的に接続される。次いで、樹脂材料を硬化処理して、第２封止部３４（第２部分封止部３４ａ）を形成することにより、これら外部端子７０及び実装基板電極パッド３２を固定接続する。この例では、バンプ３６を実装基板電極パッド３２側に設ける例を説明したが、外部端子７０側に予め設けておく構成としてもよい。
以上の工程により、図８（Ｂ）に示す加速度センサチップパッケージ１０を含む実装構造体９０が完成する。
〈第２の実施の形態〉
（加速度センサチップパッケージの構成）
図１０及び図１１を参照して、この発明の第２の実施の形態の構成例につき説明する。
第２の実施の形態の加速度センサチップパッケージ１０は、第１の実施の形態で説明した外部端子７０が加速度センサチップパッケージ１０の側面、すなわち封止部２０の側面から露出する露出面を有する構成例である。
第２の実施の形態の加速度センサチップパッケージ１０の構成例は、外部端子７０の形態及びこれを封止する第１封止部２０の形態以外には、上述した第１の実施の形態の構成例と実質的な差異がない。従って、ここでは、第１の実施の形態と同一の構成については、同一番号を付して、その詳細な説明を省略する。
図１０（Ａ）は、第２の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。なお、構成要素の説明のため、実際には最も表面側に位置している封止部の図示を省略してある。
図１０（Ｂ）は、図１０（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
図１１（Ａ）は、第２の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図であり、図１１（Ｂ）は、パッケージを側方からみた平面的な側面図である。
図１０（Ａ）及び（Ｂ）に示すように、加速度センサチップパッケージ１０は、加速度センサチップ１１を含んでいる。加速度センサチップ１１は、フレーム部１３を含んでいる。フレーム部１３は、加速度センサチップ１１の外形（輪郭）を画成する四角枠状の外枠である。
フレーム部１３の表面１３ａには、複数の電極パッド１８が設けられている。この電極パッド１８は、フレーム部１３の表面１３ａから露出して設けられている。
電極パッド１８は、梁部１４ａの検出素子１９に、上述した図示しない配線を経て、電気的に接続されている。
再配線層１７は、フレーム部１３の表面１３ａ上に延在して、設けられている。この再配線層１７は、複数の配線部１７ａを含んでいる。これら配線部１７ａの一端側には、上述した電極パッド１８が電気的に接続されている。また、配線部１７ａの他端側には、外部端子７０が電気的に接続されている。
図１０（Ａ）及び（Ｂ）に示すように、この例では、外部端子７０は、配線部１７ａの他端側に電気的に接続されている柱状の突起電極である。この例では、柱状の外部端子７０の複数の面からなる側面のうち、フレーム部１３の外側の輪郭を画成する端縁側の面、すなわち、加速度センサチップ１１の側面と同一平面内にある、上述した側面のうちの１つである露出面７０ｂを有している。
また、この実施の形態の外部端子７０は、その頂面７０ａに、半田ボール６０を搭載しない、平面的な形態としてある。
図１０（Ｂ）、図１１（Ａ）及び（Ｂ）に示すように、加速度センサチップ１１上、すなわちフレーム部１３上には、第１封止部２０が設けられている。第１封止部２０は、開口部１６、すなわち間隙１６ａを囲んで、かつフレーム部１３が開口部１６を画成する端縁から離間して設けられている。
第１封止部２０は、複数の外部端子７０それぞれの一部分を露出させて設けられている。この例では、外部端子７０の頂面７０ａ及び露出面７０ｂを露出させてある。また、このとき、第１封止部２０は、電極パッド１８及び再配線層１７を封止している。
図１０（Ｂ）に示すように、第１封止部２０の図１０（Ａ）に示すＡ−Ａ’一点鎖線で切断した切断面の形状は、この例では、外部端子７０の頂面７０ａを頂点として、加速度センサチップ１１の開口部側端縁側に向かう１つの斜面を有する形状となっている。
上述したように、第１封止部２０を一続きの閉環状に形成すれば、実装基板に対する実装時に、上述した可動構造体１５を、気密の空間内に封止する構成とすることができる。
しかしながら、可動部１５を気密の空間内に封止する要求がない場合には、封止部２０は、櫛歯状に間隙を形成する複数の第１部分封止部２０ａとして設けてもよい。すなわち、この場合には、複数が設けられている第１部分封止部２０ａは、１つの外部端子７０、この外部端子７０に接続されている配線部１７ａ及びこの配線部１７ａに接続されている電極パッド１８を一組として、組毎に個別に封止される。
この第２の実施の形態の加速度センサチップパッケージの構成によっても、第１の実施の形態の加速度センサチップパッケージと同等の効果を得ることができる。
この第２の実施の形態の加速度センサチップパッケージ１０の動作については、第１の実施の形態の加速度センサチップパッケージと、何ら変わるところがないので、その説明は省略する。
（加速度センサチップパッケージの製造方法）
次に、図１２、図１３及び図１４を参照して、第２の実施の形態の加速度センサチップパッケージ１０の製造方法について説明する。
なお、第１の実施の形態と同様の工程については、その詳細な説明を省略する場合もある。
図１２（Ａ）は、ウェハレベルで製造途中の加速度センサチップパッケージの概略的な平面図であり、図１２（Ｂ）は、ウェハレベルで製造途中の加速度センサチップパッケージを、図１２（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な図である。
図１３（Ａ）及び（Ｂ）は、図１２から続く模式的な説明図である。
図１４（Ａ）及び（Ｂ）は、図１３から続く模式的な説明図である。
可動構造体１５、検出素子１９、電極パッド１８、複数の配線部１７ａを含む再配線層１７は、その形成工程を、既に説明した第１の実施の形態と同様にして、形成する。
続いて、形成された再配線層１７上に、前駆外部端子７０Ｘを形成する。この工程は、第１の実施の形態の電極ポスト４０の形成工程と同様にして形成すればよい。
前駆外部端子７０Ｘは、図１２（Ａ）において、紙面の上下方向に対して垂直方向の断面形状が、２本の平行な直線（以下、単に長軸と称する。）の直近の２つの端縁同士を曲線で結んだ略楕円形状となる柱状としてある。
前駆外部端子７０Ｘは、長軸がスクライブラインＬ１に対して直交する方向に、かつ隣接するチップ領域８０ｃ同士の間のスクライブラインＬ１をまたいで、かつスクライブラインＬ１が前駆外部端子７０Ｘの長軸を均等に分割するように、延在させてある。
その後、図１３（Ａ）及び（Ｂ）に示すように、第１の実施の形態と同様にして、前駆外部端子７０Ｘの頂面７０ａを露出させてこれを封止する第１封止部２０を形成する。
具体的には、図１３（Ａ）に示す例では、第１の実施の形態と同様に、第１封止部２０は、隣接するチップ領域８０ｃ同士に、スクライブラインＬ１を挟んでまたがる前駆外部端子７０Ｘ、当該前駆外部端子７０Ｘに接続されている配線部１７ａ及び当該配線部１７ａに接続されている電極パッド１８を一続きに封止する工程とする。このとき、第１封止部２０は、隣接するチップ領域８０ｃ同士の間のスクライブラインＬ１をまたいで、両方のチップ領域８０ｃの電極パッド１８まで封止し、かつスクライブラインＬ１の延在方向に沿った線状に形成する。従って、この例では、第１封止部２０は、互いに交差して、全体として格子状に形成する。
図１３（Ｂ）に示す例では、第１封止部２０は、スクライブラインＬ１をまたぐ複数の第１部分封止部２０ａとして形成する。このとき、複数の第１部分封止部２０ａは、前駆外部端子７０Ｘ、この外部端子７０に接続されている、隣接する２つのチップ領域８０ｃそれぞれから延在する配線部１７ａ及びこの配線部１７ａに接続されている電極パッド１８を一組として、組毎に個別に封止して形成する。
前駆外部端子７０Ｘの露出した頂面７０ａに対しては、設計上必要な任意好適な処理を行ってもよい。例えば電極ポスト４０の材料を銅とした場合には、電極ポスト４０の頂面４０ａにバリアメタル層として、薄いニッケル（Ｎｉ）膜及び金（Ａｕ）膜を形成してもよい。
この例では、頂面７０ａ上に半田ボール６０を搭載しない、平面的な構造としておく。また、頂面７０ａに対しては、半田ペーストを塗布しておく等の、実装工程に応じた処理を行っておいてもよい。
この時点で、ウェハレベルでの加速度センサチップパッケージ１０のパッケージングが終了する。
次いで、図１４（Ａ）中、隣接するチップ領域８０ｃ間の領域に対して、すなわち、上述したスクライブラインＬ１に沿って、常法に従って、従来公知のダイシング装置を用いてダイシングを行う。
このようにして、図１４（Ｂ）に示すように、同一の構造を有する複数の加速度センサチップパッケージ１０を１枚のウェハから製造することができる。なお、この例では、この段階で、前駆外部端子７０Ｘは、外部端子７０として完成し、露出面７０ｂが併せて形成される。すなわち、外部端子７０の露出面７０ｂは、フレーム部１３の外側の側面と揃った、フラットな形状となる。
以上説明した、この実施の形態の加速度センサチップパッケージ１０の製造方法によれば、Ｗ−ＣＳＰプロセスによって、加速度センサチップ１１の電極パッド１８に対して再配線を行い、任意好適な位置に外部端子７０の形成を行う。すなわち、外部端子の配置位置を任意好適な位置に配置することができる。また、加速度センサチップ１１の上面からみた場合の平面的なサイズと同等のサイズの加速度センサチップパッケージ１０を効率的に製造することができる。このとき、新たな製造ラインを導入する必要は無く、従来の半導体装置の製造に要するコストと同等のコストで、加速度センサチップパッケージ１０を製造することができる。
前駆外部端子７０Ｘを、２つのチップ領域８０ｃにまたがるように形成するので、チップ領域８０ｃの面積をより小さくすることができる。
（実装構造体）
次に、加速度センサチップパッケージが実装基板に実装されている実装構造体につき説明する。この実装形態（実装構造体）につき、図１５及び図１６を参照して説明する。なお、加速度センサチップパッケージは、既に説明した第２の実施の形態の加速度センサチップパッケージ１０の構成を有するものとし、構成要素それぞれについては、同一番号を付してその詳細な説明は省略する。
図１５（Ａ）及び（Ｂ）は、上述の第２の実施の形態の加速度センサチップパッケージ１０の上面からみた平面図におけるＡ−Ａ’で示す一点鎖線で切断した切断面を示す実装構造体の説明図である。
図１６（Ａ）及び（Ｂ）は、実装構造体９０を側方からみた平面的な側面図である。
図１５（Ａ）に示すように、実装構造体９０は、上述した構造を具える加速度センサチップパッケージ１０が、実装基板３０に搭載されて構成されている。
実装基板３０は、その表面から露出する実装基板電極パッド３２を具えている。実装基板電極パッド３２には、半田ペーストが塗布されているか、又はバンプといった接続用の構成が予め設けておいてもよい（図示しない。）。
この実装基板電極パッド３２には、加速度センサチップパッケージ１０、すなわち加速度センサチップ１１から突出する外部端子７０が接続されている。
図示例では、いわゆるリフロー工程により、フィレット７２を挟んで、かつ露出面７０ｂを覆うように、外部端子７０と実装基板電極パッド３２とを接続してある。
このように、フィレットを形成して、導通をとる構成とすれば、より耐応力に優れた強固な接続として実装することができる。
実装構造体９０は、外部端子７０を覆う実装基板３０側の第１封止部２０の一部分、外部端子７０、特にその露出面７０ｂの全面、及び実装基板電極パッド３２を覆って封止する第２封止部３４を具えている。
このとき、図１６（Ａ）に示すように、第２封止部３４は、一続きに全ての外部端子７０を封止する閉環状とすることができる。図示例のように、第１封止部２０も閉環状の形状としてある場合には、可動構造体１５を、実装基板３０、第１及び第２封止部２０及び３４、基板１２によって画成される気密の空間内に封止することができる。また、第１封止部２０が、櫛歯状に設けられている、複数の第１部分封止部２０ａを有する場合には、第１部分封止部２０ａ同士の間に間隙を設ける形態とすることもできる。
また、図１６（Ｂ）に示すように、第２封止部３４は、１つの外部端子７０及びこれと接続されている１つの実装基板電極パッド３２を一組として、当該一組毎に封止する複数の第２部分封止部３４ａを含む形態とすることができる。図示例のように、第１封止部２０が、一続きの閉環状の形状としてある場合には、第１部分封止部２０ａ及びこれと連接される第２部分封止部３４ａ同士の間に、又は第１封止部２０が複数の第１部分封止部２０ａを有する場合には、複数の第１部分封止部２０ａ同士の間に、間隙を設ける形態とすることもできる。
（実装方法）
第２の実施の形態の加速度センサチップパッケージ１０の実装基板３０への具体的な実装工程につき、図１５及び図１６を参照して説明する。
まず、上述で既に説明した構成を有する加速度センサチップパッケージ１０と、複数の実装基板電極パッド３２を有している実装基板３０とを準備する。
次に、外部端子７０との実装基板電極パッド３２との接続工程、及び封止工程が行われるが、第１の実施の形態で既に説明した方法と同様に、２通りの実装方法がある。
以下、これらにつき、説明するが、第１の実施の形態と同様の工程及び条件等についてはその説明を省略する。
（１）第１の方法
図１５（Ａ）に示すように、複数の外部端子７０の頂面７０ａそれぞれと、実装基板電極パッド３２とを、１対１の対応関係で対向させて、加速度センサチップパッケージ１０を、実装基板３０上に載置する。なお、この例では、実装基板電極パッド３２には、半田ペーストが予め塗布してあるものとする。
次に、従来公知のリフロー槽を使用して、常法に従って、いわゆるリフロー工程を行う。この工程により、外部端子７０と、実装基板電極パッド３２とは、半田ペーストによりが溶融接合される。
このとき、実装基板電極パッド３２の表面に塗布されていた半田ペーストは、露出面７０ｂを覆うように這い上って、フィレット７２が形成される。
次に、第２封止部３４を、従来公知のディスペンサを用いたいわゆるディスペンス法により、樹脂材料を供給することにより形成する。第２封止部３４は、加速度センサチップパッケージ１０の第１封止部２０の一部分、外部端子７０、特に露出面７０ｂの全面及び外部端子７０と接続されている実装基板電極パッド３２を覆うように供給する。
このとき、図１６（Ａ）に示すように、第２封止部３４は、一続きの閉環状に樹脂材料を供給して形成してもよいし、図１６（Ｂ）に示すように、外部端子７０毎に樹脂材料を供給してもよい。
なお、樹脂材料の供給に際して、外部端子７０及び実装基板電極パッド３２より内側のフレーム部１３及び可動構造体１５の直下に位置する実装基板３０面に、樹脂材料が流入するおそれがあるが、例え流入したとしても、可動構造体１５の動作を妨げない量であれば、特に問題ない。
最後に、使用した樹脂材料に好適な条件で、樹脂材料を硬化して第２封止部３４を形成する。
以上の工程により、図１５（Ａ）に示す加速度センサチップパッケージ１０を含む実装構造体９０が完成する。
（第２の方法）
第２の方法は、いわゆる圧接工法による実装方法である。
まず、第１の方法と同様に、実装基板３０を準備する。次に、図１５（Ｂ）に示すように、この例では実装基板電極パッド３２上に、バンプ３６を形成して設けておく。次に、実装基板電極パッド３２及びバンプ３６を覆うように、第２封止部３４を形成するための樹脂材料を、上述した図１６（Ａ）又は図１６（Ｂ）の構成にそれぞれなるように、一続きの閉環状に、又は実装基板電極パッド３２及びバンプ３６毎に個別に設ける。
次いで、バンプ３６を介して、外部端子７０と、実装基板電極パッド３２とを、１対１の対応関係となるように、常法に従って、圧接する。このとき、露出面７０ｂが、樹脂材料により覆われるように行う。次いで、樹脂材料を硬化処理して、第２封止部３４（第２部分封止部３４ａ）を形成することにより、これら外部端子７０及び実装基板電極パッド３２を固定接続する。この例では、バンプ３６を実装基板電極パッド３２側に設ける例を説明したが、外部端子７０側に予め設けておく構成としてもよい。
以上の工程により、図１５（Ｂ）に示す構成を具える加速度センサチップパッケージ１０を含む実装構造体９０が完成する。
（Ａ）は、この発明の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）及び（Ｂ）は、加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。 （Ａ）は、ウェハレベルで製造途中の加速度センサチップパッケージの概略的な平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な図である。 （Ａ）及び（Ｂ）は、図３から続く模式的な説明図である。 （Ａ）及び（Ｂ）は、図４から続く模式的な説明図である。 （Ａ）及び（Ｂ）は、図５から続く模式的な説明図である。 （Ａ）〜（Ｃ）は、図６から続く模式的な説明図である。 （Ａ）及び（Ｂ）は、上述の加速度センサチップパッケージの上面からみた平面図におけるＡ−Ａ’で示す一点鎖線で切断した切断面を示す実装構造体の説明図である。 （Ａ）及び（Ｂ）は、実装構造体を側方からみた平面的な側面図である。 （Ａ）は、第２の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）は、第２の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図であり、（Ｂ）は、加速度センサチップパッケージを側方からみた平面的な側面図である。 （Ａ）は、ウェハレベルで製造途中の加速度センサチップパッケージの概略的な平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な図である。 （Ａ）及び（Ｂ）は、図１２から続く模式的な説明図である。 （Ａ）及び（Ｂ）は、図１３から続く模式的な説明図である。 （Ａ）及び（Ｂ）は、第２の実施の形態の加速度センサチップパッケージの上面からみた平面図におけるＡ−Ａ’で示す一点鎖線で切断した切断面を示す実装構造体の説明図である。 （Ａ）及び（Ｂ）は、実装構造体を側方からみた平面的な側面図である。 従来技術の説明図である。
符号の説明
１０、１００：加速度センサチップパッケージ
１１、１１０：加速度センサチップ
１２、１２０：基板
１２ａ：上面
１２ｂ：下面
１３：フレーム部
１３ａ：上面
１３ｂ：下面
１４ａ：梁部
１４ｂ：可動（錘）部
１４ｂａ：上面
１４ｂｂ：底面
１５、１１４：可動構造体
１６：開口部
１６ａ：間隙
１７：再配線層
１７ａ：配線部
１８、１１２：電極パッド
１９：検出素子（ピエゾ抵抗素子）
２０：第１封止部
２０ａ：第１部分封止部
３０：実装基板
３２：実装基板電極パッド
３４：第２封止部
３４ａ：第２部分封止部
３６：バンプ
４０：電極ポスト
４０ａ：頂面
６０：半田ボール
７０Ｘ：前駆外部端子
７０、１５０：外部端子
７０ａ：頂面
７０ｂ：露出面
７２：フィレット（半田ペースト）
８０：シリコンウェハ
８０ａ：第１の面（表面）
８０ｂ：第２の面（裏面）
８０ｃ：チップ領域
９０：実装構造体
１１６：封止基板
１２２：接着剤
１３０：保護カバー
１４０：閉空間

Claims (19)

  1. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップと、
    前記フレーム部上に延在させて設けられていて、一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層と、
    前記配線部の他端側に接続されていて、前記フレーム部の前記上面上に設けられている複数の外部端子と、
    複数の前記外部端子それぞれの一部分を露出させて、前記加速度センサチップ上に設けられていて、前記電極パッド及び前記再配線層を封止する閉環状の第１封止部と、
    前記加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板と
    を具えていることを特徴とする加速度センサチップパッケージ。
  2. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップと、
    前記フレーム部上に延在させて設けられていて、一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層と、
    前記配線部の他端側に接続されていて、前記フレーム部の前記上面上に設けられている複数の外部端子と、
    １つの前記外部端子、当該外部端子に接続されている配線部、及び当該配線部に接続されている電極パッドを１組として封止して、複数の前記外部端子毎に設けられている、複数の第１部分封止部を含む第１封止部と、
    前記加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板と
    を具えていることを特徴とする加速度センサチップパッケージ。
  3. 前記外部端子は、頂面、及び側面の一部分が前記第１封止部から露出する柱状の外部端子であることを特徴とする請求項１又は２に記載の加速度センサチップパッケージ。
  4. 前記外部端子は、前記配線部の他端側に電気的に接続され、頂面が前記封止部から露出している電極ポストと、露出した前記電極ポストの頂面上に電気的に接続されている半田ボールとで構成してあることを特徴とする請求項１又は２に記載の加速度センサチップパッケージ。
  5. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップ、前記フレーム部上に延在させて設けられていて、その一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層、前記配線部の他端側に接続されていて、前記フレーム部の前記上面上に設けられている複数の外部端子、複数の前記外部端子それぞれの一部分を露出させて、前記加速度センサチップ上に設けられていて、前記電極パッド及び前記再配線層を封止する、閉環状の第１封止部、及び前記加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板を具えている加速度センサチップパッケージと、
    前記加速度センサチップパッケージの外部端子が接続されている、複数の実装基板電極パッドを有している実装基板と、
    前記第１封止部の一部分、及び前記外部端子を覆って封止する第２封止部と
    を具えることを特徴とする実装構造体。
  6. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップ、前記フレーム部上に延在させて設けられていて、その一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層、前記配線部の他端側に接続されていて、前記フレーム部の前記上面上に設けられている複数の外部端子、１つの前記外部端子、当該外部端子に接続されている配線部及び当該配線部に接続されている電極パッドを１組として封止して、複数の前記外部端子毎に設けられている、複数の第１部分封止部を含む第１封止部、及び加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板を具えている加速度センサチップパッケージと、
    前記加速度センサチップパッケージの外部端子が接続されている、複数の実装基板電極パッドを有している実装基板と、
    前記第１封止部の一部分に接触して、前記外部端子及び当該外部端子と接続されている複数の実装基板電極パッドを覆って封止する第２封止部と
    を具えていることを特徴とする実装構造体。
  7. 前記第２封止部は、複数の前記外部端子及び当該外部端子と接続されている複数の前記実装基板電極パッドを一続きに封止する、閉環状であることを特徴とする請求項５又は６に記載の実装構造体。
  8. 前記第２封止部は、複数の前記外部端子及び当該外部端子と接続されている複数の前記実装基板電極パッドのうち、１つの前記外部端子及びこれと接続されている１つの前記実装基板電極パッドを一組として、当該一組毎に封止する複数の第２部分封止部を含むことを特徴とする請求項５又は６に記載の実装構造体。
  9. 前記外部端子は、頂面、及び側面の一部分が前記第１封止部から露出する柱状の外部端子であり、前記第２封止部は、前記第１封止部から露出する前記外部端子の露出面を封止している封止部であることを特徴とする請求項５又は６に記載の実装構造体。
  10. スクライブラインによって区画される複数のチップ領域がマトリクス状に設定されていて、かつ当該チップ領域の内側に開口部が設けられている半導体基板であって、当該チップ領域内それぞれに、複数の電極パッド及び前記開口部内に納められた可動構造体を含む複数の前駆加速度センサを作り込んだ半導体基板を準備する工程と、
    複数の前記可動構造体の下面側を封止する、基板を接合する工程と、
    前記チップ領域内それぞれに延在し、及び一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層を形成する工程と、
    前記チップ領域上に、前記配線部の他端側に接続して、複数の外部端子を形成する工程と、
    前記チップ領域毎に、複数の前記外部端子それぞれの一部分を露出させて、前記電極パッド、及び前記再配線層を封止する、複数の閉環状の第１封止部を形成する工程と、
    前記スクライブラインに沿って、前記第１封止部、前記半導体基板及び前記基板を切断して、個片化する工程と
    を含むことを特徴とする加速度センサチップパッケージの製造方法。
  11. 前記第１封止部の形成工程は、前記チップ領域に形成されていて、互いに電気的に接続関係にある１組の前記外部端子、当該外部端子に接続されている前記配線部及び前記電極パッドと、隣接する他のチップ領域に形成されていて、互いに電気的に接続関係にある１組の外部端子、配線部及び電極パッドとを１対として、当該１対毎に、隣接するチップ領域同士の間の前記スクライブラインをまたいで、それぞれの前記外部端子の一部分をそれぞれ露出させる複数の第１部分封止部を含む第１封止部を形成する工程であることを特徴とする請求項１０に記載の加速度センサチップパッケージの製造方法。
  12. スクライブラインによって区画される複数のチップ領域がマトリクス状に設定されていて、かつ当該チップ領域の内側に開口部が設けられている半導体基板であって、当該チップ領域内それぞれに、複数の電極パッド及び前記開口部内に納められた可動構造体を含む複数の前駆加速度センサを作り込んだ半導体基板を準備する工程と、
    複数の前記可動構造体の下面側を封止する、基板を接合する工程と、
    前記開口部よりも外側である前記チップ領域内それぞれに延在し、その一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層を形成する工程と、
    隣接する２つの前記チップ領域の前記配線部それぞれの他端側に接続されていて、隣接する２つの前記チップ領域間に位置する前記スクライブラインをまたぐ、複数の前駆外部端子を形成する工程と、
    複数の前記前駆外部端子の頂面を露出させ、かつ前記スクライブラインを挟んで前記前駆外部端子に接続されている、隣接する２つの前記チップ領域それぞれの前記配線部、当該配線部に接続されている前記電極パッドを一続きに封止する、第１封止部を形成する工程と、
    前記スクライブラインに沿って、前記第１封止部、前記前駆外部端子、前記半導体基板及び前記基板を切断して、外部端子の形成及び個片化を行う工程と
    を含むことを特徴とする加速度センサチップパッケージの製造方法。
  13. 前記第１封止部の形成工程は、前記チップ領域に形成されていて、互いに電気的に接続関係にある１組の前記外部端子、当該外部端子に接続されている前記配線部及び前記電極パッドと、隣接する他のチップ領域に形成されていて、互いに電気的に接続関係にある１組の外部端子、配線部及び電極パッドとを１対として、当該１対毎に、隣接するチップ領域同士の間の前記スクライブラインをまたいで、それぞれの前記外部端子の一部分をそれぞれ露出させる複数の第１部分封止部を含む第１封止部を形成する工程であることを特徴とする請求項１２に記載の加速度センサチップパッケージの製造方法。
  14. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップ、前記フレーム部上に延在させて設けられていて、その一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層、前記配線部の他端側に接続されていて、前記フレーム部上に設けられている複数の外部端子、複数の前記外部端子それぞれの一部分を露出させて、前記フレーム部の前記上面上に設けられていて、前記電極パッド及び前記再配線層を封止する、閉環状の第１封止部、及び前記加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板を具えている加速度センサチップパッケージを準備する工程と、
    複数の実装基板電極パッドを有している実装基板を準備する工程と、
    複数の前記外部端子と、複数の前記実装基板電極パッドとを対向させて、接続する工程と、
    前記第１封止部の一部分、及び前記外部端子及び当該外部端子と接続されている複数の実装基板電極パッドを覆って封止する、第２封止部を形成する工程と
    を含むことを特徴とする実装構造体の製造方法。
  15. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップ、前記フレーム部上に延在させて設けられていて、その一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層、前記配線部の他端側に接続されていて、前記フレーム部の前記上面上に設けられている複数の外部端子、１つの前記外部端子、当該外部端子に接続されている配線部及び当該配線部に接続されている電極パッドを１組として封止して、複数の前記外部端子毎に設けられている、複数の第１部分封止部を含む第１封止部、及び加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板を具えている加速度センサチップパッケージを準備する工程と、
    複数の実装基板電極パッドを有している実装基板を準備する工程と、
    複数の前記外部端子と、複数の前記実装基板電極パッドとを対向させて、接続する工程と、
    前記第１封止部の一部分、及び前記外部端子及び当該外部端子と接続されている複数の実装基板電極パッドを覆って封止する、第２封止部を形成する工程と
    を含むことを特徴とする実装構造体の製造方法。
  16. 前記第２封止部を形成する工程は、液状樹脂を、複数の前記外部端子及び当該外部端子と接続されている複数の前記実装基板電極パッドを一続きに封止する、閉環状の形状に注入した後、当該液状樹脂を硬化する工程であることを特徴とする請求項１４又は１５に記載の実装構造体の製造方法。
  17. 前記第２封止部を形成する工程は、複数の前記外部端子及び当該外部端子と接続されている複数の前記実装基板電極パッドのうち、１つの前記実装基板電極パッド及びこれと接続されている前記外部端子を一組として、当該一組毎に封止する複数の第２部分封止部を形成する工程であることを特徴とする請求項１４又は１５に記載の実装構造体の製造方法。
  18. 前記外部端子を形成する工程は、頂面、及び側面の一部分が前記第１封止部から露出する、露出面を有する柱状の外部端子であり、
    前記第２封止部を形成する工程は、前記第１封止部から露出する前記外部端子の露出面及び当該外部端子と接続されている複数の実装基板電極パッドを封止する工程であることを特徴とする請求項１４又は１５に記載の実装構造体の製造方法。
  19. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されていて、前記フレーム部の前記上面から露出して設けられている複数の電極パッドを有する加速度センサチップ、前記フレーム部上に延在させて設けられていて、その一端側が前記電極パッドに電気的に接続されている複数の配線部を有する再配線層、前記配線部の他端側に接続されていて、前記フレーム部上に設けられている複数の外部端子、複数の前記外部端子それぞれの一部分を露出させて、前記フレーム部の前記上面上に設けられていて、前記電極パッド及び前記再配線層を封止する、閉環状の第１封止部、及び前記加速度センサチップの下面に接して、前記開口部を前記下面側から封止する基板を具えている加速度センサチップパッケージを準備する工程と、
    複数の実装基板電極パッドを有している実装基板を準備する工程と、
    前記実装基板上に、複数の前記実装基板電極パッドを一続きに封止する、閉環状の形状に、樹脂材料を供給する工程と、
    複数の前記外部端子を、前記樹脂材料を貫通させて、複数の前記実装基板電極パッドとを対向させて、圧着して接続する工程と、
    前記樹脂材料を硬化して、第２封止部を形成する工程と
    を含むことを特徴とする実装構造体の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009079948A (ja) * 2007-09-26 2009-04-16 Oki Semiconductor Co Ltd 半導体加速度センサ及びその製造方法
JP2010062448A (ja) * 2008-09-05 2010-03-18 Mitsumi Electric Co Ltd センサモジュール及びその製造方法
JP2012110979A (ja) * 2010-11-19 2012-06-14 Dainippon Printing Co Ltd Ｍｅｍｓデバイス及びその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007322191A (ja) * 2006-05-31 2007-12-13 Oki Electric Ind Co Ltd 半導体加速度センサ
US7845229B2 (en) * 2006-08-11 2010-12-07 Rohm Co., Ltd. Acceleration sensor
JP4486103B2 (ja) * 2007-03-19 2010-06-23 Ｏｋｉセミコンダクタ株式会社 加速度センサ、及び加速度センサの製造方法
JP2008235401A (ja) 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
US8240203B2 (en) * 2008-12-11 2012-08-14 Honeywell International Inc. MEMS devices and methods with controlled die bonding areas
US8409925B2 (en) * 2011-06-09 2013-04-02 Hung-Jen LEE Chip package structure and manufacturing method thereof
JP2015034755A (ja) * 2013-08-09 2015-02-19 セイコーエプソン株式会社 センサーユニット、電子機器、および移動体
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
CN112917145B (zh) * 2021-01-22 2023-06-09 领联汽车零部件制造（上海）有限公司 一种汽车车轮abs传感器芯片装配机
CN114002581B (zh) * 2021-11-02 2023-11-21 中国电子科技集团公司第四十四研究所 焦平面阵列探测器倒焊芯片内部互连情况的检测方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0843435A (ja) * 1994-08-03 1996-02-16 Murata Mfg Co Ltd 加速度センサ
JPH1167820A (ja) * 1997-08-08 1999-03-09 Denso Corp 半導体装置及びその製造方法
JP2000124767A (ja) * 1998-10-14 2000-04-28 Japan Radio Co Ltd Ｓａｗフィルタチップの基板実装方法及びｓａｗフィルタチップ
JP2000323528A (ja) * 1999-05-14 2000-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001144223A (ja) * 1999-09-29 2001-05-25 Samsung Electronics Co Ltd 再配置チップサイズパッケージ及びその製造方法
JP2001183388A (ja) * 1999-12-22 2001-07-06 Matsushita Electric Works Ltd 加速度センサモジュールの実装構造
JP2002510929A (ja) * 1998-04-08 2002-04-09 シーティーエス・コーポレーション 表面弾性波装置パッケージおよび方法
JP2002261582A (ja) * 2000-10-04 2002-09-13 Matsushita Electric Ind Co Ltd 弾性表面波デバイスおよびその製造方法ならびにそれを用いた回路モジュール
JP2002343827A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
JP2004214501A (ja) * 2003-01-07 2004-07-29 Sony Corp ウエハーレベル・チップサイズ・パッケージおよびその製造方法
JP2004233080A (ja) * 2003-01-28 2004-08-19 Matsushita Electric Works Ltd 半導体加速度センサ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2831195B2 (ja) * 1992-03-25 1998-12-02 富士電機株式会社 半導体加速度センサ
EP0899574B1 (en) * 1997-02-21 2004-07-21 Matsushita Electric Works, Ltd. Acceleration sensor element and method of its manufacture
JP3191770B2 (ja) 1997-08-29 2001-07-23 松下電工株式会社 半導体加速度センサ及びその製造方法
US6263735B1 (en) * 1997-09-10 2001-07-24 Matsushita Electric Industrial Co., Ltd. Acceleration sensor
JP2001227902A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 半導体装置
JP2006071432A (ja) * 2004-09-01 2006-03-16 Oki Electric Ind Co Ltd 加速度センサチップパッケージ及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0843435A (ja) * 1994-08-03 1996-02-16 Murata Mfg Co Ltd 加速度センサ
JPH1167820A (ja) * 1997-08-08 1999-03-09 Denso Corp 半導体装置及びその製造方法
JP2002510929A (ja) * 1998-04-08 2002-04-09 シーティーエス・コーポレーション 表面弾性波装置パッケージおよび方法
JP2000124767A (ja) * 1998-10-14 2000-04-28 Japan Radio Co Ltd Ｓａｗフィルタチップの基板実装方法及びｓａｗフィルタチップ
JP2000323528A (ja) * 1999-05-14 2000-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001144223A (ja) * 1999-09-29 2001-05-25 Samsung Electronics Co Ltd 再配置チップサイズパッケージ及びその製造方法
JP2001183388A (ja) * 1999-12-22 2001-07-06 Matsushita Electric Works Ltd 加速度センサモジュールの実装構造
JP2002261582A (ja) * 2000-10-04 2002-09-13 Matsushita Electric Ind Co Ltd 弾性表面波デバイスおよびその製造方法ならびにそれを用いた回路モジュール
JP2002343827A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
JP2004214501A (ja) * 2003-01-07 2004-07-29 Sony Corp ウエハーレベル・チップサイズ・パッケージおよびその製造方法
JP2004233080A (ja) * 2003-01-28 2004-08-19 Matsushita Electric Works Ltd 半導体加速度センサ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009079948A (ja) * 2007-09-26 2009-04-16 Oki Semiconductor Co Ltd 半導体加速度センサ及びその製造方法
JP2010062448A (ja) * 2008-09-05 2010-03-18 Mitsumi Electric Co Ltd センサモジュール及びその製造方法
JP4674622B2 (ja) * 2008-09-05 2011-04-20 ミツミ電機株式会社 センサモジュール及びその製造方法
JP2012110979A (ja) * 2010-11-19 2012-06-14 Dainippon Printing Co Ltd Ｍｅｍｓデバイス及びその製造方法

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