JP2006066913A - 低いＷａｒｐ及びＢｏｗを示す層構造を有する半導体ウェハ並びにその製造方法 - Google Patents

低いＷａｒｐ及びＢｏｗを示す層構造を有する半導体ウェハ並びにその製造方法 Download PDF

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Abstract

【課題】フォトリソグラフィーにおける問題及び前記問題と関連する歩留まり低下を避けるため、デバイス加工プロセス前のＳＯＩウェハのＷａｒｐ値及びＢｏｗ値、並びにデバイス加工プロセス中のＤｅｌｔａＷａｒｐ及びＤｅｌｔａＢｏｗを最小すること。
【解決手段】少なくとも１つのＲＴＡ工程を有するレイヤートランスファー法を用いて製造された、シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有し、少なくとも２００ｍｍの直径を有する半導体ウェハにおいて、前記半導体ウェハは３０μｍより低いＷａｒｐ、３０μｍより低いＤｅｌｔａＷａｒｐ、１０μｍより低いＢｏｗ及び１０μｍより低いＤｅｌｔａＢｏｗを有することを特徴とする半導体ウェハ。
【選択図】なし

Description

本発明は、シリコンからなるハンドルウェハと、電気絶縁層とその上に存在する半導体層とを有し、その際、前記半導体ウェハは、未加工状態でも、任意のデバイス加工プロセスの後でも低いＷａｒｐ及びＢｏｗを示す、少なくとも１つのＲＴＡ工程を有するレイヤートランスファー（Layer-Transfer）法により製造された、少なくとも２００ｍｍの直径を有する半導体ウェハに関する。更に、本発明は、その製造方法に関する。
ＳＯＩウェハ（silicon on insulator）は、一般にいわゆるドナーウェハ（donor wafer）からハンドルウェハ（handle wafer又はbase wafer）にシリコン層を移設することにより製造される。シリコン層を移設すること（Layer Transfer）によるＳＯＩウェハの製造方法は、例えばEP533551A1、W098/52216A1又はW003/003430A2に記載されている。ＳＯＩウェハはハンドルウェハと、前記ウェハと結合した単結晶シリコンカバー層（top layer又はdevice layer）とを有する。このシリコンカバー層は、電子デバイスを作成することを予定しているいわゆる活性層である。このシリコンカバー層は、例えば酸化ケイ素（この場合にこの中間層は埋込酸化物層（buried oxide layer）、ＢＯＸと表される）からなる電気絶縁性中間相を介してハンドルウェハと結合されていて、このハンドルウェハは一般にまた単結晶シリコンからなる。通常では、ハンドルウェハとして研磨したシリコンウェハが使用される。このシリコンウェハは、一般に、チョクラルスキーによる結晶引き上げ法（ＣＺ法）により製造されたシリコン単結晶から得られる。この種のウェハは、以後、ＣＺシリコンウェハと称する。
ドナーウェハとして、一般に、低い欠陥密度を保証するために、いわゆる完全なシリコンウェハ（perfect silicon wafer）が使用される。
この種のＳＯＩウェハは、特に、アドバンスド集積回路（advanced IC）の製造のための出発材料として使用され、そこでは特に高いスイッチング速度及びわずかな電力消費が重要となる。表面粗さを低減するために、このＳＯＩウェハを熱処理、例えばＲＴＡ処理（rapid thermal anneal）にかけるのが通常である。例えばEP1158581A1参照の、ＳＯＩウェハを最初にＲＴＡ処理にかけ、引き続きいわゆるバッチ式炉（batch furnace）中での他の熱処理にかける方法も公知である。バッチ式炉中では、多くの平行に置かれたＳＯＩウェハが同時に熱処理される。
この方法により製造されたＳＯＩウェハは、しかしながら、このような熱処理の間に、また電子デバイスの引き続く製造の範囲内での他の熱処理の間に変形してしまうという欠点を有する。このことは電子デバイスの製造の際に重大な複雑な問題を引き起こしかねない。フォトリソグラフィーの間に、露光されるべきＳＯＩウェハは、真空ウェハホルダにより吸引され、露光の間にできる限り平坦な表面が保証される。これは、ＳＯＩウェハ上にマスク構造のできる限り正確な結像を達成することを保証すべきである。ウェハが変形した場合に、真空ウェハホルダにより完全に吸引できないため、この表面は露光の間に平坦ではなくなる。この表面上でのマスク構造の鮮鋭な結像は、この場合に、ＳＯＩウェハの全ての領域では不可能となる。更に、ＳＯＩウェハ上へ転写されるマスク構造の横方向へのずれが生じかねず、それにより隣接するデバイスにオーバーラップし、それにより機能不能となってしまう。
ＳＯＩウェハの変形を最もよく表現しかつフォトリソグラフィーのために重要なパラメータは「グローバルシェープ（Global Shape）」である。ウェハのこのグローバルシェープは、以後、２つのパラメータの「Ｗａｒｐ」と「Ｂｏｗ」とによって表す。「Ｗａｒｐ」とは、ＳＯＩウェハの一つの位置と、無荷重に置かれたＳＯＩウェハの重心を通過する平面との間の最大の差であると解釈される。このパラメータの正確な定義はASTM F1390規格に記載されている。「Ｂｏｗ」とは、無荷重に置かれたＳＯＩウェハの一つの位置と、前記ウェハの、二等辺三角形を表す３点により定義される平面との間の最大の差であると解釈される。このパラメータ「Ｂｏｗ」は、ASTM F534規格に定義されている。このＢｏｗは、一般にＷａｒｐ中に含まれ、Ｗａｒｐよりも大きくなることはない。
多くの熱処理工程を用いて複雑な層構造を設けることを有する電子デバイスの製造の間に、２つの理由から、パラメータのＷａｒｐ及びＢｏｗの悪化を反映する変形が生じる：
一方で、必然的に所定の応力が伴うＳＯＩウェハ（例えばシリコン−ハンドルウェハ、酸化ケイ素からなる絶縁層、シリコン層）の層構造は、Ｗａｒｐ及びＢｏｗの形成が著しい。前記の方法により製造されたＳＯＩウェハは、デバイス製造の間に更にその立体的な特性の変化を示し、この変化はハンドルウェハ中での酸素析出物（以後、ＢＭＤと称する、英語ではbulk micro defects）の形成及び成長が要因となる。立体的な特性のこの変化は、更にＷａｒｐ及びＢｏｗの増大を引き起こす。この作用は、一般にシリコン基板（つまり層構造を有していない）の本質的に簡単な場合についてはA. Giannattasio, S. Senkader, S. Azam, R. J. Falster, P. R. Wilshaw著: The use of numerical Simulation to predict the unlocking stress of dislocations in CZ-silicon wafers, Microelectronic Engineering 70 (2003), p 125-130又はK. Jurkschat, S. Senkader, P. R. Wilshaw, D. Gambaro, R. J. Falster著: Onset or slip in silicon containing oxide precipitates, J. Appi. Phys. Vol. 90, No. 7 (2001), p 3219- 3225に記載されている。この文献には、格子間酸素濃度とすべりの移動度との関係が説明されている：格子間酸素濃度が高くなればそれだけ、シリコンウェハは変形に対してより安定となる。この格子間酸素濃度は、この場合に主に酸素析出によって影響をおよぼされる。
次に、デバイス加工プロセスにおいて、ＳＯＩウェハの立体的な特性の変化によってのみ引き起こされるＳＯＩウェハのこの付加的変形を、ＤｅｌｔａＷａｒｐもしくはＤｅｌｔａＢｏｗと表す。
EP533551A1 W098/52216A1 W003/003430A2 EP1158581A1 A. Giannattasio, S. Senkader, S. Azam, R. J. Falster, P. R. Wilshaw著: The use of numerical Simulation to predict the unlocking stress of dislocations in CZ-silicon wafers, Microelectronic Engineering 70 (2003), p 125-130 K. Jurkschat, S. Senkader, P. R. Wilshaw, D. Gambaro, R. J. Falster著: Onset or slip in silicon containing oxide precipitates, J. Appi. Phys. Vol. 90, No. 7 (2001), p 3219- 3225
フォトリソグラフィーにおける問題及び前記問題と関連する歩留まり低下を避けるために、デバイス加工プロセス前のＳＯＩウェハのＷａｒｐ値及びＢｏｗ値も、デバイス加工プロセス中のＤｅｌｔａＷａｒｐ及びＤｅｌｔａＢｏｗも最小にしなければならない。
この課題は、シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有し、少なくとも１つのＲＴＡ工程を有するレイヤートランスファー法を用いて製造された、少なくとも２００ｍｍの直径を有する半導体ウェハにおいて、前記半導体ウェハは３０μｍより低いＷａｒｐ、３０μｍより低いＤｅｌｔａＷａｒｐ、１０μｍより低いＢｏｗ及び１０μｍより低いＤｅｌｔａＢｏｗを有することを特徴とする半導体ウェハにより解決される。
この半導体ウェハのハンドルウェハは１・１０３／ｃｍ２〜１・１０６／ｃｍ２の範囲内のＢＭＤ密度を有するのが有利である。
前記課題は、シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有する少なくとも２００ｍｍの直径を有する半導体ウェハにおいて、前記半導体ウェハは３０μｍよりも低いＷａｒｐ及び１０μｍよりも低いＢｏｗを有し、かつ前記ハンドルウェハは１・１０３／ｃｍ２〜１・１０６／ｃｍ２の範囲内のＢＭＤ密度を有することを特徴とする半導体ウェハによっても解決される。
本発明による半導体ウェハは、出発状態でその低いＷａｒｐ値及びＢｏｗ値に基づき及びデバイス加工プロセスにおける熱処理後で低いＤｅｌｔａＷａｒｐ値及びＤｅｌｔａＢｏｗ値に基づき、フォトリソグラフィーのために明らかに広いプロセスウィンドウ及びデバイス製造における明らかにより高い総歩留まりが生じる。本発明による半導体ウェハのＷａｒｐは２０μｍより低く、Ｂｏｗは５μｍより低いのが有利である。更に、本発明による半導体ウェハのＤｅｌｔａＷａｒｐ値は電子デバイスの製造後に２０μｍより低いのが有利である。このＤｅｌｔａＢｏｗ値は、５μｍより低いのが有利である。本発明による半導体ウェハのハンドルウェハのＢＭＤ密度は、１・１０３／ｃｍ２〜１・１０５／ｃｍ２の範囲内にあるのが特に有利である。更に、できる限り均一なＢＭＤ密度が有利であり、特に、ハンドルウェハの全体積中のＢＭＤ密度は、前記ハンドルウェハの全体積に関して平均されたＢＭＤ密度の５０％より大きく相違しないのが有利である。
本発明による半導体ウェハのハンドルウェハは、１〜１０００Ωｃｍの範囲内の比抵抗を有するのが有利である。
本発明による半導体ウェハのハンドルウェハは、３・１０１７／ｃｍ３〜８・１０１７／ｃｍ３の範囲内の格子間酸素濃度及び１・１０１３／ｃｍ３〜５・１０１５／ｃｍ３の範囲内の窒素濃度を有するのが有利である。５・１０１７／ｃｍ３〜７・１０１７／ｃｍ３の範囲内の格子間酸素濃度と、１・１０１３／ｃｍ３〜５・１０１５／ｃｍ３の範囲内の窒素濃度との組合せ、３・１０１７／ｃｍ３〜８・１０１７／ｃｍ３の範囲内の格子間酸素濃度と、５・１０１４／ｃｍ３〜５・１０１５／ｃｍ３の範囲内の窒素濃度との組合せ、並びに３・１０１７／ｃｍ３〜５・１０１７／ｃｍ３の範囲内の格子間酸素原子と、５・１０１４／ｃｍ３〜５・１０１５／ｃｍ３の範囲内の窒素濃度との組合せが特に有利である。
本発明は、シリコンからなるハンドルウェハと、電気絶縁層とその上に配置された任意の半導体層とを有し、少なくとも１つのＲＴＡ工程を有するレイヤートランスファーにより製造された全ての種類の半導体ウェハを含む。前記電気絶縁層は、有利に酸化ケイ素からなるが、しかしながらこの層は他の適当な絶縁体からなることもできる。前記半導体層は、半導体材料からなる、有利に単結晶シリコンからなる。この関連で、前記半導体ウェハがドナーウェハの薄いシリコン層を他のウェハであるハンドルウェハ上に移設されることにより製造される場合のハンドルウェハについてだけ記載する。ハンドルウェハ上に層を移設せずに、公知のＳＩＭＯＸ法により、つまり酸素イオン注入及び引き続く熱処理により製造されたＳＯＩウェハは、本発明の範囲内でハンドルウェハを有しておらず、本発明の適用範囲に該当しない。
本発明の半導体ウェハは次に記載された方法により製造される：
第１の本発明による方法は、半導体ウェハを１０〜２００℃／ｓの加熱速度で、この温度が１１００〜１２５０℃の範囲内の値に達するまで加熱し、引き続き、５ｓ〜３００ｓの時間この温度範囲に保持し、その後で０．５〜２５℃／ｓの冷却速度で冷却する半導体ウェハの熱処理を有する。
この冷却速度は０．５〜１５℃であるのが有利である。
第２の本発明による方法は、半導体ウェハを１０〜２００℃／ｓの加熱速度で、この温度が１１００〜１２５０℃の第１の範囲内の値に達するまで加熱し、引き続き５ｓ〜３００ｓの第１の時間この第１の温度範囲に保持し、その後、１０〜１５０℃／ｓの第１の冷却速度で、この温度が１０００〜１１５０℃の第２の温度範囲に達するまで冷却し、引き続き１０ｓ〜３００ｓの第２の時間この第２の温度範囲に保持し、その後で１０〜１５０℃／ｓの第２の冷却速度でさらに冷却する半導体ウェハの熱処理を有する。
第３の本発明による方法は、半導体ウェハを１０〜２００℃／ｓの第１の加熱速度で、この温度が１１００〜１２５０℃の第１の範囲内の値に達するまで加熱し、引き続き５ｓ〜３００ｓの第１の時間この第１の温度範囲に保持し、その後、１０〜１５０℃／ｓの第１の冷却速度で冷却する半導体ウェハの第１の熱処理と、前記半導体ウェハを１０〜２００℃／ｓの第２の加熱速度で、この温度が１０００〜１１５０℃の第２の温度範囲の値に達するまで加熱し、引き続き１０ｓ〜３００ｓの第２の時間この第２の温度範囲に保持し、その後で１０〜１５０℃／ｓの第２の冷却速度で冷却する半導体ウェハの第２の熱処理とを有する。
第２と第３の方法の場合に、第２の時間は３０ｓ〜１２０ｓの範囲内であるのが有利である。
第４の本発明による方法は、半導体ウェハを、酸素を１２０００ｐｐｍより高く含有する雰囲気下で、１０〜２００℃／ｓの加熱速度で、この温度が１１００〜１２５０℃の範囲内の値に達するまで加熱し、引き続き、５ｓ〜３００ｓの時間この温度範囲に保持し、その後で１０〜１５０℃／ｓの冷却速度で冷却する半導体ウェハの熱処理を有する。
第４の本発明による方法における雰囲気は、酸素の他に、１種の希ガス又は数種の希ガスの混合物を含有するのが有利である。有利な希ガスはアルゴンである。少なくとも２００００ｐｐｍの酸素割合が有利である。
全ての本発明による方法は、本発明による半導体ウェハの製造の範囲内で、適当に変更された熱処理、正確に言うと、ＲＴＡ処理を適用することに基づく。
ＲＴＡ処理とは、本発明の場合に、短時間熱処理であると解釈される。このＲＴＡ処理は、所定の装置内での実施に限定されるものではなく、例えばランプ炉又はエピタキシャル反応装置又は要求された高い加熱速度及び冷却速度が可能である他の適当な装置を使用することができる。この熱処理は、次のガスの１つ又は複数を含有する雰囲気下で行うことができる：窒素、酸素、水素及びこれらの元素の相互の化合物、希ガス（例えばアルゴン）、シラン又はクロロシラン。第４の本発明による方法の場合に、しかしながらこの雰囲気は要求された酸素割合を有しなければならない。更に、この熱処理は多様なガス圧のもとで実施することができる（減圧、大気圧又は加圧）。EP1158581A1に記載されているようなバッチ式炉中での後続する熱処理は必要ない。
全ての本発明による方法は、ＢＭＤ密度を低下させ、ＢＭＤ深さ分布を適当に変化させる。この半導体ウェハは、それにより、半導体ウェハ自体の製造プロセス又は引き続くデバイス加工プロセスでの熱処理プロセスにおいてＢｏｗ及びＷａｒｐの形成に対してより安定となる。
これらの４つの本発明による方法は、適当な方法で組み合わせることもできる。
本発明を、次に図面を用いて詳細に記載する：
図１は、EP1158581A1に記載したようなシリコン層の移設及び熱処理により製造されたＳＯＩウェハ中の典型的な不均一なＢＭＤ分布を示す。
図２は、これと比較した、従来の研磨されたＣＺシリコンウェハ中での他の種類の及び十分に均一なＢＭＤ分布を示す。
図３は、EP1158581A1によるＳＯＩの製造の間に行われる全ての熱処理及び格子間酸素の濃度、ＢＭＤ密度及び平均ＢＭＤ半径の発達を示す。波線で示した曲線７は、ＳＯＩウェハの製造の間の温度推移を表し、曲線８はＢＭＤ密度の常用対数を示す。
図４は、２つの工程で熱処理を行う第２の本発明による方法についての、図３で示したパラメータを示す。波線で示した曲線７も、ＳＯＩウェハの製造の間の温度推移を表し、符号８の曲線はＢＭＤ密度の常用対数を示す。
図５は、実施例において使用されたような現行のデバイス加工プロセスの温度プロフィールを示す。
半導体ウェハ、例えばＳＯＩウェハの熱処理の本発明による変更により、半導体ウェハの製造直後の半導体ウェハの場合でも、電子デバイスの製造の間及びその後の半導体ウェハの場合でも、Ｗａｒｐ及びＢｏｗの明らかに低下した値が達成される。ＤｅｌｔａＷａｒｐ及びＤｅｌｔａＢｏｗは、従って同様に明らかに低下されている。特に、本発明による方法により、３０μｍより低い、有利に２０μｍより低いＷａｒｐ値及び１０μｍより低い、有利に５μｍより低いＢｏｗ値を達成することができる。ＤｅｌｔａＷａｒｐについては同様に３０μｍより低い、有利に２０μｍより低い値が達成され、ＤｅｌｔａＢｏｗについては１０μｍより低い、５μｍより低い値が達成される。これは、このウェハが電子デバイスの製造の間にわずかしか変形しないことを意味する。
ＢＭＤに関する半導体ウェハの周辺部破断分析の場合（図１参照）に、本発明による熱処理によりハンドルウェハのＢＭＤ密度が著しく影響されることが示された。EP1158581A1による熱処理の場合に、ＢＭＤ密度は１・１０６／ｃｍ２よりも高い値まで見られる。ハンドルウェハのＢＭＤ密度は更に、ウェハ表面１付近では、ウェハ背面３の付近よりも数倍高い。それに対して、本発明による熱処理の場合に、１・１０６／ｃｍ２より低い、有利に１・１０５／ｃｍ２より低い比較的均一なＢＭＤ密度が達成される。本発明による半導体ウェハのＢＭＤ密度は、有利に、ハンドルウェハの全体積に関して形成されている平均値の５０％よりも大きく変動しない。
ＢＭＤ密度の低下により、立体的特性は有利に影響される。これは、格子間酸素濃度の向上に起因することができる。更に、本発明による熱処理により、ＢＭＤ密度の均一性が変化し、これはＳＯＩウェハ中の層応力に関して有利な効果を有する。
全体として見れば、ＳＯＩプロセス直後でも、又はデバイス製造の範囲内での熱処理の間でも、この効果はＢｏｗ及びＷａｒｐの一定の低下を生じさせる。それにより、フォトリソグラフィーの際の前記した問題を解決することができる。
本発明のさらなる利点は、ＳＯＩウェハの熱処理における必要な変化を簡単に実現でき、かつ仕上がったＳＯＩウェハの他の重要なパラメータに関して有害な副作用は生じさせないことである。
先行技術において、機械的特性、特にシリコン基板の変形安定性に関する全ての影響の大きさを同時に考慮する一般に有効なモデルは公知ではない。特に、これは、シリコン層の移設により製造され、ハンドルウェハと、電気絶縁層と、半導体層とからなる層構造を有する半導体ウェハにとって特に該当する。
前記のＳＯＩウェハは、背後に特別な熱履歴を有し、この熱履歴が特別なＢＭＤ形成を引き起こす。図１はこのようなＳＯＩウェハ中での典型的なＢＭＤ分布を示す。この分布は著しく不均一であり、その際、このＢＭＤ密度は、ウェハ背面３の付近では比較的わずかであり、ウェハ表面１の付近ではそれに対して数倍高い。このウェハ表面は、薄いシリコン層を有し、このシリコン層に電子デバイスの製造が行われることになる。全体として、このＢＭＤ密度は、ウェハ表面１から、ウェハ中央部２へ、更にウェハ背面２へと向かって低下する。慣用のＣＺシリコンウェハにおけるＢＭＤ密度の分布はこれとは反対であり（図２）、つまり、チョクラルスキーにより引き上げられたシリコン単結晶から製造されたシリコンウェハは層構造を有しておらず、比較的均一であり、かつ他の特徴を示す：このＢＭＤ密度はウェハ中央部５からウェハ表面４へ並びにウェハ背面６へ向かって低下する。
更に、ＳＯＩウェハは、エピタキシャル層、多結晶シリコン層又は酸化ケイ素層を有するウェハにおける層構造と同様に、層応力を引き起こす層構造を有する。
２つの作用、つまり組み込まれた層応力と不均一な欠陥分布との組合せによって、グローバルシェープの複雑な挙動が引き起こされ、これは慣用のＣＺシリコンウェハの挙動とは明らかに異なる。
このＲＴＡ処理は先行技術によって使用され、ドナーウェハの残りを分離することによって所定の粗さを有する移設されたシリコン層の表面の十分な平坦化を達成する。先行技術によるこのＲＴＡ処理は、更に進んだ目的を追求していない（EP1158581A1参照）。従って、フォトリソグラフィーの場合に生じる問題をこのＲＴＡ処理の変更により解決することは容易に想到されなかった。
次の実施例及び比較例において、全体として新規の、３００ｍｍの直径を有するレイヤートランスファーＳＯＩウェハ（単結晶シリコンからなるハンドルウェハと、酸化ケイ素からなる絶縁層、その上に存在するシリコン層からなる）を、多様なＲＴＡ処理にかけた。このＲＴＡ処理後に、ＢＭＤ密度及びＷａｒｐを測定した。この結果は、表１において、「ＳＯＩプロセス直後」と表記された欄に記載されている。この測定の後に、このＳＯＩウェハを、現行の電子デバイスの製造のために典型的な温度変化を示す熱処理にさらした。この温度変化（℃）は、図５において時間（分）の関数として示した。この熱処理の後に、再びＷａｒｐ及びＢＭＤ密度を測定した。この結果は、表１において、「デバイス加工プロセス後」と表記された欄に記載されている。
比較例（Ｖ）：このＲＴＡ処理を、先行技術に従って、窒素雰囲気中で実施した。このＲＴＡ処理を、１工程で１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。
実施例１Ａ：このＲＴＡ処理を、第１の本発明による方法に従って、窒素雰囲気中で実施した。このＲＴＡ処理を、１工程で１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１５℃／ｓの冷却速度で室温に冷却した。
実施例１Ｂ：このＲＴＡ処理を、第１の本発明による方法に従って、窒素雰囲気中で実施した。このＲＴＡ処理を、１工程で１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで５℃／ｓの冷却速度で室温に冷却した。
実施例２Ａ：このＲＴＡ処理を、２工程で第２の本発明による方法に従って、窒素雰囲気中で実施した。このＲＴＡ処理を、１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で１０００℃に冷却した。次いで、このＳＯＩウェハを９０ｓの時間１０００℃に保持し、引き続き１００℃／ｓの冷却速度で室温に冷却した。
実施例２Ｂ：このＲＴＡ処理を、２工程で第２の本発明による方法に従って、窒素雰囲気中で実施した。このＲＴＡ処理を、１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で１０５０℃に冷却した。次いで、このＳＯＩウェハを２４０ｓの時間１０５０℃に保持し、引き続き１００℃／ｓの冷却速度で室温に冷却した。
実施例３Ａ：このＲＴＡ処理を、２工程で第３の本発明による方法に従って、窒素雰囲気中で実施した。このＲＴＡ処理の第１の工程を、１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。このＲＴＡ処理の第２の工程を、引き続き１００℃／ｓの加熱速度で１１００℃まで行った。このＳＯＩウェハを引き続き９０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。
実施例３Ｂ：このＲＴＡ処理を、２工程で第３の本発明による方法に従って、窒素雰囲気中で実施した。このＲＴＡ処理の第１の工程を、１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。このＲＴＡ処理の第２の工程を、引き続き１００℃／ｓの加熱速度で１０５０℃まで行った。このＳＯＩウェハを引き続き６０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。
実施例４Ａ：このＲＴＡ処理を、第４の本発明による方法に従って、１５０００ｐｐｍの酸素含有量を有する窒素雰囲気中で実施した。このＲＴＡ処理を、１工程で１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。
実施例４Ｂ：このＲＴＡ処理を、第４の本発明による方法に従って、２００００ｐｐｍの酸素含有量を有する窒素雰囲気中で実施した。このＲＴＡ処理を、１工程で１００℃／ｓの加熱速度で１２００℃まで行った。このＳＯＩウェハを引き続き１０ｓの時間この温度に保持し、次いで１００℃／ｓの冷却速度で室温に冷却した。
表１は、ＳＯＩウェハが実施例１Ａ〜４Ｂにより熱処理され、その熱処理後に比較例のＳＯＩウェハよりも明らかに低いＢＭＤ密度及びＷａｒｐ値を有することを示す。電子デバイスの製造の後でも、本発明によるＳＯＩウェハの場合にこのＢＭＤ密度及びＷａｒｐ値はほとんど変化しなかった。それに対して、比較例によるＳＯＩウェハの場合のこのＢＭＤ密度並びにＷａｒｐは、デバイス製造の間に明らかに増加した。本発明による方法により製造された本発明によるＳＯＩウェハは、従って、先行技術によるＳＯＩウェハよりも明らかに低いＷａｒｐ値並びにＤｅｌｔａＷａｒｐ値を示した。
シリコン層の移設及び熱処理により製造されたＳＯＩウェハ中の典型的な不均一なＢＭＤ分布を示す図。 従来の研磨されたＣＺシリコンウェハ中での他の種類の及び十分に均一なＢＭＤ分布を示す図。 ＳＯＩの製造の間に行われる全ての熱処理及び格子間酸素の濃度、ＢＭＤ密度及び平均ＢＭＤ半径の発達を示す図。 ２つの工程で熱処理を行う第２の本発明による方法についての、図３で示したパラメータを示す図。 実施例において使用されたような現行のデバイス加工プロセスの温度プロフィールを示す図。

Claims (18)

  1. 少なくとも１つのＲＴＡ工程を有するレイヤートランスファー法を用いて製造された、シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有し、少なくとも２００ｍｍの直径を有する半導体ウェハにおいて、前記半導体ウェハは３０μｍより低いＷａｒｐ、３０μｍより低いＤｅｌｔａＷａｒｐ、１０μｍより低いＢｏｗ及び１０μｍより低いＤｅｌｔａＢｏｗを有することを特徴とする半導体ウェハ。
  2. ハンドルウェハは、１・１０３／ｃｍ２〜１・１０６／ｃｍ２の範囲内のＢＭＤ密度を有することを特徴とする、請求項１記載の半導体ウェハ。
  3. シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有する、少なくとも２００ｍｍの直径を有する半導体ウェハにおいて、前記半導体ウェハは３０μｍよりも低いＷａｒｐ及び１０μｍよりも低いＢｏｗを有し、かつ前記ハンドルウェハは１・１０３／ｃｍ２〜１・１０６／ｃｍ２の範囲内のＢＭＤ密度を有することを特徴とする半導体ウェハ。
  4. Ｗａｒｐが２０μｍよりも低いことを特徴とする、請求項１から３までのいずれか１項記載の半導体ウェハ。
  5. Ｂｏｗが５μｍよりも低いことを特徴とする、請求項１から４までのいずれか１項記載の半導体ウェハ。
  6. ハンドルウェハは、１・１０３／ｃｍ２〜１・１０５／ｃｍ２の範囲内のＢＭＤ密度を有することを特徴とする、請求項１から５までのいずれか１項記載の半導体ウェハ。
  7. ハンドルウェハは、３・１０１７／ｃｍ３〜８・１０１７／ｃｍ３の範囲内の格子間酸素濃度及び１・１０１３／ｃｍ３〜５・１０１５／ｃｍ３の範囲内の窒素濃度を有することを特徴とする、請求項１から６までのいずれか１項記載の半導体ウェハ。
  8. ハンドルウェハは、５・１０１７／ｃｍ３〜７・１０１７／ｃｍ３の範囲内の格子間酸素濃度を有することを特徴とする、請求項７記載の半導体ウェハ。
  9. ハンドルウェハは、５・１０１４／ｃｍ３〜５・１０１５／ｃｍ３の範囲内の窒素濃度を有することを特徴とする、請求項７記載の半導体ウェハ。
  10. ハンドルウェハは、３・１０１７／ｃｍ３〜５・１０１７／ｃｍ３の範囲内の格子間酸素濃度を有することを特徴とする、請求項９記載の半導体ウェハ。
  11. ハンドルウェハの全体積中のＢＭＤ密度は、ハンドルウェハの全体積にわたり平均したＢＭＤ密度の５０％より大きく変動しないことを特徴とする、請求項１から１０までのいずれか１項記載の半導体ウェハ。
  12. シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有する少なくとも２００ｍｍの直径を有する半導体ウェハを準備する工程と、前記半導体ウェハを熱処理する工程とを有し、その際、前記半導体ウェハを１０〜２００℃／ｓの加熱速度で、この温度が１１００〜１２５０℃の範囲内の値に達するまで加熱し、引き続き５ｓ〜３００ｓの時間この温度範囲に保持し、その後０．５〜２５℃／ｓの冷却速度で冷却する、請求項１又は２記載の半導体ウェハの製造方法。
  13. 冷却速度が０．５〜１５℃／ｓであることを特徴とする、請求項１２記載の方法。
  14. シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有する、少なくとも２００ｍｍの直径を有する半導体ウェハを準備する工程と、前記半導体ウェハを熱処理する工程とを有し、その際、前記半導体ウェハを１０〜２００℃／ｓの加熱速度で、この温度が１１００〜１２５０℃の第１の範囲内の値に達するまで加熱し、引き続き５ｓ〜３００ｓの第１の時間この第１の温度範囲に保持し、その後、１０〜１５０℃／ｓの第１の冷却速度で、この温度が１０００〜１１５０℃の第２の温度範囲に達するまで冷却し、引き続き１０ｓ〜３００ｓの第２の時間この第２の温度範囲に保持し、次いで１０〜１５０℃／ｓの第２の冷却速度でさらに冷却する、請求項１又は２記載の半導体ウェハの製造方法。
  15. シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有する、少なくとも２００ｍｍの直径を有する半導体ウェハを準備する工程と、前記半導体ウェハの第１の熱処理工程と、前記半導体ウェハの第２の熱処理工程を有し、その際、第１の熱処理において、前記半導体ウェハを１０〜２００℃／ｓの第１の加熱速度で、この温度が１１００〜１２５０℃の第１の範囲内の値に達するまで加熱し、引き続き５ｓ〜３００ｓの第１の時間この第１の温度範囲に保持し、その後、１０〜１５０℃／ｓの第１の冷却速度で冷却し、及び第２の熱処理において、前記半導体ウェハを１０〜２００℃／ｓの第２の加熱速度で、この温度が１０００〜１１５０℃の第２の温度範囲の値に達するまで加熱し、引き続き１０ｓ〜３００ｓの第２の時間この第２の温度範囲に保持し、その後で１０〜１５０℃／ｓの第２の冷却速度で冷却する、請求項１又は２記載の半導体ウェハの製造方法。
  16. 第２の時間が３０ｓ〜１２０ｓであることを特徴とする、請求項１４又は１５記載の方法。
  17. シリコンからなるハンドルウェハと、電気絶縁層と、その上に存在する半導体層とを有する、少なくとも２００ｍｍの直径を有する半導体ウェハを準備する工程と、前記半導体ウェハを、酸素を１２０００ｐｐｍよりも多く含有する雰囲気下で熱処理する工程とを有し、その際、前記半導体ウェハを１０〜２００℃／ｓの加熱速度で、この温度が１１００〜１２５０℃の範囲内の値に達するまで加熱し、引き続き５ｓ〜３００ｓの時間この温度範囲に保持し、その後１０〜１５０℃／ｓの冷却速度で冷却する、請求項１又は２記載の半導体ウェハの製造方法。
  18. 雰囲気が、少なくとも２００００ｐｐｍの酸素割合を含有することを特徴とする、請求項１７記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018107428A (ja) * 2016-11-04 2018-07-05 ソイテック 高抵抗基板を含む半導体素子の作製方法
JP2018523300A (ja) * 2015-06-09 2018-08-16 ソワテク 電荷をトラップするための層を含む半導体素子の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054350A (ja) * 2004-08-12 2006-02-23 Komatsu Electronic Metals Co Ltd 窒素ドープシリコンウェーハとその製造方法
JP5119677B2 (ja) * 2007-02-16 2013-01-16 株式会社Ｓｕｍｃｏ シリコンウェーハ及びその製造方法
FR2914495B1 (fr) * 2007-03-29 2009-10-02 Soitec Silicon On Insulator Amelioration de la qualite d'une couche mince par recuit thermique haute temperature.
US7928534B2 (en) * 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8158489B2 (en) * 2009-06-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of TSV backside interconnects by modifying carrier wafers
US8174124B2 (en) 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
DE102010027766B4 (de) 2010-04-15 2017-02-09 Daniela Claudia Szasz Kühlanordnung für elektrische Komponenten eines elektrischen Gerätes
US9945048B2 (en) * 2012-06-15 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
US10141413B2 (en) 2013-03-13 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer strength by control of uniformity of edge bulk micro defects
US9064823B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for qualifying a semiconductor wafer for subsequent processing
WO2016081356A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
US10283402B2 (en) * 2015-03-03 2019-05-07 Globalwafers Co., Ltd. Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
WO2016196011A1 (en) 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing silicon germanium-on-insulator
CN108780776B (zh) 2015-11-20 2023-09-29 环球晶圆股份有限公司 使半导体表面平整的制造方法
DE102015224983B4 (de) * 2015-12-11 2019-01-24 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
KR102439602B1 (ko) 2016-06-08 2022-09-01 글로벌웨이퍼스 씨오., 엘티디. 높은 비저항의 단결정 실리콘 잉곳 및 개선된 기계적 강도를 갖는 웨이퍼
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
SG11202011553SA (en) 2018-06-08 2020-12-30 Globalwafers Co Ltd Method for transfer of a thin layer of silicon
CN114156179A (zh) * 2021-10-29 2022-03-08 中国科学院上海微系统与信息技术研究所 一种改善绝缘层上硅晶圆表面粗糙度的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169925A (ja) * 1993-12-16 1995-07-04 Fujitsu Ltd 貼り合わせ半導体基板
JPH11330437A (ja) * 1998-05-13 1999-11-30 Nec Corp Ｓｏｉ基板とその製造方法
JP2000058801A (ja) * 1998-06-02 2000-02-25 Shin Etsu Handotai Co Ltd Ｓｏｉ基板の製造方法およびｓｏｉ基板
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi
US20010007240A1 (en) * 1999-07-14 2001-07-12 Seh America, Inc. High efficiency silicon wafer optimized for advanced semiconductor devices
WO2003001583A2 (en) * 2001-06-22 2003-01-03 Memc Electronic Materials, Inc. Process for producing silicon on insulator structure having intrinsic gettering by ion implantation
JP2003297839A (ja) * 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2004111732A (ja) * 2002-09-19 2004-04-08 Komatsu Electronic Metals Co Ltd シリコンウェーハの製造方法
WO2005024918A1 (ja) * 2003-09-08 2005-03-17 Sumco Corporation Ｓｏｉウェーハおよびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3172389B2 (ja) * 1995-03-09 2001-06-04 東芝セラミックス株式会社 シリコンウエーハの製造方法
JPH09326396A (ja) 1996-06-04 1997-12-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
CA2290104A1 (en) 1997-05-12 1998-11-19 Silicon Genesis Corporation A controlled cleavage process
KR19990000805A (ko) * 1997-06-10 1999-01-15 윤종용 웨이퍼의 결함 제거방법
US6236104B1 (en) * 1998-09-02 2001-05-22 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US20020187595A1 (en) * 1999-08-04 2002-12-12 Silicon Evolution, Inc. Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality
KR100309646B1 (ko) * 1999-09-27 2001-11-02 김영환 반도체 기판 특성 개선방법
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
US6897084B2 (en) * 2001-04-11 2005-05-24 Memc Electronic Materials, Inc. Control of oxygen precipitate formation in high resistivity CZ silicon
DE10131249A1 (de) 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
US6808781B2 (en) * 2001-12-21 2004-10-26 Memc Electronic Materials, Inc. Silicon wafers with stabilized oxygen precipitate nucleation centers and process for making the same
KR100854077B1 (ko) * 2002-05-28 2008-08-25 페어차일드코리아반도체 주식회사 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법
US6812116B2 (en) * 2002-12-13 2004-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a wafer with strained channel layers for increased electron and hole mobility for improving device performance

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169925A (ja) * 1993-12-16 1995-07-04 Fujitsu Ltd 貼り合わせ半導体基板
JPH11330437A (ja) * 1998-05-13 1999-11-30 Nec Corp Ｓｏｉ基板とその製造方法
JP2000058801A (ja) * 1998-06-02 2000-02-25 Shin Etsu Handotai Co Ltd Ｓｏｉ基板の製造方法およびｓｏｉ基板
US20010007240A1 (en) * 1999-07-14 2001-07-12 Seh America, Inc. High efficiency silicon wafer optimized for advanced semiconductor devices
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi
WO2003001583A2 (en) * 2001-06-22 2003-01-03 Memc Electronic Materials, Inc. Process for producing silicon on insulator structure having intrinsic gettering by ion implantation
JP2003297839A (ja) * 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2004111732A (ja) * 2002-09-19 2004-04-08 Komatsu Electronic Metals Co Ltd シリコンウェーハの製造方法
WO2005024918A1 (ja) * 2003-09-08 2005-03-17 Sumco Corporation Ｓｏｉウェーハおよびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018523300A (ja) * 2015-06-09 2018-08-16 ソワテク 電荷をトラップするための層を含む半導体素子の製造方法
JP2018107428A (ja) * 2016-11-04 2018-07-05 ソイテック 高抵抗基板を含む半導体素子の作製方法
JP7088663B2 (ja) 2016-11-04 2022-06-21 ソイテック 高抵抗基板を含む半導体素子の作製方法

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