JP2006004558A - 半導体記憶装置 - Google Patents

Abstract

【課題】
再度、超低消費電力のデータ保持動作モードにエントリする場合に、待機することなく、エントリ可能とした半導体記憶装置の提供。
【解決手段】
ＥＣＣ回路をオン・チップで搭載した半導体記憶装置において、データ保持動作モードが、状態遷移の順に、ＥＣＣ符号化回路がメモリセルのデータにパリティ情報を付加して格納するエンコード状態ＥＥＳＴと、前記メモリセルの集中リフレッシュ動作を行うバーストセルフリフレッシュ状態ＢＳＳＴと、内部電源回路を部分的にオフするパワーオフ状態ＰＦＳＴと、部分的にオフされた前記内部電源回路をオンするパワーオン状態ＰＮＳＴと、誤り検出訂正用の復号回路がメモリセルの誤り訂正を行うデコード状態ＥＤＳＴと、エンコード状態で前記データ保持動作モードのエグジットの指示を受けるとアイドル状態ＩＳＴに遷移し、デコード状態ＥＤＳＴからＢＳＳＴに再エントリ可能としている。
【選択図】
図２

Description

本発明は、データ保持のためのリフレッシュが必要なメモリセルを有する半導体記憶装置の電力制御方法及びその方法を適用した半導体記憶装置に関する。

図１１は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）コーデック（符号化・復号回路）を搭載した従来の半導体記憶装置の構成を示す図である。なお、図１１は、特許文献１（第１図）に基づくものであり、本発明の前提となるものであるため、その概略を説明しておく。

図１１を参照すると、この半導体記憶装置は、クロック同期型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory）であり、４つのメモリバンクに対応して４つのメモリセルアレイ１１Ａ、１１Ｂ、１１Ｃ、１１Ｄが設けられており、メモリセルアレイ１１Ａ〜１１Ｄは、それぞれがマトリクス配置されたダイナミック型メモリセルを備え、不図示のメモリセルトランジスタのゲート端子はワード線（不図示）に接続され、メモリセルトランジスタのドレインとソースの一方は、行毎に、相補のビット線（不図示）にされ、ドレインとソースの他方は、データ蓄積用の容量素子の一端に接続されている。ロウ（ＲＯＷ）デコーダ３Ａ〜３Ｄによるロウアドレス（ＲＯＷ ＡＤＤＲＥＳＳ）信号をデコード結果に従い、ワードドライバ（不図示）は、メモリセルアレイの選択されたワード線（不図示）を高電位に駆動する。メモリセルアレイの相補ビット線（不図示）はセンスアンプ１２Ａ〜１２Ｄ、及び、カラムデコーダ２Ａ〜２ＤによってＩＯ線に接続される。センスアンプは、メモリセルからのデータ読み出しによってそれぞれの相補ビット線に現れる微小電位差を検出して増幅する。Ｉ／Ｏ線（ＩＯ Ｂｕｓ）は各メモリバンクに対して共通化されて、マルチプレクサ６を介して、入力回路４の出力端子及び出力回路５の入力端子に接続される。端子ＤＱは、データ入出力端子である。

アドレス入力端子ＡＤから供給されるアドレス信号は、ローカラムアドレスバッファ８に入力されて保持され、Ｘアドレスをロウデコーダ３Ａ〜３Ｄ、Ｙアドレスをカラムデコーダ２Ａ〜２Ｄに供給する。

リフレッシュカウンタ９は、セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）の行アドレスを発生する。セルフリフレッシュ時、リフレッシュカウンタ９からの行アドレスは、外部アドレスＡＤのかわりに選択されてロウデコーダ（３Ａ〜３Ｄ）に供給され、行アドレスのワード線に接続されるメモリセルのデータがビット線に読み出され、センスアンプで増幅されて再びメモリセルにリストアされる。

セルフリフレッシュ回路２２は、セルフリフレッシュの動作、及びその周期制御を行う。

コマンドデコーダ２１は、動作モードに応じて、外部コマンド、内部コマンドを受信、解読する。より詳細には、コマンドデコーダ２１は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップイネーブル信号／ＣＥ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号が供給され、それらの信号のレベルの変化やタイミングなどに基づいて、ＳＤＲＡＭの動作モード、及び、各回路ブロックの動作を制御するための内部タイミング信号を形成する。チップイネーブル信号／ＣＥは、そのロウレベルによって、コマンド入力サイクルの開始を指示する。チップイネーブル信号／ＣＥがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作は、チップ非選択状態への変化によって影響されない。／ＲＡＳ、／ＣＡＳ、／ＷＥの各信号は、通常のＤＲＡＭにおける対応信号とは機能が相違しており、コマンドサイクルを定義するときに有意の信号とされる。

クロックイネーブル信号ＣＫＥは、次のクロック信号の有効性を指示する信号であり、クロックイネーブル信号ＣＫＥがハイレベルであれば、次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには、無効とされる。

図１１に示す構成において、コマンドデコーダ２１は、通常のコマンド（バンクアクティブ、リード／ライト、プリチャージ等）のコマンドデコーダの機能に加えて、ＥＣＣモードデコーダ３１とセルフモードデコーダ３２を備えており、セルフリフレッシュ回路２２から供給されるセルフリフレッシュ信号φＳＲＦに基づいて、ロウ系活性化信号φＲＡＳを生成し、ロウ・カラム・アドレス・バッファ８に供給する。

ＥＣＣモードデコーダ３１は、クロックイネーブル信号ＣＫＥが、ハイレベルからロウレベルに変化した際に、クロック信号ＣＬＫに同期して供給されるチップイネーブル信号／ＣＥ、ロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードし、内部電源回路の一部をオフすることで超低消費電力を実現するデータ保持動作モードの設定であると判定した場合には、ハイレベルのエンコードスタート信号ＥＮＳＴを生成し、ＥＣＣコントローラ２３に供給するとともに、超低消費電力フラグＳＬＰＦ（Ｓｕｐｅｒ Ｌｏｗ Ｐｏｗｅｒ Ｆｌａｇ）、及び、ＥＣＣ回路（ＥＣＣコーデック）２４がエンコード（符号化回路によるパリティの生成）中であることを示すエンコードフラグ（不図示）を活性状態にセットする。そして、ＥＣＣコントローラ２３からＥＣＣ回路２４におけるエンコードが終了したことを示すエンコード終了信号ＥＮＥＤを受け取ると、ＥＣＣモードデコーダ３１は、エンコードフラグをリセットする。

また、ＥＣＣモードデコーダ３１は、クロックイネーブル信号ＣＫＥがハイレベルからロウレベルに変化することにより、データ保持動作モードを解除するための命令が外部から供給された場合には、超低消費電力フラグＳＬＰＦをリセットする。このとき、ＥＣＣモードデコーダ３１は、エンコードフラグのセット・リセットの状態により、今までの状態が、
・データ保持動作モードであり、かつ、ＥＣＣ回路２４がエンコードを終了している状態であるか、あるいは、
・通常のセルフリフレッシュモードであって、ＥＣＣ回路２４は、エンコードを行っていない状態であるか、を判定する。上記判定の結果、データ保持動作モードであり、かつ、ＥＣＣ回路２４がエンコードを終了している状態である場合には、ＥＣＣモードデコーダ３１は、活性状態（ハイレベル）のデコードスタート信号ＤＥＳＴを生成して、ＥＣＣコントローラ２３に供給するとともに、ＥＣＣ回路２４がデコード（復号回路による誤り訂正）中であることを示すデコードフラグ（不図示）をセットする。次に、ＥＣＣモードデコーダ３１は、ＥＣＣコントローラ２３からＥＣＣ回路２４におけるデコードが終了したことを示すデコード終了信号ＤＥＥＤが供給されると、デコードフラグをリセットする。

また、ＥＣＣモードデコーダ３１は、内部電源回路２７から供給される内部の所定箇所の電位が所定値の電位に到達し、内部電源がオンしたことを示す内部電源オン信号ＧＯＮが非活性状態（ロウレベル）から活性状態（ハイレベル）に変化した際に、超低消費電力フラグＳＬＰＦがセットされている場合には、第２セルフリフレッシュ・スタート信号ＳＲＴ２を活性状態（ハイレベル）とする。一方、内部電源オン信号ＧＯＮが非活性状態（ロウレベル）から活性状態（ハイレベル）に変化した際に、超低消費電力フラグＳＬＰＦがリセットされている場合には、第２セルフリフレッシュ・スタート信号ＳＲＴ２が活性状態（ハイレベル）に設定され、ＥＣＣモードデコーダ３１は、活性状態（ハイレベル）のデコードスタート信号ＤＥＳＴを生成し、ＥＣＣコントローラ２３に供給するとともに、デコードフラグをセットする。

セルフモードデコーダ３２は、クロックイネーブル信号ＣＫＥがハイレベルからロウレベルに変化した際に、クロック信号ＣＬＫに同期して供給されるチップイネーブル信号／ＣＥ、ロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードし、データ保持動作モードではなく、通常のセルフリフレッシュモードの設定であると判定した場合、活性状態（ハイレベル）の第１セルフリフレッシュ・スタート信号ＳＲＴ１を生成し、セルフリフレッシュ回路２２、ＯＲ回路２８に供給する。

また、セルフモードデコーダ３２は、クロックイネーブル信号ＣＫＥがハイレベルからロウレベルに変化した際に、クロック信号ＣＬＫに同期して供給されるチップイネーブル信号／ＣＥ、ロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードし、データ保持動作モードの設定であると判定した場合には、内部状態フラグの超低消費電力フラグ（不図示）をセットする。なお、ＥＣＣモードデコーダ３１、セルフモードデコーダ３２での超低消費電力フラグは、同一の値に保持されていればよく、図１１の信号線ＳＬＰＦの値として、ＥＣＣモードデコーダ３１、セルフモードデコーダ３２のいずれの超低消費電力フラグを用いてもよい。

さらに、セルフモードデコーダ３２は、クロックイネーブル信号ＣＫＥがハイレベルからロウレベルに変化することにより、データ保持動作モードを解除するための命令が、外部から供給された場合には、超低消費電力フラグ（不図示）をリセットするとともに、第１及び第２セルフリフレッシュ・スタート信号ＳＲＴ１及びＳＲＴ２のレベルにかかわらず、第１セルフリフレッシュ・スタート信号ＳＲＴ１、第２セルフリフレッシュ・スタート信号（「バーストリフレッシュ信号」ともいう）ＳＲＴ２をともに非活性状態（ロウレベル）にリセットする。

また、セルフモードデコーダ３２は、ＥＣＣコントローラ２３からエンコード終了信号ＥＮＥＤが供給されると、超低消費電力フラグＳＬＰＦがセットされている場合には、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２を生成し、セルフリフレッシュ回路２２、ＯＲ回路２８及びＥＣＣモードデコーダ３１に供給する。同様に、セルフモードデコーダ３２は、内部電源回路２７から供給される内部電源オン信号ＧＯＮが非活性状態（ロウレベル）から活性状態（ハイレベル）に変化した際に、超低消費電力フラグがセットされている場合には、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２を生成し、セルフリフレッシュ回路２２、ＯＲ回路２８、及びＥＣＣモードデコーダ３１に供給する。

また、セルフモードデコーダ３２は、活性状態（ハイレベル）のデコード終了信号ＤＥＥＤが供給された場合には、活性状態（ハイレベル）の第１セルフリフレッシュ・スタート信号ＳＲＴ１を生成し、セルフリフレッシュ回路２２及びＯＲ回路２８に供給する。

セルフリフレッシュ回路２２は、セルフモードデコーダ３２から供給される活性状態（ハイレベル）の第１または第２セルフリフレッシュ・スタート信号ＳＲＴ１及びＳＲＴ２に基づいて、内部に設けられた発振器（不図示）で発振されるクロックの発振周波数を変更して、セルフリフレッシュ信号φＳＲＦを生成し、コマンドデコーダ２１に供給する。

また、セルフリフレッシュ回路２２は、活性状態（ハイレベル）の第１セルフリフレッシュ・スタート信号ＳＲＴ１が供給された場合には、発振器（不図示）で発振されるクロックの発振周波数をリフレッシュ周期ＴＲが所定周期となるように設定し、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２が供給された場合には、発振器（不図示）で発振されるクロックの発振周波数をリフレッシュ周期ＴＲが、バースト・セルフリフレッシュ用に、通常のリフレッシュ周期よりも短期間となるように設定する。

また、セルフリフレッシュ回路２２は、すべてのメモリセル・アレイ１１Ａ〜１１Ｄの全ワード線に対するバースト・セルフリフレッシュが終了することにより、内部に設けられているカウンタの値が、所定値（＝ワード線本数）になった場合には、バースト・セルフリフレッシュが終了したことを示す活性状態（ハイレベル）のセルフリフレッシュ終了信号ＳＲＥＤを生成し、セルフモードデコーダ３２及びタイマ２６に供給する。

さらに、セルフリフレッシュ回路２２は、セルフリフレッシュ終了信号ＳＲＥＤに基づいて、内部電源回路２７のオフを指示する活性状態（ハイレベル）の内部電源オフ信号ＧＯＦＦを生成し、内部電源回路２７に供給する。

そして、セルフリフレッシュ回路２２は、タイマ２６から供給される、内部電源回路２７をオフする時間（「内部電源オフ時間」ともいう）が経過したことを示す内部電源オフ終了信号ＰＥＮＤに基づいて、内部電源回路２７を活性化するために、内部電源オフ信号ＧＯＦＦを活性状態（ハイレベル）から非活性状態（ロウレベル）に変化させて、内部電源回路２７に供給する。

ＥＣＣコントローラ２３は、ＥＣＣモードデコーダ３１から供給される活性状態（ハイレベル）のエンコードスタート信号ＥＮＳＴに基づいて、内部クロック発生回路２５から供給される内部クロック信号ＣＬＫＩｎに同期して、エンコード中の読み出し及び書き込み動作を制御するための内部コマンド、アドレス信号ＡＤ及びエンコードフラグＥＮＣを生成し、内部コマンド及びアドレス信号ＡＤは、コマンドデコーダ２１に、エンコードフラグＥＮＣは、ＥＣＣ回路２４に供給する。

コマンドデコーダ２１は、内部クロック信号ＣＬＫＩｎがロウレベルからハイレベルに変化した時の立ち上がりエッジで内部コマンドを取り込む。

ＥＣＣコントローラ２３は、ＥＣＣ回路２４において、各メモリセルアレイ１１Ａ〜１１Ｄを構成するすべてのメモリセルに対して、パリティ演算及びメモリセルへのパリティ領域の書き込みが終了すると、エンコード終了信号ＥＮＥＤを、ＥＣＣモードデコーダ３１に供給する。

また、ＥＣＣコントローラ２３は、ＥＣＣモードデコーダ３１から供給される活性状態（ハイレベル）のデコードスタート信号ＤＥＳＴに基づいて、内部クロック信号ＣＬＫＩｎに同期して、デコード中の読み出し及び書き込み動作を制御するための内部コマンド、アドレス信号ＡＤ及びデコードフラグＤＥＣを生成し、内部コマンド及びアドレスＡＤを、コマンドデコーダ２１に供給し、エンコードフラグＥＮＣをＥＣＣ回路２４に供給する。

そして、ＥＣＣコントローラ２３は、ＥＣＣ回路２４において、指示したデコードが終了すると、デコード終了信号ＤＥＥＤを、ＥＣＣモードデコーダ３１、セルフモードデコーダ３２に供給する。

ＥＣＣ回路２４は、ＥＣＣコントローラ２３から供給されるエンコードフラグＥＮＣに基づいて、内部クロック発生回路２５から供給される内部クロック信号ＣＬＫＩｎに同期して、マルチプレクサ（ＭＵＸ）６を介して、メモリセルアレイ１１Ａ〜１１Ｄにアクセスし、リフレッシュ不良ビットの誤りを訂正するためのパリティビットの演算及びメモリセルへのパリティ領域の書き込みを行う。

また、ＥＣＣ回路２４は、ＥＣＣコントローラ２３から供給されるデコードフラグＤＥＣに基づいて、内部クロック信号ＣＬＫＩｎに同期してマルチプレクサ（ＭＵＸ）６を介して、メモリセルアレイ１１Ａ〜１１Ｄにアクセスし、パリティビットの演算、リフレッシュ不良ビットの誤り訂正を行う。

内部クロック発生回路２５は、ＥＣＣコントローラ２３及びＥＣＣ回路２４において用いる内部クロック信号ＣＬＫＩｎを発生する。

タイマ２６は、セルフリフレッシュ回路２２から供給されるハイレベルのセルフリフレッシュ終了信号ＳＲＥＤに基づいて、予め設定され、フューズ等を用いてプログラミングされた内部電源オフ時間の計時を開始し、内部電源オフ時間が経過すると、その旨を示す内部電源オフ終了信号ＰＥＮＤをセルフリフレッシュ回路２２に供給する。

また、タイマ２６は、内部電源オフ時間の計時中に、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルに変化することにより、超低消費電力フラグＳＬＰＦがリセットされると、内部電源オフ時間の計時を中止し、ハイレベルの内部電源オフ終了信号ＰＥＮＤを、セルフリフレッシュ回路２２に供給する。

内部電源回路２７は、半導体記憶装置の各部に内部で発生する各種の内部電圧、例えば、ワード線昇圧電位（ＶＰＰ）、ビット線電位、ビット線の２分の１電位、対極電位（ＶＰＬＴ）、周辺回路電位、メモリセル部基板電位（ＶＢＢ）などを供給するとともに、カラムデコーダ群２Ａ〜２Ｄを構成するカラム・デコーダ、ロウ・デコーダ群３Ａ〜３Ｄを構成するロウ・デコーダ、あるいはランダム・ロジック部等からなる周辺回路に上記内部電圧又は外部電圧を供給するためのハイレベルの活性化信号ＡＣＴを供給する。

また、内部電源回路２７は、セルフリフレッシュ回路２２から供給される活性状態（ハイレベル）の内部電源オフ信号ＧＯＦＦに基づいて、半導体記憶装置各部への内部電圧の供給を停止するとともに、上記活性化信号ＡＣＴを活性状態（ハイレベル）から非活性状態（ロウレベル）に変化させて周辺回路に供給する。さらに、内部電源回路２７は、セルフリフレッシュ回路２２から供給される内部電源オフ信号ＧＯＦＦが活性状態（ハイレベル）から非活性状態（ロウレベル）に変化した場合、半導体記憶装置各部への内部電圧の供給を開始し、上記活性化信号ＡＣＴを非活性状態（ロウレベル）から活性状態（ハイレベル）に変化させて、周辺回路に供給する。内部電源回路２７は、各部に印加される電位のうち、所定値の電位に到達するのに最も時間がかかる電位（ＶＰＰ、ＶＢＢ等）をモニタし、該電位が所定値の電位に到達したことを検出して、活性状態（ハイレベル）の内部電源オン信号ＧＯＮをＥＣＣモードデコーダ３１及びセルフモードデコーダ３２に供給する。

ＯＲ回路２８は、第１及び第２セルフリフレッシュ・スタート信号ＳＲＴ１及びＳＲＴ２の論理和を取り、その結果を、ロウ・カラム・アドレス・バッファ８に供給する。

図１２は、図１１に示した半導体記憶装置の状態遷移の一例を示す図である（特許文献１の第４図参照）。

ＥＣＣ回路をオン・チップで搭載し、スタンバイ時に、電力制御を行い低消費電力のデータ保持動作モードを実現するＤＲＡＭデバイスは、データ保持モードのエントリのコマンド（ＳＰＣ）の入力により、通常動作モード（アイドル状態；ＩＳＴ）から、データ保持動作モードにエントリする。アイドル状態（ＩＳＴ）では、例えば不図示のＤＲＡＭコントローラからのアクセス要求（コマンド）を待ち、アクセス要求があった場合、該アクセス要求を実行する。

ＥＣＣ回路２４でメモリセルアレイの全ビットの符号化（Ｃｏｄｉｎｇ）が行なわれ、検査ビット（パリティ）が、メモリセルアレイ内の検査ビット領域に格納される（ＥＣＣエンコード状態；ＥＥＳＴ）。ＥＣＣエンコード状態ＥＥＳＴでは、半導体チップ内に形成したＥＣＣ回路２４により、リフレッシュ不良ビットの誤りを訂正するためのパリティビットの演算及びメモリセルへのパリティ領域の書き込みを行う。

ＥＣＣ回路２４でエンコード処理が終了し、ＥＣＣコントローラ２３からエンコード終了信号ＥＮＥＤを受けると、セルフモードデコーダ３２は、第２のセルフリフレッシュ・スタート信号ＳＲＴ２を生成し、ＥＣＣエンコード状態から、バースト・セルフリフレッシュ状態ＢＳＳＴに遷移する。バースト・セルフリフレッシュ状態ＢＳＳＴは、通常のセルフリフレッシュがリフレッシュの実力ｔＲＥＦに応じて設定されたリフレッシュ周期ＴＲで分散的にリフレッシュを行うのに対し、比較的短いリフレッシュ周期ＴＲで集中的にリフレッシュを行うものである。

セルフリフレッシュ回路２２は、メモリセルアレイ１１Ａ〜１１Ｄの全ワード線に対するバースト・セルフリフレッシュが終了した場合、セルフリフレッシュ終了信号ＳＲＥＤを出力し、セルフモードデコーダ３２及びタイマ２６に供給し、さらに、内部電源オフ信号ＧＯＦＦを生成し、内部電源回路２７に供給し、バースト・セルフリフレッシュ状態から、パワーオフ状態ＰＦＳＴに遷移する。この状態では半導体記憶装置内部への一部の内部電源電圧の供給を停止する。

タイマ２６は内部電源オフ時間が経過すると、内部電源オフ終了信号ＰＥＮＤをセルフリフレッシュ回路２２に出力し、セルフリフレッシュ回路２２は、内部電源オフ終了信号ＰＥＮＤに基づき、内部電源回路２７を活性化させるため内部電源オフ信号ＧＯＦＦを非活性化し、パワーオフ状態ＰＦＳＴからパワーオン状態ＰＮＳＴに遷移する。

内部電源回路２７でモニタしている電源電位が所定の電位に到達したことを検出すると、ハイレベルの内部電源オン信号ＧＯＦＦを、ＥＣＣモードデコーダ３１及びセルフモードデコーダ３２に供給し、ＥＣＣモードデコーダ３１は、内部電源オン信号ＧＯＦＦがハイレベルとなり、データ保持動作モードであるため、第２セルフリフレッシュ・スタート信号ＳＲＴ２を生成し、パワーオン状態ＰＮＳＴからバースト・セルフリフレッシュ状態ＢＳＳＴに遷移する。

バースト・セルフリフレッシュ状態ＢＳＳＴにあるとき、超低消費電力モード（データ保持動作モード）を解除するために、クロックイネーブル信号ＣＫＥをロウレベルからハイレベルに変化させてクロック信号ＣＬＫの立ち上がりを有効とし、所定のエグジットコマンドを入力すると、ＥＣＣモードデコーダ３１は、超低消費電力フラグＳＬＰＦをリセットする。また、セルフモードデコーダ３２も、内部状態フラグの超低消費電力フラグ（内部）をリセットし、第２セルフリフレッシュ・スタート信号ＳＲＴ２をハイレベルからロウレベルに変化させる。ＥＣＣモードデコーダ３１は、ハイレベルのデコードスタート信号ＤＥＳＴを生成し、ＥＣＣコントローラ２３に供給し、これによりバースト・セルフリフレッシュ状態からＥＣＣデコード状態ＥＤＳＴに遷移する。

そして、ＥＣＣ回路２４でのデコードが終了し、ＥＣＣコントローラ３１からハイレベルのデコード終了信号ＤＥＥＤ信号を受けると、セルフモードデコーダ３２は、第１のセルフリフレッシュ・スタート信号ＳＲＴ１を生成し、ＥＣＣデコード状態ＥＤＳＴからセルフリフレッシュ状態ＳＲＳＴに遷移する。

セルフリフレッシュ状態ＳＲＳＴを解除するには、クロックイネーブル信号ＣＫＥをロウレベルからハイレベルに変化させ、セルフモードデコーダ３２は、第１セルフリフレッシュ・スタート信号ＳＲＴ１をハイレベルからロウレベルに変化させ、セルフリフレッシュ回路２２は、ロウレベルの第１セルフリフレッシュ・スタート信号ＳＲＴ１に基づきセルフリフレッシュ信号φＲＥＦの生成を中止し、コマンドデコーダ２１では、セルフリフレッシュ回路２２からのセルフリフレッシュ信号φＲＥＦが供給されないため、ロウ系活性化信号φＲＡＳの生成を中止し、セルフリフレッシュ状態ＳＲＳＴからアイドル状態ＩＳＴに遷移する。

なお、ＥＣＣエンコード状態、ＥＣＣデコード状態では、誤り検出訂正処理の量如何によって時間を要するため、適宜、リフレッシュ動作が挿入される場合がある。

このように、オン・チップＥＣＣ回路を備え、電力制御を行い、リフレッシュ周期を延ばし、リフレッシュ不良セルをＥＣＣ回路による誤り訂正で救済し、例えば１秒以上の長周期リフレッシュ、データ保持電流の低減（電源電流の低減）が実現可能とされている（特許文献２参照）。ＥＣＣ回路により誤り訂正を行うことで、デバイスの実力（データ保持特性の実力）以上の長周期リフレッシュを実現し、低データ保持電流を実現する超低消費電力のデータ保持動作モードを、本明細書では、「Ｓｕｐｅｒ Ｓｅｌｆ Ｒｅｆｒｅｓｈモード」という（「ＳＳＲモード」と略記する）。

特開２００３−６８０７６号公報 特開２００２−５６６７１号公報

図１２に示したように、オン・チップＥＣＣ回路を搭載し、超低消費電力のデータ保持動作モードを具備した従来の半導体記憶装置では、超低消費電力のデータ保持動作モードにエントリした後において、超低消費電力のデータ保持動作モードの解除（エグジット）動作に入ると、超低消費電力のデータ保持動作モード・エグジットの動作（長時間のデコード処理を含む）が完了し、アイドル状態ＩＳＴに戻るまで、再度、データ保持動作モードに入ることはできない。

このため、半導体記憶装置が、超低消費電力のデータ保持動作モードのエグジット処理を実行し、アイドル状態ＩＳＴに戻るまでの間、システム（ＣＰＵ、ＤＲＡＭコントローラ等を含む）は、待機している。すなわち、超低消費電力のデータ保持動作モード・コマンドの投入により半導体記憶装置が超低消費電力のデータ保持動作モードのエグジット動作を開始した場合、システムは、超低消費電力のデータ保持動作モードに直ちに再エントリして、次の処理に進むことはできない。そして、データ保持動作モードに再エントリするには、システムは、半導体記憶装置が超低消費電力のデータ保持動作モードのエグジット処理を完了してアイドル状態に戻るまでの間、待機することになる。そして、この待機時間は、メモリアレイの大容量化の傾向に伴い、デコード処理等の処理量に応じて、長くなる。

また、図１２に示すように、超低消費電力のデータ保持動作モードへのエントリ時のエンコード中に、エグジットする場合に、バースト・セルフリフレッシュＢＳＳＴ、ＥＣＣデコード状態ＥＤＳＴ、セルフリフレッシュＳＲＳＴ状態を経て、アイドル状態ＩＳＴに戻っている。すなわち、これらの一連の動作が終了するまでは、超低消費電力のデータ保持動作モードへの再エントリは不可である。

パワーオフ、パワーオン状態におけるエグジット処理についても、同様に、パワーオフ、パワーオン状態、バースト・セルフリフレッシュ状態（ＢＳＳＴ）を経て、ＥＣＣデコード状態ＥＤＳＴにいたり、セルフリフレッシュ状態ＳＲＳＴを経て、アイドル状態ＩＳＴに戻るまで、再エントリは、不可である。

このように、半導体記憶装置への超低消費電力のデータ保持動作モードの解除時に、再エントリする場合に、半導体記憶装置においてエグジット処理が完了し、アイドル状態に戻るまで、システム側（ＣＰＵ、ＤＲＡＭコントローラ）の待機時間が必要とされ、システムの性能の点で改善が必要であることを、本願発明者らは知見した。

したがって、本発明は上記知見に基づき全く独自に創案されたものであって、その主たる目的は、システムが、再度、超低消費電力のデータ保持動作モードにエントリする場合に、待機することなく、エントリ可能とし、他の操作を可能にする半導体記憶装置及びその制御方法を提供することにある。

また、本発明の他の目的は、超低消費電力のデータ保持動作モードのエグジットに際して、高速にアイドル状態に復帰可能とした半導体記憶装置及びその制御方法を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る方法は、データ保持のためのリフレッシュが必要なメモリセルを有し、電力制御を伴うデータ保持動作モードを有する半導体記憶装置の制御方法であって、前記データ保持動作モードは、誤り訂正回路に前記メモリセルのデータのパリティビットの演算を行わせる誤り訂正回路エンコード状態と、前記メモリセルを通常のセルフリフレッシュよりも短周期で集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、内部電源回路を部分的にオフするパワーオフ状態と、部分的にオフされた前記内部電源回路をオンするパワーオン状態と、前記誤り訂正回路に、前記メモリセルの誤り訂正を行わせる誤り訂正回路デコード状態と、を含み、
アイドル状態から前記データ保持動作モードにエントリすると、前記誤り訂正回路エンコード状態に遷移する工程と、
前記誤り訂正回路エンコード状態が終了すると、前記バースト・セルフリフレッシュ状態に遷移する工程と、
前記バースト・セルフリフレッシュ状態、前記パワーオフ状態、前記パワーオン状態を前記データ保持動作モードのエグジットの指示を受けるまで、この順に、繰り返す工程と、
前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態から、前記誤り訂正回路デコード状態に遷移するように制御する工程と、
前記誤り訂正回路エンコード状態で、前記データ保持動作モードのエグジットの指示を受けると、アイドル状態に遷移する工程と、
を含む。

本発明において、前記誤り訂正回路デコード状態で、前記データ保持動作モードの再エントリの指示を受けると、前記誤り訂正回路デコード状態から前記バースト・セルフリフレッシュ状態に遷移するように制御する工程を含むようにしてもよい。

本発明において、前記パワーオフ状態又は前記パワーオン状態で前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態に遷移せず、前記誤り訂正回路デコード状態に遷移するように制御する工程を含むようにしてもよい。
本発明において、前記誤り訂正回路デコード状態から、通常のセルフリフレッシュ状態に遷移せずに、アイドル状態に遷移するように制御する工程を含むようにしてもよい。

本発明の他のアスペクトに係る半導体記憶装置は、データ保持のためのリフレッシュが必要なメモリセルを有し、メモリセルのデータにパリティ情報を付加する符号化回路とメモリセルのデータに誤りがあるか検査し誤りがある場合、訂正する復号回路を有する誤り訂正回路を備え、内部電源回路の電力制御を伴うデータ保持動作モードを有し、前記データ保持動作モードは、前記誤り訂正回路の符号化回路が、前記メモリセルのデータにパリティ情報を付加する演算を行う誤り訂正回路エンコード状態と、前記メモリセルを通常のセルフリフレッシュよりも短周期で集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、前記内部電源回路を部分的にオフするパワーオフ状態と、部分的にオフされた前記内部電源回路をオンするパワーオン状態と、前記誤り訂正回路の復号回路が、前記メモリセルの誤り訂正を行う誤り訂正回路デコード状態と、を含み、アイドル状態から前記データ保持動作モードにエントリすると、前記誤り訂正回路エンコード状態に遷移し、前記バースト・セルフリフレッシュ状態、前記パワーオフ状態、前記パワーオン状態が前記データ保持動作モードのエグジットの指示を受けるまで繰り返し、前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態から前記誤り訂正回路デコード状態に遷移し、前記誤り訂正回路エンコード状態で、前記データ保持動作モードのエグジットの指示を受けると、アイドル状態に遷移するように制御する回路を含む。

本発明においては、前記誤り訂正回路デコード状態で、前記データ保持動作モードの再エントリの指示を受けると、前記誤り訂正回路デコード状態から前記バースト・セルフリフレッシュ状態に遷移するように制御する回路を備えた構成としてもよい。

本発明においては、前記パワーオフ状態又は前記パワーオン状態で前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態に遷移せず、前記誤り訂正回路デコード状態に遷移するように制御する回路を備えた構成としてもよい。

本発明においては、前記誤り訂正回路デコード状態から、通常のセルフリフレッシュ状態に遷移せずに、アイドル状態に遷移するように制御する回路を備えた構成としてもよい。

本発明によれば、システムが、超低消費電力のデータ保持動作モードをエグジットし、再度、データ保持動作モードにエントリする場合に、ただちに再エントリ可能としている。

また、本発明によれば、超低消費電力のデータ保持動作モードのエグジットに際して、高速に、アイドル状態に復帰することができ、システムの性能改善に貢献する。また、本発明によれば、超低消費電力のデータ保持動作モードからのエグジット動作中に再エントリ可能としており、システムの性能改善に貢献する。

本発明を実施するための最良の形態について以下に説明する。本発明の一実施の形態の半導体記憶装置は、図１２に示した状態遷移を改良したものであり、オン・チップＥＣＣ回路を搭載し、図１１及び図１２を参照して説明した、超低消費電力のデータ保持動作モード機能を具備したＤＲＡＭデバイスを想定としている。すなわち、本発明は、オン・チップＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ）を搭載し、データ保持動作モード（スタンバイ状態）として、ＥＣＣ回路でパリティ情報を生成してメモリセルアレイの検査ビット領域に書き込み、集中的なセルフリフレッシュを行った後、内部電源回路の少なくとも１部をオフする電力制御を行い、リフレッシュ不良セルをＥＣＣ回路で誤り訂正することで、リフレッシュ周期を長周期化し、データ保持電流を低減するモード（以下、「Ｓｕｐｅｒ Ｓｅｌｆ Ｒｅｆｒｅｓｈモード」という）（「ＳＳＲモード」と略記される）を有するＤＲＡＭデバイスを前提としている。

前述したように、低消費電力モードのコマンドＳＰＣと、クロックイネーブル信号ＣＫＥのロウレベル設定により、超低消費電力のデータ保持動作モード（「ＳＳＲモード」という）にエントリすると、ＥＣＣ回路の符号化回路が、メモリセルのデータにパリティ情報を付加して格納するエンコード処理を実行する（内部クロック信号で駆動される）。すなわち、アイドル状態（ＩＳＴ）からＥＣＣエンコード状態（ＥＤＳＴ）に遷移する。エンコード（符号化）処理が終了すると、メモリセルアレイのメモリセルのバースト・セルフリフレッシュ状態（ＢＳＳＴ）に遷移する。

バースト・セルフリフレッシュ状態（ＢＳＳＴ）が終了すると、半導体記憶装置の内部電源回路に対して内部電源オフ信号ＧＯＦＦが供給されパワーオフ状態（ＰＦＳＴ）となる。

内部電源オフ時間経過による信号ＰＥＮＤにより、パワーリカバリ状態となり（ＰＮＳＴ）、信号ＧＯＮの活性化により、バースト・セルフリフレッシュ状態（ＢＳＳＴ）となる。

バーストリフレッシュ時に、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルに変化すると、ＥＣＣ回路の復号回路により誤り訂正が行われるＥＣＣデコード状態（ＥＤＳＴ）に遷移する。

デコード処理が終了すると、セルフリフレッシュ状態（ＳＲＳＴ）に移行し、アイドル状態ＩＳＴに戻る。

バースト・セルフリフレッシュ（ＢＳＳＴ）、パワーオフ（ＰＦＳＴ）、パワーオン（ＰＮＳＴ）は、解除指示が入力されるまで繰り返される。

本実施の形態では、ＥＣＣ回路（符号化回路）によるエンコード処理中に（ＥＥＳＴ状態）、ＳＳＲモードの解除指示を受け付ける構成とされており、エンコード処理中に、ＳＳＲモードの解除指示が行われると、ただちに、アイドル状態に遷移する（すなわち、エンコード状態ＥＥＳＴ、バースト・セルフリフレッシュ状態ＢＳＳＴ、ＥＣＣデコード状態ＥＤＳＴ、セルフリフレッシュ状態ＳＲＳＴの遷移は行われない）。このため、アイドル状態に戻ってシステム（図示されないＣＰＵ、ＤＲＡＭコントローラを含む）は、他の処理を実行することができる。また、ＳＳＲモードへの再エントリをただちに行うことができる。

また、本実施の形態では、ＥＣＣ回路（復号回路）によるＥＣＣデコード処理中に（ＥＤＳＴ状態）、ＳＳＲモードの解除指示を受け付ける構成とされており、デコード処理中に、ＳＳＲモードの解除指示が行われると、バースト・セルフリフレッシュ状態ＢＳＳＴに遷移する。
さらに、本実施の形態では、パワーオフ状態（ＰＦＳＴ）のとき、ＳＳＲモードの解除指示を受けると、バースト・セルフリフレッシュ状態（ＢＳＳＴ）には遷移せず、ＥＣＣデコード状態ＥＤＳＴの遷移するようにしてもよい。

なお、ＥＣＣデコード状態ＥＤＳＴからセルフリフレッシュ状態ＳＲＳＴを経ずに、アイドル状態に移行するようにしてもよい。以下、実施例に即して詳細に説明する。

図１は、本発明の一実施例の構成を示す図である、図１において、図１１と同一、同等の機能をなす要素には同一の参照符号が付されている。図１に示すように、本実施例の半導体記憶装置は、図１１に示した構成のコマンドデコーダ２１’、ＥＣＣコントローラ２３’とＥＣＣ回路２４’間にＲｅａｄｙ等の制御信号が接続されていることが相違しており、コマンドデコーダ２１’、ＥＣＣコントローラ２３’の制御形態が、図１１、図１２を参照して説明した従来の半導体記憶装置と相違している。なお、以下では、図１１と同一の構成についてその説明は適宜省略し、図１１及び図１２を参照して説明した従来の半導体記憶装置との相違点について主に説明する。

図２は、図１の状態遷移の一例を示す図である。図１及び図２を参照して、本実施例の動作について説明する。

超低消費電力のデータ保持動作モード（「ＳＳＲモード」という）搭載デバイスは、超低消費電力モードエントリのコマンド（ＳＰＣ）の入力により、ＳＳＲモードに通常動作モード（アイドル状態；ＩＳＴ）から、データ保持動作モードにエントリする。なお、クロック信号ＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＫＥがロウレベルに変化し、ＳＳＲモードエントリのコマンド（ＳＰＣ）が入力される。ＳＳＲモードエントリのコマンド（ＳＰＣ）は、例えば、クロック信号ＣＬＫに同期してロウレベルのチップイネーブル信号／ＣＥ、ハイレベルのロウアドレスストローブ信号／ＲＡＳ、ハイレベルのカラムアドレスストローブ信号／ＣＡＳ、ロウレベルのライトイネーブル信号／ＷＥがコマンドデコーダ２１’に供給される。アイドル状態ＩＳＴからＥＣＣエンコード状態ＥＥＳＴに遷移する。コマンドデコーダ２１’を構成するＥＣＣモードデコーダ３１及びセルフモードデコーダ３２’は、コマンドＳＰＣを意味する、ロウレベルのチップセレクト信号／ＣＳ、ハイレベルのロウアドレス・ストローブ信号／ＲＡＳ、ハイレベルのカラムアドレス・ストローブ信号／ＣＡＳ及びロウレベルのライトイネーブル信号／ＷＥをデコードして、超低消費電力モードの設定であると判定して、ハイレベルのエンコードスタート信号ＥＮＳＴを生成し、ＥＣＣコントローラ２３’に供給するとともに、超低消費電力フラグＳＬＰＦ及びエンコードフラグをセットする。また、ＥＣＣモードデコーダ３１は、超低消費電力フラグＳＬＰＦをセットする。

ＥＣＣ回路２４’によるメモリセルアレイの全ビットの符号化（Ｃｏｄｉｎｇ）が行なわれ、検査ビット（パリティ）がメモリセルアレイ内の検査ビット領域に格納される（ＥＣＣエンコード状態；ＥＥＳＴ）。ＥＣＣコントローラ２３’は、活性状態（ハイレベル）のエンコードスタート信号ＥＮＳＴに基づいて、内部クロックＣＬＫＩｎに同期して、内部コマンド、アドレスＡＤ及びエンコードフラグＥＮＣを生成し、内部コマンド及びアドレスＡＤはコマンドデコーダ２１’に、エンコードフラグＥＮＣをＥＣＣ回路２４’に供給する。これにより、ＥＣＣ回路２４’は、活性状態のエンコードフラグ信号ＥＮＣに基づいて、内部クロックＣＬＫＩｎに同期してマルチプレクサ６を介して４つのバンクにアクセスし、各メモリセル・アレイ１１Ａ〜１１Ｄの適切なワード線を活性化して、リフレッシュ不良ビットの誤りを訂正するためのパリティビットの演算及びメモリセルへのパリティ領域の書き込みを行う。

そして、ＥＣＣコントローラ２３’は、ＥＣＣ回路２４’において、各メモリセル・アレイ１１Ａ〜１１Ｄを構成するすべてのメモリセルに対してパリティ演算及びメモリセルへのパリティ領域の書き込みが終了すると、活性状態（ハイレベル）のエンコード終了信号ＥＮＥＤをＥＣＣモードデコーダ３１及びセルフモードデコーダ３２’に供給する。

ＥＣＣモードデコーダ３１は、ＥＣＣコントローラ２３’から、活性状態のエンコード終了信号ＥＮＥＤが供給されると、エンコードフラグＥＮＣをリセットする。また、セルフモードデコーダ３２’は、ＥＣＣコントローラ２３’から活性状態のエンコード終了信号ＥＮＥＤが供給されると、この場合、超低消費電力フラグＳＬＰＦがセットされているため、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２を生成し、セルフリフレッシュ回路２２、ＯＲ回路２８及びＥＣＣモードデコーダ３１に供給する。これにより、ＥＣＣエンコード状態から、バースト・セルフリフレッシュ状態ＢＳＳＴに遷移する。

本実施例では、ＥＣＣ回路２４’でエンコード処理実行中に、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルとなると、ＥＣＣコントローラ２３’は、エンコードフラグＥＮＣを活性状態（ハイレベル）から非活性状態（ロウレベル）にリセットする。セルフモードデコーダ３２’は、ＥＣＣコントローラ２３’から、活性状態（ハイレベル）のエンコード終了信号ＥＮＥＤが供給されないため、超低消費電力フラグＳＬＰＦはセットされているが、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２は生成しない。また、セルフモードデコーダ３２’は、超低消費電力フラグＳＬＰＦをリセットし、これにより、アイドル状態ＩＳＴに復帰する。かかる制御機構は、本発明の特徴の一つをなしている。

バースト・セルフリフレッシュ状態ＢＳＳＴにおいて、セルフリフレッシュ回路２２は、すべてのメモリセルアレイ１１Ａ〜１１Ｄの全ワード線に対するバースト・セルフリフレッシュが終了した場合、セルフリフレッシュ終了信号ＳＲＥＤを出力し、セルフモードデコーダ３２’及びタイマ２６に供給し、さらに、活性状態（ハイレベル）の内部電源オフ信号ＧＯＦＦを生成し、内部電源回路２７に供給し、バースト・セルフリフレッシュ状態ＢＳＳＴから、パワーオフ状態ＰＦＳＴに遷移する。パワーオフ状態ＰＦＳＴでは、半導体記憶装置内部への一部の内部電源電圧の供給を停止する。またタイマ２６は、活性状態（ハイレベル）のＳＲＥＤに基づいて、内部電源オフ時間の計時を開始する。

パワーオフ状態ＰＦＳＴにおいて、内部電源オフ時間が経過しタイマ２６でタイムアウト時、タイマ２６から内部電源オフ終了信号ＰＥＮＤが、セルフリフレッシュ回路２２に出力され、セルフリフレッシュ回路２２では、内部電源オフ終了信号ＰＥＮＤに基づき、内部電源回路２７を活性化させるため、内部電源オフ信号ＧＯＦＦを非活性化し、パワーオフ状態ＰＦＳＴから、パワーオン状態ＰＮＳＴに遷移する。

つづいて内部電源回路２７でモニタしている電源電位が所定の電位に到達したことを検出すると、活性状態（ハイレベル）の内部電源オン信号ＧＯＦＦを、ＥＣＣモードデコーダ３１及びセルフモードデコーダ３２’に供給し、ＥＣＣモードデコーダ３１は、内部電源オン信号ＧＯＦＦが活性状態（ハイレベル）となり、超低消費電力モードであるため、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２を生成し、セルフリフレッシュ回路２２、ＯＲ回路２８、ＥＣＣモードデコーダ３１に供給する。これにより、パワーオン状態ＰＮＳＴからバースト・セルフリフレッシュ状態ＢＳＳＴに遷移する。

バースト・セルフリフレッシュ状態ＢＳＳＴにあるとき、ＳＳＲモードを解除するために、クロックイネーブル信号ＣＫＥをロウレベルからハイレベルに変化させ、エグジットコマンドが入力されると、セルフモードデコーダ３２’は、内部の超低消費電力フラグをリセットするとともに、第２セルフリフレッシュ・スタート信号ＳＲＴ２を活性状態（ハイレベル）から非活性状態（ロウレベル）に変化させ、セルフリフレッシュ回路２２、ＯＲ回路２８及びＥＣＣモードデコーダ３１に供給する。エグジットコマンド、ＣＫＥのロウレベルからハイレベルへの変化に応じて、ＥＣＣモードデコーダ３１は、超低消費電力フラグＳＬＰＦをリセットし、活性状態（ハイレベル）のデコードスタート信号ＤＥＳＴを生成し、ＥＣＣコントローラ２３’に供給し、デコードフラグをセットする。これにより、バースト・セルフリフレッシュ状態から、ＥＣＣデコード状態ＥＤＳＴに遷移する。

すなわち、セルフリフレッシュ回路２２は、ロウレベルの第２セルフリフレッシュ・スタート信号ＳＲＴ２に基づいて、セルフリフレッシュ信号φＳＲＦの生成を中止する。これにより、コマンドデコーダ２１’は、セルフリフレッシュ回路２２からセルフリフレッシュ信号φＳＲＦが供給されなくなるので、ロウ系活性化信号φＲＡＳの生成を中止する。またＥＣＣコントローラ２３’は、活性状態（ハイレベル）のデコードスタート信号ＤＥＳＴに基づいて内部クロック信号ＣＬＫＩｎに同期して、デコード中の読み出し及び書き込み動作を制御するための内部コマンド、アドレスＡＤ及びデコードフラグＤＥＣを生成し、内部コマンド及びアドレスＡＤはコマンドデコーダ２１’に供給し、デコードフラグＤＥＣをＥＣＣ回路２４’に供給する。これにより、ＥＣＣ回路２４’は、デコードフラグＤＥＣに基づいて、内部クロックＣＬＫＩｎに同期してマルチプレクサ６を介してバンクにアクセスし、パリティビットの演算を行ったリフレッシュ不良ビットについて誤りを訂正する。そして、ＥＣＣコントローラ２３’は、ＥＣＣ回路２４’において、指示したデコードが終了すると、活性状態（ハイレベル）のデコード終了信号ＤＥＥＤをＥＣＣモードデコーダ３１及びセルフモードデコーダ３２’に供給する。これにより、ＥＣＣモードデコーダ３１は、デコードフラグをリセットし、セルフモードデコーダ３２’は、活性状態（ハイレベル）のデコード終了信号ＤＥＥＤに基づいて、活性状態（ハイレベル）の第１セルフリフレッシュ・スタート信号ＳＲＴ１を生成し、セルフリフレッシュ回路２２及びＯＲ回路２８に供給する。これにより、ＥＣＣデコード状態ＥＤＳＴからセルフリフレッシュ状態ＳＲＳＴに遷移する。

なお、上記ＥＣＣデコード状態ＥＤＳＴ（この状態に入るとき、ＣＫＥはハイレベル、ＳＬＰＦはリセットされてロウレベル）において、ＥＣＣ回路２４’が誤り訂正中にクロックイネーブル信号ＣＫＥがハイレベルからロウレベルに変化すると（再エントリ指示）、ＥＣＣコントローラ２３’は、デコードフラグＤＥＣを活性状態（ハイレベル）から非活性状態（ロウレベル）にリセットし、ＥＣＣ回路２４’は、復号回路による復号処理を停止し、後処理後、ＲＥＡＤＹ信号を出力する。ＥＣＣモードデコーダ３１は、デコードフラグをリセットし、セルフモードデコーダ３２’は、デコード終了信号ＤＥＥＤがロウレベルであることから（デコード完了していないため、ＤＥＥＤは活性状態（ハイレベル）に設定されない）、活性状態（ハイレベル）の第１セルフリフレッシュ・スタート信号ＳＲＴ１を生成しない。ＥＣＣ回路２４’によるＲＥＡＤＹ信号とクロックイネーブル信号ＣＫＥがロウレベルであり、超低消費電力モードＳＬＰＦがリセットされている状態において、活性状態（ハイレベル）の第２セルフリフレッシュ・スタート信号ＳＲＴ２を生成し、セルフリフレッシュ回路２２、ＯＲ回路２８、ＥＣＣモードデコーダ３１に供給する。バースト・セルフリフレッシュ状態ＢＳＳＴに遷移する。このように、ＳＳＲモードエグジット（ＳＬＰＦフラグが非活性状態）におけるＥＣＣデコード状態ＥＤＳＴから、ＳＳＲモードのバースト・セルフリフレッシュ状態ＢＳＳＴに再エントリする構成は、本発明の特徴の一つをなしている。

また、セルフリフレッシュ状態ＳＲＳＴを解除するには、クロックイネーブル信号ＣＫＥをロウレベルからハイレベルに変化させ、セルフモードデコーダ３２’は、第１セルフリフレッシュ・スタート信号ＳＲＴ１を活性状態（ハイレベル）から非活性状態（ロウレベル）に変化させ、セルフリフレッシュ回路２２は、非活性状態の第１セルフリフレッシュ・スタート信号ＳＲＴ１に基づき、セルフリフレッシュ信号φＲＥＦの生成を中止し、コマンドデコーダ２１’では、セルフリフレッシュ回路２２からのセルフリフレッシュ信号φＲＥＦが供給されないため、ロウ系活性化信号φＲＡＳの生成を中止し、セルフリフレッシュ状態ＳＲＳＴからアイドル状態ＩＳＴに遷移する。

なお、本実施例においては、ＥＣＣデコード状態ＥＤＳＴから、セルフリフレッシュ状態ＳＲＳＴを経由せずに、アイドル状態ＩＳＴに遷移する構成としてもよい。すなわち、ＥＣＣコントローラ２３’は、ＥＣＣ回路２４’において、指示したデコードが終了すると、非活性状態（ハイレベル）のデコード終了信号ＤＥＥＤをＥＣＣモードデコーダ３１及びセルフモードデコーダ３２’に供給し、ＥＣＣモードデコーダ３１は、デコードフラグをリセットし、セルフモードデコーダ３２’は、非活性状態（ハイレベル）のデコード終了信号ＤＥＥＤに基づいて、第１セルフリフレッシュ・スタート信号ＳＲＴ１を生成しない。これにより、ＥＣＣデコード状態ＥＤＳＴからアイドル状態ＩＳＴに遷移する。かかる構成も、本発明の特徴の一つをなしている。

図３は、本実施例のＥＣＣコントローラ２３’、コマンドデコーダ２１’において、本発明に特徴的な制御機能に関係する構成要素を抽出して示した図である。図３を参照すると、セルフモードデコーダ３２’と、バーストリフレッシュ信号発生回路３３と、パワーオフ信号発生回路３４と、バーストリフレッシュ完了判定回路３５と、パワーオフ完了判定回路３６を備え、これらは、図１のコマンドデコーダ２１’を構成している。また、エンコードフラグＥＮＣを生成するエンコード信号発生回路４１と、デコードフラグＤＥＣを生成するデコード信号発生回路４２と、エンコード完了判定回路４３と、デコード完了判定回路４４とを備え、これらは、図１のＥＣＣコントローラ２３’を構成している。さらに、入力制御信号（／ＣＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）を入力してデコードし、各回路を制御する制御回路４５を備え、ＥＣＣコントローラ２３’を構成している。

セルフモードデコーダ３２’は、ＥＣＣ回路２４’からの制御信号を受け取り、エンコード完了判定回路４３、デコード完了判定回路４４、バーストリフレッシュ完了判定回路３５、パワーオフ完了判定回路３６からの出力信号を受けて、ＳＲＴ２等の制御信号を出力する。エンコード信号発生回路４１は、制御回路４５からの制御信号に基づきエンコードフラグ信号ＥＮＣを活性状態としてＥＣＣ回路２４’に出力し、エンコード完了判定回路４３の出力に基づきエンコードフラグ信号ＥＮＣを非活性状態（ロウレベル）とする。デコード信号発生回路４２は、制御回路４５からの制御信号に基づきデコードフラグ信号ＤＥＣを活性状態としてＥＣＣ回路２４’に出力し、デコード完了判定回路４４の出力に基づきデコードフラグ信号ＤＥＣを非活性状態とする。バーストリフレッシュ信号発生回路３３は、制御回路４５からの制御信号に基づき第２セルフリフレッシュ・スタート信号ＳＲＴ２を活性状態（ハイレベル）としてＯＲ回路２８、セルフリフレッシュ回路２２、ＥＣＣモードデコーダ３１に出力し、バーストリフレッシュ完了判定回路３５からの出力に基づき、第２セルフリフレッシュ・スタート信号ＳＲＴ２を非活性状態（ロウレベル）とする制御を行う。パワーオフ信号発生回路３４は、制御回路４５からの制御信号に基づき、内部電源オフ信号ＧＯＦＦを活性状態（ロウレベル）として内部電源回路２７に出力し、パワーオフ完了判定回路３６の出力に基づき、内部電源オフ信号ＧＯＦＦを非活性状態（ロウレベル）に設定する制御を行う。エンコード完了判定回路４３、デコード完了判定回路４４、バーストリフレッシュ完了判定回路３５は、クロックイネーブル信号ＣＫＥと信号ＲＥＡＤＹを入力してそれぞれ、エンコード、デコード、バーストリフレッシュの完了を判定し、パワーオフ完了判定回路３６は、クロックイネーブル信号ＣＫＥと信号ＧＯＮを入力してパワーオフの完了を判定する。なお、図３のパワーオフ信号発生回路３４から出力される内部電源オフ信号ＧＯＦＦと図１のセルフリフレッシュ回路２２から出力される内部電源オフ信号ＧＯＦＦは、例えばＯＲ回路（不図示）を介して、内部電源回路２７に供給される。

図４は、本実施例において、図２のＥＣＣエンコード状態ＥＥＳＴからバースト・セルフリフレッシュ状態ＢＳＳＴへの遷移動作の一例を示すタイミング図である。図４に示すように、エンコード信号発生回路４１（図３参照）から非活性状態（ハイレベル）の信号ＥＮＣを受けて、ＥＣＣ回路２４’は、エンコード処理（符号化処理）を実行し、エンコード処理が完了すると、ＥＣＣ回路２４’からＲＥＡＤＹ信号が活性状態（ハイレベル）となる。

活性状態（ハイレベル）のＲＥＡＤＹ信号を入力したエンコード完了判定回路４３では、エンコードが完了したと判定し、エンコード信号発生回路４１は、エンコードフラグ信号ＥＮＣをロウレベルとして、ＥＮＥＤ信号（図１参照）を、ＥＣＣモードデコーダ３１、セルフモードデコーダ３２’に出力し、バースト・セルフリフレッシュ状態ＢＳＳＴに移る。すなわち、セルフモードデコーダ３２’は、第２リフレッシュ・スタート信号ＳＲＴ２を非活性状態（ハイレベル）とし、また、セルフリフレッシュパルスφＳＲＦを出力する。なお、超低消費電力フラグＳＬＰＦは、ＳＳＲエントリ時に、ハイレベルとされる。

図５は、本実施例において、エンコード途中でのエグジット処理の一例を説明するためのタイミング図である。図５に示すように、エンコード信号発生回路４１からの活性状態（ハイレベル）の信号ＥＮＣを受けて、ＥＣＣ回路２４’は、エンコード処理を実行する。ＥＣＣ回路２４’でのエンコードが完了する前に、即ち、ＲＥＡＤＹ信号がロウレベル状態で、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルとなると（ＳＳＲモード解除指示）、エンコード完了判定回路４３は、エンコード処理のエグジットと判定し、エンコード信号発生回路４１に対して、ＥＮＣ信号をロウレベルとするように指示する。ＥＣＣ回路２４’は、エンコードを中断して後処理を行い、完了後、ＲＥＡＤＹ信号を活性状態（ハイレベル）とし、ＲＥＡＤＹ信号を入力したエンコード完了判定回路４３では、クロックイネーブル信号ＣＫＥがハイレベルの状態で、ハイレベルのＲＥＡＤＹ信号を受け取っているため、ＥＮＥＤ信号を、ＥＣＣモードデコーダ３１、セルフモードデコーダ３２’に出力しない。セルフモードデコーダ３２’は、活性状態（ハイレベル）のＲＥＡＤＹ信号と、非活性状態のＥＮＥＤ信号を受け取り、符号化処理は中止したものと判定し、超低消費電力フラグＳＬＰＦをリセットし、第２セルフリフレッシュ・スタート信号ＳＲＴ２を活性状態（ハイレベル）とせず、また、リフレッシュパルスφＳＲＦも出力せず、これにより、アイドル状態に戻る。

図６は、本実施例において、バースト・セルフリフレッシュ中のエグジット処理の一例を説明するためのタイミング図である。図６に示すように、第２セルフリフレッシュ・スタート信号ＳＲＴ２が活性状態（ハイレベル）期間中に、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルとなると、バーストリフレッシュ完了判定回路３５は、バースト・セルフリフレッシュ中止と判定し、バーストリフレッシュ信号発生回路３３に第２セルフリフレッシュ・スタート信号ＳＲＴ２をロウレベルに設定するように指示する。セルフモードデコーダ３２’は、フラグＳＬＰＦをリセットし、ＥＣＣモードデコーダ３１、ＥＣＣコントローラ２１’を介して、ＥＣＣ回路２４’にデコード処理を行うように指示する。デコード信号発生回路４２は、デコードフラグ信号ＤＥＣを活性状態（ハイレベル）とし、ＥＣＣ回路２４’は、デコード処理を実行する。

図７は、本実施例において、図１のＥＣＣ回路２４’において、デコードが完了した場合の動作の一例を説明するためのタイミング図である。図７に示すように、ＳＳＲモード・エグジット処理であるため（ＣＫＥがハイレベル、且つＲＥＡＤＹがハイレベル）、超低消費電力フラグＳＬＰＦが非活性状態（ロウレベル）にリセットされ、クロックイネーブル信号ＣＫＥがハイレベルとされ、デコードフラグ信号ＤＥＣが活性状態（ハイレベル）とされ、これにより、ＥＣＣ回路２４’によるデコード処理が行われる。ＥＣＣ回路２４’からの活性状態のＲＥＡＤＹ信号を受けると、デコード完了判定回路４４は、デコード完了と判定し、デコード信号発生回路４２は、デコードフラグ信号ＤＥＣを非活性状態（ロウレベル）とする。

図８は、本実施例において、ＥＣＣ回路２４’によるデコード処理中に、ＳＳＲモードに再度エントリする場合の動作の一例を説明するためのタイミング図である。ＳＳＲモードエグジット処理であるため、超低消費電力フラグＳＬＰＦがロウレベルにリセットされており、クロックイネーブル信号ＣＫＥがハイレベルとされ、デコードフラグ信号ＤＥＣが活性状態（ハイレベル）とされ、ＥＣＣ回路２４’でデコード処理が行われる。ＥＣＣ回路２４’からＲＥＡＤＹ信号が出力される前に、クロックイネーブル信号ＣＫＥがハイレベルからロウレベルになる。これをデコード完了判定回路４４がＳＳＲへの再エントリと判断し（ＣＫＥがロウレベル、且つＲＥＡＤＹがハイレベル）、デコード信号発生回路４２は、デコードフラグ信号ＤＥＣを非活性状態（ロウレベル）とする。そして、ＥＣＣ回路２４’からのハイレベルのＲＥＡＤＹ信号を受けて、バーストリフレッシュ信号発生回路３３は、第２セルフリフレッシュ・スタート信号ＳＲＴ２を活性状態（ハイレベル）とし、また、セルフモードデコーダ３２’は、超低消費電力フラグＳＬＰＦをハイレベルにセットする。

上記の通り、本実施例においては、ＳＳＲモード・エグジット処理中に、再び、ＳＳＲモードへのエントリを許容する構成としている。このため、ＳＳＲモードへ、待ちをなくして再エントリし、次の動作を行うことができる。

図９は、図１に示した本実施例の変形例の処理を説明するための図であり、パワーオフ状態で、エグジット処理した場合のタイミング図である。図１０は、図９に対応する状態遷移を示す図である。パワーオフ状態のとき、内部電源オフ信号ＧＯＦＦは活性状態（ハイレベル）とされ、ＧＯＦＦがロウレベルとなる前に、クロックイネーブル信号ＣＫＥがハイレベルに設定されると、パワーオフ完了判定回路３６は、ＳＳＲモード・エグジットと判定し、パワーオフ信号発生回路３４は、内部電源オフ信号ＧＯＦＦを非活性状態（ロウレベル）とし、これを受けて、内部電源回路２７が、パワーオン（リカバリ）状態に遷移する。そして、内部電源回路２７からの内部電源オン信号ＧＯＮが活性状態（ハイレベル）となると、セルフモードデコーダ３２’は、第２セルフリフレッシュ・スタート信号ＳＲＴ２を活性状態（ハイレベル）とせず、ＥＣＣモードデコーダ３１、ＥＣＣコントローラ２３’を介して、デコードフラグ信号ＤＥＣを活性状態（ハイレベル）とする制御が行われ、これにより、ＥＣＣ回路２４’は、デコード動作に移る。すなわち、図１０に示すように、パワーオフ状態ＰＦＳＴにおいてクロックイネーブル信号ＣＫＥがロウレベルからハイレベルに遷移すると、パワーオン状態ＰＮＳＴに移行し、信号ＧＯＮがハイレベルのとき、ＥＣＣデコード状態ＥＤＳＴに移行する。なお、図１０に示すように、パワーオン（リカバリ）状態ＰＮＳＴに、ＳＳＲモード解除の指示が入力された場合にも、同様にして、バースト・セルフリフレッシュ状態ＢＳＳＴに遷移せずに、内部電源オン信号ＧＯＮが活性状態（ハイレベル）となると、ただちに、ＥＣＣデコード状態ＥＤＳＴに遷移する構成としてもよいことは勿論である。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の半導体記憶装置の全体構成を示す図である。 本発明の一実施例の半導体記憶装置の内部動作を示す状態遷移図である。 本発明の一実施例の半導体記憶装置の制御構成を示す図である。 本発明の一実施例の動作（エンコード完了）を示すタイミング図である。 本発明の一実施例の動作（エンコード途中でエグジット）を示すタイミング図である。 本発明の一実施例の動作（バースト・セルフリフレッシュ途中でエグジット）を示すタイミング図である。 本発明の一実施例の動作（デコード完了）を示すタイミング図である。 本発明の一実施例の動作（デコード途中の再エントリ）を示すタイミング図である。 本発明の一実施例の変形例の動作（パワーオフ途中でエグジット）を示すタイミング図である。 本発明の一実施例の半導体記憶装置の内部動作の別の例を示す状態遷移図である。 従来の半導体記憶装置の全体構成を示す図である。 従来の半導体記憶装置の内部動作を示す状態遷移図である。

符号の説明

２Ａ〜２Ｄ カラムデコーダ群
３Ａ〜３Ｄ ロウデコーダ群
４ 入力回路
５ 出力回路
６ マルチプレクサ
８ ロウカラムアドレスバッファ
９ リフレッシュカウンタ
１１Ａ〜１１Ｄ メモリセルアレイ
１２Ａ〜１２Ｄ センスアンプ（Ｉ／Ｏバス線）
２１、２１’ コマンドデコーダ
２２ セルフリフレッシュ回路
２３、２３’ ＥＣＣコントローラ
２４、２４’ ＥＣＣ回路
２５ 内部クロック発生回路
２６ タイマ
２７ 内部電源回路
２８ ＯＲ回路
３１ ＥＣＣモードデコーダ
３２、３２’ セルフモードデコーダ
３３ バーストリフレッシュ信号発生回路
３４ パワーオフ信号発生回路
３５ バーストリフレッシュ完了判定回路
３６ パワーオフ完了判定回路
４１ エンコード信号発生回路
４２ デコード信号発生回路
４３ エンコード完了判定回路
４４ デコード完了判定回路
４５ 制御回路

Claims (10)

1. データ保持のためのリフレッシュが必要なメモリセルを有し、電力制御を伴うデータ保持動作モードを有する半導体記憶装置の制御方法であって、
   前記データ保持動作モードは、前記メモリセルを通常のセルフリフレッシュよりも短周期で集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、
   内部電源回路を部分的にオフするパワーオフ状態と、
   部分的にオフされた前記内部電源回路をオンするパワーオン状態と、
   を含み、
   アイドル状態から、前記データ保持動作モードにエントリする工程と、
   前記データ保持動作モード中に、前記データ保持動作モードからのエグジットの指示を受けた場合、エグジット動作が完了してアイドル状態に戻るというシーケンスを経ずに、前記データ保持動作モードの所定の状態から、再エントリする工程と、
   を含む、ことを特徴とする半導体記憶装置の制御方法。
2. データ保持のためのリフレッシュが必要なメモリセルを有し、電力制御を伴うデータ保持動作モードを有する半導体記憶装置の制御方法であって、
   前記データ保持動作モードは、
   誤り訂正回路に前記メモリセルのデータのパリティビットの演算を行わせる誤り訂正回路エンコード状態と、
   前記メモリセルを通常のセルフリフレッシュよりも短周期で集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、
   内部電源回路を部分的にオフするパワーオフ状態と、
   部分的にオフされた前記内部電源回路をオンするパワーオン状態と、
   前記誤り訂正回路に、前記メモリセルの誤り訂正を行わせる誤り訂正回路デコード状態と、
   を含み、
   アイドル状態から前記データ保持動作モードにエントリすると、前記誤り訂正回路エンコード状態に遷移する工程と、
   前記誤り訂正回路エンコード状態が終了すると、前記バースト・セルフリフレッシュ状態に遷移する工程と、
   前記バースト・セルフリフレッシュ状態、前記パワーオフ状態、前記パワーオン状態を前記データ保持動作モードのエグジットの指示を受けるまで、この順に、繰り返す工程と、
   前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態から、前記誤り訂正回路デコード状態に遷移するように制御する工程と、
   前記誤り訂正回路エンコード状態で、前記データ保持動作モードのエグジットの指示を受けると、アイドル状態に遷移する工程と、
   を含む、ことを特徴とする半導体記憶装置の制御方法。
3. 前記誤り訂正回路デコード状態で、前記データ保持動作モードの再エントリの指示を受けると、前記誤り訂正回路デコード状態から前記バースト・セルフリフレッシュ状態に遷移するように制御する工程を含む、ことを特徴とする請求項２記載の半導体記憶装置の制御方法。
4. 前記パワーオフ状態又は前記パワーオン状態で、前記データ保持動作モードのエグジットの指示を受けると、前記パワーオフ状態又は前記パワーオン状態から前記バースト・セルフリフレッシュ状態に遷移せずに、前記誤り訂正回路デコード状態に遷移するように制御する工程を含む、ことを特徴とする請求項２又は３記載の半導体記憶装置の制御方法。
5. 前記誤り訂正回路デコード状態から、通常のセルフリフレッシュ状態に遷移せずに、アイドル状態に遷移するように制御する工程を含む、ことを特徴とする請求項２乃至４のいずれか一に記載の半導体記憶装置の制御方法。
6. データ保持のためのリフレッシュが必要なメモリセルを有し、電力制御を伴うデータ保持動作モードを有する半導体記憶装置であって、
   前記データ保持動作モードは、前記メモリセルを通常のセルフリフレッシュよりも短周期で集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、
   内部電源回路を部分的にオフするパワーオフ状態と、
   部分的にオフされた前記内部電源回路をオンするパワーオン状態とを含み、
   アイドル状態から前記データ保持動作モードにエントリし、前記データ保持動作モード中に、前記データ保持動作モードエグジットの指示を受けた場合、エグジット動作が完了しアイドル状態に戻るというシーケンスを経ずに、前記データ保持動作モードの所定の状態から、再エントリするように制御する回路を含む、ことを特徴とする半導体記憶装置。
7. データ保持のためのリフレッシュが必要なメモリセルを有し、
   メモリセルのデータにパリティ情報を付加する符号化回路とメモリセルのデータに誤りがあるか検査し誤りがある場合、訂正する復号回路を有する誤り訂正回路を備え、電力制御を伴うデータ保持動作モードを有する半導体記憶装置であって、
   前記データ保持動作モードは、
   前記誤り訂正回路の符号化回路が、前記メモリセルのデータにパリティ情報を付加する演算を行う誤り訂正回路エンコード状態と、
   前記メモリセルを通常のセルフリフレッシュよりも短周期で集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、
   前記内部電源回路を部分的にオフするパワーオフ状態と、
   部分的にオフされた前記内部電源回路をオンするパワーオン状態と、
   前記誤り訂正回路の復号回路が、前記メモリセルの誤り訂正を行う誤り訂正回路デコード状態と、
   を含み、
   アイドル状態から前記データ保持動作モードにエントリすると、前記誤り訂正回路エンコード状態に遷移し、
   前記誤り訂正回路エンコード状態が終了すると、前記バースト・セルフリフレッシュ状態に遷移し、
   前記バースト・セルフリフレッシュ状態、前記パワーオフ状態、前記パワーオン状態を前記データ保持動作モードのエグジットの指示を受けるまでこの順に繰り返し、
   前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態から前記誤り訂正回路デコード状態に遷移し、
   前記誤り訂正回路エンコード状態で、前記データ保持動作モードのエグジットの指示を受けると、アイドル状態に遷移するように制御する回路を含む、ことを特徴とする半導体記憶装置。
8. 前記誤り訂正回路デコード状態で、前記データ保持動作モードの再エントリの指示を受けると、前記誤り訂正回路デコード状態から前記バースト・セルフリフレッシュ状態に遷移するように制御する回路を含む、ことを特徴とする請求項７記載の半導体記憶装置。
9. 前記パワーオフ状態又は前記パワーオン状態で前記データ保持動作モードのエグジットの指示を受けると、前記バースト・セルフリフレッシュ状態に遷移せず、前記誤り訂正回路デコード状態に遷移するように制御する回路を含む、ことを特徴とする請求項７又は８記載の半導体記憶装置。
10. 前記誤り訂正回路デコード状態から、通常のセルフリフレッシュ状態に遷移せずに、アイドル状態に遷移するように制御する回路を含む、ことを特徴とする請求項７乃至９のいずれか一に記載の半導体記憶装置。

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