JP2005538626A - 二重電源を使用するディジタルオーディオ増幅器におけるポップノイズ除去回路及びポップノイズ除去方法 - Google Patents

Abstract

【課題】 二重電源を使用するディジタルオーディオ増幅器において，簡単で，かつ，値段が低廉で，半導体チップ上に容易に具現できるポップノイズ除去回路及びポップノイズ除去方法が開示される。
【解決手段】 従来には，リレーを使用してポップノイズを除去したが，本発明に係るポップノイズ除去回路では，少数の個別電子素子を使用してポップノイズを除去できる。本発明に係るポップ
ノイズ除去回路は電源印加及び解除の際，電力スイッチ，即ち，パワーＭＯＳトランジスタのゲート電圧を制御する方式であって，構造が簡単で，半導体チップ上に集積化が容易であるという長所がある。

Description

本発明は，本発明は，ディジタルオーディオ増幅器に関し，特に，二重電源（ｄｕａｌ ｐｏｗｅｒ ｓｕｐｐｌｙ）を使用するディジタルオーディオ増幅器におけるポップノイズ除去回路及びポップノイズ除去方法に関する。

図１に示すように，従来には，ディジタルオーディオ増幅器において，ポップノイズ（Ｐｏｐ ｎｏｉｓｅ）を除去するために，リレー（Ｒｅｌａｙ）１４が用いられる。即ち，ディジタルオーディオ増幅器１０とスピーカ１２との間にリレー１４を置いて，ライン電圧を感知してオーディオ増幅器１０が正常動作できる際，リレー１４を動作させてオーディオ増幅器１０とスピーカ１２とを連結することにより，ポップノイズ発生を防止する。

ディジタルオーディオ増幅器１０は，パワーＰＭＯＳトランジスタ（ｐｏｗｅｒ ＰＭＯＳ ｔｒａｎｓｉｓｔｏｒ）ＰＭ１，パワーＮＭＯＳトランジスタ（ｐｏｗｅｒ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）（ＮＭ１），ゲートコントローラ１０１及びキャパシタら（Ｃ１，Ｃ２）を含み，出力段（Ｏ）にはインダクタンス（Ｌ１）とキャパシタ（Ｃ３）とを有する出力段フィルタが連結される。

しかし，従来のリレー１４は，電気機械装置であって，一般的な電子素子に比べて容積が大きく，値段も高いだけでなく，単独で使われることができず，別途のリレー制御器１６が必要であるという問題がある。

そこで，本発明の目的は，二重電源を使用するディジタルオーディオ増幅器において，簡単で，かつ，値段が低廉で，半導体チップ上に容易に具現することが可能なポップノイズ除去回路を提供することにある。

本発明の別の目的は，二重電源を使用するディジタルオーディオ増幅器において，簡単で，かつ，値段が低廉で，半導体チップ上に容易に具現できるポップノイズ除去方法を提供することにある。

上記の目的の達成のための本発明のある観点によれば，ソースに第１電源電圧が印加され，ドレインに出力段が連結されるパワーＰＭＯＳトランジスタと，ドレインに上記出力段が連結され，ソースに第２電源電圧が印加されるパワーＮＭＯＳトランジスタと，上記パワーＰＭＯＳトランジスタのゲートと上記パワーＮＭＯＳトランジスタのゲートとを制御するゲートコントローラと，インダクタとキャパシタを有する出力段フィルタと，を備えるポップノイズ除去回路が提供される。

上記ポップノイズ回路は，第１スイッチと，第２スイッチと，スイッチ制御器と，を有する。上記第１スイッチは，上記第１電源電圧と上記パワーＰＭＯＳトランジスタのゲートとの間に連結され，上記第２スイッチは，上記第２電源電圧と上記パワーＮＭＯＳトランジスタのゲートとの間に連結される。上記スイッチ制御器は，上記第１電源電圧及び上記第２電源電圧を感知して，上記第１スイッチを制御する第１制御信号及び上記第２スイッチを制御する第２制御信号を発生する。上記スイッチ制御器は，上記第１電源電圧及び上記第２電源電圧が各々のスレッショルド電圧に到達する前までは，上記第１スイッチ及び上記第２スイッチをターンオンさせ，上記第１電源電圧及び上記第２電源電圧が各々のスレッショルド電圧に到達した後には，上記第１スイッチ及び上記第２スイッチをターンオフさせる。

上記の目的の達成のための本発明の別の観点によれば，第１電源電圧と出力段との間に連結されるパワーＰＭＯＳトランジスタと，上記出力段と第２電源電圧との間に連結されるパワーＮＭＯＳトランジスタと，上記パワーＰＭＯＳトランジスタのゲートと上記パワーＮＭＯＳトランジスタのゲートを制御するゲートコントローラと，インダクタとキャパシタを有する出力段フィルタと，を備えるディジタルオーディオ増幅器に対するポップノイズ除去方法が提供される。

上記ポップノイズ除去方法は，上記第１電源電圧及び上記第２電源電圧を感知するステップと；感知した結果，上記第１電源電圧が第１スレッショルド電圧に到達しなかった時は，上記パワーＰＭＯＳトランジスタのゲートに上記第１電源電圧を印加し，上記第２電源電圧が第２スレッショルド電圧に到達しなかった時は，上記パワーＮＭＯＳトランジスタのゲートに上記第２電源電圧を印加するステップと；感知した結果，上記第１電源電圧が上記第１スレッショルド電圧に到達した後には，上記パワーＰＭＯＳトランジスタのゲートに上記第１電源電圧を印加しなく，上記第２電源電圧が上記第２スレッショルド電圧に到達した後には，上記パワーＮＭＯＳトランジスタのゲートに上記第２電源電圧を印加しないステップと；を備えることを特徴とする。

かかる構成により，電源印加及び解除の際，パワーＭＯＳトランジスタらのゲートを直接制御してポップノイズ発生を抑制し，少数の個別（Ｄｉｓｃｒｅｔｅ）電子素子を使用して簡単にポップノイズ除去回路を具現することができる。従って，容積を小さくし，コストを節減できることができる。また，上記ポップノイズ除去回路は，半導体チップ上に容易に集積化が可能である。半導体チップ上に集積することにより効果を一層高めることができる。

以上説明したように，本発明によれば，二重電源を使用するディジタルオーディオ増幅器において，電源印加及び解除の際，電力スイッチ，即ち，パワーＭＯＳトランジスタのゲートを直接制御してポップノイズ発生を抑制し，少数の個別（Ｄｉｓｃｒｅｔｅ）電子素子を使用して簡単に具現することにより，小容量，コスト節減，半導体チップ上への容易な集積化を可能にすることができる。

本発明と本発明の動作上の利点，及び本発明の実施により達成される目的の十分な理解を助けるために，本発明の好ましい実施の形態を例示の添付図面及び添付図面に記載された内容を参照されたい。

以下，添付の図面を参照しながら本発明の好ましい実施の形態を説明することにより，本発明を詳細に説明する。各図面において，同一部材に対しては，同一符号で表すことにする。

図２は，本発明に係るポップノイズ除去回路を備えるディジタルオーディオ増幅器のブロック図である。

図２を参照すると，本発明に係るポップノイズ除去回路２４は，第１スイッチ（ＳＷ１），第２スイッチ（ＳＷ２）及びスイッチ制御器２４１を備え，ディジタルオーディオ増幅器２０の前段に連結される。

より詳細には，ディジタルオーディオ増幅器２０は，パワーＰＭＯＳトランジスタ（ＰＭ２），パワーＮＭＯＳトランジスタ（ＮＭ２），キャパシタ（Ｃ４，Ｃ５），ゲートコントローラ２０１及びインダクタ（Ｌ２）とキャパシタ（Ｃ６）を有するフィルタを備える。ディジタルオーディオ増幅器２０はスピーカ２２に連結される。

パワーＰＭＯＳトランジスタ（ＰＭ２）はソースに第１電源電圧（ＶＤＤ），即ち，正（Ｐｏｓｉｔｉｖｅ）の電源電圧が印加され，ドレインに出力段（Ｏ）が連結され，パワーＮＭＯＳトランジスタ（ＮＭ２）はドレインに出力段（Ｏ）が連結され，ソースに第２電源電圧（ＶＳＳ），即ち，負（Ｎｅｇａｔｉｖｅ）の電源電圧が印加される。ゲートコントローラ２０１は入力段を通じて入力される信号（ＩＮ）に応答して，パワーＰＭＯＳトランジスタ（ＰＭ２）のゲートとパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートを制御する。入力信号（ＩＮ）は図示していない所定の制御回路から出力される信号である。

キャパシタ（Ｃ４）は，ゲートコントローラ（２０１）の出力段とパワーＰＭＯＳトランジスタ（ＰＭ２）のゲートとの間に連結され，キャパシタ（Ｃ５）はゲートコントローラ２０１の出力段とパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートとの間に連結される。キャパシタ（Ｃ４，Ｃ５）は，ゲートコントローラ２０１とパワートランジスタ（ＰＭ２，ＮＭ２）との間の電源電圧の差を維持しながらゲートコントローラ２０１の出力信号をパワートランジスタ（ＰＭ２，ＮＭ２）のゲートに伝達するために使われる。

ポップノイズ除去回路２４は，上述のように，第１スイッチ（ＳＷ１），第２スイッチ（ＳＷ２）及びスイッチ制御器２４１を有し，本発明に係るポップノイズ除去方法により動作する。第１スイッチ（ＳＷ１）は，第１電源電圧（ＶＤＤ）とパワーＰＭＯＳトランジスタ（ＰＭ２）のゲートとの間に連結され，第２スイッチ（ＳＷ２）は，第２電源電圧（ＶＳＳ）とパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートとの間に連結される。

スイッチ制御器２４１は，第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）を感知して，第１スイッチ（ＳＷ１）を制御する第１制御信号（ＣＴ１）及び第２スイッチ（ＳＷ２）を制御する第２制御信号（ＣＴ２）を発生する。特に，スイッチ制御器２４１は，第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）が各々の所定のスレッショルド電圧に到達する前までは第１スイッチ（ＳＷ１）及び第２スイッチ（ＳＷ２）をターンオンさせ，第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）が各々のスレッショルド電圧に到達した後には第１スイッチ（ＳＷ１）及び第２スイッチ（ＳＷ２）をターンオフさせる。

より詳細に説明すると，電源電圧，即ち，第１電源電圧（ＶＤＤ）及び第２電源電圧（ＶＳＳ）が最初に印加されると，所定の電圧レベルになる前には，ゲートコントローラ２０１が正常動作できず，その際，電力スイッチ，即ち，パワートランジスタ（ＰＭ２，ＮＭ２）のゲート電圧レベルが正確にどこにあるかが分らなくなる。このようにして電源電圧印加及び解除の際，ポップノイズが生じる。従って，ポップノイズの除去のためには，電源電圧（ＶＤＤ，ＶＳＳ）を感知して，ディジタルオーディオ増幅器２０が正常動作できるようになって初めて，パワートランジスタ（ＰＭ２，ＮＭ２）が動作を開始するようにしなければならない。

従って，このような動作のために，本発明では，スイッチ制御器２４１が電源電圧（ＶＤＤ，ＶＳＳ）を感知して，電源電圧が十分でない時，即ち，各々のスレッショルド電圧に到達する前まではスイッチ（ＳＷ１，ＳＷ２）をターンオンさせることにより，パワートランジスタ（ＰＭ２，ＮＭ２）をオフさせて，ポップノイズが生じることを防止する。次に，電源電圧（ＶＤＤ，ＶＳＳ）が各々のスレッショルド電圧に到達した後に，スイッチ（ＳＷ１，ＳＷ２）をターンオフさせることにより，パワートランジスタ（ＰＭ２，ＮＭ２）を動作させる。電源電圧（ＶＤＤ，ＶＳＳ）の解除時にも電源電圧がスレッショルド電圧より低い時にはスイッチ制御器２４１によりスイッチ（ＳＷ１，ＳＷ２）をターンオンさせることにより，パワートランジスタ（ＰＭ２，ＮＭ２）をオフさせてポップノイズの誘発を防止する。

図３は，図２に図示された回路の主要信号の経時変化を近似的に示した波形図である。

図３を参照すると，電源を印加する場合には正（Ｐｏｓｉｔｉｖｅ）の電源電圧（ＶＤＤ）と負（Ｎｅｇａｔｉｖｅ）の電源電圧（ＶＳＳ）が，各々，時間が経つことにより増加及び減少して目標値に達した後，安定した値を維持することになる。その際，スイッチ（ＳＷ１，ＳＷ２）を制御する信号（ＣＴ１，ＣＴ２）は，各々電源電圧（ＶＤＤ，ＶＳＳ）によって増加，または，減少してから，所定のスレッショルド電圧（ＶＣ１，ＶＣ２）に到達すると，論理的に０となる。一方，電源を解除する場合には電源電圧（ＶＤＤ，ＶＳＳ）がスレッショルド電圧（ＶＣ１，ＶＣ２）より大きさが小さくなる瞬間から制御信号（ＣＴ１，ＣＴ２）が生成される。

スイッチ（ＳＷ１，ＳＷ２）は，バイポーラトランジスタのような電流駆動素子を有することができ，または，ＭＯＳトランジスタのような電圧駆動素子を有することもできる。スイッチ（ＳＷ１，ＳＷ２）がバイポーラトランジスタを有する場合には，制御信号（ＣＴ１，ＣＴ２）は，バイポーラトランジスタのベース電流に該当し，スイッチ（ＳＷ１，ＳＷ２）がＭＯＳトランジスタを有する場合には，制御信号（ＣＴ１，ＣＴ２）は，ＭＯＳトランジスタのソースとゲート間の電圧に該当する。スイッチ（ＳＷ１，ＳＷ２）は，制御信号（ＣＴ１，ＣＴ２）の大きさがスレッショルド値（Ｔｈｒｅｓｈｏｌｄ）を越える時，ターンオンされ，それより低い時，ターンオフされる。

図４は，図２に図示されたスイッチを電子素子で具現した第１の実施形態を示す，ポップアップ除去回路を含むディジタルオーディオ増幅器のブロック図である。

図４を参照すると，第１スイッチ（ＳＷ１ａ）は１つのＰＮＰ型バイポーラトランジスタ（ＰＮＰ）を有し，第２スイッチ（ＳＷ２ａ）は１つのＮＰＮ型バイポーラトランジスタ（ＮＰＮ）を有する。

ＰＮＰ型バイポーラトランジスタ（ＰＮＰ）は，エミッタに第１電源電圧（ＶＤＤ）が印加され，ベースに第１制御信号（ＣＴ１）が印加され，コレクタにパワーＰＭＯＳトランジスタ（ＰＭ２）のゲートが連結される。ＮＰＮ型バイポーラトランジスタ（ＮＰＮ）は，エミッタに第２電源電圧（ＶＳＳ）が印加され，ベースに第２制御信号（ＣＴ２）が印加され，コレクタにパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートが連結される。

ここでは，ＰＮＰ型バイポーラトランジスタ（ＰＮＰ）のベースから流れ出る電流が第１制御信号（ＣＴ１）に該当され，ＮＰＮ型バイポーラトランジスタ（ＮＰＮ）のベースから流れ出る電流が第２制御信号（ＣＴ２）に該当される。電流の大きさがスイッチのスレッショルド値より大きい際，スイッチ（ＳＷ１，ＳＷ２）がターンオンされる。このようにしてパワーＰＭＯＳトランジスタ（ＰＭ２）のゲート電位が第１電源電圧（ＶＤＤ）レベルまで上昇し，パワーＮＭＯＳトランジスタ（ＮＭ２）のゲート電位が第２電源電圧（ＶＳＳ）レベルまで下降することになる。その際，両電力スイッチ，即ち，パワーＰＭＯＳトランジスタ（ＰＭ２）及びパワーＮＭＯＳトランジスタ（ＮＭ２）はオフ状態に入ることになる。

一方，第１スイッチ（ＳＷ１ａ）は，ＰＮＰ型バイポーラトランジスタの代りに，ＰＭＯＳトランジスタを有することができ，第２スイッチ（ＳＷ２ａ）は，ＮＰＮ型バイポーラトランジスタの代りに，ＮＭＯＳトランジスタを有することができる。その場合に，上記ＰＭＯＳトランジスタはソースに第１電源電圧（ＶＤＤ）が印加され，ゲートに第１制御信号（ＣＴ１）が印加され，ドレインにパワーＰＭＯＳトランジスタ（ＰＭ２）のゲートが連結される。上記ＮＭＯＳトランジスタは，ソースに第２電源電圧（ＶＳＳ）が印加され，ゲートに第２制御信号（ＣＴ２）が印加され，ドレインにパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートが連結される。

図５は，図２に図示されたスイッチを電子素子で具現した第２の実施形態を示す，ポップアップ除去回路を含むディジタルオーディオ増幅器のブロック図である。

図５を参照すると，第１スイッチ（ＳＷ１ｂ）は１つのＰＮＰ型バイポーラトランジスタ（ＰＮＰ）と１つのダイオード（Ｄ１）とを有し，第２スイッチ（ＳＷ２ｂ）は１つのＮＰＮ型バイポーラトランジスタ（ＮＰＮ）と１つのダイオード（Ｄ２）とを有す。

ＰＮＰ型バイポーラトランジスタ（ＰＮＰ）は，エミッタに第１電源電圧（ＶＤＤ）が印加され，ベースに第１制御信号（ＣＴ１）が印加され，ダイオード（Ｄ１）は，一端にＰＮＰ型バイポーラトランジスタ（ＰＮＰ）のコレクタが連結され，他端にパワーＰＭＯＳトランジスタ（ＰＭ２）のゲートが連結される。

ＮＰＮ型バイポーラトランジスタ（ＮＰＮ）は，エミッタに第２電源電圧（ＶＳＳ）が印加され，ベースに第２制御信号（ＣＴ２）が印加され，ダイオード（Ｄ２）は，一端にＮＰＮ型バイポーラトランジスタ（ＮＰＮ）のコレクタが連結され，他端にパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートが連結される。

ここで，ダイオード（Ｄ１）を追加する目的は，パワーＰＭＯＳトランジスタＰＭ２のゲート電位が第１電源電圧（ＶＤＤ）より高い時，電流が逆流することを防止するためである。同様に，ダイオード（Ｄ２）を追加した目的は，パワーＮＭＯＳトランジスタ（ＮＭ２）のゲート電位が第２電源電圧（ＶＳＳ）より低い時，電流が逆流することを防止するためである。

一方，第１スイッチ（ＳＷ１ｂ）のＰＮＰ型バイポーラトランジスタ（ＰＮＰ）は，ＰＭＯＳトランジスタに，第２スイッチ（ＳＷ２ｂ）のＮＰＮ型バイポーラトランジスタ（ＮＰＮ）は，ＮＭＯＳトランジスタに取り替えることができる。その場合，上記ＰＭＯＳトランジスタは，ソースに第１電源電圧（ＶＤＤ）が印加されてゲートに第１制御信号（ＣＴ１）が印加され，ドレインにダイオード（Ｄ１）の一端が連結される。上記ＮＭＯＳトランジスタはソースに第２電源電圧（ＶＳＳ）が印加され，ゲートに第２制御信号（ＣＴ２）が印加され，ドレインにダイオード（Ｄ２）の一端が連結される。

図６は，図２に図示されたスイッチを電子素子で具現した第３の実施形態を示す，ポップアップ除去回路を含むディジタルオーディオ増幅器のブロック図である。

図６を参照すると，第１スイッチ（ＳＷ１ｃ）は，１つのＰＮＰ型バイポーラトランジスタ（ＰＮＰ１）と１つのＮＰＮ型バイポーラトランジスタ（ＮＰＮ１）とを有し，第２スイッチ（ＳＷ２ｃ）は１つのＮＰＮ型バイポーラトランジスタ（ＮＰＮ２）と１つのＰＮＰ型バイポーラトランジスタ（ＰＮＰ２）とを有する。

ＰＮＰ型バイポーラトランジスタ（ＰＮＰ１）は，エミッタに第１電源電圧（ＶＤＤ）が印加され，ベースに第１制御信号（ＣＴ１）が印加され，ＮＰＮ型バイポーラトランジスタ（ＮＰＮ１）は，エミッタにパワーＰＭＯＳトランジスタ（ＰＭ２）のゲートが連結され，ベースにＰＮＰ型バイポーラトランジスタ（ＰＮＰ１）のコレクタが連結され，コレクタに第１電源電圧（ＶＤＤ）が印加される。

ＮＰＮ型バイポーラトランジスタ（ＮＰＮ２）は，エミッタに第２電源電圧（ＶＳＳ）が印加され，ベースに第２制御信号（ＣＴ２）が印加され，ＰＮＰ型バイポーラトランジスタ（ＰＮＰ２）は，エミッタにパワーＮＭＯＳトランジスタ（ＮＭ２）のゲートが連結され，ベースにＮＰＮ型バイポーラトランジスタ（ＮＰＮ２）のコレクタが連結され，コレクタに第２電源電圧（ＶＳＳ）が印加される。

図７は，図２に図示されたスイッチ制御器２４１の第１の実施形態を示す。

図７を参照すると，スイッチ制御器２４１ａは，第１電源電圧（ＶＤＤ）を感知して第１制御信号（ＣＴ１）を発生する第１制御部７１及び第２電源電圧（ＶＳＳ）を感知して第２制御信号（ＣＴ２）を発生する第２制御部７３を有する。

第１制御部７１は，第１抵抗〜第４抵抗（Ｒ１１−Ｒ１４），ツェナーダイオード（Ｄ１１）及びＰＮＰ型バイポーラトランジスタ（ＰＮＰ１１）を有して構成される。

第１抵抗（Ｒ１１）は，一端が第１電源電圧（ＶＤＤ）に連結され，第２抵抗（Ｒ１２）は，一端が第１抵抗（Ｒ１１）の他端に連結され，他端が接地電圧（ＧＮＤ）に連結される。第３抵抗（Ｒ１３）は，一端が第１電源電圧（ＶＤＤ）に連結され，ダイオード（Ｄ１１）は一端が第１抵抗（Ｒ１１）の他端に連結され，他端が第３抵抗（Ｒ１３）の他端に連結される。ＰＮＰ型バイポーラトランジスタ（ＰＮＰ１１）は，エミッタに第１電源電圧（ＶＤＤ）が印加され，ベースに第３抵抗（Ｒ１３）の他端が連結され，コレクタから第１制御信号（ＣＴ１）を出力する。第４抵抗（Ｒ１４）は，一端がＰＮＰ型バイポーラトランジスタ（ＰＮＰ１１）のコレクタに連結され，他端が接地電圧（ＧＮＤ）に連結される。

第２制御部７３は，第１抵抗〜第４抵抗（Ｒ２１−Ｒ２４），ダイオード（Ｄ２１）及びＮＰＮ型バイポーラトランジスタ（ＮＰＮ２１）を有して構成される。

第１抵抗（Ｒ２１）は，一端が第２電源電圧（ＶＳＳ）に連結され，第２抵抗（Ｒ２２）は，一端が第１抵抗（Ｒ２１）の他端に連結され，他端が接地電圧（ＧＮＤ）に連結される。第３抵抗（Ｒ２３）は，一端が第２電源電圧（ＶＳＳ）に連結され，ダイオード（Ｄ２１）は一端が第１抵抗（Ｒ２１）の他端に連結され，他端が第３抵抗（Ｒ２３）の他端に連結される。ＮＰＮ型バイポーラトランジスタ（ＮＰＮ２１）はエミッタに第２電源電圧（ＶＳＳ）が印加され，ベースに第３抵抗（Ｒ２３）の他端が連結され，コレクタから第２制御信号（ＣＴ２）を出力する。第４抵抗（Ｒ２４）は，一端がＮＰＮ型バイポーラトランジスタ（ＮＰＮ２１）のコレクタに連結され，他端が接地電圧（ＧＮＤ）に連結される。

図７に図示された第１実施の形態に係るスイッチ制御器２４１ａは，バイポーラトランジスタを基にして構成された回路であるが，スイッチ制御器２４１ａの構成はいろいろな形態で多様に変形できる。

スイッチ制御器２４１ａの動作をより詳細に説明すると，電源電圧（ＶＤＤ，ＶＳＳ）の大きさが各々図３に図示されたスレッショルド電圧（ＶＣ１，ＶＣ２）より小さい時は，バイポーラトランジスタ（ＰＮＰ１１，ＮＰＮ２１）は電流を流さないでオフ状態にある。その際，制御信号（ＣＴ１，ＣＴ２）の値は電源電圧（ＶＤＤ，ＶＳＳ），スイッチ（ＳＷ１，ＳＷ２）及び抵抗（Ｒ１４，Ｒ２４）により決まる。電源電圧（ＶＤＤ，ＶＳＳ）の大きさがスレッショルド電圧（ＶＣ１，ＶＣ２）より大きい時は，バイポーラトランジスタ（ＰＮＰ１１，ＮＰＮ２１）は飽和領域におり，制御信号（ＣＴ１，ＣＴ２）の大きさは論理的に“０”となる。制御信号（ＣＴ１，ＣＴ２）が電流の場合，スイッチ（ＳＷ１，ＳＷ２）から電流が流れたり，スイッチ（ＳＷ１，ＳＷ２）へ流したりはせず，その際，スイッチ（ＳＷ１，ＳＷ２）はターンオフされる。

抵抗（Ｒ１１，Ｒ１２）は，スレッショルド電圧（ＶＣ１）を調節するためのものである。抵抗（Ｒ１１）に掛かった電圧がツェナーダイオード（Ｄ１１）の降伏電圧とバイポーラトランジスタ（ＰＮＰ１１）のベース−エミッタ間の順方向電圧（〜０．７Ｖ）を合せたものと同一な時，バイポーラトランジスタ（ＰＮＰ１１）のオン／オフ状態が反転しながら制御信号（ＣＴ１）を反転させる。抵抗（Ｒ１３）はスレッショルド電圧（ＶＣ１）のレベルを高めるとか，バイポーラトランジスタ（ＰＮＰ１１）のベース電流を減らす等の設計の便宜のためのものであって，動作に必ず必要な要素ではない。

抵抗（Ｒ２１，Ｒ２２）も抵抗（Ｒ１１，Ｒ１２）と同様に，スレッショルド電圧（ＶＣ２）を調節するためのものであり，抵抗（Ｒ２３）及びツェナーダイオード（Ｄ２１）の役割も，各々，抵抗（Ｒ１３）及びツェナーダイオード（Ｄ１１）と同じである。

図８は，図２に図示されたスイッチ制御器２４１の第２実施の形態であって，図７に図示された回路において，バイポーラトランジスタ（ＰＮＰ１１，ＮＰＮ２１）をＭＯＳトランジスタ（ＰＭ３，ＮＭ３）に取り替えた回路である。図８に図示された回路の動作は図７に図示された回路の動作と同一であるが，抵抗（Ｒ１３，Ｒ２３）が回路動作に必ず必要であるという差がある。

以上，図面と明細書において，最適の実施の形態が開示された。ここで，特定の用語が使われたが，これは単に本発明を説明するための目的で使われたものであって，意味の限定や特許請求範囲に記載された本発明の範囲を制限するために使われたのではない。従って，本技術分野で通常の知識を有する者であれば，これから多様な変形及び均等な他実施の形態が可能であるという点を理解できるはずである。従って，本発明の真の技術的保護範囲は，特許請求範囲の技術的思想により決まるべきである。

上述のように，本発明に係るポップノイズ除去回路及び方法は，二重電源を使用するディジタルオーディオ増幅器において，電源印加及び解除の際，電力スイッチ，即ち，パワーＭＯＳトランジスタのゲートを直接制御してポップノイズ発生を抑制し，少数の個別（Ｄｉｓｃｒｅｔｅ）電子素子を使用して簡単に具現されることができる。従って，容量が小さく，コストが節減できる長所がある。また，提案されたポップノイズ除去回路は，半導体チップ上に容易に集積化が可能で，このようにすると，本発明の効果を一層高めることができる。

従来技術に係るディジタルオーディオ増幅器のポップノイズ除去装置を示すブロック図である。 本発明に係るポップノイズ除去回路を備えるディジタルオーディオ増幅器のブロック図である。 図２に図示された回路の主要信号らの経時変化を近似的に示す波形図である。 図２に図示されたスイッチを電子素子で具現した第１の実施形態を示す，ポップノイズ除去回路を含むディジタルオーディオ増幅器のブロック図である。 図２に図示されたスイッチを電子素子で具現した第２の実施形態を示す，ポップノイズ除去回路を含むディジタルオーディオ増幅器のブロック図である。 図２に図示されたスイッチを電子素子で具現した第３の実施形態を示す，ポップノイズ除去回路を含むディジタルオーディオ増幅器のブロック図である。 図２に図示されたスイッチ制御器の第１の実施形態を示す。 図２に図示されたスイッチ制御器の第２の実施形態を示す。

符号の説明

１６ リレー制御器
２０ ディジタルオーディオ増幅器
２４ ポップノイズ除去回路
２０１ ゲートコントローラ
２４１ スイッチ制御器

Claims (9)

1. ソースに第１電源電圧が印加され，ドレインに出力段が連結されるパワーＰＭＯＳトランジスタと，
   ドレインに前記出力段が連結され，ソースに第２電源電圧が印加されるパワーＮＭＯＳトランジスタと，
   前記パワーＰＭＯＳトランジスタのゲートと前記パワーＮＭＯＳトランジスタのゲートを制御するゲートコントローラと，
   インダクタとキャパシタを有する出力段フィルタと，
   を備えるポップノイズ除去回路において：
   前記第１電源電圧と前記パワーＰＭＯＳトランジスタのゲートとの間に連結される第１スイッチと；
   前記第２電源電圧と前記パワーＮＭＯＳトランジスタのゲートとの間に連結される第２スイッチと；
   前記第１電源電圧及び前記第２電源電圧を感知して，前記第１スイッチを制御する第１制御信号及び前記第２スイッチを制御する第２制御信号を発生するスイッチ制御器と；
   を備え，
   前記スイッチ制御器は，前記第１電源電圧及び前記第２電源電圧が各々のスレッショルド電圧に到達する前までは，前記第１スイッチ及び前記第２スイッチをターンオンさせ，前記第１電源電圧及び前記第２電源電圧が各々のスレッショルド電圧に到達した後には，前記第１スイッチ及び前記第２スイッチをターンオフさせることを特徴とする，ポップノイズ除去回路。
2. 前記第１スイッチは，
   エミッタに前記第１電源電圧が印加され，ベースに前記第１制御信号が印加されるＰＮＰ型バイポーラトランジスタと，
   一端に前記ＰＮＰ型バイポーラトランジスタのコレクタが連結され，他端に前記パワーＰＭＯＳトランジスタのゲートが連結されるダイオードと，
   を有することを特徴とする，請求項１記載のポップノイズ除去回路。
3. 前記第２スイッチは，
   エミッタに前記第２電源電圧が印加され，ベースに前記第２制御信号が印加されるＮＰＮ型バイポーラトランジスタと，
   一端に前記ＮＰＮ型バイポーラトランジスタのコレクタが連結され，他端に前記パワーＮＭＯＳトランジスタのゲートが連結されるダイオードと，
   を有することを特徴とする，請求項１に記載のディジタルオーディオ増幅器のポップノイズ除去回路。
4. 前記第１スイッチは，ソースに前記第１電源電圧が印加され，ゲートに前記第１制御信号が印加され，ドレインに前記パワーＰＭＯＳトランジスタのゲートが連結されるＰＭＯＳトランジスタを有することを特徴とする，請求項１に記載のディジタルオーディオ増幅器のポップノイズ除去回路。
5. 前記第２スイッチは，ソースに前記第２電源電圧が印加され，ゲートに前記第２制御信号が印加され，ドレインに前記パワーＮＭＯＳトランジスタのゲートが連結されるＮＭＯＳトランジスタを有することを特徴とする，請求項１記載のポップノイズ除去回路。
6. 前記スイッチ制御器は，
   前記第１電源電圧を感知して，前記第１制御信号を発生する第１制御部と，
   前記第２電源電圧を感知して，前記第２制御信号を発生する第２制御部と，を有することを特徴とする，請求項１記載のポップノイズ除去回路。
7. 前記第１制御部は，
   一端が前記第１電源電圧に連結される第１抵抗と，
   一端が前記第１抵抗の他端に連結され，他端が接地電圧に連結される第２抵抗と，
   一端が前記第１電源電圧に連結される第３抵抗と，
   一端が前記第１抵抗の他端に連結され，他端が前記第３抵抗の他端に連結されるダイオードと，
   エミッタに前記第１電源電圧が印加され，ベースに前記第３抵抗の他端が連結され，コレクタから前記第１制御信号を出力するＰＮＰ型バイポーラトランジスタと，
   一端が前記ＰＮＰ型バイポーラトランジスタのコレクタに連結され，他端が接地電圧に連結される第４抵抗と，
   を有することを特徴とする，請求項６記載のポップノイズ除去回路。
8. 前記第２制御部は，
   一端が前記第２電源電圧に連結される第１抵抗と，
   一端が前記第１抵抗の他端に連結され，他端が接地電圧に連結される第２抵抗と，
   一端が前記第２電源電圧に連結される第３抵抗と，
   一端が前記第１抵抗の他端に連結され，他端が前記第３抵抗の他端に連結されるダイオードと，
   エミッタに前記第２電源電圧が印加され，ベースに前記第３抵抗の他端が連結され，コレクタから前記第２制御信号を出力するＮＰＮ型バイポーラトランジスタと，
   一端が前記ＮＰＮ型バイポーラトランジスタのコレクタに連結され，他端が接地電圧に連結される第４抵抗と，
   を有することを特徴とする，請求項６記載のポップノイズ除去回路。
9. 第１電源電圧と出力段との間に連結されるパワーＰＭＯＳトランジスタと，
   前記出力段と第２電源電圧との間に連結されるパワーＮＭＯＳトランジスタと，
   前記パワーＰＭＯＳトランジスタのゲートと前記パワーＮＭＯＳトランジスタのゲートを制御するゲートコントローラと，
   インダクタとキャパシタを有する出力段フィルタと，
   を備えるディジタルオーディオ増幅器に対するポップノイズ除去方法において：
   前記第１電源電圧及び前記第２電源電圧を感知するステップと；
   感知した結果，前記第１電源電圧が第１スレッショルド電圧に到達しなかった時は，前記パワーＰＭＯＳトランジスタのゲートに前記第１電源電圧を印加し，前記第２電源電圧が第２スレッショルド電圧に到達しなかった時は，前記パワーＮＭＯＳトランジスタのゲートに前記第２電源電圧を印加するステップと；
   感知した結果，前記第１電源電圧が前記第１スレッショルド電圧に到達した後には，前記パワーＰＭＯＳトランジスタのゲートに前記第１電源電圧を印加しなくて，前記第２電源電圧が前記第２スレッショルド電圧に到達した後には，前記パワーＮＭＯＳトランジスタのゲートに前記第２電源電圧を印加しないステップと；
   を有することを特徴とする，ディジタルオーディオ増幅器のポップノイズ除去方法。

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