JPS5834605A - 電力増幅器 - Google Patents
電力増幅器Info
- Publication number
- JPS5834605A JPS5834605A JP56131533A JP13153381A JPS5834605A JP S5834605 A JPS5834605 A JP S5834605A JP 56131533 A JP56131533 A JP 56131533A JP 13153381 A JP13153381 A JP 13153381A JP S5834605 A JPS5834605 A JP S5834605A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- transistor
- power source
- diodes
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電力増幅器に関する。
電力増幅器において、電源投入、遮断時に発生するショ
ックｆ（ボンピングノイズ）は、回路の下限動作電圧が
低いもの程小名くすることができる。しかし、信号伝達
のための一般的特性を満すためには、むやみに下＠動作
電圧を低くすることかできないというのが現状である。
ックｆ（ボンピングノイズ）は、回路の下限動作電圧が
低いもの程小名くすることができる。しかし、信号伝達
のための一般的特性を満すためには、むやみに下＠動作
電圧を低くすることかできないというのが現状である。
そこで、本願発明者は、２亀源（正、負）で動作するプ
ッシュプル出方回路を含む電力増幅器ては、出力中点電
圧（出方直流レベル）が０ボルトに設定嘔れることに看
目し、電源投入、遮断に無関係な接地電位（０ボルト）
を利用して、所定の電源電圧以下のときに、出方中点電
圧を０ボルトに固定することを考えた。
ッシュプル出方回路を含む電力増幅器ては、出力中点電
圧（出方直流レベル）が０ボルトに設定嘔れることに看
目し、電源投入、遮断に無関係な接地電位（０ボルト）
を利用して、所定の電源電圧以下のときに、出方中点電
圧を０ボルトに固定することを考えた。
この発明の目的は、下限動作電圧に無関係に確実に電源
投入、遮断時のショック音の発生を防止し九電力増幅器
を提供する仁とＫある。
投入、遮断時のショック音の発生を防止し九電力増幅器
を提供する仁とＫある。
以下、この発明を実施例とともに詳細に砦明する。
＃！１図は、この発明の一実施ｆＩｉを示す回路図であ
る。
る。
この実施例では、Ｉ＃に限定されｆｋｂが、同図点線内
に形ｔＩｉ、チれた回路素子は、周知の半導体製造方法
によって、１個のシリコンチップ内に形成される。セし
て、丸で囲ｉれた数字は端子番号を示し、外付部品で構
成された外付回路網と接続石れている。
に形ｔＩｉ、チれた回路素子は、周知の半導体製造方法
によって、１個のシリコンチップ内に形成される。セし
て、丸で囲ｉれた数字は端子番号を示し、外付部品で構
成された外付回路網と接続石れている。
初段増−回路は、ｎｐｎ）ランジスタ。ｔ＋Ｑ禦と、ｐ
ｎｐトランジスタにＬｌｌＱ４で構成された公知のレベ
ルシフト差動増幅回路が用いられる。
ｎｐトランジスタにＬｌｌＱ４で構成された公知のレベ
ルシフト差動増幅回路が用いられる。
トランジスタＧＬｓ＋Ｑ−は、その定電流源である。
トランジスタＱ１のベースに接続された１番端子は、入
力回路網か接続ちれ、増幅すべき入力信号か印加される
。トランジスタＱ３のベースニ接続された２番端子は、
負帰還入力端子として用いられる。
力回路網か接続ちれ、増幅すべき入力信号か印加される
。トランジスタＱ３のベースニ接続された２番端子は、
負帰還入力端子として用いられる。
この初段増・鴫回路の出力信号は、エミッタフォロワト
ランジスタＱｉ ｔ−介して、ム級電圧増幅トランジス
タＱＩｏに伝えられる。このトランジスタＱ＋ｏのコレ
クタには、次段のＢ級プツシニブル出力回路のクロスオ
ーバー歪低減のためのバイアスダイオード（ダイオード
形態のトランジスタを含む、以下同じ）Ｑ＋ｔ〜Ｑ＋６
を介して定電流負荷を構成するトランジスタ幼３か設け
られる。
ランジスタＱｉ ｔ−介して、ム級電圧増幅トランジス
タＱＩｏに伝えられる。このトランジスタＱ＋ｏのコレ
クタには、次段のＢ級プツシニブル出力回路のクロスオ
ーバー歪低減のためのバイアスダイオード（ダイオード
形態のトランジスタを含む、以下同じ）Ｑ＋ｔ〜Ｑ＋６
を介して定電流負荷を構成するトランジスタ幼３か設け
られる。
上記トランジスタｑ−のベースと、トランジスタＱ＋・
のダイオードＱ＋ｍ−ＧＬＩｓｔ”介したコレクタとの
間には、位相補償用のコンデンサＣＩか設けられる。
のダイオードＱ＋ｍ−ＧＬＩｓｔ”介したコレクタとの
間には、位相補償用のコンデンサＣＩか設けられる。
上記初段増幅回路の定電流源としてのトランジスタＱｓ
−Ｑ−のベースには、トランジスタｑ１０ベース、工２
ツタ定電圧が印加される。そして、そのコレクタ定電流
が、上記トランジスタＣＬ■とともに電流ミラー回路を
構成するトランジスタＱｕに入力される。
−Ｑ−のベースには、トランジスタｑ１０ベース、工２
ツタ定電圧が印加される。そして、そのコレクタ定電流
が、上記トランジスタＣＬ■とともに電流ミラー回路を
構成するトランジスタＱｕに入力される。
電力増幅出力回路は、正の半波出力信号を形成するダー
リントン形態のｎｐｎ）ランジスタＱ目。
リントン形態のｎｐｎ）ランジスタＱ目。
ＱＣｓと、負の半波出力信号を形成するダーリントン形
態のＰｎｉ））ランジスタＱｔｅ＋Ｑｓ・ で構成され
た純コンプリメンタリのＢ級プッシュプル出力回路であ
る。
態のＰｎｉ））ランジスタＱｔｅ＋Ｑｓ・ で構成され
た純コンプリメンタリのＢ級プッシュプル出力回路であ
る。
これらの各増幅回路は、４，３番端子から供給される正
電圧十Ｂ、負電圧−Ｂを電源電圧として動作する。そし
て、出力端子である５番端子と負帰還端子である２番端
子との間には、交流的電圧利得設定のための抵抗Ｒ１＠
ｌ ＊ ＲＩ０４及び交流的接地コンデンサ’）ＩＩｍ
で構成され友負帰還回路が設けられる。また、出力箋子
である５番端子には。
電圧十Ｂ、負電圧−Ｂを電源電圧として動作する。そし
て、出力端子である５番端子と負帰還端子である２番端
子との間には、交流的電圧利得設定のための抵抗Ｒ１＠
ｌ ＊ ＲＩ０４及び交流的接地コンデンサ’）ＩＩｍ
で構成され友負帰還回路が設けられる。また、出力箋子
である５番端子には。
発振防止等のためのコイルＬｌｌｌ 、抵抗Ｒ１＠！１
゜Ｒ，・−及びコンデンサ０■４が設けられ、４番端子
、３番端子には、電源リップル除去用のコンデンサ０璽
ａｓ ＋ ０１＠＠が設けられる。
゜Ｒ，・−及びコンデンサ０■４が設けられ、４番端子
、３番端子には、電源リップル除去用のコンデンサ０璽
ａｓ ＋ ０１＠＠が設けられる。
この実施例では、電源投入、Ｒ断時におけるショック音
を防止するため、各駆動トランジスタＱ＋ｙ ＊ ＱＣ
ｓ のベースと接地電位間にスイッチングトランジス４
Ｑ■とダイオードＣＬＩＩ ＊ にＬｌｌ及びスイッチ
ングトランジスタＱｍｓとダイオードＱ１４ ＊ ＱＣ
ｓ の直列回路かそれぞれ設けられる。
を防止するため、各駆動トランジスタＱ＋ｙ ＊ ＱＣ
ｓ のベースと接地電位間にスイッチングトランジス４
Ｑ■とダイオードＣＬＩＩ ＊ にＬｌｌ及びスイッチ
ングトランジスタＱｍｓとダイオードＱ１４ ＊ ＱＣ
ｓ の直列回路かそれぞれ設けられる。
そして、これらのトランジスタＧＬＩＩ ＊ ｌ；Ｌｓ
ｓは、電圧比較回路ＡＩ、ム３の出力信号で制御される
、これらの電圧比較回路ム寓 、ム嵩は、それぞれ略動
作下限電圧に設定□された基準電圧＋Ｖ、−Ｖに対して
、電源電圧子Ｂ、−Ｂか絶対値的に低いときｋ、上記ト
ランジスタＱｍｓ ｅ Ｑｍ・ をオン賂ぜる出力信号
を形成する。
ｓは、電圧比較回路ＡＩ、ム３の出力信号で制御される
、これらの電圧比較回路ム寓 、ム嵩は、それぞれ略動
作下限電圧に設定□された基準電圧＋Ｖ、−Ｖに対して
、電源電圧子Ｂ、−Ｂか絶対値的に低いときｋ、上記ト
ランジスタＱｍｓ ｅ Ｑｍ・ をオン賂ぜる出力信号
を形成する。
この電圧比較回路ム１は、特に限定逼れないか、例えば
、第２図に示す実施例回路で構ＩｉＬされる。
、第２図に示す実施例回路で構ＩｉＬされる。
ツェナーダイオードＺＤか上記基準電圧＋ｖｔ形成する
。し友がって、ツェナーダイオードＺＤがオンするまで
の間は、トランジスタＱｖｙｌＮオフとなるため、上記
スイッチングトランジスタＱｖｍのベースに電源電圧子
Ｂが印加されて、このトランジスタＱｍｓをオンとする
ことかできる。
。し友がって、ツェナーダイオードＺＤがオンするまで
の間は、トランジスタＱｖｙｌＮオフとなるため、上記
スイッチングトランジスタＱｖｍのベースに電源電圧子
Ｂが印加されて、このトランジスタＱｍｓをオンとする
ことかできる。
電圧比較回路ム雪も同様な回路で構成することができる
。
。
この実施例では、電源投入、遮断時において、動作下限
電圧以下の各バイアス電圧か定まらない不安定動作状態
でトランジスタＱｅｍｓ ＊ Ｑｍｓ １１オンして、
駆動トランジスタＱ１７ ｅ （Ｌ’ｓ のベース電圧
をダイオードＱｓＩ＋ Ｑｓｉ 及びＱｓｉ ＊ ＧＬ
ｍｉの定電圧で固定する。したがって、出力端子は、接
地電位に固定逼れるため、ショック音の発生を防止する
ことがで婁る。この実施例では、増幅回路の動作下限電
圧に応じて、スイッチングトランジスタのオン／オフを
制御することによづて、ショック音の発生を防止できる
から、増、−回路の伝達特性を犠牲とすることかない。
電圧以下の各バイアス電圧か定まらない不安定動作状態
でトランジスタＱｅｍｓ ＊ Ｑｍｓ １１オンして、
駆動トランジスタＱ１７ ｅ （Ｌ’ｓ のベース電圧
をダイオードＱｓＩ＋ Ｑｓｉ 及びＱｓｉ ＊ ＧＬ
ｍｉの定電圧で固定する。したがって、出力端子は、接
地電位に固定逼れるため、ショック音の発生を防止する
ことがで婁る。この実施例では、増幅回路の動作下限電
圧に応じて、スイッチングトランジスタのオン／オフを
制御することによづて、ショック音の発生を防止できる
から、増、−回路の伝達特性を犠牲とすることかない。
この発明は前記実施例に限定されない。
電力増幅回路の具体的回路構成は、種々の実施形態を採
ることができる。そして６．ショック音防止のための出
力トランジスタのベースを固定するための定電圧は、出
力回路の回路形式に応じて設定すればよい。また、ディ
スクリート部品で回路を構成する場合等では、スイッチ
ング手段としてリレー等を用いるものであってもより０
さらに、電圧比較回路の具体的回路は種々変形でき、差
動トランジスタ回路管用いるもの等であってもよい。ま
た、一方の電圧比較回路ムｌの出力信号をレベルシフト
して、他方の電源電圧側のスイッチング孝子を制御する
ものであって奄よい。
ることができる。そして６．ショック音防止のための出
力トランジスタのベースを固定するための定電圧は、出
力回路の回路形式に応じて設定すればよい。また、ディ
スクリート部品で回路を構成する場合等では、スイッチ
ング手段としてリレー等を用いるものであってもより０
さらに、電圧比較回路の具体的回路は種々変形でき、差
動トランジスタ回路管用いるもの等であってもよい。ま
た、一方の電圧比較回路ムｌの出力信号をレベルシフト
して、他方の電源電圧側のスイッチング孝子を制御する
ものであって奄よい。
この発明は、２’１ｌｌｉ電圧で動作するプツシニブル
出力口ｇを含む電力増幅器に広く利用できる。
出力口ｇを含む電力増幅器に広く利用できる。
＄１図は、Ｃの発明の一実施例を示す回路図、第２図は
、電圧比較回路の一実施ｆｌを示す回路図である。 代理人弁理士薄田利幸 第 １ 図 第 ２ 図
、電圧比較回路の一実施ｆｌを示す回路図である。 代理人弁理士薄田利幸 第 １ 図 第 ２ 図
Claims (1)
- 正、負の２電源電圧の下で動作するプッシュプル出力回
路を含む電力増幅器において、正の半波出力信号を形成
する増幅出力回路の入力及び負の半波出力信号を形成す
る増幅出力回路の入力と接地電位量に電源電圧が所定の
電圧以下のときにオンするスイッチ素子と出力電圧を接
地電位に固定する定電圧素子との直列回路をそれぞれ設
けたこと？：臀徴とする電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131533A JPS5834605A (ja) | 1981-08-24 | 1981-08-24 | 電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131533A JPS5834605A (ja) | 1981-08-24 | 1981-08-24 | 電力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834605A true JPS5834605A (ja) | 1983-03-01 |
Family
ID=15060289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131533A Pending JPS5834605A (ja) | 1981-08-24 | 1981-08-24 | 電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834605A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538626A (ja) * | 2002-09-11 | 2005-12-15 | ディーエムビー テクノロジー カンパニー リミテッド | 二重電源を使用するディジタルオーディオ増幅器におけるポップノイズ除去回路及びポップノイズ除去方法 |
-
1981
- 1981-08-24 JP JP56131533A patent/JPS5834605A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538626A (ja) * | 2002-09-11 | 2005-12-15 | ディーエムビー テクノロジー カンパニー リミテッド | 二重電源を使用するディジタルオーディオ増幅器におけるポップノイズ除去回路及びポップノイズ除去方法 |
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