JP2005267733A - 不揮発性メモリ評価方法および不揮発性メモリ - Google Patents
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Abstract
【課題】通常の書込／消去で発生する正孔よりも多くの正孔を発生させることにより、正孔に対する動作評価を短時間で行なえるようにする。
【解決手段】通常使用時の動作温度よりも低い温度条件下で評価対象の不揮発性メモリ１００に対する書込を行なうか、もしくは通常使用時の動作電圧よりも低い電圧で書込を行なうことにより、不揮発性メモリ１００におけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、不揮発性メモリ１００を前記通常使用時の動作温度で放置し、正孔に対する不揮発性メモリ１００の動作を評価する。
【選択図】図１
【解決手段】通常使用時の動作温度よりも低い温度条件下で評価対象の不揮発性メモリ１００に対する書込を行なうか、もしくは通常使用時の動作電圧よりも低い電圧で書込を行なうことにより、不揮発性メモリ１００におけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、不揮発性メモリ１００を前記通常使用時の動作温度で放置し、正孔に対する不揮発性メモリ１００の動作を評価する。
【選択図】図１
Description
本発明は、例えばフラッシュメモリを代表とする不揮発性メモリの評価（信頼度試験）、特に正孔（ホットホール）に対する不揮発性メモリの動作の評価を行なうための方法に関するとともに、この不揮発性メモリ評価方法を実現するために必要な機能をそなえた不揮発性メモリに関する。
図８は、一般的な不揮発性メモリ（例えばフラッシュメモリ）の構成を示すブロック図であり、この図８に示す不揮発性メモリ１００は、多数のメモリセル１１０をマトリックス状に配置して構成されたセルアレイ１０１をそなえるとともに、ワード線選択部１２０，書込制御部１３０，センスアンプ部１４０，データセレクタ部１５０および制御部１６０をそなえて構成されている。
ここで、メモリセル１１０は、例えば、半導体基板上に形成されたフローティングゲート１１１，コントロールゲート（ゲート端子Ｇに対応），ソース拡散領域（ソース端子Ｓに対応）およびドレイン拡散領域（ドレイン端子Ｄに対応）から構成されている。そして、フローティングゲート１１１と半導体基板（図示省略）との間の酸化膜厚は薄く、トンネル現象を利用したフローティングゲート１１１への電子の移動が可能になっている。
また、ワード線選択部１２０は、アドレスデコーダ（図８では図示省略；図６の符号１２２参照）を含んで構成され、ワード線１２１を介し列単位でメモリセル１１０のゲート端子Ｇに接続され、アドレス入力を受けてデコードを行ない、書込／読出対象のメモリセル１１０を接続されたワード線１２１を、選択・指定するものである。書込制御部１３０は、ビット線１３１を介し行単位でメモリセル１１０のドレイン端子Ｄに接続され、書込対象のメモリセル１１０に対するデータ書込を制御するものである。センスアンプ部１４０は、各メモリセル１１０から読み出されたデータ信号を増幅するものであり、データセレクタ部１５０は、センスアンプ部１４０で増幅後のデータ信号を選択して出力するものである。そして、制御部１６０は、外部からの制御信号に応じて書込制御部１３０，センスアンプ部１４０およびデータセレクタ部１５０の動作を制御するものである。
このような不揮発性メモリ１００における各メモリセル１１０の動作原理について、図９および図１０を参照しながら説明する。図９はメモリセル１１０に対するデータ書込の動作原理を説明するための図であり、図１０はメモリセル１１０におけるデータ消去の動作原理を説明するための図である。
メモリセル１１０に対してデータを書き込む際には、例えば図９に示すように、メモリセル１１０のゲート端子Ｇ，ドレイン端子Ｄおよびソース端子Ｓにそれぞれワード線（Word Line）１２１，ビット線（Bit Line）１３１およびソース線（Source Line）を介して１０Ｖ，５Ｖ，０Ｖを印加することにより、メモリセル１１０のフローティングゲート１１１に電子（ｅ-；ホットエレクトロン）をチャージする。このようにフローティングゲート１１１に電子（ｅ-）がチャージされた状態で、メモリセル１１０はオフ状態となり例えばデータ“０”を保持した状態になる。逆に、フローティングゲート１１１に電子（ｅ-）がチャージされていない状態で、メモリセル１１０はオン状態となり例えばデータ“１”を保持した状態になる。
メモリセル１１０に対してデータを書き込む際には、例えば図９に示すように、メモリセル１１０のゲート端子Ｇ，ドレイン端子Ｄおよびソース端子Ｓにそれぞれワード線（Word Line）１２１，ビット線（Bit Line）１３１およびソース線（Source Line）を介して１０Ｖ，５Ｖ，０Ｖを印加することにより、メモリセル１１０のフローティングゲート１１１に電子（ｅ-；ホットエレクトロン）をチャージする。このようにフローティングゲート１１１に電子（ｅ-）がチャージされた状態で、メモリセル１１０はオフ状態となり例えばデータ“０”を保持した状態になる。逆に、フローティングゲート１１１に電子（ｅ-）がチャージされていない状態で、メモリセル１１０はオン状態となり例えばデータ“１”を保持した状態になる。
メモリセル１１０におけるデータを消去する際（フローティングゲート１１１にチャージされた電子を除去する際）には、例えば図１０に示すように、メモリセル１１０のゲート端子Ｇおよびドレイン端子Ｄにそれぞれワード線１２１およびビット線１３１を介して０Ｖ，１０Ｖを印加することにより、フローティングゲート１１１から電子（ｅ-）を除去している。
このような不揮発性メモリ１００の評価（信頼度試験）、より具体的にはメモリセル１１０におけるデータ保存特性の評価を行なう際、フローティングゲート１１１における電子のチャージロスは時間とともに進行するので、メーカ出荷試験もしくはユーザの受入試験に際して電子のチャージロス（フローティングゲート膜の欠陥やパーティクル等に起因する電荷リーク）を加速させる手段を用いることにより、短時間でデータ保存特性を評価もしくはスクリーニングすることが行なわれている。一般に電荷リークは雰囲気温度が高温であるほど加速されるという原理が知られており、この原理に基づき、通常、上記加速手段としては、不揮発性メモリ１００を高温放置したり不揮発性メモリ１００を高温下で動作試験したりする手法が用いられている（例えば特許文献１，２参照）。
特許第２８６５４５６号
特開２０００−１３１３９８号公報
特開平５−２０５４９１号公報
ところが、不揮発性メモリでは、近年、以下のような新しい障害モード（現象）が確認されている。つまり、不揮発性メモリ１００においては、上述のように高電圧で書込／消去が行なわれるが、この時、図１１に示すごとく、フローティングゲート１１１の下の酸化膜内にホットホールと呼ばれる正孔（ｅ+）がトラップされ、この正孔が媒体となってフローティングゲート１１１にチャージされた電子（ｅ-）が引き抜かれる現象が生じている。より具体的に説明すると、プログラミング時（またはデータ消去時）にフローティングゲート１１１とドレインとの間に正孔（ｅ+）が集中し、この正孔（ｅ+）によって、フローティングゲート１１１にチャージされている電荷（ｅ-）が捕獲されてしまい、電荷が抜けメモリセル１１０に保持されるべき論理が反転してしまう現象が上記新しい障害モードとして確認されている。
このような現象の発生原因としては、以下のような３点が挙げられる。まず第１点としては、バラツキやその他の理由によりプログラミング電位が設計仕様よりも高くなると、正孔（ｅ+）が発生しやすくなる。第２点としては、スタンバイ時にワード線１２１から高い電圧がソースまたはドレインに印加されていると、フローティングゲート１１１にチャージされている電荷（ｅ-）が正孔（ｅ+）を介してより多く抜けやすくなる。そして、第３点としては、近年、不揮発性メモリ１００（メモリセル１１０）の小型化に伴いフローティングゲート１１１も小さくなったために、フローティングゲート１１１にチャージされる電荷（ｅ-）の量が少なくなり、正孔（ｅ+）の影響をより大きく受けるようになっている。
このような新しい障害モードの発覚に伴い、正孔（ｅ+）に対する不揮発性メモリ１００の動作を評価する必要が生じているが、上述した一般的なデータ保存特性の評価手法を用い高温試験によって現象進行を加速しようとすると、ホットホール（正孔）が拡散・消失してしまい、ホットホールに対する動作評価を行なうことができなくなってしまう。一般に、不揮発性メモリを１２５℃の雰囲気下で１６８時間放置するとホットホールは消失してしまい、ホットホールによる現象を全く確認できなくなる。特許文献１〜３においては、不揮発性メモリの試験に関する技術について開示しているが、いずれにおいても、上述のようなホットホールに対する動作評価手法については何ら開示されていない。
従って、現状の技術を用いてホットホールに対する動作評価を行なうためには、実時間評価を行なわざるを得ない。つまり、例えば３年かかって電荷リークが進み、データ化け（論理反転）となる現象の評価には３年もの時間がかかるわけである。このため、ホットホールを消失させず逆にホットホールの量を増大させてホットホールに対する動作評価を短時間で行なえるようにすることが望まれている。
本発明は、このような課題に鑑み創案されたもので、通常の書込／消去で発生するホットホール（正孔）よりも多くのホットホールを発生させることにより、ホットホールに対する動作評価を短時間で行なえるようにすることを目的としている。
上記目的を達成するために、本発明の不揮発性メモリ評価方法（請求項１）は、通常使用時の動作温度よりも低い温度条件下で評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴としている。このとき、該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度で所定回数繰り返し実行してから前記通常使用時の動作温度よりも低い温度条件下で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させてもよい。
また、本発明の不揮発性メモリ評価方法（請求項２）は、通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴としている。このとき、該不揮発性メモリに対する書込／消去を前記通常使用時のゲート電圧で所定回数繰り返し実行してから前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させてもよい。
さらに、本発明の不揮発性メモリ評価方法（請求項３）は、通常使用時の動作温度よりも低い温度条件下で且つ通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴としている。このとき、該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度およびゲート電圧で所定回数繰り返し実行してから、前記通常使用時の動作温度よりも低い温度条件下で且つ前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させてもよい（請求項４）。
なお、上述した不揮発性メモリ評価方法において、該不揮発性メモリを低温槽に入れることにより前記通常使用時の動作温度よりも低い温度条件下に置いてもよいし、該不揮発性メモリ上に、前記通常使用時のゲート電圧と前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段を予めそなえておき、該正孔に対する該不揮発性メモリの動作を評価する際には該ゲート電圧切換手段を用いて前記中間電位をゲート電圧として印加させてもよい。
一方、本発明の不揮発性メモリ（請求項５）は、通常使用時のゲート電圧を印加するための第１電源と、動作評価時にフローティングゲートとドレインとの間に通常の書込／消去で発生する正孔よりも多くの正孔を発生させるために用いられ、前記通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加するための第２電源と、該第１電源による前記通常使用時のゲート電圧と該第２電源による前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段とをそなえたことを特徴としている。
上述した本発明の不揮発性メモリ評価方法によれば、通常使用時の動作温度よりも低い温度条件下で不揮発性メモリに対する書込を行なうことにより、フローティングゲートとドレインとの間における正孔を増大させることができ、通常の書込／消去で発生する正孔よりも多くの正孔が発生する。このような状態の不揮発性メモリを通常使用時の動作温度で放置して動作評価を行なうことにより、正孔による現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができるので、正孔に対する動作評価を極めて短時間で行なうことができる。その際、書込／消去を通常使用時の動作温度で所定回数繰り返し実行して、ある程度酷使した状態の不揮発性メモリに対し、通常使用時の動作温度よりも低い温度条件下で少なくとも１回だけ書込を行なうことで、多くの正孔を効率よく発生させることができる。
また、本発明の不揮発性メモリ評価方法によれば、通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら不揮発性メモリに対する書込を行なうことにより、フローティングゲートとドレインとの間における正孔をアバランシェ効果によって増大させることができ、通常の書込／消去で発生する正孔よりも多くの正孔が発生する。このような状態の不揮発性メモリを通常使用時の動作温度で放置して動作評価を行なうことにより、正孔による現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができるので、正孔に対する動作評価を極めて短時間で行なうことができる。その際、書込／消去を通常使用時のゲート電圧で所定回数繰り返し実行して、ある程度酷使した状態の不揮発性メモリに対し、前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ書込を行なうことで、多くの正孔を効率よく発生させることができる。
さらに、本発明の不揮発性メモリ評価方法によれば、通常使用時の動作温度よりも低い温度条件下で且つ通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら不揮発性メモリに対する書込を行なうことにより、フローティングゲートとドレインとの間における正孔を増大させることができ、通常の書込／消去で発生する正孔よりも多くの正孔が発生する。このような状態の不揮発性メモリを通常使用時の動作温度で放置して動作評価を行なうことにより、正孔による現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができるので、正孔に対する動作評価を極めて短時間で行なうことができる。その際、書込／消去を通常使用時の動作温度およびゲート電圧で所定回数繰り返し実行して、ある程度酷使した状態の不揮発性メモリに対し、通常使用時の動作温度よりも低い温度条件下で且つ前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ書込を行なうことで、多くの正孔をより効率よく発生させることができる。
一方、本発明の不揮発性メモリによれば、その不揮発性メモリ上に、通常使用時のゲート電圧とこの通常使用時のゲート電圧よりも低い閾値近辺の中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段が予めそなえられており、正孔に対する動作評価を行なう際には、このゲート電圧切換手段を用いて、前記中間電位をゲート電圧として印加するようにゲート電圧の切換を行なうだけで、極めて容易に、フローティングゲートとドレインとの間における正孔をアバランシェ効果によって増大させることができ、通常の書込／消去で発生する正孔よりも多くの正孔が発生することになる。このような不揮発性メモリであれば、正孔に対する動作評価時に、正孔による現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができ、正孔に対する動作評価を極めて短時間で行なうことができる。
以下、図面を参照して本発明の実施の形態を説明する。
〔１〕第１実施形態（第１の手法）の説明
電子や正孔（ホットホール）は、低温ほど高いエネルギをもちエネルギ障壁を飛び越えて移動しやすい性質をもつ。従って、不揮発性メモリに対する書込／消去時に低温状態（例えば−４０℃〜−２０℃）とすることでホットホールの発生が増加する。本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）は、このような点に着眼したもので、低温状態で不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生するホットホールよりも多くのホットホールを人為的に且つ加速的に生じさせ、その後の非高温放置試験において、高温加速を行なうことなく実時間試験を短縮したものである。
〔１〕第１実施形態（第１の手法）の説明
電子や正孔（ホットホール）は、低温ほど高いエネルギをもちエネルギ障壁を飛び越えて移動しやすい性質をもつ。従って、不揮発性メモリに対する書込／消去時に低温状態（例えば−４０℃〜−２０℃）とすることでホットホールの発生が増加する。本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）は、このような点に着眼したもので、低温状態で不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生するホットホールよりも多くのホットホールを人為的に且つ加速的に生じさせ、その後の非高温放置試験において、高温加速を行なうことなく実時間試験を短縮したものである。
このような本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）について、図１および図２を参照しながら説明する。
まず、図１を参照しながら本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）の手順を概略的に説明する。
第１の手法では、不揮発性メモリ（被試験素子）１００に対する書込／消去を、書込／読出制御部２００により、通常使用時の動作温度（常温）で所定回数（例えば５０万回）繰り返し実行してから（矢印Ａ１参照）、その不揮発性メモリ１００を低温槽３００に入れる（矢印Ｂ１参照）。このように低温槽３００に不揮発性メモリ１００を入れた状態、つまり通常使用時の動作温度よりも低い温度条件下（例えば−４０℃〜−２０℃）で、書込／読出制御部２００により、少なくとも１回だけ不揮発性メモリ１００に対する書込を行なう（矢印Ａ２参照）。これにより、通常の書込／消去で発生するホットホールよりも多くのホットホールが、不揮発性メモリ１００におけるフローティングゲート（図８〜図１１の符号１１１参照）とドレインとの間に発生することになる。
まず、図１を参照しながら本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）の手順を概略的に説明する。
第１の手法では、不揮発性メモリ（被試験素子）１００に対する書込／消去を、書込／読出制御部２００により、通常使用時の動作温度（常温）で所定回数（例えば５０万回）繰り返し実行してから（矢印Ａ１参照）、その不揮発性メモリ１００を低温槽３００に入れる（矢印Ｂ１参照）。このように低温槽３００に不揮発性メモリ１００を入れた状態、つまり通常使用時の動作温度よりも低い温度条件下（例えば−４０℃〜−２０℃）で、書込／読出制御部２００により、少なくとも１回だけ不揮発性メモリ１００に対する書込を行なう（矢印Ａ２参照）。これにより、通常の書込／消去で発生するホットホールよりも多くのホットホールが、不揮発性メモリ１００におけるフローティングゲート（図８〜図１１の符号１１１参照）とドレインとの間に発生することになる。
このようにして人為的に多くのホットホールを発生させてから、不揮発性メモリ１００を低温槽３００から取り出して通常使用時の動作温度（常温）で放置しながら（矢印Ｂ２参照）、書込／読出制御部２００により規定時間毎に不揮発性メモリ１００の読出チェックを行ない（矢印Ａ３参照）、ホットホールに対する不揮発性メモリ１００の動作を評価する。
次に、図２に示すフローチャート（ステップＳ１１〜Ｓ２５）に従って、本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）の手順をより詳細に説明する。
まず、不揮発性メモリ１００に対する書込／消去を常温で所定回数（例えば５０万回）繰り返し実行してから（ステップＳ１１，Ｓ１２）、その不揮発性メモリ１００を低温槽３００に入れる（ステップＳ１３）。このように低温槽３００に不揮発性メモリ１００を入れた状態、つまり常温よりも低い温度条件下（例えば−４０℃〜−２０℃）で１回だけ不揮発性メモリ１００に対する書込を行なう（ステップＳ１４）。
まず、不揮発性メモリ１００に対する書込／消去を常温で所定回数（例えば５０万回）繰り返し実行してから（ステップＳ１１，Ｓ１２）、その不揮発性メモリ１００を低温槽３００に入れる（ステップＳ１３）。このように低温槽３００に不揮発性メモリ１００を入れた状態、つまり常温よりも低い温度条件下（例えば−４０℃〜−２０℃）で１回だけ不揮発性メモリ１００に対する書込を行なう（ステップＳ１４）。
この後、不揮発性メモリ１００を低温槽３００から取り出し、常温にて不揮発性メモリ１００の読出チェックを行なう（ステップＳ１５）。この読出チェックで読出データが正常でないと判断された場合には、不揮発性メモリ１００に何らかの問題があるものと判断して以下の評価処理を行なうことなく終了するか、再度、ステップＳ１４による書込を行なう。一方、ステップＳ１５の読出チェックで読出データが正常であると判断された場合、不揮発性メモリ１００の常温放置を開始するとともに、常温放置を開始してからの経過時間の計時も開始する（ステップＳ１６）。
そして、常温放置および計時の開始後、図２に示す例では、第１〜第Ｎ規定時間（Ｎは２以上の自然数）のそれぞれで読出チェックを行なう（ステップＳ１７〜Ｓ２３）。第１〜第Ｎ規定時間を、それぞれ、例えば５０時間，１００時間，１５０時間，２００時間，…のごとく設定することにより、５０時間ごとに不揮発性メモリ１００の読出チェックが行なわれるようになっている。
つまり、常温放置および計時の開始後、まず初期値としてｉ＝０と設定してから（ステップＳ１７）、不揮発性メモリ１００の常温放置時間が、順次、第ｉ規定時間（ｉ＝１，２，…，Ｎ）に到達したか否かを判断する（ステップＳ１８，Ｓ１９）。常温放置時間が第ｉ規定時間に到達していない場合（ステップＳ１９のＮＯルート）、不揮発性メモリ１００を放置し続ける一方（ステップＳ２０）、常温放置時間が第ｉ規定時間に到達した場合（ステップＳ１９のＹＥＳルート）、常温にて不揮発性メモリ１００の読出チェックを行なう（ステップＳ２１）。
この読出チェックで、第ｉ規定時間での読出データが正常であると判断された場合（ステップＳ２２のＹＥＳルート）、ｉ＝Ｎであるか否かを判断し（ステップＳ２３）、ｉ＝Ｎでなければ（ステップＳ２３のＮＯルート）、ステップＳ１８に戻り、ｉをｉ＋１に置き換え、常温放置時間が次の規定時間に到達するのを待つことになる（ステップＳ１９，Ｓ２０）。
一方、第ｉ規定時間での読出データが正常でないと判断された場合（ステップＳ２２のＮＯルート）には、読出データが正常であった直前の第（ｉ−１）規定時間に、予め求められている加速係数を乗算した時間を、実時間保持力として算出し、その時間を、実際に不揮発性メモリ１００を通常状態で使用した場合の耐用時間（ホットホールに対する不揮発性メモリ１００の評価結果）と見なす（ステップＳ２４）。
また、ステップＳ２３でｉ＝Ｎであると判断された場合（ステップＳ２３のＹＥＳルート）、常温放置時間が規定時間の最大値（第Ｎ規定時間）に到達するまで読出データが正常であったことになり、第Ｎ規定時間に前記加速係数を乗算した時間を実時間保持力として算出し、その時間を前記耐用時間（ホットホールに対する不揮発性メモリ１００の評価結果）と見なす（ステップＳ２５）。
このように、本発明の第１実施形態としての不揮発性メモリ評価方法（第１の手法）によれば、常温よりも低い温度条件下で不揮発性メモリ１００に対する書込を行なうことにより、フローティングゲートとドレインとの間におけるホットホールを人為的に増大させることができ、通常の書込／消去で発生するホットホールよりも多くのホットホールが発生する。このような状態の不揮発性メモリ１００を常温で放置して動作評価を行なうことにより、ホットホールによる現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができるので、ホットホールに対する動作評価（信頼度試験）を極めて短時間で行なうことができる。
その際、前述したように、第１実施形態では、書込／消去を常温で所定回数（例えば５０万回）だけ繰り返し実行して、ある程度酷使した状態の不揮発性メモリ１００に対し、常温よりも低い温度条件下で１回書込を行なうだけで、多くのホットホールを効率よく発生させることができる。
〔２〕第２実施形態（第２の手法）の説明
本発明の第２実施形態としての不揮発性メモリ評価方法（第２の手法）は、後述するようなアバランシェ効果を用いるものである。図４に示すように、メモリセル（図５，図８〜図１１の符号１１０参照）のゲート電圧（電位）Ｖｇが低く閾値近辺の中間電位にあると、ホットホールが増加する傾向がある。従って、本発明の第２実施形態としての不揮発性メモリ評価方法（第２の手法）では、不揮発性メモリにおいてゲート電圧Ｖｇが通常の動作電圧でない前記中間電位となるようにコントロールし、低電圧にて不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生するホットホールよりも多くのホットホールを人為的に且つ加速的に生じさせ、その後の非高温放置試験において、高温加速を行なうことなく実時間試験を短縮したものである。なお、図４は第２実施形態において印加されるゲート電圧Ｖｇ（通常使用時のゲート電圧および中間電位）について説明するためのグラフである。
〔２〕第２実施形態（第２の手法）の説明
本発明の第２実施形態としての不揮発性メモリ評価方法（第２の手法）は、後述するようなアバランシェ効果を用いるものである。図４に示すように、メモリセル（図５，図８〜図１１の符号１１０参照）のゲート電圧（電位）Ｖｇが低く閾値近辺の中間電位にあると、ホットホールが増加する傾向がある。従って、本発明の第２実施形態としての不揮発性メモリ評価方法（第２の手法）では、不揮発性メモリにおいてゲート電圧Ｖｇが通常の動作電圧でない前記中間電位となるようにコントロールし、低電圧にて不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生するホットホールよりも多くのホットホールを人為的に且つ加速的に生じさせ、その後の非高温放置試験において、高温加速を行なうことなく実時間試験を短縮したものである。なお、図４は第２実施形態において印加されるゲート電圧Ｖｇ（通常使用時のゲート電圧および中間電位）について説明するためのグラフである。
ここで、アバランシェ効果について説明する。メモリセルにおいてゲート電圧よりも高い電位がドレインに印加されている状態では、ＰＮ接合の境界の空乏層の電界で電子（ｅ-），正孔（ｅ+）の対が発生する。分離した電子は、別のＳｉ原子に衝突して雪崩現象的に電子，正孔対が発生する。これをアバランシェ効果という。一度、アバランシェ領域に入ると動作抵抗は非常に小さな値となり電流が急激に増加する現象である。ゲート電圧の高い場合は、電子が支配的に振舞うが、ゲート電圧が低い領域では、正孔が支配的に振舞う。また、高温とすると電子のリークが増え正孔は中和されるため、低温の方が正孔がより発生しやすい条件となる。
次に、図３に示すフローチャート（ステップＳ３１〜Ｓ４５）に従って、本発明の第２実施形態としての不揮発性メモリ評価方法（第２の手法）の手順をより詳細に説明する。ただし、この第２実施形態では、図５および図６を参照しながら後述するごとく、ゲート電圧を通常使用時の電位と前記中間電位とのいずれか一方を選択的に切り換える機能を有した不揮発性メモリ１００Ａを、被試験素子としている。
図３に示すように、第２実施形態においても、まず、不揮発性メモリ１００Ａに対する書込／消去を常温常圧（通常使用時の動作温度かつ通常使用時のゲート電圧）で所定回数（例えば５０万回）繰り返し実行してから（ステップＳ３１，Ｓ３２）、その不揮発性メモリ１００Ａのゲート電圧を低電圧（前記中間電位）に切換・設定する（ステップＳ３３）。そして、このようにゲート電圧を低電圧に切り換えた状態で１回だけ不揮発性メモリ１００Ａに対する書込を行なう（ステップＳ３４）。これにより、上述のごときアバランシェ効果によって通常の書込／消去で発生するホットホールよりも多くのホットホールが、不揮発性メモリ１００Ａにおけるフローティングゲートとドレインとの間に発生することになる。
このようにして人為的に多くのホットホールを発生させてから、不揮発性メモリ１００Ａのゲート電圧を低電圧から通常使用時のゲート電圧に切換・設定し、常温常圧にて不揮発性メモリ１００Ａの読出チェックを行なう（ステップＳ３５）。以降、第２実施形態におけるステップＳ３５〜Ｓ４５の処理は、それぞれ第１実施形態におけるステップＳ１５〜Ｓ２５の処理に対応しているので、その詳細な説明は省略する。
ステップＳ３６〜Ｓ４３の処理により、第２実施形態においても、第１実施形態とほぼ同様に、不揮発性メモリ１００Ａを常温で放置しながら規定時間毎に不揮発性メモリ１００Ａの読出チェックが行なわれ、ホットホールに対する不揮発性メモリ１００Ａの動作が評価される。そして、最終的には、ステップＳ４４もしくはＳ４５において、読出データが正常であった直前の第（ｉ−１）規定時間、もしくは、第Ｎ規定時間に、予め求められている加速係数を乗算した時間が、実時間保持力として算出され、その時間が、実際に不揮発性メモリ１００Ａを通常状態で使用した場合の耐用時間（ホットホールに対する不揮発性メモリ１００Ａの評価結果）と見なされる。
次に、図５および図６を参照しながら、第２実施形態で用いられる、電圧切換機能を有する不揮発性メモリ１００Ａの構成について説明する。ここで、図５はその不揮発性メモリ１００Ａの構成を示す図、図６は図５に示す不揮発性メモリ１００Ａの要部（ワード線選択部１２０Ａ）の構成を示す図である。なお、図５および図６中、図８において既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その詳細な説明は省略する。
図５および図６に示す不揮発性メモリ（被試験素子）１００Ａは、前述したアバランシェ効果をより効果的に実現すべく、ワードライン電圧（即ち、ゲート電圧）を素子内部で切換制御可能に構成されたもので、２種類のゲート電圧をそれぞれ供給しうる２種類の電源系１２３，１２４を用意され、通常動作と特殊条件（素子評価時）とを切り換える機能（後述するゲート電圧切換手段）を有している。
図５に示すように、第２実施形態の不揮発性メモリ１００Ａも、図５に示した不揮発性メモリ１００と同様、多数のメモリセル１１０をマトリックス状に配置して構成されたセルアレイ１０１をそなえるとともに、ワード線選択部１２０Ａ，書込制御部１３０，センスアンプ部１４０，データセレクタ部１５０および制御部１６０をそなえて構成されているが、第２実施形態の不揮発性メモリ１００Ａでは、不揮発性メモリ１００のワード線選択部１２０に代え、後述するゲート電圧切換手段を有するワード線選択部１２０Ａがそなえられている。
ワード線選択部１２０Ａは、図６に示すように、アドレスデコーダ１２２を含んで構成され、このアドレスデコーダ１２２が、ワード線１２１を介し列単位でメモリセル１１０のゲート端子Ｇに接続され、アドレス入力を受けてデコードを行ない、書込／読出対象のメモリセル１１０を接続されたワード線１２１を、選択・指定するようになっている。
また、ワード線選択部１２０Ａは、不揮発性メモリ１００Ａに設けられたテストピン（図示省略）に接続されており、このテストピンからの切換信号が、後述するゲート電圧切換手段に入力されるようになっている。
また、ワード線選択部１２０Ａは、不揮発性メモリ１００Ａに設けられたテストピン（図示省略）に接続されており、このテストピンからの切換信号が、後述するゲート電圧切換手段に入力されるようになっている。
さらに、不揮発性メモリ１００Ａには、図６に示すように、２種類の第１電源系１２３および第２電源系１２４がそなえられている。第１電源系１２３は、通常使用時のゲート電圧（例えば５Ｖ）をゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加するためのものであり、第２電源系１２４は、動作評価時にフローティングゲートとドレインとの間に通常の書込／消去で発生するホットホールよりも多くのホットホールをアバランシェ効果によって発生させるために用いられ、前記通常使用時のゲート電圧よりも低い閾値近辺の中間電位（例えば２Ｖ）をゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加するためのものである。
そして、ワード線選択部１２０Ａにおけるゲート電圧切換手段は、第１電源系１２３による前記通常使用時のゲート電圧と第２電源系１２４による前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加するためのもので、図６に示すように、コンパレータ１２５，ＦＥＴ（Field Effect Transistor）１２６，１２７およびインバータ１２８から構成されている。このゲート電圧切換手段を用いて、ホットホールに対する不揮発性メモリ１００Ａの動作を評価する際には前記中間電位をゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加させる。
ここで、コンパレータ１２５は、テストピンからの切換信号と予め設定されている基準電圧Ｖrefとを比較し、切換信号が基準電圧Ｖrefを超えた場合に出力信号をＬｏｗ状態からＨｉｇｈ状態に切り換えるものである。
ＦＥＴ１２６および１２７は、それぞれ電源系１２３および１２４をワード線１２１へ接続するためのもので、ＦＥＴ１２６，１２７のゲートにＨｉｇｈ状態の信号が入力されると、それぞれ電源系１２３，１２４がワード線１２１に接続され、通常使用時のゲート電圧もしくは前記中間電位が、ゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加されるようになっている。
ＦＥＴ１２６および１２７は、それぞれ電源系１２３および１２４をワード線１２１へ接続するためのもので、ＦＥＴ１２６，１２７のゲートにＨｉｇｈ状態の信号が入力されると、それぞれ電源系１２３，１２４がワード線１２１に接続され、通常使用時のゲート電圧もしくは前記中間電位が、ゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加されるようになっている。
そして、コンパレータ１２５の出力信号は、ＦＥＴ１２７のゲートに直接入力されるとともに、インバータ１２８を介してＦＥＴ１２６のゲートに入力されている。これにより、テストピンからの切換信号がオフ（Ｌｏｗ）状態である場合には、コンパレータ１２５の出力信号はＬｏｗ状態であり、ＦＥＴ１２７のゲートにはＬｏｗ状態の信号が入力されるとともに、ＦＥＴ１２６のゲートにはインバータ１２８を介してＨｉｇｈ状態の信号が入力され、第１電源系１２３による通常使用時のゲート電圧がゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加されることになる。逆に、テストピンからの切換信号がオン（Ｈｉｇｈ）状態である場合には、コンパレータ１２５の出力信号はＨｉｇｈ状態となり、ＦＥＴ１２７のゲートにはＨｉｇｈ状態の信号が入力されるとともに、ＦＥＴ１２６のゲートにはインバータ１２８を介してＬｏｗ状態の信号が入力され、第２電源系１２４による前記中間電位がゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加されることになる。
上述した本実施形態における不揮発性メモリ１００Ａによれば、ホットホールに対する動作評価を行なう際には、テストピンから入力される切換信号をオン（Ｈｉｇｈ）状態にして、上述したゲート電圧切換手段を用いて前記中間電位をゲート電圧として印加するようにゲート電圧の切換を行なうだけで、極めて容易に、フローティングゲートとドレインとの間におけるホットホールをアバランシェ効果によって増大させることができ、通常の書込／消去で発生するホットホールよりも多くのホットホールが発生することになる。
なお、ここでは、ゲート電圧切換手段として、コンパレータ１２５，ＦＥＴ１２６，１２７およびインバータ１２８から構成されたものを用い、不揮発性メモリ１００Ａに設けたテストピンからの切換信号によって切換を行なっているが、ゲート電圧切換手段の構成はこれに限定されるものではない。例えば、ゲート電圧切換手段としては、アドレス線に高電圧を印加して切換を行なう手段や、モードレジスタを不揮発性メモリに内蔵しソフトウエア的に切り換える手段などを用いてもよい。
このように、本発明の第２実施形態としての不揮発性メモリ評価方法（第２の手法）や不揮発性メモリ１００Ａによれば、通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧Ｖｇとして印加しながら不揮発性メモリ１００Ａに対する書込を行なうことにより、フローティングゲートとドレインとの間におけるホットホールをアバランシェ効果によって増大させることができ、通常の書込／消去で発生するホットホールよりも多くのホットホールが発生することになる。このような状態の不揮発性メモリ１００Ａを常温で放置して動作評価を行なうことにより、ホットホールによる現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができるので、ホットホールに対する動作評価を極めて短時間で行なうことができる。
その際、前述したように、第２実施形態では、書込／消去を常温で且つ通常使用時のゲート電圧で所定回（例えば５０万回）数繰り返し実行して、ある程度酷使した状態の不揮発性メモリ１００Ａに対し、前記中間電位をゲート電圧Ｖｇとして印加した状態で１回書込を行なうだけで、多くのホットホールを効率よく発生させることができる。
〔３〕第３実施形態の説明
本発明の第３実施形態としての不揮発性メモリ評価方法は、第１実施形態で説明した第１の手法と第２実施形態で説明した第２の手法とを組み合わせたものである。
〔３〕第３実施形態の説明
本発明の第３実施形態としての不揮発性メモリ評価方法は、第１実施形態で説明した第１の手法と第２実施形態で説明した第２の手法とを組み合わせたものである。
図７に示すフローチャート（ステップＳ５１〜Ｓ６５）に従って、本発明の第３実施形態としての不揮発性メモリ評価方法の手順を詳細に説明する。ただし、この第３実施形態においても、第２実施形態と同様、図５および図６を参照しながら説明した不揮発性メモリ１００Ａを被試験素子としている。
図７に示すように、第３実施形態においても、まず、不揮発性メモリ１００Ａに対する書込／消去を常温常圧（通常使用時の動作温度かつ通常使用時のゲート電圧）で所定回数（例えば５０万回）繰り返し実行してから（ステップＳ５１，Ｓ５２）、その不揮発性メモリ１００Ａを低温槽３００（図１参照）に入れるとともに、その不揮発性メモリ１００Ａのゲート電圧を低電圧（前記中間電位）に切換・設定する（ステップＳ５３）。このように低温槽３００に不揮発性メモリ１００を入れた状態、つまり常温よりも低い温度条件下（例えば−４０℃〜−２０℃）で、且つ、ゲート電圧を低電圧に切り換えた状態で、１回だけ不揮発性メモリ１００に対する書込を行なう（ステップＳ５４）。これにより、低温状態であることに加え、上述のごときアバランシェ効果が作用し、通常の書込／消去で発生するホットホールよりも多くのホットホールが、不揮発性メモリ１００Ａにおけるフローティングゲートとドレインとの間に発生することになる。
図７に示すように、第３実施形態においても、まず、不揮発性メモリ１００Ａに対する書込／消去を常温常圧（通常使用時の動作温度かつ通常使用時のゲート電圧）で所定回数（例えば５０万回）繰り返し実行してから（ステップＳ５１，Ｓ５２）、その不揮発性メモリ１００Ａを低温槽３００（図１参照）に入れるとともに、その不揮発性メモリ１００Ａのゲート電圧を低電圧（前記中間電位）に切換・設定する（ステップＳ５３）。このように低温槽３００に不揮発性メモリ１００を入れた状態、つまり常温よりも低い温度条件下（例えば−４０℃〜−２０℃）で、且つ、ゲート電圧を低電圧に切り換えた状態で、１回だけ不揮発性メモリ１００に対する書込を行なう（ステップＳ５４）。これにより、低温状態であることに加え、上述のごときアバランシェ効果が作用し、通常の書込／消去で発生するホットホールよりも多くのホットホールが、不揮発性メモリ１００Ａにおけるフローティングゲートとドレインとの間に発生することになる。
このようにして人為的に多くのホットホールを発生させてから、不揮発性メモリ１００Ａを低温槽３００から取り出し、不揮発性メモリ１００Ａのゲート電圧を低電圧から通常使用時のゲート電圧に切換・設定し、常温常圧にて不揮発性メモリ１００Ａの読出チェックを行なう（ステップＳ５５）。以降、第３実施形態におけるステップＳ５５〜Ｓ６５の処理は、それぞれ第１実施形態におけるステップＳ１５〜Ｓ２５の処理に対応しているので、その詳細な説明は省略する。
ステップＳ５６〜Ｓ６３の処理により、第３実施形態においても、第１実施形態や第２実施形態とほぼ同様に、不揮発性メモリ１００Ａを常温で放置しながら規定時間毎に不揮発性メモリ１００Ａの読出チェックが行なわれ、ホットホールに対する不揮発性メモリ１００Ａの動作が評価される。そして、最終的には、ステップＳ６４もしくはＳ６５において、読出データが正常であった直前の第（ｉ−１）規定時間、もしくは、第Ｎ規定時間に、予め求められている加速係数を乗算した時間が、実時間保持力として算出され、その時間が、実際に不揮発性メモリ１００Ａを通常状態で使用した場合の耐用時間（ホットホールに対する不揮発性メモリ１００Ａの評価結果）と見なされる。
このように本発明の第３実施形態としての不揮発性メモリ評価方法によれば、常温よりも低い温度条件下で且つ通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧Ｖｇとして各メモリセル１１０のゲートに印加しながら不揮発性メモリ１００Ａに対する書込を行なうことにより、フローティングゲートとドレインとの間におけるホットホールを、第１実施形態や第２実施形態よりも効率的に増大させることができ、通常の書込／消去で発生する正孔よりも多くの正孔が発生することになる。このような状態の不揮発性メモリ１００Ａを常温で放置して動作評価を行なうことにより、ホットホールによる現象（電荷リークに伴うデータ化け等の現象）の進行を加速させることができるので、ホットホールに対する動作評価を極めて短時間で行なうことができる。
その際、前述したように、第３実施形態においては、書込／消去を常温で且つ通常使用時のゲート電圧で所定回（例えば５０万回）数繰り返し実行して、ある程度酷使した状態の不揮発性メモリ１００Ａに対し、常温よりも低い温度条件下で、且つ、前記中間電位をゲート電圧Ｖｇとして印加した状態で、１回書込を行なうだけで、多くのホットホールをより効率よく発生させることができる。
〔４〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した各実施形態のステップＳ１４，Ｓ３４，Ｓ５４では、被試験素子に対して１回だけ書込を行なっているが、本発明はこれに限定されるものではなく、書込／消去を複数回繰り返し行なってもよい。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した各実施形態のステップＳ１４，Ｓ３４，Ｓ５４では、被試験素子に対して１回だけ書込を行なっているが、本発明はこれに限定されるものではなく、書込／消去を複数回繰り返し行なってもよい。
〔５〕付記
（付記１）
通常使用時の動作温度よりも低い温度条件下で評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。
（付記１）
通常使用時の動作温度よりも低い温度条件下で評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。
（付記２）
該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度で所定回数繰り返し実行してから前記通常使用時の動作温度よりも低い温度条件下で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、付記１記載の不揮発性メモリ評価方法。
該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度で所定回数繰り返し実行してから前記通常使用時の動作温度よりも低い温度条件下で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、付記１記載の不揮発性メモリ評価方法。
（付記３）
通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。
通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。
（付記４）
該不揮発性メモリに対する書込／消去を前記通常使用時のゲート電圧で所定回数繰り返し実行してから前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、付記３記載の不揮発性メモリ評価方法。
該不揮発性メモリに対する書込／消去を前記通常使用時のゲート電圧で所定回数繰り返し実行してから前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、付記３記載の不揮発性メモリ評価方法。
（付記５）
通常使用時の動作温度よりも低い温度条件下で且つ通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。
通常使用時の動作温度よりも低い温度条件下で且つ通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。
（付記６）
該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度およびゲート電圧で所定回数繰り返し実行してから、前記通常使用時の動作温度よりも低い温度条件下で且つ前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、付記５記載の不揮発性メモリ評価方法。
該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度およびゲート電圧で所定回数繰り返し実行してから、前記通常使用時の動作温度よりも低い温度条件下で且つ前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、付記５記載の不揮発性メモリ評価方法。
（付記７）
該不揮発性メモリを低温槽に入れることにより前記通常使用時の動作温度よりも低い温度条件下に置くことを特徴とする、付記１，付記２，付記５，付記６のいずれか一項に記載の不揮発性メモリ評価方法。
（付記８）
該不揮発性メモリ上に、前記通常使用時のゲート電圧と前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段を予めそなえておき、
該正孔に対する該不揮発性メモリの動作を評価する際には該ゲート電圧切換手段を用いて前記中間電位をゲート電圧として印加させることを特徴とする、付記３〜付記６のいずれか一項に記載の不揮発性メモリ評価方法。
該不揮発性メモリを低温槽に入れることにより前記通常使用時の動作温度よりも低い温度条件下に置くことを特徴とする、付記１，付記２，付記５，付記６のいずれか一項に記載の不揮発性メモリ評価方法。
（付記８）
該不揮発性メモリ上に、前記通常使用時のゲート電圧と前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段を予めそなえておき、
該正孔に対する該不揮発性メモリの動作を評価する際には該ゲート電圧切換手段を用いて前記中間電位をゲート電圧として印加させることを特徴とする、付記３〜付記６のいずれか一項に記載の不揮発性メモリ評価方法。
（付記９）
通常使用時のゲート電圧を印加するための第１電源と、
動作評価時にフローティングゲートとドレインとの間に通常の書込／消去で発生する正孔よりも多くの正孔を発生させるために用いられ、前記通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加するための第２電源と、
該第１電源による前記通常使用時のゲート電圧と該第２電源による前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段とをそなえたことを特徴とする、不揮発性メモリ。
通常使用時のゲート電圧を印加するための第１電源と、
動作評価時にフローティングゲートとドレインとの間に通常の書込／消去で発生する正孔よりも多くの正孔を発生させるために用いられ、前記通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加するための第２電源と、
該第１電源による前記通常使用時のゲート電圧と該第２電源による前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段とをそなえたことを特徴とする、不揮発性メモリ。
１００，１００Ａ 不揮発性メモリ（被試験素子）
１０１ セルアレイ
１１０ メモリセル
１１１ フローティングゲート
１２０，１２０Ａ ワード線選択部
１２１ ワード線
１２２ アドレスデコーダ
１２３ 第１電源系
１２４ 第２電源系
１２５ コンパレータ（ゲート電圧切換手段）
１２６，１２７ ＦＥＴ（ゲート電圧切換手段）
１２８ インバータ（ゲート電圧切換手段）
１３０ 書込制御部
１３１ ビット線
１４０ センスアンプ部
１５０ データセレクタ部
１６０ 制御部
２００ 書込／読出制御部
３００ 低温槽
１０１ セルアレイ
１１０ メモリセル
１１１ フローティングゲート
１２０，１２０Ａ ワード線選択部
１２１ ワード線
１２２ アドレスデコーダ
１２３ 第１電源系
１２４ 第２電源系
１２５ コンパレータ（ゲート電圧切換手段）
１２６，１２７ ＦＥＴ（ゲート電圧切換手段）
１２８ インバータ（ゲート電圧切換手段）
１３０ 書込制御部
１３１ ビット線
１４０ センスアンプ部
１５０ データセレクタ部
１６０ 制御部
２００ 書込／読出制御部
３００ 低温槽
Claims (5)
- 通常使用時の動作温度よりも低い温度条件下で評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。 - 通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。 - 通常使用時の動作温度よりも低い温度条件下で且つ通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加しながら評価対象の不揮発性メモリに対する書込を行なうことにより、該不揮発性メモリにおけるフローティングゲートとドレインとの間に、通常の書込／消去で発生する正孔よりも多くの正孔を発生させてから、
該不揮発性メモリを前記通常使用時の動作温度で放置し、該正孔に対する該不揮発性メモリの動作を評価することを特徴とする、不揮発性メモリ評価方法。 - 該不揮発性メモリに対する書込／消去を前記通常使用時の動作温度およびゲート電圧で所定回数繰り返し実行してから、前記通常使用時の動作温度よりも低い温度条件下で且つ前記中間電位をゲート電圧として印加した状態で少なくとも１回だけ該不揮発性メモリに対する書込を行なうことにより、通常の書込／消去で発生する正孔よりも多くの該正孔を発生させることを特徴とする、請求項３記載の不揮発性メモリ評価方法。
- 通常使用時のゲート電圧を印加するための第１電源と、
動作評価時にフローティングゲートとドレインとの間に通常の書込／消去で発生する正孔よりも多くの正孔を発生させるために用いられ、前記通常使用時のゲート電圧よりも低い閾値近辺の中間電位をゲート電圧として印加するための第２電源と、
該第１電源による前記通常使用時のゲート電圧と該第２電源による前記中間電位とのいずれか一方を選択的に切り換えてゲート電圧として印加するためのゲート電圧切換手段とをそなえたことを特徴とする、不揮発性メモリ。
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|---|---|---|---|---|
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| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
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| JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
| US5710515A (en) * | 1993-08-27 | 1998-01-20 | Texas Instruments Incorporated | Non-volatile memory in power and linear integrated circuits |
| JPH0817198A (ja) * | 1994-06-28 | 1996-01-19 | Mitsubishi Denki Semiconductor Software Kk | フラッシュメモリのテスト方法 |
| US5538141A (en) * | 1994-09-27 | 1996-07-23 | Intel Corporation | Test flow assurance using memory imprinting |
| US5870407A (en) * | 1996-05-24 | 1999-02-09 | Advanced Micro Devices, Inc. | Method of screening memory cells at room temperature that would be rejected during hot temperature programming tests |
| US6268623B1 (en) * | 1997-03-20 | 2001-07-31 | Altera Corporation | Apparatus and method for margin testing single polysilicon EEPROM cells |
| US5978276A (en) * | 1997-04-11 | 1999-11-02 | Programmable Silicon Solutions | Electrically erasable nonvolatile memory |
| IL125604A (en) * | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
| US5953255A (en) * | 1997-12-24 | 1999-09-14 | Aplus Flash Technology, Inc. | Low voltage, low current hot-hole injection erase and hot-electron programmable flash memory with enhanced endurance |
| US6151693A (en) * | 1998-06-19 | 2000-11-21 | Lucent Technologies, Inc. | Automated method of burn-in and endurance testing for embedded EEPROM |
| JP3366264B2 (ja) * | 1998-09-28 | 2003-01-14 | エヌイーシーマイクロシステム株式会社 | 不揮発性メモリ、メモリ検査方法 |
| US6405277B1 (en) * | 1998-11-06 | 2002-06-11 | International Business Machines Corporation | Method and system for writing data to a magnetic storage device in a relatively cold or hot environment |
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