JP2005191149A - 混成集積回路装置の製造方法 - Google Patents

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Abstract

【課題】 表面に電気回路が形成される回路基板の外形寸法を正確にすることができる混成集積回路装置の製造方法を提供する。
【解決手段】 本発明の混成集積回路装置の製造方法は、金属から成る金属基板19の表面に導電パターン18から成るユニット32を複数個形成する工程と、金属基板19の各ユニット32の境界に溝20を形成する工程と、各ユニット32の導電パターン19に回路素子14を電気的に接続する工程と、溝20に沿って金属基板19Bを分割することに個々の回路基板16を分離する工程と、回路基板16の側面部を押圧することにより側面を平坦化する工程とを具備する。
【選択図】図7

Description

本発明は混成集積回路装置の製造方法に関し、特に、表面に複数個の電気回路を組み込んだ後に基板の分割を行う工程を有する混成集積回路装置の製造方法に関するものである。
図12を参照して、従来の混成集積回路装置の構成を説明する(例えば、特許文献1を参照)。図12(A)は混成集積回路装置100の斜視図であり、図12(B)は図12(A)のX−X’線に於ける断面図である。
従来の混成集積回路装置100は次のような構成を有する。矩形の基板106と、基板106の表面に設けられた絶縁層107上に形成された導電パターン108と、導電パターン108上に固着された回路素子104と、回路素子104と導電パターン108とを電気的に接続する金属線105と、導電パターン108と電気的に接続されたリード101とで、混成集積回路装置100は構成されている。以上のように、混成集積回路装置100は全体が封止樹脂102で封止されている。封止樹脂102で封止する方法としては、熱可塑性樹脂を用いたインジェクションモールドと、熱硬化性樹脂を用いたトランスファーモールドとがある。
次に、図13以降を参照して、上記した従来型の混成集積回路装置100の製造方法を説明する。
図13を参照して、大判の金属基板116Aを細長に分割する工程を説明する。同図に於いて、図13(A)は大判の金属基板116Aの平面図である。図13(B)は大判の金属基板116Aの断面図である。
図13(A)を参照して、大判の金属基板116Aを細長に分割する方法を説明する。ここでは、大判の金属基板116Aを、ダイシングラインD10により細長に分割する。この分割は、剪断力によるシャーリングにより行う。さらに細長に分割された金属基板は、その後のボンディン工程等の作業性が考慮されて、2つまたはそれ以上に分割されても良い。
図13(B)を参照して、金属基板116Aの構成を説明する。ここでは、金属基板116Aはアルミから成る基板であり、両面はアルマイト処理されている。また、混成集積回路が形成される面に於いては、金属基板116Aと導電パターンとの絶縁を行うために、絶縁層107が設けられている。そして、絶縁層107には、導電パターンとなる銅箔118が圧着されている。
図14を参照して、細長に分割された金属基板66Bの表面に混成集積回路117を形成する工程を説明する。この図に於いて、図14(A)は、複数の混成集積回路117が形成された細長の金属基板116Bの平面図である。そして、図14(B)は、図14(A)の断面図である。
先ず、絶縁層107上に圧着された銅箔をエッチングすることにより、導電パターン108を形成する。ここでは、細長の金属基板116Bに、複数の混成集積回路を形成するように導電パターン108をパターニングする。
次に、半田等のロウ材を用いて、導電パターン108上の所定の箇所に回路素子104を固着する。回路素子104としては、受動素子や能動素子を全般的に採用することができる。また、パワー系の素子を実装する場合には、導電パターン上に固着されたヒートシンク上に素子が実装される場合もある。
図15を参照して、複数の混成集積回路117が形成された金属基板116Bを個々の回路基板106に分割する方法を説明する。表面に混成集積回路117が形成された個々の回路基板106は、プレス機を用いて回路基板106の部分を打ち抜くことにより、金属基板116Bから分割される。ここで、プレス機は、混成集積回路117が形成される面から金属基板116Bを打ち抜く。従って、回路基板106の周端部は、導電パターンや回路素子が形成されないマージンとなっている。
以上の工程で個々に分離された回路基板106は、混成集積回路117を封止する工程等を経て、製品として完成する。
特開平6−177295号公報(第4頁、第1図)
しかしながら、上述したような混成集積回路装置の製造方法は以下に示すような問題を有していた。
打ち抜きにより形成される基板106の外形寸法はバラツキがあるので、打ち抜き工程以降の工程にて、基板106の外形を基準として正確な位置合わせが困難である問題があった。更に、打ち抜きにより分離される各基板106の周辺部にはバリが形成され、このバリが脱落して基板上に載ることにより混成集積回路がショートしてしまう危険があった。
本発明は、上記した問題を鑑みて成されたものである。本発明の主な目的は、表面に電気回路が形成される回路基板の外形寸法を正確にすることができる混成集積回路装置の製造方法を提供することにある。
本発明の混成集積回路装置は、基板の表面に導電パターンから成るユニットを複数個形成する工程と、前記各ユニットの前記導電パターンに回路素子を電気的に接続する工程と、前記ユニットの境界で前記基板を分割することに個々の回路基板を分離する工程と、前記回路基板の側面部を押圧することにより前記側面を平坦化する工程とを具備することを特徴とする。
更に、本発明の混成集積回路装置は、金属から成る基板の表面に導電パターンから成るユニットを複数個形成する工程と、前記基板の前記各ユニットの境界に溝を形成する工程と、前記各ユニットの前記導電パターンに回路素子を電気的に接続する工程と、前記溝に沿って前記基板を分割することに個々の回路基板を分離する工程と、前記回路基板の側面部を押圧することにより前記側面を平坦化する工程とを具備することを特徴とする。
更に、本発明の混成集積回路装置の製造方法は、金属から成る基板の表面に導電パターンから成るユニットを複数個形成する工程と、前記基板の前記各ユニットの境界に溝を形成する工程と、前記各ユニットの前記導電パターンに回路素子を電気的に接続する工程と、前記溝に沿って前記基板を曲折することにより、個々の回路基板を分離する工程とを具備することを特徴とする。
本発明の混成集積回路装置の製造方法によれば、各回路基板の側面部を平坦化することができることから、回路基板の外形寸法を均一化することができる。従って、回路基板の分離を行った後の工程にて、回路基板の外形を用いた位置合わせを精度良く行うことができる。
更に、金属基板である回路基板の側面を押圧することにより、分離を行う工程にて回路基板の側面にバリが発生した場合でも、そのバリを回路基板の側面と一体化させることができる。従って、バリに起因したショート等の不具合の発生を抑止することができる。
図1を参照して、本発明の混成集積回路装置10の構成を説明する。図1(A)は混成集積回路装置10の斜視図であり、図1(B)は図1(A)のX−X’断面での断面図である。
本発明の混成集積回路装置10は、導電パターン18と回路素子14とから成る電気回路が表面に形成された回路基板16と、この電気回路を封止して、少なくとも回路基板16の表面を被覆する封止樹脂12とを有する。このような各構成要素を以下にて説明する。
回路基板16は、アルミや銅等の金属から成る基板である。1例として回路基板16としてアルミより成る基板を採用した場合、回路基板16とその表面に形成される導電パターン18とを絶縁させる方法は2つの方法がある。1つは、アルミ基板の表面をアルマイト処理する方法である。もう1つの方法は、アルミ基板の表面に絶縁層17を形成して、絶縁層17の表面に導電パターン18を形成する方法である。ここでは、回路基板16の表面に載置された回路素子14から発生する熱を好適に外部に逃がすために、回路基板16の裏面は封止樹脂12から外部に露出している。また、装置全体の耐湿性を向上させるために、回路基板16の裏面も含めて封止樹脂12により全体を封止することもできる。
更に、回路基板16の側面部は、外側に突出するような傾斜部を有する形状になっている。具体的には、回路基板16の表面から連続する第1の傾斜部S1と、回路基板16の裏面から連続する第2の傾斜部S3とを有する。また、第1の傾斜部S1と、第2の傾斜部S3とは、垂直部S2を介して連続しても良い。このように回路基板16の側面に傾斜部を設けることにより、回路基板16の側面を封止樹脂12との密着強度を向上させることができる。
回路素子14は導電パターン18上に固着され、回路素子14と導電パターン18とで所定の電気回路が構成されている。回路素子14としては、トランジスタやダイオード等の能動素子や、コンデンサや抵抗等の受動素子が採用される。また、パワー系の半導体素子等の発熱量が大きいものは、金属より成るヒートシンクを介して回路基板16に固着されても良い。ここで、フェイスアップで実装される能動素子等は、金属細線15を介して、導電パターン18と電気的に接続される。
導電パターン18は銅等の金属から成り、回路基板16と絶縁して形成される。また、リード11が導出する辺に、導電パターン18からなるパッド18Aが形成される。ここでは、回路基板16の一つの辺付近に、整列したパッド18Aが複数個設けられる。更に、導電パターン18は、絶縁層17を接着剤として、回路基板16の表面に接着されている。
リード11は、回路基板16の周辺部に設けられたパッド18Aに固着され、例えば外部との入力・出力を行う働きを有する。ここでは、一辺に多数個のリード11が設けられている。リード11とパッド18Aとの接着は、半田(ロウ材)等の導電性接着剤を介して行われている。また、回路基板16の対向する辺にパッド18Aを設け、このパッドにリード11を固着することもできる。
封止樹脂12は、熱硬化性樹脂を用いるトランスファーモールド、または、熱可塑性樹脂を用いるインジェクションモールドにより形成される。ここでは、回路基板16およびその表面に形成された電気回路を封止するように封止樹脂12が形成され、回路基板16の裏面は封止樹脂12から露出している。
図2以降を参照して、混成集積回路装置の製造方法を説明する。本発明の混成集積回路装置の製造方法は、金属から成る金属基板19の表面に導電パターン18から成るユニット32を複数個形成する工程と、金属基板19の各ユニット32の境界に溝20を形成する工程と、各ユニット32の導電パターン19に回路素子14を電気的に接続する工程と、溝20に沿って金属基板19Bを分割することに個々の回路基板16を分離する工程と、回路基板16の側面部を押圧することにより側面を平坦化する工程とを具備する。この様な各工程の詳細を以下に説明する。
第1工程:図3参照
本工程は、大判の金属基板19Aを分割することにより、中板の金属基板19Bを形成する工程である。
先ず、図2(A)を参照して、大判の金属基板19Aを用意する。例えば、大判の金属基板19Aの大きさは、例えば約1メートル四方の正方形である。ここでは、金属基板19Aは、両面がアルマイト処理されたアルミ基板である。そして、金属基板19Aの表面には絶縁層が設けられている。更に、絶縁層の表面には、導電パターンとなる銅箔が形成してある。
次に、図2(B)を参照して、カットソー31によりダイシングラインD1に沿って、金属基板19Aを分割する。ここでは、複数の金属基板19Aを重ね合わせることで、複数枚の金属基板19Aを同時に分割している。カットソー31は高速に回転しながら、ダイシングラインD1に沿って金属基板19Aを分割している。分割の方法としては、ここでは、正方形の形状を有する大判の金属基板19Aを、ダイシングラインD1に沿って8分割することにより、細長の中板の金属基板19Bとしている。
図2(C)を参照して、カットソー31の刃先の形状等について説明する。図2(C)はカットソー31の刃先31A付近の拡大図である。刃先31Aの端部は平坦に形成されており、ダイヤモンドが埋め込まれている。このような刃先を有するカットソーを高速で回転させることで、ダイシングラインD1に沿って金属基板19Aを分割することができる。
この工程により製造された中板の金属基板19Bは、エッチングを行って銅箔を部分的に除去することにより、導電パターン18が形成される。形成される導電パターン18の個数は、金属基板19Bの大きさや混成集積回路の大きさにもよるが、数十個から数百個の混成集積回路を形成する導電パターンを1枚の金属基板19Bに形成することができる。
またここでは、一枚の金属基板19Aに、導電パターン18から成るユニットが、マトリックス状に形成されている。ここで、ユニットとは、1つの混成集積回路装置を構成する単位を指す。
ここで、金属基板19Aの分離は、打ち抜きで行ってもよい。具体的には、数個(例えば2から8程度)の回路基板に相当する大きさを有する金属基板19Bを、打ち抜きにより形成しても良い。この場合においても、回路基板の側面に発生するバリは後の工程で処理される。
第2工程:図3および図4参照
本工程は、中板の金属基板19Bの表面および裏面に格子状に第1の溝20Aおよび第2の溝20Bを形成する工程である。図3(A)は前工程にて分割された中板の金属基板19Bの平面図であり、図3(B)はVカットソー35を用いて金属基板19Aに溝を形成する状態を示す斜視図であり、図3(C)は刃先35Aの拡大図である。
図3(A)および図3(B)を参照して、Vカットソー35を高速で回転させて、ダイシングラインD2に沿って金属基板の表面および裏面に第1の溝20Aおよび第2の溝20Bを形成する。ダイシングラインD2は格子状に設けられている。そして、ダイシングラインD2は、絶縁層11上に形成された個々のユニット32の境界線に対応している。
図3(C)を参照して、Vカットソー35の形状について説明する。Vカットソー35には、同図に示すような形状を有する刃先35Aが多数設けられている。ここで、刃先35Aの形状は、金属基板19Aに設けられる溝の形状に対応している。ここでは、V型の断面を有する溝が、金属基板の両面に形成される。従って、刃先35Aの形状もまたV型となっている。なお、刃先35Aにはダイヤモンドが埋め込まれている。
次に、図4(A)および図4(B)を参照して、溝20が形成された金属基板19Bの形状を説明する。図4(A)はカットソー31により溝が形成された金属基板19Bの斜視図であり、図4(B)は金属基板19Bの断面図である。
図4(A)を参照して、金属基板19Bの表面および裏面には、第1の溝20Aおよび第2の溝20Bが格子状に形成されている。ここで、第1の溝20Aと第2の溝20Bとの平面的な位置は対応している。本実施の形態では、V型の形状の刃先35Aを有するVカットソー35を用いて溝を形成するので、溝20はV型の断面となる。また、溝20の中心線は、絶縁層11上に形成された個々のユニット32の境界線に対応している。ここでは、樹脂層11が形成された面に第1の溝20Aが形成され、その反対面に第2の溝20Bが形成されている。
図4(B)を参照して、溝20の形状等を説明する。ここでは、溝20はほぼV型の断面に形成されている。そして、第1の溝20Aおよび第2の溝20Bの深さは、金属基板19Bの厚さの半分よりも浅く成っている。従って、本工程では各ユニット32は個々の回路基板16に分割されない。即ち、個々のユニット32は、溝20の部分に対応する金属基板19Bの残りの厚み部分で連結されている。従って、個々の回路基板16として分割するまでは、金属基板19Bは1枚のシートとして扱うことができる。また、本工程に於いて、「バリ」が発生した場合は、高圧洗浄を行って「バリ」を除去する。
ここで、第1および第2の溝20A、20Bの広さや深さは、調節することができる。具体的には、第1の溝20Aが開口する角度を小さくすることにより、導電パターン18が形成可能な有効面積を大きくすることができる。また、第1の溝20Aの深さを浅くすることでも、同様の効果を奏することができる。
第1の溝20Aおよび第2の溝20Bの大きさを同様にすることもできる。このことにより、格子状に溝20が形成された金属基板16Bに反りが発生してしまうのを抑止することができる。
第3工程:図5参照
本工程は、導電パターン18上に回路素子14を実装し、回路素子14と導電パターン18との電気的接続を行う工程である。
先ず、図5(A)を参照して、回路素子14は、半田等のロウ材を介して導電パターン18の所定の箇所に実装される。
次に、図5(B)を参照して、回路素子14と導電パターン18との電気的接続を行う。ここでは、1枚の金属基板19Bに形成された数十から数百個の各ユニット32について、一括してワイヤボンドを行う。
図6を参照して、金属基板19Bに形成された各ユニット32の混成集積回路を説明する。図6は金属基板19Bに形成された混成集積回路17の1部分の平面図であり、実際は更に多数個のユニットである混成集積回路17が形成される。また、金属基板19Bを個々の回路基板16に分割するダイシングラインD3を、同図では点線で示している。同図から明らかなように、個々の混成集積回路を形成する導電パターン18とダイシングラインD3は、極めて接近している。このことから、金属基板19Bの表面には全面的に導電パターン18が形成されることが分かる。
上記の説明では、細長の形状を有する基板10Bの表面に一括して混成集積回路を形成した。ここで、ダイボンドやワイヤボンドを行う製造装置に制約が有る場合は、本工程の前の工程で金属基板19Bを所望のサイズに分割することもできる。
第4工程:図7から図9を参照
本工程は、金属基板19Bを溝20が形成された箇所で分割することにより個々のユニットである回路基板16を分離する工程である。ここのユニットを分離数方法としては数々の方法があるが、ここでは、折り曲げにより分離する方法と、カッターを用いて分離を行う方法を説明する。
図7を参照して、金属基板19Bを折り曲げることにより、個々の回路基板16に分割する方法を説明する。図7(A)は分離を行う前の金属基板19Bの斜視図であり、図7(B)は図7(A)のX−X’線での断面図であり、図7(C)は図7(A)のY−Y’線での断面図である。この方法では、第1の溝20Aおよび第2の溝20Bが形成された箇所が折り曲がるように、金属基板19Bを部分的に折り曲げる。第1の溝20Aおよび第2の溝20Bが形成された箇所は、溝20が形成されていない厚み部分のみで連結されているので、この箇所で折り曲げることにより、この連結部分から容易に分離することができる。また、金属基板19Bがアルミニウムから成る基板である場合は、アルミニウムは粘りのある金属であることから、分離されるまで複数回の曲折を行う。
図7(A)を参照して、本工程では、先ず分割線D3に沿って分割を行い、その後に、分割線D4に沿って分割を行う。換言すると、複数枚のユニット32がマトリックス状に連結された金属基板19Bを一方方向に分割することで、複数枚の回路基板16が一つの方向に連なった短冊状の金属基板19Cを得る。その後に、短冊形の金属基板19Cを他方の方向に分割することで個々の回路基板16を得る。ここでは、分割線D3の方向にすべての分割を行うことで3つの短冊形の金属基板19Cに分割される。実際には更に多数この回路基板16が形成されている。金属基板19Bの曲折は、図示する固定方向F1から金属基板19Bを固定しつつ行われる。
図7(B)を参照して、分割線D3に沿って分割を行っている状態のX−X’での断面を説明する。ここでは、最も左側に位置する回路基板16と、それに隣接する回路基板16との間の境界で曲折が行われている。この曲折は、図7(A)に示す曲折方向B1の方向に連続して行う。金属基板16Bの材料であるアルミニウムは、粘りを有する材料であるので、複数回の曲折を行うことにより分離を行っている。
図7(C)を参照して、金属基板19Bの曲折は、金属基板19Bの側面部を固定部36で固定してから行われる。本工程では、回路基板16の側面が外側に凸状に傾斜している。このことから、この凸状の側面を固定部36Aで横方向から押圧することで、金属基板19Bの固定を行うことができる。従って、金属基板19Bの表面に固定部36Aは接触しないことから、金属基板19Bの表面の全域に導電パターンや回路素子14を形成することが可能となる。
次に図8を参照して、短冊状の金属基板19Cを分割することにより各ユニット32を互いに分離する。図8(A)は金属基板19Cの斜視図であり、図8(B)は図8(A)のY−Y’断面での断面図であり、図8(C)は図8(A)のX−X’断面での断面図である。
図8(A)および図8(B)を参照して、分割線D4から曲折を行うことにより、最端部に位置する回路基板16を金属基板19Cから分離を行う。ここでの分離の原理は、図7を参照して説明したものと同様であり、分離を行う方向が相違するのみである。ここでは、固定方向F2から金属基板19Cの側面を固定することにより、金属基板19Cの固定しつつ分離を行っている。
図8(C)を参照して、回路基板16の側面を固定部36にて固定しつつ分離を行っている。ここでも、固定部36は回路基板16の表面に接触しないので、回路基板16の表面全域に電気回路を形成可能なメリットがある。
図9を参照して、丸カッター41により、金属基板19Bの分割を行う方法を説明する。図9(A)を参照して、丸カッター41を用いてダイシングライン沿いに金属基板19Bを押し切る。このことにより金属基板19Bは個々の回路基板16に分割される。丸カッター41は、金属基板19Bの溝20が形成されていない厚み部分の、溝20の中心線に対応する部分を押し切る。
図9(B)を参照して、丸カッター41の詳細について説明する。丸カッター41は円板状の形状を有しており、その周端部は鋭角に形成してある。丸カッター41の中心部は、丸カッター41が自由回転できるように支持部42に固定してある。丸カッター41は駆動力を有さない。即ち、丸カッター41の一部を金属基板19Bに押し当てながら、ダイシングラインに沿って移動させることで、丸カッター41は回転する。
また、上述した方法の他にも、レーザーを用いて、第1および第2の溝20A、20Bが設けられた箇所の、基板の残りの厚み部分を削除して個々の回路基板に分離する方法も考えられる。更に、高速で回転するカットソーを用いて、基板の残りの厚み部分を削除することも可能である。
第5工程:図10を参照
本工程では、前行程で個別に分離した回路基板16の側面を押圧する。図10(A)は本工程を示す斜視図であり、図10(B)はその断面図である。
図10(A)および図10(B)を参照して、先ず押圧方向P1から回路基板16の一方の対向する側面を押圧する。曲折あるいは切断等の分離方法により分離された回路基板16の側面には、多少なりともバリBが形成されている。そして、このバリを回路基板16の側面に付着させたまま後の行程を行った場合、従来例が含有する問題が発生する。本工程では、バリに起因する問題を克服するために、回路基板16の側面に押圧力を加えている。回路基板16の材料であるアルミニウムは他の金属と比較すると柔らかい材料である。従って、回路基板16の側面に押圧力を加えた場合、バリは回路基板16の側面と一体化される。また、所定の寸法になるまで押圧力を加えることにより、回路基板16の外形を所定の大きさにすることができる。従って、本工程では、回路基板16の大きさを均一化できると同時に、バリと回路基板16の側面とを一体化できる利点を有する。また、押圧方向P1の押圧が終了した後に、押圧方向P2の押圧を行う。
回路基板16の外形を所定の大きさにすることにより、回路基板16の外形を用いて様々な行程で位置合わせを行うことができる。すなわち、モールド行程、リードを固着する行程、リードを加工する工程、装置全体の特性を測定する行程等にて、別段の位置検出手段をもうけることなく、回路基板16の外形を用いて正確な位置合わせを行うことができる。また、上記した分割方法は、アルミニウムからなる基板以外にも適用可能である。具体的には、アルミニウム以外の金属からなる基板、樹脂からなる基板、フレキシブルシート等に、上記した分割方法を適用させることが可能である。
第6工程:図11参照
図11を参照して、回路基板16を封止樹脂12で封止する工程を説明する。図11は、金型50を用いて回路基板16を封止樹脂12で封止する工程を示す断面図である。
先ず、下金型50Bに回路基板16を載置する。次に、ゲート53より封止樹脂12を注入する。封止を行う手法としては、熱硬化性樹脂を用いるトランスファーモールド、若しくは熱硬化性樹脂を用いるインジェクションモールドを採用することができる。そして、ゲート53から注入される封止樹脂12の量に応じたキャビティ内部の気体がエアベント54を介して外部に放出される。
上述したように、回路基板16の側面部には傾斜部が設けられている。従って、絶縁性樹脂で封止することにより、傾斜部に封止樹脂12が回り込む。このことから、封止樹脂12と傾斜部との間にアンカー効果が発生し、封止樹脂12と回路基板16との接合が強化される。本工程により樹脂封止が行われた回路基板16は、リードカットの工程等を経て製品として完成する。
本発明の混成集積回路装置の斜視図(A)、断面図(B)である。 本発明の混成集積回路装置の製造方法を説明する平面図(A)、斜視図(B)、拡大図(C)である。 本発明の混成集積回路装置の製造方法を説明する平面図(A)、斜視図(B)、拡大図(C)である。 本発明の混成集積回路装置の製造方法を説明する斜視図(A)、断面図(B)である。 本発明の混成集積回路装置の製造方法を説明する断面図(A)、断面図(B)である。 本発明の混成集積回路装置の製造方法を説明する平面図である。 本発明の混成集積回路装置の製造方法を説明する斜視図(A)、断面図(B)、断面図(C)である。 本発明の混成集積回路装置の製造方法を説明する斜視図(A)、断面図(B)、断面図(C)である。 本発明の混成集積回路装置の製造方法を説明する斜視図(A)、断面図(B)である。 本発明の混成集積回路装置の製造方法を説明する斜視図(A)、断面図(B)である。 本発明の混成集積回路装置の製造方法を説明する断面図である。 従来の混成集積回路装置を説明する斜視図(A)、断面図(B)である。 従来の混成集積回路装置の製造方法を説明する平面図(A)、断面図(B)である。 従来の混成集積回路装置の製造方法を説明する平面図(A)、断面図(B)である。 従来の混成集積回路装置の製造方法を説明する平面図である。
符号の説明
10 混成集積回路装置
11 リード
12 封止樹脂
14 回路素子
15 金属細線
16 回路基板
17 絶縁層

Claims (10)

  1. 基板の表面に導電パターンから成るユニットを複数個形成する工程と、
    前記各ユニットの前記導電パターンに回路素子を電気的に接続する工程と、
    前記ユニットの境界で前記基板を分割することに個々の回路基板を分離する工程と、
    前記回路基板の側面部を押圧することにより前記側面を平坦化する工程とを具備することを特徴とする混成集積回路装置の製造方法。
  2. 金属から成る基板の表面に導電パターンから成るユニットを複数個形成する工程と、
    前記基板の前記各ユニットの境界に溝を形成する工程と、
    前記各ユニットの前記導電パターンに回路素子を電気的に接続する工程と、
    前記溝に沿って前記基板を分割することに個々の回路基板を分離する工程と、
    前記回路基板の側面部を押圧することにより前記側面を平坦化する工程とを具備することを特徴とする混成集積回路装置の製造方法。
  3. 前記溝は、前記基板の表面に形成された第1の溝と、前記基板の裏面に形成された第2の溝から成ることを特徴とする請求項2記載の混成集積回路装置の製造方法。
  4. 前記溝が形成された箇所で前記基板を曲折することにより前記基板の分離を行うことを特徴とする請求項2記載の混成集積回路装置の製造方法。
  5. 前記基板の側面を狭持して前記基板を曲折することを特徴とする請求項4記載の混成集積回路装置の製造方法。
  6. 前記ユニットはマトリックス状に複数個が形成されることを特徴とする請求項1または請求項2記載の混成集積回路装置の製造方法。
  7. 金属から成る基板の表面に導電パターンから成るユニットを複数個形成する工程と、
    前記基板の前記各ユニットの境界に溝を形成する工程と、
    前記各ユニットの前記導電パターンに回路素子を電気的に接続する工程と、
    前記溝に沿って前記基板を曲折することにより、個々の回路基板を分離する工程とを具備することを特徴とする混成集積回路装置の製造方法。
  8. 前記溝は、前記基板の表面に形成された第1の溝と、前記基板の裏面に形成された第2の溝から成ることを特徴とする請求項7記載の混成集積回路装置の製造方法。
  9. 前記基板の側面を狭持して前記基板を曲折することを特徴とする請求項7記載の混成集積回路装置の製造方法。
  10. 前記ユニットはマトリックス状に複数個が形成されることを特徴とする請求項7記載の混成集積回路装置の製造方法。
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KR20040107683A KR100574725B1 (ko) 2003-12-24 2004-12-17 혼성 집적 회로 장치의 제조 방법
CNB2004101021548A CN100461353C (zh) 2003-12-24 2004-12-20 混合集成电路装置的制造方法
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088045A (ja) * 2005-09-20 2007-04-05 Dowa Holdings Co Ltd 複数の半導体基板を搭載するための放熱板およびそれを用いた半導体基板接合体
JP2007324274A (ja) * 2006-05-31 2007-12-13 Sanyo Electric Co Ltd 回路装置の製造方法
JP2008135475A (ja) * 2006-11-27 2008-06-12 Matsushita Electric Works Ltd 金属プリント基板
KR100889317B1 (ko) 2007-09-03 2009-03-18 유트로닉스주식회사 백라이트 유닛용 연성회로기판 타발 방법
JP2010219385A (ja) * 2009-03-18 2010-09-30 Mitsubishi Electric Corp 半導体装置
JP2010278309A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 回路基板の製造方法および回路装置の製造方法
KR101280250B1 (ko) * 2010-09-30 2013-07-05 주식회사 케이씨씨 금속접합 세라믹기판
JP2016009870A (ja) * 2014-06-25 2016-01-18 三星電子株式会社Samsung Electronics Co.,Ltd. 基板及び半導体パッケージの製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4545022B2 (ja) * 2005-03-10 2010-09-15 三洋電機株式会社 回路装置およびその製造方法
US20070075419A1 (en) * 2005-09-06 2007-04-05 Denso Corporation Semiconductor device having metallic lead and electronic device having lead frame
JP2007194469A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置の製造方法
JP5475363B2 (ja) * 2009-08-07 2014-04-16 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
WO2011078349A1 (ja) * 2009-12-24 2011-06-30 京セラ株式会社 多数個取り配線基板および配線基板ならびに電子装置
AU2011222908B2 (en) * 2010-06-15 2014-09-18 Esg Edelmetall-Service Gmbh & Co. Kg Bar made of noble metal, and production method
JP5062302B2 (ja) * 2010-06-29 2012-10-31 株式会社デンソー 冷却器への電子部品内蔵配線基板の取付構造及びその取付方法
CN103152977B (zh) * 2013-03-27 2016-03-02 深圳索瑞德电子有限公司 一体化电路板及其制作方法
US9408301B2 (en) 2014-11-06 2016-08-02 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
US9397017B2 (en) 2014-11-06 2016-07-19 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
US11437304B2 (en) 2014-11-06 2022-09-06 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
EP3780087A4 (en) * 2018-03-26 2022-01-12 Mitsubishi Materials Corporation METHOD OF MANUFACTURE OF CONNECTED BODY FOR INSULATION OF A CIRCUIT BOARD AND CONNECTED BODY FOR INSULATION OF A CIRCUIT BOARD
US11848243B2 (en) * 2021-03-05 2023-12-19 Infineon Technologies Austria Ag Molded semiconductor package having a substrate with bevelled edge

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589360A (ja) 1981-07-10 1983-01-19 Hitachi Ltd 混成集積回路の製造方法
JPS6150350A (ja) 1984-08-18 1986-03-12 Nichicon Capacitor Ltd 混成集積回路基板
JPH0256987A (ja) 1988-02-23 1990-02-26 Mitsubishi Electric Corp 混成集積回路の実装方法
JPH04142760A (ja) * 1990-10-03 1992-05-15 Nec Corp 混成集積回路の製造方法
JP2698278B2 (ja) 1992-01-31 1998-01-19 三洋電機株式会社 混成集積回路装置
JPH0715137A (ja) * 1993-01-22 1995-01-17 Dainippon Printing Co Ltd 回路基板の製造方法
EP0661748A1 (en) * 1993-12-28 1995-07-05 Hitachi, Ltd. Semiconductor device
US5773764A (en) * 1996-08-28 1998-06-30 Motorola, Inc. Printed circuit board panel
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
TW418776U (en) 1998-11-20 2001-01-11 Li Mu Bin Board bending machine structure for circuit board
JP4809957B2 (ja) * 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP2000294521A (ja) * 1999-04-09 2000-10-20 Daido Steel Co Ltd 電子素子の製造方法
DE19927046B4 (de) * 1999-06-14 2007-01-25 Electrovac Ag Keramik-Metall-Substrat als Mehrfachsubstrat
JP4234270B2 (ja) * 1999-07-16 2009-03-04 浜松ホトニクス株式会社 半導体装置の製造方法
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
JP2002043356A (ja) * 2000-07-31 2002-02-08 Nec Corp 半導体ウェーハ、半導体装置及びその製造方法
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100786179B1 (ko) * 2002-02-02 2007-12-18 삼성전자주식회사 비금속 기판 절단 방법 및 장치
US6841414B1 (en) * 2002-06-19 2005-01-11 Amkor Technology, Inc. Saw and etch singulation method for a chip package

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088045A (ja) * 2005-09-20 2007-04-05 Dowa Holdings Co Ltd 複数の半導体基板を搭載するための放熱板およびそれを用いた半導体基板接合体
JP4560645B2 (ja) * 2005-09-20 2010-10-13 Dowaメタルテック株式会社 複数の半導体基板を搭載するための放熱板およびそれを用いた半導体基板接合体
JP2007324274A (ja) * 2006-05-31 2007-12-13 Sanyo Electric Co Ltd 回路装置の製造方法
JP2008135475A (ja) * 2006-11-27 2008-06-12 Matsushita Electric Works Ltd 金属プリント基板
KR100889317B1 (ko) 2007-09-03 2009-03-18 유트로닉스주식회사 백라이트 유닛용 연성회로기판 타발 방법
JP2010219385A (ja) * 2009-03-18 2010-09-30 Mitsubishi Electric Corp 半導体装置
JP2010278309A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 回路基板の製造方法および回路装置の製造方法
KR101280250B1 (ko) * 2010-09-30 2013-07-05 주식회사 케이씨씨 금속접합 세라믹기판
JP2016009870A (ja) * 2014-06-25 2016-01-18 三星電子株式会社Samsung Electronics Co.,Ltd. 基板及び半導体パッケージの製造方法

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