JP2005032910A - 半導体装置の製造方法およびそれに用いられる半導体製造装置 - Google Patents

半導体装置の製造方法およびそれに用いられる半導体製造装置 Download PDF

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Abstract

【課題】ダイシング工程でのスループットの向上を図る。
【解決手段】多数個取り基板７に形成されたマークを認識可能なプリアライメントカメラ１１ｄが設けられたプリアライメント部１１ｃと、プリアライメント部１１ｃで画像認識して取得した情報に基づいて多数個取り基板７をブレード１０によってダイシングするダイシング部１１ｅと、多数個取り基板７を搬送するＸＹテーブル１１ｋとからなり、プリアライメント部１１ｃで予め多数個取り基板７上の全ての前記マークを画像処理により認識してダイシング箇所を導き出しておくことにより、ダイシング部１１ｅでは、アライメントカメラ１１ｇによって数箇所のみを認識するだけでブレード１０によって速やかにカットを行えるため、ダイシング工程でプリアライメントとダイシングとを並行して処理することができ、ダイシング工程におけるスループットの向上を図ることができる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、一括モールディング後のダイシングにおけるスループット向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来の基板の分割方法は、複数の電子部品が集合された状態でその上に配線パターンを形成する際に、分割の基準となる基準マークを配線パターンと同一の方法で形成し、上記基準マークを基準として複数の電子部品に分割するようにしている（例えば、特許文献１参照）。
【０００３】
また、従来、複数個の電子部品が形成され、かつ樹脂が形成されていない母基板からなる電子装置では、個片化のためのダイシング時に用いられる認識マークを備えている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平１１−２７４３５７号公報（図４）
【０００５】
【特許文献２】
特開２００２−２４６３３６号公報（図２）
【０００６】
【発明が解決しようとする課題】
本発明者は、多数個取り基板を用いた半導体装置の組み立てにおいて、樹脂封止後にダイシングを行って個片化する組み立てについて検討した結果、以下のような問題点を見い出した。
【０００７】
すなわち、樹脂封止後、ダイシングによって基板を切断する際に、基板のカット位置を示すアライメント用のマークを自動認識する必要があるが、認識とダイシングのステージが同一のステージであるため、認識とダイシングを同時に行うことができず、生産性にロスが生じることが問題となる。
【０００８】
さらに、自動認識ポイントの数を減らして認識のスループットの向上を図ろうとすると、切断の位置出し精度が低くなり、多数個取り基板が多層配線基板の場合、内部配線の線幅のばらつきや位置のずれ量が大きいため、配線のショート不良を引き起こす可能性があることが問題である。
【０００９】
特に、多ピン化によって多層配線基板における配線層の数が増えると、配線のショート不良が発生し易くなるため、したがって、自動認識ポイントの数を減らすことによって、工程信頼性の低下が免れない。
【００１０】
さらに、配線にめっきを施す際に、比較的コストの安い電解めっきを採用する場合が多いが、電解めっきを施す配線では、給電用の配線が各配線層に必要となる。この場合、樹脂封止後のダイシング時（個片化時）にこの給電用の配線を確実に切断しなければならないが、多ピン化などによって配線層の数が増えると、層間での給電用の配線の位置ずれ量が大きくなるため、配線のショート不良のポテンシャルが大きくなることが問題である。
【００１１】
本発明の目的は、ダイシング工程でのスループットの向上を図る半導体装置の製造方法およびそれに用いられる半導体製造装置を提供することにある。
【００１２】
また、本発明のその他の目的は、ダイシングの精度の向上を図る半導体装置の製造方法およびそれに用いられる半導体製造装置を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１５】
すなわち、本発明は、複数の多数個取り基板を準備する工程と、前記複数の多数個取り基板に複数の半導体チップを搭載する工程と、前記複数の多数個取り基板に搭載された前記複数の半導体チップを樹脂封止する工程と、前記樹脂封止工程の後、前記複数の多数個取り基板のうち第１の多数個取り基板の画像認識を行い、その後、前記第１の多数個取り基板をダイシングによって個片化するのと同時に、第２の多数個取り基板を画像認識する工程とを有するものである。
【００１６】
また、本発明は、複数の半導体装置形成領域を有した多数個取り基板に形成された認識用のマークを認識可能な撮像手段が設けられた第１の処理部と、前記第１の処理部で画像認識して取得した情報に基づいて前記多数個取り基板をブレードによってダイシングする第２の処理部と、前記第１の処理部と前記第２の処理部との間で前記多数個取り基板を搬送する搬送手段とを有し、前記第２の処理部に配置された第１の多数個取り基板のダイシングと、前記第１の処理部に配置された第２の多数個取り基板の画像処理とを同時に処理し得るものである。
【００１７】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１９】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の製造方法で用いられる半導体製造装置（一体機）の構造の一例を示す平面図、図２は図１に示す半導体製造装置の要部の構造の一例を示す部分正面図、図３は図１に示す半導体製造装置で用いられる治具の構造の一例を示す断面図、図４は本発明の実施の形態１の半導体装置の製造方法で用いられる多数個取り基板のチップ搭載側の面の構造の一例を示す平面図、図５は図４に示す多数個取り基板の実装面の構造の一例を示す平面図、図６は図４に示す基板のチップ搭載側の面のデバイス領域における導体パターンの一例を示す拡大平面図、図７は図５に示す基板の実装面のデバイス領域における導体パターンの一例を示す拡大平面図、図８は本発明の実施の形態１の変形例の多数個取り基板のチップ搭載側の面の構造を示す平面図、図９は図８に示す多数個取り基板の実装面の構造を示す平面図、図１０は本発明の実施の形態１の半導体装置の組み立てにおける開始時の基板の構造の一例を示す断面図、図１１は本発明の実施の形態１の半導体装置の組み立てにおけるダイボンド時の基板の構造の一例を示す断面図、図１２は本発明の実施の形態１の半導体装置の組み立てにおけるワイヤボンド時の基板の構造の一例を示す断面図、図１３は本発明の実施の形態１の半導体装置の組み立てにおける一括モールディング時の基板の構造の一例を示す部分断面図、図１４は本発明の実施の形態１の半導体装置の組み立てにおけるボール搭載時の基板の構造の一例を示す断面図、図１５は本発明の実施の形態１の半導体装置の組み立てにおけるボール洗浄時の基板の構造の一例を示す断面図、図１６は本発明の実施の形態１の半導体装置の組み立てにおけるダイシング時の基板の構造の一例を示す断面図、図１７は本発明の実施の形態１の半導体装置の製造方法のダイシングによって個片化された半導体装置の構造の一例を示す斜視図、図１８は本発明の実施の形態１の半導体装置の製造方法における一体機の各処理のタイミングの一例を示すタイミングチャート、図１９は本発明の実施の形態１のダイシング時におけるブレード幅と給電用のめっき配線の位置関係の一例を示す断面図と裏面側配線図、図２０は本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。
【００２２】
本実施の形態１の半導体装置の製造方法によって組み立てられる半導体装置は、図１７に示すようなＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）９と呼ばれ、その外部接続用の電極である複数の半田バンプ３が、パッケージ基板２の裏面２ｂ（図２０参照）上に複数行／複数列によって構成されるアレイ状に配列されているものであるとともに、パッケージ基板２の主面２ａ上に半導体チップ１が搭載されている。
【００２３】
また、ＢＧＡ９は、図４に示すような複数のデバイス領域（半導体装置形成領域）７ａが形成された多数個取り基板７を用いて組み立て、樹脂封止後にダイシングによって個片化して形成されたものである。
【００２４】
次に、本実施の形態１の半導体装置の製造方法で用いられるダイシング装置（半導体製造装置）１１について説明する。
【００２５】
図１に示すダイシング装置１１は、第１の処理部であるプリアライメント部１１ｃと、第２の処理部であるダイシング部１１ｅとが一体となった製造装置であり、したがって、基板のカット位置の画像処理と、基板のカットとを並行して同時に処理を行うことが可能な機能を有している。
【００２６】
ダイシング装置１１の構造について説明すると、多数個取り基板７を供給するローダ部１１ａと、製品にロゴ番号などのマーキングを行うレーザマーク部１１ｂと、多数個取り基板７に形成されたダイシングのための複数の認識用のマーク７ｃ（図５参照）を認識可能なプリアライメントカメラ（撮像手段）１１ｄが設けられた第１の処理部であるプリアライメント部１１ｃと、プリアライメント部１１ｃで画像認識して取得した情報に基づいて多数個取り基板７をブレード１０によってダイシングする第２の処理部であるダイシング部１１ｅと、ダイシング後の製品の洗浄を行う洗浄部１１ｈと、製品の外観検査を行う外観検査部１１ｉと、検査後の製品を払い出すアンローダ部１１ｊと、プリアライメント部１１ｃとダイシング部１１ｅとの間および他の処理部間で多数個取り基板７を搬送する搬送手段であるＸＹテーブル１１ｋとからなる。
【００２７】
なお、ダイシング部１１ｅには、アライメント用のアライメントカメラ１１ｇとダイシング用のテーブル１１ｆが設置されている。アライメントカメラ１１ｇでは、数箇所（例えば、２箇所）のみを認識することにより、すぐにその近傍に配置されたブレード１０を用いてテーブル１１ｆ上でダイシングを行うことが可能である。
【００２８】
すなわち、図２に示すように、プリアライメント部１１ｃで予め多数個取り基板７上の全てのマーク７ｃを画像処理によって認識し、それらの相対的な位置関係によってダイシング箇所を導き出しておく。したがって、ダイシング部１１ｅでは、アライメントカメラ１１ｇによって基準点となる数箇所のみを認識し、かつ前記プリアライメント部１１ｃにおいて導き出したマーク７ｃの相対的な位置関係の情報を利用することにより、多数個取り基板７のアライメントを完了し、アライメントカメラ１１ｇの近傍に配置されたブレード１０で速やかにカットを行うことができる。
【００２９】
また、本実施の形態１のダイシング装置１１では、樹脂封止済みの多数個取り基板７を搬送および各処理を行う際に、図３に示すような専用の治具１２を用いる。すなわち、多数個取り基板７は治具１２によって保持された状態でローダ部１１ａから供給され、その後、各処理を経て再びアンローダ部１１ｊに戻ってくるまで治具１２によって保持されている。したがって、ダイシング装置１１内でのプリアライメントやダイシングおよび搬送などの各処理が、多数個取り基板７は治具１２によって保持された状態で行われる。
【００３０】
治具１２は、プレート状のものであり、各デバイス領域７ａに対応した複数の吸引孔１２ａが形成されている。
【００３１】
また、図３はダイシング装置１１内において多数個取り基板７の搬送中の状態を示したものであり、治具１２によって保持された多数個取り基板７は、その上方に配置されたハンド部１２ｂによって多孔質部材１２ｃを介して挟持されており、この状態で搬送される。
【００３２】
なお、ダイシング部１１ｅにおいてダイシングが行われる際には、ハンド部１２ｂおよび多孔質部材１２ｃを離脱させ、治具１２の吸引孔１２ａを介してテーブル１１ｆから一括成形部８を吸引し、テーブル１１ｆ上で吸着保持する。
【００３３】
次に、本実施の形態１の半導体装置の製造方法で用いられる多数個取り基板７について説明する。
【００３４】
図４、図５は多数個取り基板７の構造を示したものであり、図４は多数個取り基板７のチップ搭載側の面を示しており、図５は実装面（半田バンプ３が取り付けられる面）を示している。本実施の形態１の多数個取り基板７は、基板の表裏両面に配線層が形成された多層配線基板である。
【００３５】
図４および図５に示すように、多数個取り基板７には半導体装置形成領域であるデバイス領域７ａがマトリクス配置で複数個形成されており、それぞれの面の各デバイス領域７ａには各面に応じた導体パターンが形成されている。
【００３６】
図４に示すチップ搭載側の面のそれぞれのデバイス領域７ａには、図６の拡大図に示すように、給電用導体パターン（給電用のめっき配線）２ｊおよびダミー用導体パターン２ｋなどの複数の導体パターンが形成されており、基板の剛性を高めることができるとともに、導体パターンの密度の均一化を図ることができる。
【００３７】
さらに、導体パターンの密度の調整用として、複数の導体膜除去領域２ｉが形成されている。また、デバイス領域７ａの中央付近にはベントホール２ｆが形成されている。
【００３８】
なお、給電用のめっき配線である給電用導体パターン２ｊは、電気的信号の伝達を行う導体パターンに対してめっきを施す際に電解めっき法を採用する場合に必要となるものである。すなわち、電解めっき法によって導体パターンに対して電解めっきを施す際に給電用導体パターン２ｊを介して給電を行って電解めっきを施す。
【００３９】
したがって、給電用導体パターン２ｊは、各デバイス領域７ａにおいてその内側と外側とに跨がって形成されており、多数個取り基板７上では、各デバイス領域７ａの複数の給電用導体パターン２ｊが隣接するデバイス領域７ａの外側の領域で配線として繋がっている。
【００４０】
そのため、電解めっき形成のための給電後には、各デバイス領域７ａの外側で連結した給電用導体パターン２ｊは切断してそれぞれの給電用導体パターン２ｊが絶縁された状態にしなければならない。
【００４１】
そこで、ＢＧＡ９の組み立てでは、一括モールディング後のダイシングによる個片化時に、ダイシングと一緒に給電用導体パターン２ｊを切断することにより、図６に示すように各デバイス領域７ａに残留した給電用導体パターン２ｊがそれぞれに絶縁された構造となるようにしている。
【００４２】
また、図５に示す実装面のそれぞれのデバイス領域７ａには、図７の拡大図に示すように、給電用のめっき配線である給電用導体パターン２ｊ、ダミー用導体パターン２ｋおよびバンプランド２ｅなどの複数の導体パターンが形成されており、チップ搭載側の面と同様に基板の剛性を高めることができるとともに、導体パターンの密度の均一化を図ることができる。なお、バンプランド２ｅにはスルーホールが配置されているとともに、半田バンプ３が接続される。
【００４３】
このように多数個取り基板７には、複数の配線層（本実施の形態１ではチップ搭載面側と実装面側で２層）それぞれに給電用のめっき配線である給電用導体パターン２ｊが形成されている。
【００４４】
また、図５に示すように、多数個取り基板７の実装面には、長手方向および幅方向のそれぞれの両端部にダイシングの際のアライメントのための認識用のマーク７ｃが形成されている。
【００４５】
このマーク７ｃは、対向する両端で一対を成すものであり、対向する両端のマーク７ｃを仮想線で結ぶとダイシングライン７ｂとなるように基板の長手方向および幅方向のそれぞれの両端部に等ピッチで付されている。すなわち基板の周縁部に付されている。ただし、多数個取り基板７にはダイシングライン７ｂは付されていない。
【００４６】
したがって、一括モールディング後のダイシング時には、まず、ダイシング装置１１のプリアライメント部１１ｃで多数個取り基板７の周縁部に形成された複数のマーク７ｃを認識し、この認識結果に基づいて対向する一対のマーク７ｃを結ぶことにより、ブレード１０の走行ラインすなわちダイシングライン７ｂの相対的な位置関係を導き出す。
【００４７】
その後、前記走行ライン（ダイシングライン７ｂ）に沿ってブレード１０を走行させて多数個取り基板７をダイシングする。
【００４８】
なお、図５に示すマーク７ｃは、Ｈ字型であり、基板の短辺側に配置されたＨ字は横向きとなっており、一方、基板の長辺側に配置されたＨ字は縦向きとなっている。ただし、マーク７ｃの形状については、画像認識で認識可能な形状であればＨ字型に限定されるものではなく、Ｈ字以外の形状であってもよい。
【００４９】
さらに、マーク７ｃは、配線である導体パターンによって形成されていることが好ましい。すなわち、導体パターンによって形成することにより、各配線層の導体パターンを形成する際に、その形成工程で一緒に形成することができ、手間を掛けることなく容易に導体パターンと同材で形成できる。
【００５０】
さらに、導体パターンと同層で形成するため、導体パターンに対してずれが生じることがなく、給電用導体パターン２ｊなどの導体パターンに対する位置精度を高めて各マーク７ｃを形成することができる。
【００５１】
また、本実施の形態１の半導体装置の組み立てでは、一括モールディング後のダイシングによって多数個取り基板７を個片化する際に、図１６に示すように、ブレード１０を多数個取り基板７の実装面（裏面２ｂ）側から進入させるため、マーク７ｃは多数個取り基板７の少なくとも実装面に形成されていることが必要であり、図４に示すように多数個取り基板７のチップ搭載側の面にはマーク７ｃは形成されていなくてもよい。
【００５２】
ただし、図８および図９の変形例に示すように、多数個取り基板７のチップ搭載側の面と実装面の両方にマーク７ｃが形成されていてもよい。図８に示すように多数個取り基板７のチップ搭載側の面にマーク７ｃを形成することにより、図２１に示すダイボンダ１４やワイヤボンダ１５などでこのマーク７ｃやリードを認識用として利用する際に、マーク７ｃをチップ搭載面側から容易に撮像することができ、マーク７ｃの認識処理をスムーズに行うことができる。
【００５３】
また、図４、図５、図８および図９に示すように、多数個取り基板７の周縁部には複数の位置決め用の貫通孔７ｄが形成されている。
【００５４】
次に、本実施の形態１における半導体装置（ＢＧＡ９）の製造方法について説明する。
【００５５】
なお、本実施の形態のＢＧＡ９の製造方法は、複数のデバイス領域７ａがマトリクス配置で繋がって形成された多数個取り基板７を用い、この多数個取り基板７に区画形成された複数の同サイズのデバイス領域７ａを一括に覆う状態で樹脂モールディングして、その後、ダイシングによって個片化してＢＧＡ９を製造するものである。
【００５６】
まず、基材２ｈなどの樹脂部と導体パターンである配線部２ｄとを有するとともに、前記導体パターンの露出部以外の箇所が絶縁膜であるソルダレジスト２ｇによって覆われ、かつそれぞれに複数のデバイス領域７ａが形成された基板である図１０に示す複数の多数個取り基板７を準備する。
【００５７】
その後、複数の多数個取り基板７のデバイス領域７ａに半導体チップ１を搭載する図１１に示すチップマウントを行う。
【００５８】
すなわち、主面１ｂ（図２０参照）上に複数のパッド１ａを有する半導体チップ１を多数個取り基板７の各々のデバイス領域７ａ上に配置して、半導体チップ１の裏面１ｃとそれぞれのデバイス領域７ａに塗布されたダイボンド材５とを接合する。
【００５９】
続いて、図１２に示すワイヤボンディングを行う。
【００６０】
その際、半導体チップ１のパッド１ａと、これに対応する多数個取り基板７における各パッケージ基板２の接続端子２ｃ（図２０参照）とを金線などのワイヤ４によってワイヤボンディングして両者を電気的に接続する。
【００６１】
その後、図１３に示すように、樹脂成形金型２１の上金型２１ａと下金型２１ｂとによって樹脂封止を行う。
【００６２】
なお、樹脂成形金型２１の上金型２１ａには（下金型２１ｂでもよい）、多数個取り基板７の複数のデバイス領域７ａにそれぞれ搭載された複数の半導体チップ１を一括で覆う大きなキャビティ２１ｃが形成されている。
【００６３】
そこで、図１３に示すように、樹脂成形金型２１の上金型２１ａと下金型２１ｂとの間に、それぞれのデバイス領域７ａに半導体チップ１が搭載された多数個取り基板７をセットし、１つのキャビティ２１ｃによって複数のデバイス領域７ａを一括に覆った後、上金型２１ａと下金型２１ｂとによって多数個取り基板７をクランプする。
【００６４】
続いて、この状態でキャビティ２１ｃに封止用樹脂を供給して複数の半導体チップ１やワイヤ４などを一括モールディングする。
【００６５】
なお、前記封止用樹脂として、例えば、エポキシ系の熱硬化性樹脂などを用いる。
【００６６】
これによって、複数の半導体チップ１を一体で覆った図１４に示す一括成形部８を形成する。
【００６７】
その後、図１４に示すように、半田バンプ３の搭載を行う。
【００６８】
ここでは、多数個取り基板７におけるパッケージ基板２の裏面２ｂ側を上方に向け、複数の半田バンプ３を真空吸着保持したボール搭載用治具２２をその上方に配置し、これによって、多数個取り基板７の上方から各パッケージ基板２の裏面２ｂ上の複数のバンプランド２ｅの上に半田バンプ電極を形成する。
【００６９】
その際、半田バンプ３を、各バンプランド２ｅに、例えば、赤外線リフローなどによって溶融させて取り付ける。
【００７０】
なお、半田バンプ３の取り付けについては、一括モールディング後のダイシング前に行ってもよいし、あるいは、ダイシング後に行ってもよい。
【００７１】
続いて、図１５に示すように、半田バンプ３の洗浄を行う。
【００７２】
その後、図１６に示すように、ダイシング装置１１（図１参照）の切断用のブレード１０を用いてダイシングを行う。
【００７３】
ここでは、樹脂封止によって形成された一括成形部８と多数個取り基板７とを、デバイス領域７ａ単位にブレード１０を用いて分割して個片化する。
【００７４】
ダイシング工程では、図１に示す本実施の形態１のダイシング装置１１を用いるため、図１８に示すようにローダ、レーザマーク、プリアライメント（画像認識）、ダイシング、洗浄および外観検査の順に処理が行われる。
【００７５】
まず、１枚目の多数個取り基板（第１の多数個取り基板）７をローダ部１１ａからレーザマーク部１１ｂに送りマーキング処理をする。処理後、１枚目の多数個取り基板７をプリアライメント部１１ｃに搬送し、そこで、マーク７ｃの画像認識を行い、マーク７ｃの相対的な位置関係をデータ化して格納する。これと並行して、２枚目の多数個取り基板（第２の多数個取り基板）７をローダ部１１ａからレーザマーク部１１ｂに送り、そこでマーキング処理を行う。
【００７６】
第１の処理部であるプリアライメント部１１ｃでは、１枚目の多数個取り基板（第１の多数個取り基板）７の画像認識を行う。すなわち、多数個取り基板７をプリアライメントカメラ１１ｄによってその実装面側から撮像し、基板の実装面の周縁部に形成された全てのマーク７ｃを認識してその相対位置を算出してデータとして格納する、あるいは、ブレード１０が走行すべき全てのダイシングライン７ｂを導き出してその結果をデータとして格納する。
【００７７】
なお、マーク７ｃを認識する際には、複数のマーク７ｃそれぞれに対し、それぞれのマーク７ｃの座標を所定の基準点からの距離として換算してデータ化してもよいし、また、マーク７ｃ間のピッチを座標データに累積して換算してデータ化してもよい。
【００７８】
また、プリアライメント部１１ｃで認識して導き出した各マーク７ｃの位置の情報は速やかにダイシング部１１ｅに読み出すことができる状態で格納される。
【００７９】
その後、１枚目の多数個取り基板７をプリアライメント部１１ｃから第２の処理部であるダイシング部１１ｅに送り、そこで前記導き出した各マーク７ｃの位置の情報に基づいてダイシングを行う。
【００８０】
その際、まず、アライメントカメラ１１ｇによって、多数個取り基板７の位置を正確に認識し（例えば、２箇所程度のマーク７ｃをアライメントカメラ１１ｇによって認識し、多数個取り基板７の位置を正確に把握する）、その後、各マーク７ｃの位置の情報に基づいてダイシングを行う。
【００８１】
また、プリアライメント部１１ｃでのダイシングと並行して、２枚目の多数個取り基板７（第２の多数個取り基板）をレーザマーク部１１ｂからプリアライメント部１１ｃに送り、そこでプリアライメント処理を行う。さらに、これらと略同時に、３枚目の多数個取り基板７をローダ部１１ａからレーザマーク部１１ｂに送り、そこでマーキング処理を行う。
【００８２】
したがって、図１８に示すＡ部に示すように、１枚目の多数個取り基板（第１の多数個取り基板）７のダイシング処理と、２枚目の多数個取り基板（第２の多数個取り基板）７のプリアライメント処理と、３枚目の多数個取り基板７のマーキング処理とを並行して行うことができる。
【００８３】
さらに、それぞれの多数個取り基板７を各処理後、順次下流の処理部に搬送してそれぞれの処理、すなわち、洗浄、外観検査を順次行ってアンローダ部１１ｊに搬送する。
【００８４】
なお、ダイシング部１１ｅでは、多数個取り基板７の実装面（半田バンプ取り付け面）側からブレード１０を進入させてダイシングを行う。
【００８５】
その際、プリアライメント部１１ｃで認識した複数の対向する一対のマーク７ｃの位置に対して、一方のマーク７ｃの位置から他方のマーク７ｃの位置までブレード１０を走行させ、これを全ての一対のマーク７ｃに対して行うことにより、例えば、図５に示す全てのダイシングライン７ｂに沿ってブレード１０を走行させたことになる。
【００８６】
さらに、ダイシングによって給電用のめっき配線である給電用導体パターン２ｊを切断する。
【００８７】
すなわち、図１９に示すように多数個取り基板７の表裏両面に形成された給電用導体パターン２ｊをダイシングと一緒に切断し、これにより、図６に示すように各デバイス領域７ａに残留した給電用導体パターン２ｊがそれぞれに絶縁された構造となるようにする。
【００８８】
そこで、本実施の形態１のダイシングで使用するブレード１０の幅（Ｂ）は、多数個取り基板７の表裏両面に形成された給電用導体パターン２ｊをダイシングと同時に切断可能な長さでなければならない。
【００８９】
以上により、ブレード１０を用いたダイシングによって多数個取り基板７および一括成形部８が個片化され、図１７に示すようなパッケージ基板２上に封止体６が形成されたＢＧＡ９が形成される。
【００９０】
このように本実施の形態１のダイシングにおいては、ダイシング装置１１に、多数個取り基板７の認識用のマーク７ｃを認識可能なプリアライメントカメラ（撮像手段）１１ｄが設けられたプリアライメント部（第１の処理部）１１ｃと、プリアライメント部１１ｃでアライメントして取得した情報に基づいて多数個取り基板７をブレード１０によってダイシングするダイシング部（第２の処理部）１１ｅとが設けられていることにより、画像認識とダイシングとを並行して処理することが可能になるため、ダイシング工程におけるスループットの向上を図ることができる。
【００９１】
その結果、半導体装置（ＢＧＡ９）の生産性の向上を図ることができる。
【００９２】
また、全てのマーク７ｃを画像処理してそれらの位置を認識することにより、切断精度を高めることができ、ダイシングの精度の向上を図ることができる。
【００９３】
次に、図２０に示す本実施の形態１の変形例の半導体装置について説明する。図２０に示す半導体装置は、半導体チップ１が複数段（例えば、２段）に亘って積層された構造を有するチップ積層型ＢＧＡ２３である。
【００９４】
このようなチップ積層型の半導体装置では、ピン数が多いため、多数個取り基板７の配線層の数も４層や５層などと多くなる。配線層の数が増えると、配線幅のばらつきや配線の位置ずれなども生じやすく、ダイシングの位置精度を高めないと、基板切断後の配線ショート不良が起こり易い。
【００９５】
したがって、本実施の形態１のダイシングでは、ダイシングの精度の向上を図ることができるため、図２０に示すような配線層を多く有するパッケージ基板（多層配線基板）２が組み込まれた半導体装置の組み立てに対してもダイシングによる配線ショート不良の発生を防ぐことができる。
【００９６】
（実施の形態２）
図２１は本発明の実施の形態２の半導体装置の製造方法で用いられる半導体製造システム（別体機）の一例を示す構成ブロック図、図２２は本発明の実施の形態２の変形例の半導体製造システムを示す構成ブロック図である。
【００９７】
本実施の形態２は、実施の形態１のようにダイシング装置１１がプリアライメント部１１ｃとダイシング部１１ｅとを有しているのではなく、ダイシング装置１８と画像認識装置１３とを別体として備えた半導体製造システムにおける半導体装置の製造方法を説明するものである。
【００９８】
図２１に示す半導体製造システムは、多数個取り基板７（図５参照）に形成された認識用のマーク７ｃを認識する画像認識装置１３と、画像認識装置１３が認識した情報（データ）あるいは、認識結果から算出した情報を格納する格納手段であるコンピュータ１７と、ダイボンディングを行うダイボンダ１４と、ワイヤボンディングを行うワイヤボンダ１５と、樹脂モールディングを行う樹脂成形装置１６と、樹脂成形後の基板のダイシングを行うダイシング装置１８とからなる。
【００９９】
すなわち、本実施の形態２の半導体装置の製造方法では、樹脂封止後のダイシング工程とは別のそれより上流の工程で、予め画像認識装置１３を用いて多数個取り基板７のダイシング箇所をマーク７ｃなどの認識によって認識しておき、樹脂封止後のダイシング工程では、ダイシングのみを行ってダイシング工程におけるスループットの向上を図るとともに、画像認識装置１３によってリードなどのワイヤボンディング用のボンディングポイントも認識しておくことにより、この認識によるボンディングポイントの情報をワイヤボンディング時のボンディングポイントのデータとして用いることもでき、各工程においてアライメントの時間を短縮して半導体装置の製造工程のスループットの向上を図ることが可能になる。
【０１００】
例えば、図２１に示す半導体製造システムでは、画像認識装置１３を用いた基板認識の際に、各リードを認識することにより、ワイヤボンディング用のリード認識を行い、かつマーク７ｃなどの認識によりダイシング用のアライメントポジションの認識も行う。
【０１０１】
なお、画像認識装置１３によって基板のＩＤ（例えば、バーコードからなる）も認識しておき、前記ＩＤに対応したリードやマーク７ｃの情報をコンピュータ１７などの格納手段に格納しておくことにより、個々の基板に対応するデータの読み出しを容易に、かつ迅速にすることができる。
【０１０２】
その後、ダイボンダ１４を用いて多数個取り基板７へのチップ搭載を行う。
【０１０３】
その後、ワイヤボンダ１５を用いてワイヤボンディングを行う。
【０１０４】
その際、まず、多数個取り基板７のＩＤを認識し、このＩＤに対応したワイヤボンディングのためのリードの位置情報（データ）をコンピュータ１７から取り出すとともにこの位置情報をワイヤボンダ１５に送信する。
【０１０５】
ワイヤボンダ１５では、多数個取り基板７の基準点となるリードのアライメントを行うだけで、コンピュータ１７から送信された前記位置情報に基づいて多数個取り基板７上でワイヤボンディングを行う。
【０１０６】
その後、樹脂成形装置１６を用いて樹脂封止を行う。
【０１０７】
前記樹脂封止後、ダイシング装置１８を用いてダイシングによる個片化を行う。その際、まず、ダイシング装置１８によって多数個取り基板７のＩＤを認識し、このＩＤに対応したダイシングのためのマーク７ｃの位置情報（データ）をコンピュータ１７から取り出すとともにこの位置情報をダイシング装置１８に送信する。
【０１０８】
ダイシング装置１８では、多数個取り基板７の基準点となるマーク７ｃのアライメントを行うだけで、コンピュータ１７から送信された前記ダイシング用の位置情報に基づいて多数個取り基板７のダイシングによる個片化を行う。
【０１０９】
したがって、予め画像認識装置１３によってリードやマーク７ｃなどの位置認識を行っておくことにより、ワイヤボンディング工程やダイシング工程でのアライメントの時間を短縮することができ、それぞれの工程でのスループットの向上を図ることができる。
【０１１０】
その結果、半導体装置の生産性の向上を図ることができる。
【０１１１】
さらに、実施の形態１と同様に、全てのマーク７ｃなどを画像認識装置１３によって画像処理してそれらの位置を認識することにより、切断精度を高めることができ、ダイシングの精度の向上を図ることができる。
【０１１２】
なお、図２１に示す半導体製造システムでは、多数個取り基板７にダイボンディング用の専用マークを形成しておくことにより、画像認識装置１３を用いた位置認識において、ダイボンディング用の専用マークの位置認識も行って、この位置情報を用いてダイボンディング工程でダイボンダ１４を用いてダイボンディングを行ってもよい。
【０１１３】
また、画像認識装置１３によって認識した情報、あるいは、認識結果から算出した情報を格納する格納手段としては、コンピュータ１７に限らず、フロッピィディスク装置（Ｆ／Ｄ）やＣＤ（コンパクトディスク）−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ） 装置などを使用してもよく、この場合には、画像認識装置１３によって認識した情報、あるいは、認識結果から算出した情報が書き込まれたＦ／ＤやＣＤ−ＲＯＭをワイヤボンダ１５やダイシング装置１８などの所定の半導体製造装置に搬送し、前記半導体製造装置においてＦ／ＤやＣＤ−ＲＯＭから必要なデータを取り出して所望の処理を行う。
【０１１４】
なお、ダイボンディング用の位置認識の専用マークは、多数個取り基板７のチップ搭載側の面に付されていなければならず、その場合、図８、図９に示すように多数個取り基板７の表裏両面に、例えば、位置認識用のマーク７ｃを形成しておき、画像認識装置１３では、多数個取り基板７の表裏面のうち何れか一方の面のマーク７ｃを全て認識した後、基板を表裏反転させ、その後、他方の面のマーク７ｃを全て認識して表裏両面のマーク７ｃを全て認識してもよいし、また、多数個取り基板７の表裏両側にプリアライメントカメラ１１ｄ（図１参照）を配置しておき、両側のプリアライメントカメラ１１ｄを用いて多数個取り基板７の表裏両面のマーク７ｃを認識してもよい。
【０１１５】
また、本実施の形態２の半導体装置の製造方法では、半導体製造システムの外部で予め多数個取り基板７のダイシング用の位置認識のマーク７ｃの位置認識を行っておき、これによって、多数個取り基板７とそのダイシング用のマーク７ｃの位置情報（データ）とを搬入（準備）してから、ダイボンディング、ワイヤボンディング、樹脂成形およびダイシングと各処理を行って半導体装置を組み立ててもよい。
【０１１６】
次に、図２２に示す本実施の形態２の変形例の半導体製造システムについて説明すると、図２１に示す半導体製造システムにおいて画像認識装置１３の処理能力がダイシング装置１８より遥かに高い場合（例えば、３倍程度高い場合）、図２２に示すように、１台の画像認識装置１３に対して３台のダイシング装置１８を接続することにより、画像認識処理とダイシング処理とのＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ） 合わせを行うことができ、ダイシング工程のスループットを向上させることができるとともに、画像認識装置１３の能力も十分に生かすことができる。
【０１１７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１８】
例えば、前記実施の形態１では、樹脂封止が一括モールディングの場合を説明したが、本発明の半導体装置の製造方法は、各デバイス領域７ａごとに樹脂成形金型２１の１つのキャビティ２１ｃで覆って封止用樹脂を注入する個別モールディングを採用した製造方法であってもよい。
【０１１９】
また、前記実施の形態１では、半導体チップ１と多数個取り基板７との電気的接続がワイヤ接続の場合を説明したが、前記ワイヤ接続に限らず、フリップチップ接続などであってもよい。
【０１２０】
さらに、前記実施の形態１では、半導体装置がＢＧＡ９あるいはチップ積層型ＢＧＡ２３の場合を説明したが、前記半導体装置は、多数個取り基板７を用いて組み立てられ、かつ樹脂封止後の個片化がダイシングによって行われるものであれば、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）などの他の半導体装置であってもよい。
【０１２１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２２】
多数個取り基板の認識用のマークを認識可能な撮像手段が設けられた第１の処理部と、第１の処理部でアライメントして取得した情報に基づいて多数個取り基板をブレードによってダイシングする第２の処理部とを有することにより、アライメントとダイシングとを並行して処理することが可能になり、半導体装置の組み立てのダイシング工程におけるスループットの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造方法で用いられる半導体製造装置（一体機）の構造の一例を示す平面図である。
【図２】図１に示す半導体製造装置の要部の構造の一例を示す部分正面図である。
【図３】図１に示す半導体製造装置で用いられる治具の構造の一例を示す断面図である。
【図４】本発明の実施の形態１の半導体装置の製造方法で用いられる多数個取り基板のチップ搭載側の面の構造の一例を示す平面図である。
【図５】図４に示す多数個取り基板の実装面の構造の一例を示す平面図である。
【図６】図４に示す基板のチップ搭載側の面のデバイス領域における導体パターンの一例を示す拡大平面図である。
【図７】図５に示す基板の実装面のデバイス領域における導体パターンの一例を示す拡大平面図である。
【図８】本発明の実施の形態１の変形例の多数個取り基板のチップ搭載側の面の構造を示す平面図である。
【図９】図８に示す多数個取り基板の実装面の構造を示す平面図である。
【図１０】本発明の実施の形態１の半導体装置の組み立てにおける開始時の基板の構造の一例を示す断面図である。
【図１１】本発明の実施の形態１の半導体装置の組み立てにおけるダイボンド時の基板の構造の一例を示す断面図である。
【図１２】本発明の実施の形態１の半導体装置の組み立てにおけるワイヤボンド時の基板の構造の一例を示す断面図である。
【図１３】本発明の実施の形態１の半導体装置の組み立てにおける一括モールディング時の基板の構造の一例を示す部分断面図である。
【図１４】本発明の実施の形態１の半導体装置の組み立てにおけるボール搭載時の基板の構造の一例を示す断面図である。
【図１５】本発明の実施の形態１の半導体装置の組み立てにおけるボール洗浄時の基板の構造の一例を示す断面図である。
【図１６】本発明の実施の形態１の半導体装置の組み立てにおけるダイシング時の基板の構造の一例を示す断面図である。
【図１７】本発明の実施の形態１の半導体装置の製造方法のダイシングによって個片化された半導体装置の構造の一例を示す斜視図である。
【図１８】本発明の実施の形態１の半導体装置の製造方法における一体機の各処理のタイミングの一例を示すタイミングチャートである。
【図１９】本発明の実施の形態１のダイシング時におけるブレード幅と給電用のめっき配線の位置関係の一例を示す断面図と裏面側配線図である。
【図２０】本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。
【図２１】本発明の実施の形態２の半導体装置の製造方法で用いられる半導体製造システム（別体機）の構造の一例を示す構成ブロック図である。
【図２２】本発明の実施の形態２の変形例の半導体製造システムの構造を示す構成ブロック図である。
【符号の説明】
１ 半導体チップ
１ａ パッド
１ｂ 主面
１ｃ 裏面
２ パッケージ基板
２ａ 主面
２ｂ 裏面
２ｃ 接続端子
２ｄ 配線部
２ｅ バンプランド
２ｆ ベントホール
２ｇ ソルダレジスト
２ｈ 基材
２ｉ 導体膜除去領域
２ｊ 給電用導体パターン（給電用のめっき配線）
２ｋ ダミー用導体パターン
３ 半田バンプ
４ ワイヤ
５ ダイボンド材
６ 封止体
７ 多数個取り基板
７ａ デバイス領域（半導体装置形成領域）
７ｂ ダイシングライン
７ｃ マーク
７ｄ 貫通孔
８ 一括成形部
９ ＢＧＡ（半導体装置）
１０ ブレード
１１ ダイシング装置（半導体製造装置）
１１ａ ローダ部
１１ｂ レーザマーク部
１１ｃ プリアライメント部（第１の処理部）
１１ｄ プリアライメントカメラ（撮像手段）
１１ｅ ダイシング部（第２の処理部）
１１ｆ テーブル
１１ｇ アライメントカメラ
１１ｈ 洗浄部
１１ｉ 外観検査部
１１ｊ アンローダ部
１１ｋ ＸＹテーブル（搬送手段）
１２ 治具
１２ａ 吸引孔
１２ｂ ハンド部
１２ｃ 多孔質部材
１３ 画像認識装置
１４ ダイボンダ
１５ ワイヤボンダ
１６ 樹脂成形装置
１７ コンピュータ（格納手段）
１８ ダイシング装置
２１ 樹脂成形金型
２１ａ 上金型
２１ｂ 下金型
２１ｃ キャビティ
２２ ボール搭載用治具
２３ チップ積層型ＢＧＡ（半導体装置）

Claims (17)

  1. 複数の半導体装置形成領域を有した多数個取り基板を用いて組み立てられる半導体装置の製造方法であって、
    （ａ）複数の前記多数個取り基板を準備する工程と、
    （ｂ）前記複数の多数個取り基板に複数の半導体チップを搭載する工程と、
    （ｃ）前記複数の多数個取り基板に搭載された前記複数の半導体チップを樹脂封止する工程と、
    （ｄ）前記（ｃ）工程の後、前記複数の多数個取り基板のうち第１の多数個取り基板の画像認識を行い、その後、前記第１の多数個取り基板をダイシングによって個片化するのと同時に、第２の多数個取り基板を画像認識する工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記（ｃ）工程の後、前記複数の多数個取り基板のうち第１の多数個取り基板を第１の処理部上に配置して画像認識を行い、その後、前記第１の多数個取り基板を第２の処理部上に移載し、さらに前記第１の処理部上に第２の多数個取り基板を配置する工程と、
    前記第２の処理部上で前記第１の多数個取り基板をダイシングによって個片化し、これと同時に前記第１の処理部上で前記第２の多数個取り基板を画像認識する工程とを有することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法であって、前記画像認識する工程において、各多数個取り基板の周縁部に形成された複数のマークを認識し、前記認識によって求められた対向する両端の一対のマークの位置に基づいてブレードの走行ラインを導き出し、この走行ラインに沿って前記ブレードを走行させて前記多数個取り基板をダイシングすることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法であって、前記多数個取り基板は、複数の配線層を有した多層配線基板であることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法であって、前記多数個取り基板には給電用のめっき配線が形成されており、前記ダイシングによって前記給電用のめっき配線を切断することを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法であって、前記画像認識時に認識するマークは、導体パターンによって形成されていることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法であって、前記多数個取り基板は、複数の配線層を有した多層配線基板であり、前記複数の配線層それぞれに給電用のめっき配線が形成されていることを特徴とする半導体装置の製造方法。
  8. 複数の半導体装置形成領域を有した多数個取り基板を用いて組み立てられる半導体装置の製造方法であって、
    （ａ）それぞれに前記複数の半導体装置形成領域が形成された複数の前記多数個取り基板を準備する工程と、
    （ｂ）前記複数の多数個取り基板の前記複数の半導体装置形成領域に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップと前記多数個取り基板とを電気的に接続する工程と、
    （ｄ）樹脂成形金型のキャビティによって前記多数個取り基板の前記複数の半導体装置形成領域を一括に覆い、この状態で前記キャビティに封止用樹脂を供給して前記半導体チップを樹脂封止する工程と、
    （ｅ）前記（ｄ）工程の後、前記複数の多数個取り基板のうち第１の多数個取り基板の画像認識を行い、その後、前記樹脂封止によって形成された前記第１の多数個取り基板の一括封止部と前記第１の多数個取り基板とをダイシングによって個片化するのと同時に、第２の多数個取り基板を画像認識する工程とを有することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法であって、
    前記（ｅ）工程の後、前記複数の多数個取り基板のうち第１の多数個取り基板を第１の処理部上に配置して画像認識を行い、その後、前記第１の多数個取り基板を第２の処理部上に移載し、さらに前記第１の処理部上に第２の多数個取り基板を配置する工程と、
    前記第２の処理部上において、前記樹脂封止によって形成された前記第１の多数個取り基板の一括封止部と第１の多数個取り基板とをダイシングによって前記半導体装置形成領域単位に個片化し、これと同時に前記第１の処理部上で前記第２の多数個取り基板を画像認識する工程とを有することを特徴とする半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法であって、前記（ｂ）工程において前記半導体チップを前記多数個取り基板に搭載する際に、前記半導体チップを複数段に亘って積層することを特徴とする半導体装置の製造方法。
  11. 複数の半導体装置形成領域を有した多数個取り基板を用いて組み立てられる半導体装置の製造方法であって、
    （ａ）前記多数個取り基板を準備する工程と、
    （ｂ）画像処理装置によって前記多数個取り基板に形成されたリードまたは認識用のマークを認識する工程と、
    （ｃ）前記多数個取り基板に複数の半導体チップを搭載する工程と、
    （ｄ）前記複数の半導体チップを樹脂封止する工程と、
    （ｅ）前記（ｄ）工程の後、前記（ｂ）工程における認識により導き出されたダイシング箇所に基づいて前記多数個取り基板をダイシング装置によってダイシングして個片化することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法であって、前記（ｂ）工程における認識により導き出された所定のデータに基づいて、組み立て工程におけるダイシング以外の所望の処理を前記多数個取り基板に行うことを特徴とする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法であって、前記多数個取り基板がそれぞれＩＤを有しており、前記（ｂ）工程において前記リードまたは前記マーク、および前記ＩＤを認識し、前記（ｂ）工程の後、前記ダイシングおよびダイシング以外の処理を行う際には、前記ＩＤを認識することによりこのＩＤに対応した前記リードまたは前記マークのデータを用いて前記処理を行うことを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法であって、前記（ｂ）工程における前記リードまたは前記マークの認識により導き出された所定のデータと前記ＩＤとを格納手段に格納し、前記ダイシングおよびダイシング以外の処理を行う際には、前記ＩＤを認識することにより前記格納手段に格納された前記ＩＤに対応する前記リードまたは前記マークのデータを取り出し、前記データを用いて前記処理を行うことを特徴とする半導体装置の製造方法。
  15. 複数の半導体装置形成領域を有した多数個取り基板を用いて組み立てられる半導体装置の製造方法であって、
    （ａ）前記多数個取り基板と、この基板に対応するダイシング用のデータとを準備する工程と、
    （ｂ）前記多数個取り基板に複数の半導体チップを搭載する工程と、
    （ｃ）前記複数の半導体チップを樹脂封止する工程と、
    （ｄ）前記（ｃ）工程の後、前記（ａ）工程で準備した前記データに基づいて前記多数個取り基板をダイシング装置によってダイシングして個片化することを特徴とする半導体装置の製造方法。
  16. 複数の半導体装置形成領域を有した多数個取り基板に形成された認識用のマークを認識可能な撮像手段が設けられた第１の処理部と、
    前記第１の処理部で画像認識して取得した情報に基づいて前記多数個取り基板をブレードによってダイシングする第２の処理部と、
    前記第１の処理部と前記第２の処理部との間で前記多数個取り基板を搬送する搬送手段とを有し、
    前記第２の処理部に配置された第１の多数個取り基板のダイシングと、前記第１の処理部に配置された第２の多数個取り基板の画像処理とを同時に処理し得ることを特徴とする半導体製造装置。
  17. 請求項１６記載の半導体製造装置であって、前記多数個取り基板を保持する治具が設けられており、前記第１の処理部、前記搬送手段および前記第２の処理部において、前記多数個取り基板は前記治具によって保持されて各処理が行われることを特徴とする半導体製造装置。
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