JP2017501559A - 電子部品を載せた担体の位置決め方法、及びそのような方法で製作された電子部品 - Google Patents

電子部品を載せた担体の位置決め方法、及びそのような方法で製作された電子部品 Download PDF

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Abstract

本発明は、電子部品を載せたソルダマスク化担体の処理方法に関する。この方法は、担体関連基準の検出とソルダマスク依存基準の検出からなり、これら検出基準が、担体上のソルダマスクの位置を処理するために用いられる。本発明は、また、そのような方法で製作された電子部品に関する。【選択図】図2B

Description

本発明は、以下の方法ステップからなる、電子部品を載せた担体(キャリア)の処理方法に関する。少なくとも一つの担体関連基準を検出するステップ、少なくとも一つの検出担体関連基準を担体の位置へ処理するステップ、及び電子部品を載せたソルダマスク化担体を処理するステップ。本発明はまた、そのような方法で製作された電子部品に関する。
特に、しかし排他的にではなく、半導体製品などの電子部品の製造は、通常、複数の電子部品のユニット単位で、大規模に行われる。この場合、電子部品は、より大きなコンポーネント担体内に、あるいは担体上に統合される。電子部品の製造中、機能的な理由で、しばしば、ソルダマスクが担体に適用される。ソルダマスクを適用した後、通常、電子部品が未だに担体によって、あるいは担体上で統合されている間に、ワイヤ等の接触エレメント(または、代替的にBGAでの小さなハンダボール)が、(例えば『ワイヤボンディング』または『ソルダ浴』によって)電子部品に取り付けられる。担体は、複数の電子部品からなるユニットとみなすことも可能であり、その後、多数の結合電子部品を、一つまたは複数の個々の電子部品からなるより小さな複数のユニットへ分離させるよう(この処理は、分離、シンギュレーションまたは個別化とも呼ばれる)、あるいは電子部品を少なくとも部分的に単離させるよう処理してもよい。製品例は、担体上に配置された複数の封入電子部品からなる複数のパッケージ、及び、より小さな複数のユニットへ分離される複数の電子部品が配置されたシリコン担体からなる複数のウェファーである。電子部品の単離または分離は、切削加工(例えば、ブレード、液体または光での切断)等の、異なるタイプの処理によって実現できる。この処理は、多数の電子部品の製造を可能にするが、特に電子部品の小型化の傾向から、必須加工精度の向上の要求があり、より高精度の処理が求められている。
米国特許出願第2005/0001299号は、半導体パッケージ、及びそのような半導体パッケージを用いたワイヤボンディング法に対するサブストレートを開示している。その発明の模範的な実施形態において、ワイヤボンディング法は、変化したワイヤボンディング座標を計算するだけでなく、一つ以上の基準マークを含むサブストレートを提供するステップ、これらの基準マークを画像化するステップ、及びソルダマスク・シフトを計算するステップをも含む。ソルダマスク・シフトの計算結果は、新しいワイヤボンディング座標を計算することを可能にする。
電子部品の製造におけるより高い精度の要求に対する第一の解決策は、既存の処理装置の精度を向上させることであるが、そのような策はコスト高である。本発明の目的は、処理電子部品を載せた担体の、より高い精度での担体処理を可能にする代替方法を提供することである。
本発明は、この目的のために、以下の方法ステップからなる、電子部品を載せたソルダマスク化担体の処理方法を提供する。A)少なくとも一つの担体関連基準を検出するステップ。B)少なくとも一つの検出担体関連基準を担体の位置へ処理するステップ。C)少なくとも一つのソルダマスク依存基準を検出するステップ。D)少なくとも一つの検出ソルダマスク依存基準を担体上のソルダマスクの位置へ処理するステップ。及びE)少なくとも担体上のソルダマスクの位置に応じて電子部品を載せたソルダマスク化担体を処理するステップ。この場合のステップE)による電子部品を載せたソルダマスク化担体処理は、ソルダマスク化電子部品の分離からなる。担体関連基準は、本技術において「基準」または「基準点」とも呼ばれ、撮像システムのためのX−Y方向における基準点として用いられる。一般的なタイプの「基準」は、担体上の(BGA等の)図形サインであり、単一担体上に頻繁に何十回も提供されるものである。同様に、ソルダマスクの位置を示すソルダマスク基準を、「基準」と呼んでもよい。ソルダマスク位置関連「基準」の例は、ソルダマスク内の複数の開口部であり、ソルダマスク開口部の境界との組み合わせで内層パターンへの視覚システム・アクセスを提供する。これは、ソルダマスク位置の担体へのリンクを可能にする。実際、ステップE)によるソルダマスク化基板の処理精度は、通常、担体の輪郭との組み合わせで基板上のライニング(配線)が配置統合される検出担体関連基準に依存する。このため、ソルダマスク化基板の処理精度は、基板に適用されたソルダマスクの実際の位置から独立している。このことは、ソルダマスクが、共作用すべき、例えばプリント回路基板などの環境に対して輪郭を画定するため、電子部品の更なる処理中に明白な利益を提供する。
本発明の洞察の一つは、また、ソルダマスク位置は、ソルダマスク化基板の電子部品(または電子部品グループ)の正確で完全な分離にとっても重要であり得ることである。本発明による単離または分離は、電子部品の製造処理のより早期の段階で得られた正確な情報を、電子部品処理のより後期の段階(ステップ)に対して使用できるよう最適化されてもよい。従来技術においては、ソルダマスク・シフトを計算することによって取得した正確な位置情報は、ワイヤボンディングのために使用されるのみであった。その処理に関しては、ソルダマスク位置と、ワイヤが結合すべき部位との間に直接リンクがあるためである。しかし、本発明は、処理の初期に得られた位置情報が、通常は失われ、再び生成しなければならない以降の製造ステップに対してもソルダマスク・シフトの正確な位置情報を使用する。
今、本発明においては、関連製造ステップ間において製品ハンドリングに比正確度を維持することを要求せず、製造工程のより早期の段階におけるソルダマスク・シフト情報が、再び以降の処理ステップで利用される。たとえ分離ステップ前の電子部品の位置が、部分的に、あるいは完全に失われた(したがって、再び、少なくとも部分的に生成しなければならない)としても、依然として、ソルダマスク・シフトの生成情報は、分離処理の精度を向上させるよう使用されてもよい。早期のワイヤボンディング・ステップに比べ、基点からの精度に関連する要求が少ない後期の製造段階で高精度なソルダマスク・シフト・データを使用することが、本発明の明察である。一連の製造ステップの処理において、製品方向の方位詳細情報が失われたとしても、今は、担体上のソルダマスクの高詳細方位情報が、以降の製造ステップにおいて再利用される。したがって、ソルダマスク位置の使用は、より正確な単離または分離につながる。実際には、半導体製品の単離または分離精度において、±25μmの偏差が検出される。これは、±15μm未満、±10μm未満、あるいは更に±5μm未満の偏差へ、実質的に制限できる。
本発明によれば、担体に対するソルダマスク(または、担体上の電子部品及び/または配線などの担体結合アイテム)の位置決めの不正確さが、検出され、影響の範囲の限りにおいて、ソルダマスク化基板の処理精度は、ソルダマスク化担体の処理において補完可能である。そのような配線検出の一例は、半導体担体上の「バス・ライン」の検出である。これらの「バス・ライン」は、後工程において切断すべき半導体間の電子結合を提供する。これらの「バス・ライン」の位置決めが不正確な場合、半導体の後の単離は失敗が多くなり、不良率がより高くなる可能性がある。しかし、本発明によれば、(ソルダマスク・シフトとも呼ぶ)担体上のソルダマスク位置の不正確さは、ソルダマスク化基板の処理精度から切り離すことができ、製品品質の上昇及び不良率の低下に至る。これは、全精度を向上させるフィード・フォワード処理である。本発明によるもう一つの利点は、ソルダマスク適用処理に対するフィードバック補正によって処理精度を向上させる可能性に関する。ソルダマスク・シフトが繰り返すケースでは、ソルダマスク適用処理を、以降の製品精度を上げるためにフィードバック修正できる。
本発明による方法の実施形態における処理ステップA)及びC)は、1回の検出ステップに組み合わせてもよい。例えば、ソルダマスクが担体上へ適用された後、担体上の参照(「基準」)非ソルダマスク被覆部を検出するとき、担体(あるいは電子部品及び/または配線のような担体関連エレメント)の位置は、ソルダマスクの位置との組み合わせで判定できる。したがって、そのような組み合わせ測定では、ソルダマスク・シフトは、1回の検出ステップのみで測定できる。これは、本発明による電子部品を載せた担体の処理方法を更に単純化する。
多くの場合に、ソルダマスクの位置によって、付着させる接点の位置が決定してしまうので、ソルダマスク位置は、ソルダマスク化担体へ接点を付着させるステップに直接的影響を及ぼす。一つの実施例は、例えば、ソルダマスク位置によって決定されてもよい、BGA(ボール・グリッド・アレイ基板)に必要な接点ボール(ハンダボール)の付着である。この場合、ソルダマスク・シフトは、ボール・シフトに至る可能性がある。後でボール位置を測定するというオプションも、もちろん、処理精度を向上させるオプションであるが、(とりわけ、ボールの3D形状、個々のボールの形状及び寸法に相違があるため)正確な視覚的ボール位置測定を実施するのは、正確な視覚的ソルダマスク位置測定に比べ、より困難である。
本発明は、また、ステップE)による電子部品を載せたソルダマスク化担体の処理が、ステップD)による担体上のソルダマスクの処理位置に応じて誘導されるオプションを提供する。そのような誘導は、以降の処理において、検出された個々のソルダマスク・シフトを補正するために製品レベルで順応させるフィード・フォワード誘導と理解すべきである。更なるオプションとして、ステップE)による電子部品を載せたソルダマスク化担体の処理中、以降の操作において、新しい担体及び/またはソルダマスク依存基準を検出することも可能である。
少なくとも一つのソルダマスク依存基準の検出中、ソルダマスク・シフトの検出品質を向上させるために、ソルダマスク化担体を、同軸光で照明してもよい。この点に関する「同軸」は、検出ラインに平行と理解すべきである。(ソルダマスク特性に依存する)ソルダマスクのそのような同軸照明で、検出可能性は上昇する。
本発明は、また、本発明及び上記に明示の方法で製作される電子部品を提供する。
本発明を、以下の図面に示す非限定的で模範的な実施形態に基づき更に説明する。
図1A及び図1Bは、担体上へのソルダマスクの適用前後の、電子部品を載せた担体を表す斜視図である。 図2A及び図2Bは、担体関連基準及びソルダマスク依存基準を詳細に表す上面図である。 図3A〜図3Cは、電子部品を載せた担体を表す側面図であり、一つが、担体上へソルダマスクが適用される前の状態を、二つは、ソルダマスク適用後、及び、ハンダボール付着後の状態を示す。 電子部品を載せた担体へ適用されたソルダマスクを表す上面図である。 図5A〜図5Cは、分離後であるが更なる処理以前の、部品とPCBとの異なる複数の相対位置を表す。
図1Aは、(概略的にのみ、灰色領域3によって示す)配線及びコンタクト・パッドのパターン2が設けられた担体1を表す斜視図である。担体1上には、通常、配線及びコンタクト・パッドと共に付加される担体関連基準4もある。図1Aには、担体関連基準4を検出する視覚カメラ5も示されている。
図1Bは、図1Aの担体1へ、図3A〜3C及び図4に関連させて以下に説明するように接点の配置を可能にするための小さな複数の開口部のみを局所的に残して、ソルダマスク6が付加された後の担体1を表す斜視図である。図1Bには、再び視覚カメラ7が示されているが、今回は、図2Bに関連させて説明するソルダマスク依存基準の検出のためのものである。ソルダマスク6が担体1へ追加される前に担体関連基準4を検出する代わりに、本発明は、また、担体1へソルダマスク6が追加された後での、担体関連基準4の検出をもカバーする。実際、ソルダマスク6が担体1へ追加される前での担体関連基準4を検出するよりも、これの方が、より一般的である。
図2Aは、情報検出によって、担体関連基準10が配置された担体11の位置上で利用可能な、担体関連基準10を表す上面図である。図2Bは、担体13上に配置された、しかし、ソルダマスク14によって部分的に覆われた基準12を表す上面図である。ソルダマスク14内には、開口部15が空所で残されている。しかし、基準12に対する開口部15の位置検出との組み合わせで基準12を検出する場合、既に図1A及び図1Bに関して説明したように、ソルダマスク依存基準が得られる。本発明によれば、ソルダマスク14によって担体13が部分的に覆われた後に、担体関連基準10を検出することも可能である。
図3Aは、コンタクト・パッド21を載せた担体20を表す側面図である。図3Bでは、担体20上にソルダマスク22が配置され、その後、コンタクト・パッド21上に(ハンダ)ボール23が配置される。同じ状況が、図3Bにも示されている。同じ担体20上にソルダマスク24が配置され、この場合も、その後、コンタクト・パッド21上に(ハンダ)ボール25が配置される。図3Bに示すソルダマスク22は、図3Cに示すソルダマスク24よりも左に配置されている。特定な位置測定に応じて、ソルダマスク22、24が、ハンダボール23、25の位置にも影響する場合がある。ソルダマスク22、24の開口部によってボールの位置が定まるため、図3Bのハンダボールは、図3Cに示すハンダボール25に比べ、より左へ配置されている。これら図3A及び3Bは、ソルダマスク22及び24の相対位置についての知識が、ハンダボール23、25の以降の位置決めに関する情報を提供することを示す。
図4は、電子部品を載せた担体31に適用されるソルダマスク30を表す上面図である。ソルダマスク30は、載置すべきハンダボール(図示せず)を受容するために開いた複数の開口部32からなるグリッドを備える。したがって、ソルダマスク30のX/Y位置決め(二方向へシフト)は、図4に示すように、その状況で、これから配置されるハンダボールを位置決めするのに関連性がある。
図5A〜5Cは、更なる処理の前の、部品とPCBとの異なる相対位置関係を示す。図5Aは、コンタクト・パッド42に対して正しく位置決めされた、部品40とハンダボール41との理論上の最適位置を表す。
図5Bは、ハンダボール41’の中心とコンタクト・パッド42との間に相違43がある場合の、実際の状況を表す。本発明による予測補正を適用しないで、部品に対する輪郭を画定するハンダボール41’とPCB44のコンタクト・パッド45との間で、相違43は論理的に発生する。
図5Cは、本発明による予測補正で、ハンダボール41’及びPCBコンタクト・パッド45が正しく輪郭が画定されることを示す。
本発明によれば、担体へのソルダマスク(あるいは担体上の電子部品及び/または配線などの担体結合アイテム)の位置決めにおける不正確さが検出され、影響が及ぶ範囲で、ソルダマスク化基板の処理精度は、ソルダマスク化担体の処理において補正可能である。そのような配線検出の一実施例は、半導体担体上の「バス・ライン」の検出である。それら「バス・ライン」は、半導体間に、後工程において断つべき電子結合を提供する。それら「バス・ライン」の位置決めが不正確な場合、半導体の後の単離工程がうまく行かず、不良率が高くなる可能性がある。しかし、本発明によれば、(ソルダマスク・シフトとも呼ぶ)担体上のソルダマスク位置の不正確さは、ソルダマスク化基板の処理精度から切り離すことができる。
本発明は、この目的のために、以下の方法ステップからなる、電子部品を載せたソルダマスク化担体の処理方法を提供する。A)少なくとも一つの担体関連基準を検出するステップ。B)少なくとも一つの検出担体関連基準を担体の位置へ処理するステップ。C)少なくとも一つのソルダマスク依存基準を検出するステップ。D)少なくとも一つの検出ソルダマスク依存基準を担体上のソルダマスクの位置へ処理するステップ。及びE)少なくとも担体上のソルダマスクの位置に応じて電子部品を載せたソルダマスク化担体を処理するステップ。この場合のステップE)による電子部品を載せたソルダマスク化担体処理は、ソルダマスク化電子部品の分離からなる。担体関連基準は、本技術において「基準」または「基準点」とも呼ばれ、撮像システムのためのX−Y方向における基準点として用いられる。一般的なタイプの「基準」は、担体上の(BGA等の)図形サインであり、単一担体上に頻繁に何十回も提供されるものである。同様に、ソルダマスクの位置を示すソルダマスク基準を、「基準」と呼んでもよい。ソルダマスク位置関連「基準」の例は、ソルダマスク内の複数の開口部であり、ソルダマスク開口部の境界との組み合わせで内層パターンへの視覚システム・アクセスを提供する。これは、ソルダマスク位置の担体へのリンクを可能にする。実際、ステップE)によるソルダマスク化基板の処理精度は、通常、担体の輪郭との組み合わせで基板上のライニング(配線)が配置統合される検出担体関連基準に依存する。このため、ソルダマスク化基板の処理精度は、基板に適用されたソルダマスクの実際の位置から独立している。このことは、ソルダマスクが、共作用すべき、例えばプリント回路基板などの環境に対して輪郭を画定するため、電子部品の更なる処理中に明白な利益を提供する。
本発明の洞察の一つは、また、ソルダマスク位置は、ソルダマスク化基板の電子部品(または電子部品グループ)の正確で完全な分離にとっても重要であり得ることである。本発明による単離または分離は、電子部品の製造処理のより早期の段階で得られた正確な情報を、電子部品処理のより後期の段階(ステップ)に対して使用できるよう最適化されてもよい。従来技術においては、ソルダマスク・シフトを計算することによって取得した正確な位置情報は、ワイヤボンディングのために使用されるのみであった。その処理に関しては、ソルダマスク位置と、ワイヤが結合すべき部位との間に直接リンクがあるためである。しかし、本発明は、処理の初期に得られた位置情報が、通常は失われ、再び生成しなければならない以降の製造ステップに対してもソルダマスク・シフトの正確な位置情報を使用する。
今、本発明においては、関連製造ステップ間において製品ハンドリングに比正確度を維持することを要求せず、製造工程のより早期の段階におけるソルダマスク・シフト情報が、再び以降の処理ステップで利用される。たとえ分離ステップ前の電子部品の位置が、部分的に、あるいは完全に失われた(したがって、再び、少なくとも部分的に生成しなければならない)としても、依然として、ソルダマスク・シフトの生成情報は、分離処理の精度を向上させるよう使用されてもよい。早期のワイヤボンディング・ステップに比べ、基点からの精度に関連する要求が少ない後期の製造段階で高精度なソルダマスク・シフト・データを使用することが、本発明の明察である。一連の製造ステップの処理において、製品の方位詳細情報が失われたとしても、今は、担体上のソルダマスクの高詳細方位情報が、以降の製造ステップにおいて再利用される。したがって、ソルダマスク位置の使用は、より正確な単離または分離につながる。実際には、半導体製品の単離または分離精度において、±25μmの偏差が検出される。これは、±15μm未満、±10μm未満、あるいは更に±5μm未満の偏差へ、実質的に制限できる。
図3Aは、コンタクト・パッド21を載せた担体20を表す側面図である。図3Bでは、担体20上にソルダマスク22が配置され、その後、コンタクト・パッド21上に(ハンダ)ボール23が配置される。同じ状況が、図3にも示されている。同じ担体20上にソルダマスク24が配置され、この場合も、その後、コンタクト・パッド21上に(ハンダ)ボール25が配置される。図3Bに示すソルダマスク22は、図3Cに示すソルダマスク24よりも左に配置されている。特定な位置測定に応じて、ソルダマスク22、24が、ハンダボール23、25の位置にも影響する場合がある。ソルダマスク22、24の開口部によってボールの位置が定まるため、図3Bのハンダボールは、図3Cに示すハンダボール25に比べ、より左へ配置されている。これら図3及び3は、ソルダマスク22及び24の相対位置についての知識が、ハンダボール23、25の以降の位置決めに関する情報を提供することを示す。

Claims (11)

  1. 電子部品を載せたソルダマスク化担体の処理方法であって、
    A)少なくとも一つの担体関連基準を検出する、
    B)前記少なくとも一つの検出担体関連基準を前記担体の位置へ処理する、
    C)少なくとも一つのソルダマスク依存基準を検出する、
    D)前記少なくとも一つの検出ソルダマスク依存基準を前記担体上の前記ソルダマスクの位置へ処理する、及び
    E)前記担体上の前記ソルダマスクの少なくとも前記位置に応じて、電子部品を載せた前記ソルダマスク化担体を処理する方法ステップからなり、
    ステップE)による電子部品を載せた前記ソルダマスク化担体の処理が、ソルダマスク化電子部品の分離からなることを特徴とする、前記方法。
  2. 前記ソルダマスク化電子部品の分離が、電子部品を載せた前記ソルダマスク化担体の鋸引きからなることを特徴とする、請求項1に記載の方法。
  3. 処理ステップA)及びC)が、単一検出ステップに組み合わされることを特徴とする、請求項1または2に記載の方法。
  4. 前記ソルダマスクが、処理ステップA)〜E)が行われる前に前記担体へ適用されることを特徴とする、請求項1から3のいずれかに記載の方法。
  5. 機能基板部品が、担体関連基準として検出されることを特徴とする、請求項1から4のいずれかに記載の方法。
  6. 前記方法が、さらに、前記ソルダマスク化担体へ接点を付着させる方法ステップからなることを特徴とする、請求項1から5のいずれかに記載の方法。
  7. ステップE)による電子部品を載せた前記ソルダマスク化担体の処理が、前記電子部品の少なくとも部分的な電子的単離を伴うことを特徴とする、請求項1から6のいずれかに記載の方法。
  8. ステップE)による電子部品を載せた前記ソルダマスク化担体の処理が、ステップD)による前記担体上の前記ソルダマスクの処理位置に応じて誘導されることを特徴とする、請求項1から7のいずれかに記載の方法。
  9. ステップE)による電子部品を載せた前記ソルダマスク化担体の処理における以降の操作において、新しい担体及び/またはソルダマスク依存基準が検出されることを特徴とする、請求項1から8のいずれかに記載の方法。
  10. 少なくとも一つのソルダマスク依存基準の検出中、前記ソルダマスク化担体が、同軸光で照明されることを特徴とする、請求項1から9のいずれかに記載の方法。
  11. 請求項1から10のいずれかの方法で製作された電子部品。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9781362B1 (en) * 2016-03-22 2017-10-03 Omnivision Technologies, Inc. Flare-reducing imaging system and associated image sensor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140907A (ja) * 1997-07-17 1999-02-12 Fuji Photo Film Co Ltd プリント配線板及び部品取り付け方法
JP2001124520A (ja) * 1999-08-21 2001-05-11 Robert Bosch Gmbh 光学的に認識可能なマーカを備えた構造エレメント
US20020058396A1 (en) * 2000-08-31 2002-05-16 Jay Roberts Use of a reference fiducial on a semiconductor package to monitor and control a singulation method
JP2005032910A (ja) * 2003-07-10 2005-02-03 Renesas Technology Corp 半導体装置の製造方法およびそれに用いられる半導体製造装置
US20060128040A1 (en) * 2004-12-14 2006-06-15 Siliconware Precision Industries Co., Ltd. Bond positioning method for wire-bonding process and substrate for the bond positioning method
JP2006261478A (ja) * 2005-03-18 2006-09-28 Ricoh Co Ltd プリント配線基板およびその製造方法と実装方法ならびにプログラム
JP2009004453A (ja) * 2007-06-19 2009-01-08 Fuji Mach Mfg Co Ltd 部品実装システム、半田印刷装置、部品実装装置及び部品実装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
US6003753A (en) * 1997-07-14 1999-12-21 Motorola, Inc. Air-blow solder ball loading system for micro ball grid arrays
IE970628A1 (en) * 1997-08-26 1999-03-10 Analog Res And Dev Ltd A method for preparing masks for use in the manufacture of a semi-conductor IC wafer, and a combination of masks
US6671397B1 (en) * 1998-12-23 2003-12-30 M.V. Research Limited Measurement system having a camera with a lens and a separate sensor
EP1259103B1 (en) * 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
KR100546698B1 (ko) * 2003-07-04 2006-01-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 서브스트레이트
US8799845B2 (en) 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
TWI440156B (zh) * 2011-11-03 2014-06-01 Powertech Technology Inc 基板設有多功能定位標記之半導體封裝構造

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140907A (ja) * 1997-07-17 1999-02-12 Fuji Photo Film Co Ltd プリント配線板及び部品取り付け方法
JP2001124520A (ja) * 1999-08-21 2001-05-11 Robert Bosch Gmbh 光学的に認識可能なマーカを備えた構造エレメント
US20020058396A1 (en) * 2000-08-31 2002-05-16 Jay Roberts Use of a reference fiducial on a semiconductor package to monitor and control a singulation method
JP2005032910A (ja) * 2003-07-10 2005-02-03 Renesas Technology Corp 半導体装置の製造方法およびそれに用いられる半導体製造装置
US20060128040A1 (en) * 2004-12-14 2006-06-15 Siliconware Precision Industries Co., Ltd. Bond positioning method for wire-bonding process and substrate for the bond positioning method
JP2006261478A (ja) * 2005-03-18 2006-09-28 Ricoh Co Ltd プリント配線基板およびその製造方法と実装方法ならびにプログラム
JP2009004453A (ja) * 2007-06-19 2009-01-08 Fuji Mach Mfg Co Ltd 部品実装システム、半田印刷装置、部品実装装置及び部品実装方法

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