JP2004523056A5

JP2004523056A5 -

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Publication number: JP2004523056A5
Application number: JP2002586351A
Authority: JP
Filing date: 2002-03-08
Publication date: 2005-11-17
Anticipated expiration: 2022-03-08

Claims

各々が第１、第２、第３及び第４のデータビットをパラレルに受ける複数の出力パスと、
出力パスに接続されて、該出力パスからデータビットを受ける出力セレクトと、
出力セレクトから転送されるデータビットを受けて、該データビットをデータパッドへクロック信号の２サイクル以内にシリアルに出力する出力段とより成り、
シリアルな第１及び第３のデータビットは第１のイネーブル信号の１つおきの相で出力され、シリアルの第２及び第４のデータビットは第２のイネーブル信号の１つおきの相で出力され、第１及び第２のイネーブル信号は同期されていない集積回路。
各出力パスは、
データビットを受ける複数の入力ノードと、
入力ノードに接続されて、データビットから選択された所定のデータビットを発生する入力セレクトと、
入力セレクトに接続されて、選択されたデータビットを受ける第１のラッチと、
第１のラッチに接続されて、第１のラッチから選択されたデータビットを受ける第２のラッチとより成り、
１つの出力パスからの選択されたデータビットは別の出力パスから選択されたデータビットとは異なる請求項１の集積回路。
出力パスの第１のラッチは第１の伝播制御信号により制御され、出力パスの一方の半部の第２のラッチは第２の伝播制御信号により制御され、出力パスのもう一方の半部の第２のラッチは第３の伝播制御信号により制御され、これらの伝播制御信号が作動されるとデータビットがラッチから出力セレクトへ送られる請求項２の集積回路。
出力セレクトから出力段へ転送されるデータビットは複数のタイミング信号により制御され、タイミング信号が順次作動されるとデータビットの群が出力セレクトから出力段へシリアルに転送される請求項１の集積回路。
クロック信号は、６６メガヘルツ乃至３００メガヘルツの範囲内の周波数を有する請求項１の集積回路。
複数の出力パスと、
出力パスに接続されて、各出力パスから選択されたビットを受ける出力セレクトと、
出力セレクトに接続されて、該出力セレクトから選択されたビットをシリアルに受け、選択されたビットを２つのクロックサイクルでデータパッドへ与える出力段とより成り、
各出力パスは、
データビットの群を受ける複数の入力ノードと、
データビットから選択された選択ビットを与える入力セレクトと、
入力セレクトに接続されて、選択されたビットを受ける第１のラッチと、
第１のラッチに接続されて、第１のラッチから選択されたビットを受ける第２のラッチとより成り、各出力パスからの選択されたビットはそれぞれ異なる集積回路。
出力パスの数は４である請求項６の集積回路。
全ての出力パスの第１のラッチは第１の伝播制御信号により制御され、出力パスの一方の半部の第２のラッチは第２の伝播制御信号により制御され、出力パスのもう一方の半部の第２のラッチは第３の伝播制御信号により制御される請求項６の集積回路。
出力セレクトから出力段へ転送されるデータは複数のタイミング信号により制御され、タイミング信号が順次作動されると出力セレクトから出力段へデータビットの群がシリアルに転送される請求項６の集積回路。
複数のデータビットを記憶する複数のメモリセルと、
メモリセルからＭビットのデータ群をパラレルに受ける複数の入力ノードと、
データパッドと、
入力ノードとデータパッドとの間に接続されたＮ個の出力パスとより成り、
各出力パスはＭ個のデータビットの群のそれぞれ異なるビットを転送し、Ｍ個のデータビットの群は複数のタイミング信号の作動によりシリアルにデータパッドへ転送され、タイミング信号は第１及び第２のイネーブル信号によりそれぞれ異なる時点で作動され、これらのイネーブル信号は同期状態になく、Ｍ及びＮは２より大きいメモリデバイス。
出力パスの数は４である請求項１０のメモリデバイス。
ＭとＮは等しい請求項１０のメモリデバイス。
Ｍは４であり、Ｎは４である請求項１０のメモリデバイス。
Ｍ個のデータビットの一半部は第１の２つのタイミング信号の作動により第１のクロックサイクルにおいてデータパッドへ転送され、Ｍ個のデータビットの別の半部は第２の２つのタイミング信号の作動により第２のクロックサイクルにおいてデータパッドへ転送され、Ｍは２より大きい請求項１０のメモリデバイス。
プロセッサと、
プロセッサに接続されたメモリデバイスとより成り、
メモリデバイスは、
複数のデータビットを記憶する複数のメモリセルと、
メモリセルからＭビットのデータ群をパラレルに受ける複数の入力ノードと、
データパッドと、
入力ノードとデータパッドとの間に接続されたＮ個の出力パスとより成り、
各出力パスはＭ個のデータビットの群のそれぞれ異なるビットを転送し、Ｍ個のデータビットの群は複数のタイミング信号の作動によりシリアルにデータパッドへ転送され、タイミング信号は第１及び第２のイネーブル信号によりそれぞれ異なる時点で作動され、これらのイネーブル信号は同期状態になく、Ｍ及びＮは２より大きいシステム。
プロセッサとメモリデバイスとの間のデータ通信用データバスと、
メモリデバイスのメモリセルのアドレス位置を与えるアドレスバスとをさらに備えた請求項１５のシステム。
２より大きいＭ個のデータビットを複数の出力パスへパラレルに読み出し、
それぞれ異なるＭ個のデータビットを出力パスから出力セレクトへ転送し、
第１及び第２のイネーブル信号を作動し、
複数のタイミング信号をイネーブル信号に基づきシリアルに作動し、
タイミング信号の変化後にＭ個のデータビットを出力段へシリアルに転送し、
クロック信号の２サイクル以内にＭ個のデータビットをデータパッドへ出力するステップより成るデータ転送方法。
Ｍ個のデータビットの読み出しステップは、複数のメモリセルにアクセスするステップ
を含む請求項１７の方法。
出力パスからのＭ個のデータビットの転送ステップは、各出力パス上のＭ個のデータビットから異なるデータビットを選択するステップを含む請求項１７の方法。
第１及び第２のイネーブル信号を作動するステップは、異なる相を有する信号を作動するステップを含む請求項１７の方法。
複数のタイミング信号を作動するステップは、
第１のイネーブル信号の第１の相に基づき第１のタイミング信号を作動し、
第２のイネーブル信号の第１の相に基づき第２のタイミング信号を作動し、
第１のイネーブル信号の第２の相に基づき第３のタイミング信号を作動し、
第２のイネーブル信号の第２の相に基づき第４のタイミング信号を作動するステップを含む請求項１７の方法。
複数のタイミング信号を作動するステップは、
第１のイネーブル信号の変化後に第１のタイミング信号を作動し、
第２のイネーブル信号の変化後に第２のタイミング信号を作動し、
第１のイネーブル信号の異なる変化後に第３のタイミング信号を作動し、
第２のイネーブル信号の異なる変化後に第４のタイミング信号を作動するステップを含み、第１のイネーブル信号の変化は第２のイネーブル信号の変化の間にある請求項１７の方法。
複数のタイミング信号を作動するステップは、
第１のイネーブル信号の下降エッジの後に第１のタイミング信号を作動し、
第２のイネーブル信号の下降エッジの後に第２のタイミング信号を作動し、
第１のイネーブル信号の上昇エッジの後に第３のタイミング信号を作動し、
第２のイネーブル信号の上昇エッジの後に第４のタイミング信号を作動するステップを含み、第１のイネーブル信号の下降エッジは第２のイネーブル信号の下降エッジと上昇エッジとの間にある請求項１７の方法。
Ｍ個のデータビットを出力するステップは、
第１のタイミング信号の作動後に第１のデータビットを出力し、
第２のタイミング信号の作動後に第２のデータビットを出力し、
第３のタイミング信号の作動後に第３のデータビットを出力し、
第４のタイミング信号の作動後に第４のデータビットを出力するステップを含む請求項１７の方法。