JP2004514277A - トレンチキャパシタの製造方法 - Google Patents

Abstract

本発明は、細孔（３−１２）を有するトレンチ（３−９）を備えるトレンチキャパシタの製造方法に関するものである。このトレンチキャパシタは、個々のキャパシタと集積半導体メモリとの双方に適している。メソ細孔は、トレンチキャパシタの電極のための表面を著しく上昇させ、これにより、トレンチキャパシタの容量を著しく上昇させる。本発明では、木食い虫が作るのと類似した小さなチャネルであり、２〜５０ｎｍの範囲の直径を有しているメソ細孔が、電気化学的に生成される。この方法により、高い容量対体積比率を有する容量を生成できる。本発明は、さらに、メソ細孔が、他のメソ細孔との、または、隣り合うトレンチとの最短距離に達すると、メソ細孔の成長が停止するという点で有利である（自己不活性化）。その結果、２つの隣り合うメソ細孔の間に短絡が生じることを、自己制御方法により防止できる。また、本発明は、本発明の方法を用いて生成できる半導体基板の正面側に、少なくとも１つのトレンチキャパシタを有している半導体装置にも関するものでもある。

Description

本発明は、個々のキャパシタ用および集積装置用のトレンチキャパシタの製造方法に関するものであって、とりわけ、集積半導体メモリ用のトレンチキャパシタの製造方法に関するものである。
【０００１】
電子回路部品の小型化が進むと、最大限可能な容量対体積比率を有するキャパシタが必要となる。そして、２つのキャパシタ電極の間の誘電体層の厚さの減少、および、新しい材料を選択することによる誘電性係数の上昇のほかに、特に、所定の体積におけるキャパシタ電極の表面の拡大によって、容量対体積比率がより大きくなる。
【０００２】
ここで、所定の体積の場合、例えば、粗面化（Ａｕｆｒａｕｕｎｇ）、または、電極および誘電体層が塗布される（ａｕｆｇｅｂｒａｕｃｈｔ）基板の表面をできる限り精細にパターニングすることにより、表面を拡大できる。
【０００３】
また、大きな容量対体積比率を有するキャパシタを製造するために用いられている、これまでの定評のある技術は、基板に生成され、かつ、第１電極、誘電体層、および第２電極によって被覆されるトレンチにおける、キャパシタの生成を伴っている。この技術は、所定の最小容量で基板における所要面積を最小化することが必要となる、大規模集積装置における容量の製造にも、所定の体積で容量を最大化することが必要となる個々のキャパシタの製造にも応用される。
【０００４】
個々のトレンチキャパシタの実施例は、「キャパシタ構造」という名称のドイツ特許出願番号１９９４０８２５．４−３３（Ｐａｔｅｎｔａｎｍｅｌｄｕｎｇ Ｎｒ． １９９４０８２５．４−３３）に記載されている。このキャパシタ構造は、容量を大きくするために、多数のトレンチをシリコン基板に備えている。このトレンチは、電極、誘電体層および第２電極によって全て被覆されており、そして、全体として、キャパシタを形成している（ｂｉｌｄｅｎ）。図１には、ｎドープされているシリコン基板１−１に、このようなトレンチキャパシタが設けられている実施例を示している。このシリコン基板１−１は、約１００〜２５０μｍのトレンチの深さと０，５〜３μｍのトレンチホールの幅とを有するトレンチ１−２を備えている。上記シリコン基板１−１は、同時に、第１電極としても機能する。また、トレンチ１−２には、誘電体の役目を果たす絶縁層１−３、および、第２電極１−４がさらに組み込まれている。接触層１−６は、第２電極１−４との接触に利用される。そして、キャパシタの容量は、基本的には、各トレンチに生成された容量の合計によって構成されている。
【０００５】
これとは異なり、大規模集積メモリ装置のトレンチキャパシタは、トレンチキャパシタ毎に１つのトレンチを通常備えている。この装置の場合、２つの電極のうちの少なくとも１つは、隣り合うトレンチの電極が、相互に電気的に接続されていないように構成する必要がある。メモリセルのメモリキャパシタに蓄積されている電荷を再生可能に読み出せるように、メモリキャパシタの容量は、少なくとも約３０ｆＦの値を有している必要がある。同時に、キャパシタの横側への拡張はできるだけ小さくしなければならない。
【０００６】
従来技術に基づくＤＲＡＭ半導体メモリ用のトレンチキャパシタの製造を、図２ａ〜図２ｄに概略的に示す。第１工程（図２ａ）では、パッド酸化物の機能を有する薄い酸化物層２−２、窒化物層２−３、および、他の酸化物層２−４が、ｐドープされているシリコン盤２−１に形成される（ａｕｆｇｅｂｒａｃｈｔ）。さらに、酸化物層２−４にフォトレジストマスク層２−６が塗布され、フォトレジストマスク２−６の開口部がエッチングしようとするトレンチの位置および断面を再現するように、フォトレジストマスク層２−６がフォトレジストリソグラフィーによってパターンされる。この場合、マスク開口部２−１３は、楕円形またはほぼ円形または正方形の断面を有していることが典型的であり、その結果、実際に、上から見ると、ほぼホールと認められる。図２ａは、異方性エッチング工程において、パターン化されたフォトレジストマスク２−６により、好ましくは第１ドライエッチングガス２−７を用いて、パッド酸化物２−２、窒化物層２−３、および酸化物層２−４により構成されている層の堆積が、パターン化された後の構造を示す。このことにより、ハードマスクが製造され、このハードマスクを用いて、トレンチを、ｐドープされているシリコン盤２−１にエッチングできる。フォトレジスト層２−６は、このパターニングの後に除去される。
【０００７】
また、トレンチ２−１５のエッチングは、基本的には、酸化物層２−４に対して選択的に、例えば第２ドライエッチングガス２−８（図２ｂ）を用いるＲＩＥエッチング工程のような、異方性ドライエッチング工程によって行われる。その後、酸化物層２−４が再び除去される。
【０００８】
次の工程において、トレンチ２−１５の内壁が、ｎドープされる。このことにより、このトレンチ２−１５の内壁は、これを取り囲んでいるｐドープされている領域から絶縁されて、生成されるキャパシタのための第１電極２−１０（「埋め込み板」）として使用される。トレンチ内壁のｎドーピングは、例えば、トレンチ２−１５の内壁に砒素シリケートガラス層を析出することにより行われる。続く拡散工程により、砒素シリケートガラスの砒素が、側壁に浸透し、かつ、トレンチを完全に取り囲むｎドープされた層を生成する。トレンチを取り囲んでいるｎドープされた層は、トレンチキャパシタ用の第１電極２−１０（ｎ埋め込み板）となる。次に、砒素シリケートガラスが、再び除去される。（図２ｃ）。
【０００９】
続いて、隣り合っている第１電極２−１０を短絡させるためのｎ型の注入（図２ｄには図示せず）と、第１電極２−１０上への、例えば酸化物―窒化物―酸化物（ＯＮＯ）層のような誘電体２−１１の析出と、第２電極２−１２として用いられるｎドープされたポリシリコン層の析出とが行われる。そして、引き続き行われる化学機械研磨（ＣＭＰ）工程によって、誘電体２−１１および第２電極２−１２であるポリシリコン層が、トレンチ内にのみ残る（図２ｄ）。こうして、トレンチキャパシタの製造は、ほぼ終了する。
【００１０】
ＤＲＡＭ用トレンチキャパシタは、電極用に十分なトレンチ壁表面を得るように、現在のところ、基板表面におけるトレンチの直径が約３００ｎｍ、および、深さ１０μｍまでの規格に基づいて製造されている。しかし、このように、高い深さ対断面比率を有するトレンチを製造するには、高度なエッチングが要求され、これに伴って時間がかかり、コストも高くなる。そして、トレンチ壁表面を拡大するために、トレンチの深さを深くしてトレンチの直径をさらに縮小させることは、ますます困難になる。
【００１１】
また、トレンチの高密度化または深化によって、個々のまたは集積されたトレンチキャパシタの容量対体積比率をさらに上昇させると、すぐに、技術的またはコストの限界に直面する。トレンチ壁表面を拡大させる他の方法として、トレンチ壁表面の粗面化（例えば、特許公報ＵＳ５，９８１，３５０またはＵＳ６，０２５，２２５参照）、もしくは、トレンチのより深い部分でのトレンチ断面の拡張（ボトル型トレンチ）などの表面拡大方法が開発されている。しかし、どちらの方法でも、隣り合うトレンチの間の中間壁が破壊されないように、トレンチが拡大されすぎないように注意する必要がある。なぜなら、中間壁の破壊は、表面を再び減少してしまうことになるからである。半導体メモリの場合、中間壁の破壊は、隣り合うトレンチキャパシタの短絡にさえ繋がる。従って、この場合、トレンチの間の安全な距離を維持する必要がある。この安全な距離は、トレンチ断面の最大限の拡張にとって障害となる。従って、この方法では、トレンチ壁面の上昇は、限度がある。
【００１２】
従って、本発明の目的は、隣り合うトレンチの間の中間壁が破壊する危険性を生じることなく、トレンチ壁表面を、上述のような困難を伴わず、非常にコストの安い方法で上昇する方法を提供することである。この場合、半導体メモリの場合には、特に、隣り合うトレンチキャパシタの間で短絡が生じることを防止する必要がある。
【００１３】
この目的は、請求項１に記載のトレンチキャパシタの製造方法、および、請求項３０に記載の半導体装置によって達成される。本発明のさらなる好ましい実施形態（Ａｕｓｆｕｅｈｒｕｎｇｓｆｏｒｍｅｎ）、改良点、および、特徴については、従属請求項、説明および添付の図に記載する。
【００１４】
本発明は、少なくとも１つのトレンチキャパシタの製造方法であって、以下の工程、すなわち
半導体基板の正面側に１つまたは複数のトレンチであって、そのトレンチ壁表面において予めｎドーピングされたトレンチを有する半導体基板を用意する工程と、
電解液を、半導体基板の正面側に塗布する工程と、
電圧を、半導体基板の背面側と電解液との間に印加し、その結果、所定の電流密度を有する電流が流れ、かつ、メソ細孔がトレンチ壁に生成される工程と、
第１電極を、トレンチおよびこれに属するメソ細孔に生成する工程と、
誘電体を、第１電極に塗布する工程と、
第２電極を、誘電体に形成する工程とを有している。
【００１５】
本発明のさらなる特徴として、半導体基板の正面側に少なくとも１つのトレンチキャパシタを有する半導体装置であって、
トレンチキャパシタは、トレンチ壁にメソ細孔を有する少なくとも１つのトレンチを、半導体基板に備えており、
トレンチキャパシタのトレンチ壁およびメソ細孔の壁は第１電極を備え、あるいは、トレンチキャパシタのトレンチ壁およびメソ細孔の壁に第１電極が形成されており、
トレンチキャパシタの第１電極に、誘電体が塗布されており、
トレンチキャパシタの誘電体に、第２電極が形成されている。
【００１６】
本発明に基づく方法では、メソ細孔がトレンチ壁に生成される。このメソ細孔が、十分な数、十分な長さおよび十分な直径である場合、トレンチの全表面領域が著しく増加し、これにより、トレンチキャパシタの電極の全表面領域が著しく増加する。
【００１７】
上記メソ細孔は、半導体基板に電気化学的に製造されたチャネルであって、定義に合致する、２ｎｍ〜５０ｎｍの間の細孔直径を有している。また、メソ細孔は、本発明に基づく電解液と適切な電圧の条件下において接触する、半導体基板のｎドープされている表面に生じることが好ましい。特に、メソ細孔は、好ましくは、トレンチ壁表面のｎドープされている領域に生じ、「木食い虫の穴のような形状の」チャネルとして、トレンチ壁表面からｎドープされているトレンチ壁内部へ成長する。この際、トレンチ壁内部は、トレンチを直接取り囲んでいる、半導体基板の物質である。
【００１８】
また、トレンチ壁表面にメソ細孔が生成される１つまたは複数のトレンチは、半導体基板の正面に生成されている。このトレンチは、半導体基板における最小の所要面積と併せて、最大限の容量を有するトレンチキャパシタの提供するため、できるだけ大きな表面を提供するために利用される。本発明に基づく、トレンチは、同時に、メソ細孔が生成されるトレンチ壁表面を備えている。そして、メソ細孔を形成できるように、トレンチのトレンチ壁は予めｎドープされている。
【００１９】
上記メソ細孔は、電気化学的に形成される。本発明の方法では、電解液と半導体基板のｎドープされている表面との間の界面において、半導体基板の背面側と電解液との間に外部電圧を印加する際に、ｎドープされている表面の半導体基板物質が、位相に基づく電場の局部的な過剰上昇（Ｕｅｂｅｒｈｏｅｈｕｎｇ）により識別される位置でエッチングされるよう、電気化学プロセスが用いられる。
【００２０】
この場合、本発明は、エッチングの選択性を利用する。この選択性は、電気化学エッチングの場合に利用され、メソ細孔先端におけるエッチングを優先し、一方界面の他の領域を、エッチングされないまま残す。この説明に束縛されることなく、発明者は、この選択性が、外部電圧を印加する際、電場形状（ｅｌｅｋｔｒｉｓｃｈｅｎ Ｆｅｌｄｖｅｒｌａｕｆ）と、起伏のある界面上の空間電荷帯の形成とから生じるという考えである。電解液と半導体基板との間の界面の隆起は、異なる場の強さを有する領域を生成する。そして、トレンチ壁における窪みは、例えば、強い場を生成する。このことにより、エッチング過程が加速される。空間電荷帯は、同時に、窪みの側部において不活性化（Ｐａｓｓｉｖｉｅｒｕｎｇ）を引き起こすのため、窪みは、「木食い虫の穴の形状に」延びるメソ細孔に成長する。典型的には、このメソ細孔の直径は、２ｎｍ〜２０ｎｍの間の範囲であり、ｎドーピング濃度および電流密度により、直径を正確に調整できる。
【００２１】
また、空間電荷帯によるメソ細孔側での不活性化は、メソ細孔密度を制限する。なぜなら、２つの空間電荷帯の範囲により、２つのメソ細孔間の最短距離が、十分に近接したもとのなるからである。空間電荷帯の範囲は、トレンチ壁のｎドーピング濃度と、電場とによって決定されているのため、メソ細孔の密度を、これら２つのパラメータによって調整できる。
【００２２】
上記半導体基板の背面と電解液との間の電圧は、トレンチ壁を選択的にエッチングするのに利用される。上記電圧は、エッチングされるメソ細孔の表面領域において、背面側が同一な電気電位となるように、すなわち、相当する背面側領域が、好ましくは、低抵抗で相互に接触するように、背面側に印加されることが好ましい。このことにより、背面側表面において、背面側表面に対して垂直となる、同一の電流密度分布を得られる。このように、第１次（ｉｎ ｅｒｓｔｅｒ Ｏｒｄｎｕｎｇ）のトレンチは、同じ電場分布を「見る」のため、その結果、様々なトレンチのメソ細孔が、大抵同じ条件の下で形成できる。
【００２３】
さらに、第１電極が、それぞれの場合において、トレンチおよびこれに属するメソ細孔に生成される。第１の実施形態に基づけば、第１電極が、トレンチの表面およびこれに属するメソ細孔に生成される。この場合、第１電極が、電導性層として、トレンチの表面およびこれに属するメソ細孔に形成されることが好ましい。
【００２４】
他の好ましい実施形態（Ａｕｓｆｕｅｈｒｕｎｇ）では、第１電極が、トレンチ壁のｎドープされている領域に生じる。この場合、第１電極のｎドーピングは、メソ細孔生成のために必要なｎドーピング、または、付加的なｎドーピング工程によって生じさせることができる。この場合、ｎドーピングは、低抵抗の電気接続が、トレンチ壁表面と隣接しているトレンチの間に生成される深さまで行われることが好ましい。このように、トレンチキャパシタの第１電極は、低抵抗で相互に接続されており、共通の電位にすることができる。この場合、上記ｎドーピングを、電導性層（「埋め込み板」）とすることができる。
【００２５】
さらに、誘電体が、第１電極にそれぞれ塗布される。この誘電体は、最大限の容量のために大きな表面を得るため、第１電極を広い領域で覆っていることが好ましい。続いて、上記誘電体に、各１つの第２電極が形成される。この第２電極は、同じく誘電体を広く覆っていることが好ましい。
【００２６】
上記誘電体は、その１つまたは複数の材料の誘電性定数、第１電極を第２電極から絶縁している面、および、第２電極からの第１電極の距離を決定するその厚さによって、トレンチキャパシタの容量を決定する。従って、大きな容量を得られるように、上記誘電体は、薄い層として、第１電極に塗布されていることが好ましい。
【００２７】
本発明に基づくトレンチは、楕円形またはほぼ円形または正方形の断面を、半導体基板の正面側に有していることが好ましい。さらに、トレンチは、相互に、好ましくは基本的に同じ形状、すなわち、好ましくはほぼ同じ断面およびほぼ同じ深さを有している（深さに関し、２０％未満のばらつき（＜２０−％ Ｓｃｈｗａｎｋｕｎｇ ｂｚｇｌ． ｄｅｒ Ｔｉｅｆｅ））。そして、上記トレンチは、エッチング工程により生成されることが好ましく、従って、トレンチの構造を決定するマスクでエッチングを行うことにより生成されることが好ましい。しかし、他の好ましい実施形態では、トレンチが、電気分解によって、マクロ細孔として生成されてもよい（このことについて、詳しくは、同じ日に提出されている特許出願「大規模集積半導体メモリ用のトレンチキャパシタの製造方法」を参照）。
【００２８】
また、上記トレンチは、規則的な平面構造に配置されていることが好ましい。半導体メモリの場合、上記構造は、メモリセルのレイアウトにより生じることが好ましい。メモリセルは、できるだけ密集して実装する必要があり、この際、半導体基板の正面側における、メモリセル構成部品（トランジスタおよびトレンチ）用、および、供給線用の所要面積を考慮する必要がある。特に、トレンチは、個々に、あるいは、好ましくは、密集して隣り合って並んでいる１組のトレンチ、３連トレンチ（Ｇｒａｂｅｎｔｒｉｐｌｅｔｔｓ）または複合トレンチ（Ｇｒａｂｅｎｍｕｌｔｉｐｌｅｔｔｓ）として、個々のトレンチまたは複合トレンチが、一方向に互いに規則的な距離Ａ１で、そして、もう一方の方向に互いに規則的な距離２Ａで配置される。このような方法により、半導体基板の正面側に、トレンチキャパシタのための高い実装密度を得られる。
【００２９】
上記トレンチは、半導体基板表面における各トレンチ断面の最大直径の１０倍以上、好ましくは、３０倍以上の深さであることが好ましい。トレンチが深いほど、トレンチ壁表面は大きくなり、かつ、トレンチキャパシタを生成するため、所定のトレンチ断面の場合には、メソ細孔を生成するための領域は大きくなる。
【００３０】
また、半導体基板の表面は、トレンチの間の領域において、電圧が印加されている間、電気的に絶縁されている水平方向の被覆層によって被覆されていることが好ましい。この電気的に絶縁されている水平方向の被覆層は、電解液が、半導体基板の表面に接触するのを防止する。このことにより、一方では、電気化学エッチングの間に、半導体基板の表面にもメソ細孔が形成されることを防止し、このことにより、他方では、電気化学エッチングの際に、特にｐドープされている表面を有する領域に上昇した電流が流れることも防止する。これは、メソ細孔形成用の電場の形成を妨害し、その結果、トレンチにおいてメソ細孔の形成が防止される。そして、上記電気的に絶縁されている水平方向の被覆層は、窒化物層を備えており、特に、酸化物層上に窒化物層も備えていることが好ましい。
【００３１】
上記トレンチは、上部トレンチ領域および下部トレンチ領域をそれぞれ備えており、上部トレンチ領域のトレンチ壁表面は、電圧が印加されている間、電気的に絶縁されている垂直方向の絶縁層によって被覆されており、下部トレンチ領域のトレンチ壁表面は、被覆されていないことが好ましい。この電気的に絶縁されている垂直方向の被覆層は、電解液が、半導体基板と接触するのを防止し、このことにより、上部トレンチ領域にメソ細孔が生成されるのを防止する。さらに、この電気的に絶縁されている垂直方向の被覆層は、ｐドープされている表面領域を被覆していることが好ましく、ｐドープされている領域と電解液との間における上記上昇した電流の流れを防止する。好ましくは、上記電気的に絶縁されている垂直方向の被覆層は、窒化物層であり、好ましくは、酸化物層上の窒化物層でもある。上記電気的に絶縁されている垂直方向の被覆層は、トレンチ壁表面を、半導体基板の表面まで被覆していることが好ましい。その結果、トレンチ内では、下部トレンチ領域のトレンチ壁表面のみが被覆されていないことになる。この場合、上部トレンチ領域は、好ましくは０．５μｍ以上、好ましくは２μｍ以下の深さに達している。上記トレンチにおける上部トレンチ領域の深さの典型的な値は、１μｍである。
【００３２】
上記電気的に絶縁されている垂直方向の被覆層の生成は、複数の工程で行われることが好ましい。まず、第１工程では、トレンチが、充填材（好ましくは、ポリシリコン製の）によって、トレンチ壁表面の被覆を生成する必要のない高さまで充填される。この高さを、上部および下部トレンチ領域の間の分断線と定義する。また、第２工程では、半導体基板の表面およびトレンチ壁の表面が、被覆層、好ましくは窒化物層により均一に（ｋｏｎｆｏｒｍ）被覆される。次に、下部トレンチ領域におけるトレンチ壁のＴＥＡＳ／ＴＥＯＳ酸化物層を用いたｎドーピングが、アニール工程を経て、行われることが好ましい。そして、更なる工程では、被覆層の水平方向に延びている領域が、広範囲の異方性エッチング工程によって除去される。その結果、垂直方向に延びている層領域のみが残る。続いて、好ましくは、充填材、および、残っているＴＥＡＳ／ＴＥＯＳ酸化物層部分が、再び除去される。
【００３３】
また、上記下部トレンチ領域のトレンチ壁が、ｎドープされていることが好ましい。下部トレンチ領域のトレンチ壁のドーピング、および、電流密度は、電圧が印加されている間、所定の平均メソ細孔密度が生成されるように選択されることが好ましい。電流密度およびトレンチ壁のドーピングについては、メソ細孔もしくは逆の表面先端加えた不活性化領域の範囲、故に、トレンチ壁におけるメソ細孔の平均密度が定義される。上記下部トレンチ領域のｎドーピングは、砒素、リン、および／または、アンチモンの入力拡散（Ｅｉｎｄｉｆｆｕｓｉｏｎ）によって行われることが好ましい。上記入力拡散は、トリエチルヒ酸塩（ＴＥＡＳまたはＡｓＯ（ＯＣ_２Ｈ_５）_３）によって生成され、かつ、トレンチ壁にもたらされている層を用いて行われ、そして、アニール／ドライブイン工程を用いて行われる。他の好ましい実施形態では、入力拡散は、ガス位相堆積工程を用いて行われる。
【００３４】
また、上記所定の電流密度が、半導体基板の背面側と、電解液に埋設されている逆電極との間の電圧によって生じていることが好ましい。正面側にメソ細孔を生成する必要のある領域における半導体基板の背面側の表面は、低抵抗であることが好ましい。その結果、この領域の背面側は、広範囲にわたって同じ電気電位になっている。このことにより、この領域の電流は、広範囲にわたって垂直に、かつ、広範囲に渡って同じ電流密度を有して、半導体基板の背面側を通りトレンチへ流れる。
【００３５】
また、好ましい実施形態では、半導体基板の背面側の電気的な接触の前に、上記背面側にドーピング層を形成するためのドーピング工程が行われる。この工程により、半導体基板に、低抵抗の背面側層を簡単に形成できる。ドーピングは、ｐ^＋型のドーピングであることが好ましい。なぜなら、半導体基板にｐ型の基本的なドーピングがなされている場合、遮断するｐｎ遷移が、背面側に生成されないからである。ドーピングは、ｐ型の注入によってなされることが好ましい。
【００３６】
上記半導体基板の正面側が、続くプロセス工程の間に、ドーピング剤によって汚染されるのを避けるために、半導体基板の背面側のドーピング層は、メソ細孔が生成された後、再び除去されることが好ましい。
【００３７】
また、他の好ましい実施形態では、背面側の電気接続が、半導体基板の背面と接触を確立している伝導性の流体によってなされる。上記伝導性の流体は、好ましくは電解液で、好ましくは水溶液中のフッ化水素酸（ＨＦ）である。上記伝導性の流体を用いる接触は、背面側に分布している同質の低抵抗接触を行い、従って、背面側注入工程を過剰に行う。背面側注入工程を省略することにより、同じく、背面側の注入用の板がその正面側に配置される前において、この板の正面側へ保護層を形成すること、および、注入が行われた後において、背面側のドーピング層と正面側の保護層との双方を後からエッチングすることを省略できる。さらに、ＨＦを含有した背面側電解液を使用する場合には、付加的なウエットエッチング工程が削減される。この工程は、全ての露出しているシリコン表面に形成されている自然シリコン酸化物（ｎａｔｕｅｒｌｉｃｈｅｎ Ｓｉｌｉｚｉｕｍｏｘｉｄ）を除去するために必要な工程である。
【００３８】
上記半導体基板の正面側の電解液は、ＨＦ水溶液であることが好ましく、この水溶液は、多くても２５％、および、一般的には３％のＨＦ成分を含んでいることが好ましい。
【００３９】
上記半導体基板の背面側と電解液との間の電圧は、半導体基板の背面側を通る電流密度が、１００ｍＡ／ｃｍ^２よりも小さく、好ましくは５０ｍＡ／ｃｍ^２よりも小さいように設計されていることが好ましい。電流密度、もしくは、この電流密度と関連し、かつ、空間電荷帯において降下する電圧は、トレンチ壁におけるｎドーピング剤濃度と共に、トレンチ壁におけるメソ細孔密度を決定する。このメソ細孔密度は、メソ細孔の側における空間電荷帯の範囲によって規定され、この範囲は、不活性化層として、メソ細孔を、隣り合うメソ細孔の成長から保護する。また、ｎ型ドーピングおよび電流密度は、メソ細孔の側における空間電荷帯の厚さが約１０ｎｍ〜５０ｎｍ、および、好ましくは１０ｎｍ〜３０ｎｍであるようにのように選択されていることが好ましい。そして、２つのメソ細孔の最短距離は、（ｉｎ ｇｕｔｔｅｒ Ｎａｅｈｅｒｕｎｇ）２つの空間電荷帯の範囲の合計によって、十分に近接したものとなる。このようにして、隣接するメソ細孔は、好ましくは２０ｎｍ〜６０ｎｍの最短距離を有している。
【００４０】
また、上記トレンチのメソ細孔は、電気化学方法の後、２〜５ｎｍの直径を備えていることが好ましい。上記メソ細孔は、生成された後、トレンチキャパシタ用の電極および誘電体を製造するための伝導性および絶縁性層を形成するのに十分な場所を、メソ細孔において使用できるように、拡張されることが好ましい。上記拡張により、メソ細孔の半径と長さとがほぼ同じ量だけ大きくなることが好ましい。また、半導体メモリの製造では、上記拡張の際に、第１トレンチのメソ細孔が、隣り合うトレンチのメソ細孔に接触（「短絡」）するのを防止するために、拡張は、空間電荷帯膨張よりも小さくすることが好ましい。そして、上記半導体メモリのためのメソ細孔は、直径５０ｎｍにまで拡張されることが好ましい。
【００４１】
上記メソ細孔の拡張は、多数の標準的な方法により実施できる。例えば、第１の好ましい実施形態では、上記拡張は、例えばＨ_２Ｏ_２を用いてウエット化学酸化し、続いて、例えばフッ化水素酸を用いて酸化物をエッチングすることにより行われる。また、第２の好ましい実施形態では、電気化学方法による拡張は、従来技術に基づいて行われる。しかし、メソ細孔の壁表面層を侵食することにより、メソ細孔を拡張するためのほかの方法も考えられる。
【００４２】
また、半導体メモリでは、トレンチがメソ細孔を備え、このメソ細孔の長さが、最も近いトレンチに関するトレンチ壁の厚さの４分の１よりも長く、好ましくはその半分よりも長いことが好ましい。この場合、トレンチ壁の厚さを、２つのトレンチの壁から壁までの間の最短距離と解釈する。メソ細孔の長さができるだけ長いことにより、トレンチの表面およびメソ細孔は可能な限り拡大され、その結果、できるだけ大きな電極表面を有するキャパシタを形成するために、大きな面を使用できる。そして、隣り合うトレンチキャパシタの間の短絡に繋がることもある、メソ細孔が隣のトレンチまたは隣り合っているトレンチのメソ細孔の中に成長するといったメソ細孔を生成する際の危険性は、この自己不活性化プロセスにより生じない。その反対に、自己不活性化により、メソ細孔は、最も隣接するトレンチの方向よりも、最も隣接するトレンチが配置されていない方向にさらに成長できる。従って、自己不活性化によって、トレンチの間におけるｎドープされている体積を、メソ細孔の間に短絡が生じることなく、トレンチの配置に関係なく相互に最大に、メソ細孔を形成するために使用できる。
【００４３】
この点に関し、メソ細孔から、例えば、隣り合うメソ細孔、または、隣り合うトレンチ、または、他の空所（Ｈｏｈｌｒａｕｍ）までのトレンチ壁の厚さが最小値を下回っている場合、自己不活性化プロセスは、長さに関するメソ細孔成長を自動的に停止させる効力を有していると理解される。現在の理解では、上記自己不活性化は、空間電荷帯の厚さによって規定されており、この厚みにより、半導体基板の電解液と半導体基板との間の境界層に電圧が生じる。さらに、トレンチ壁の厚さの最小値は、主として、ドーピング濃度および電流密度に応じている。従って、上記自己不活性化により、隣り合うトレンチまたはメソ細孔の間に短絡の危険性が生じることなく、ほぼ無制限な期間に渡ってメソ細孔の生成を行える可能性が生まれる。このように、半導体基板の表面の下側の半導体基板の体積を、できるだけ大きなキャパシタ表面を生成するために、最大限に利用できる。半導体メモリでは、このように、トレンチキャパシタに隣り合うトランジスタの下側の半導体基板の体積も、メソ細孔形成およびキャパシタ表面形成のために使用できる。このことにより、実装密度がさらに上昇する。
【００４４】
また、半導体メモリでは、電解液と半導体基板との間への電圧の印加は、最も近いトレンチに関するトレンチ壁の厚さの半分と、平均エッチング速度との比率によって規定される時間よりも長く続くことが好ましい。平均エッチング率は、この場合、時間が経って平均化された（ｇｅｍｉｔｔｅｌｔｅ）エッチング率によって規定されている。また、上記自己不活性化により、メソ細孔が、隣り合うメソ細孔または隣り合うトレンチと「短絡」を生じる危険性が生じないので、電解液と半導体基板との間の電圧の印加時間によって規定されている、電気化学プロセスの時間帯は、自己不活性化が行われない場合よりも非常に長くてもよい。自己不活性化のない場合、電気化学プロセスは、最も近いトレンチに関するトレンチ壁の厚さ３‐８の半分と平均的なエッチング速度との比率よりも短い必要がある。このことにより、メソ細孔と隣り合うトレンチとの間に接触は生じない。
【００４５】
メソ細孔を形成するために存在している体積を最大限に使用するため、最も近いトレンチに関するトレンチ壁の厚さ３‐８の半分と平均的なエッチング速度との比率よりも長い電気化学プロセスでは、メソ細孔が、最も隣接するトレンチが配置されていない方向にさらに成長できる。
【００４６】
また、トレンチキャパシタの第１電極は、トレンチのトレンチ壁表面とメソ細孔の表面とのｎドープされている領域により、規定されることが好ましい。このことは、製造を簡易化する。なぜなら、トレンチ壁および／またはメソ細孔壁は、既に、メソ細孔を生成するために、予めｎ型のドーピングがなされているからである。第１の好ましい実施形態では、第１電極を製造するために、更なるｎ型のドーピング工程が実施される。このように、メソ細孔を形成するために必要とされるドーピング濃度は、第１電極の生成に必要とされるドーピング密度とは関係なく選択される。好ましくは、上記ｎ型のドーピングは、ガス位相堆積工程、および／または、ＴＥＡＳ，ＴＥＯＳ、および、続くアニール工程によって行われる（ＴＥＯＳは、エチル基を有するオルト珪酸塩（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を意味している）。
【００４７】
他の好ましい実施形態では、第１電極が、メソ細孔の表面およびトレンチ壁領域のｎドープされている領域に伝導性層を形成することにより、生成される。上記伝導性層は、金属またはシリコン化物、例えばタングステンまたはシリコン化タングステン（Ｗｏｌｆｒａｍｓｉｌｉｚｉｄ）であることが好ましい。このような方法により、空間電荷帯を除去できる。この空間電荷帯は、誘電体の遷移およびトレンチ壁領域におけるｎシリコンによって生成され、トレンチキャパシタに関して寄生キャパシタを形成する。
【００４８】
第２の好ましい実施形態では、トレンチ壁表面とメソ細孔の表面とのｎドープされている領域が、第２ｎドーピング工程を実施する必要がないように、非常に高くドーピングされている。しかし、高いｎドーピング濃度による望ましくない高いメソ細孔密度に歯止めをかけるために、この場合、望ましいメソ細孔密度値が再び回復されるまで、電流密度を上昇させることが好ましい。
【００４９】
また、上記半導体メモリ用誘電体は、酸化物―窒化物―酸化物（ＯＮＯ）層、窒化物―酸化物（ＮＯ）層、アルミニウム―酸化物層、または、ジルコニウム―酸化物層であることが好ましい。全てのこれらの層は、トレンチキャパシタの製造とプロセス互換性があり、非常に薄い層構成の際に、必要とされる程度の破壊耐性を有する、両方の電極間の電気絶縁を可能にする。個々のトレンチキャパシタのために、上記誘電体は、好ましくは、酸化シリコンおよび／または窒化物でもある。上記誘電体が、トレンチの全てのｎドープされているメソ細孔壁表面と、これに属するトレンチ壁表面の大部分とを被覆していることが好ましい。なぜなら、このような方法で、最大限可能な表面を有するトレンチキャパシタを生成できるからである。
【００５０】
また、半導体メモリ用の第２電極は、伝導性の物質、および、好ましくは、ポリシリコン、タングステン―シリコン化物、または、他のシリコン化物であることが好ましい。個々のトレンチキャパシタに関し、第２電極は、好ましくはアルミニウムでもある。そして、上記第２電極は、誘電体層をほぼ覆っていることが好ましい。なぜなら、このような方法で、最大限可能な面積を有するトレンチキャパシタを生成できるからである。また、上記第２電極は、誘電体を塗布した後、トレンチおよび／またはメソ細孔を伝導性の物質により充填することにより生成される。このような方法では、トレンチ領域およびメソ細孔領域に、空所は生成されない。空所は、化学的反応（酸化など）により時間が経過するにつれて絶縁島（Ｉｓｏｌａｔｉｏｎｓｉｎｓｅｌｎ）を生成し、トレンチキャパシタを使用できなくしてしまう。好ましい実施形態では、伝導性の物質が、ドーピングされているポリシリコン、および、特に、ｎドープされているポリシリコンであることが好ましい。上記ポリシリコンは、トレンチの充填の後、半導体基板の正面からエッチバックされ、この際、下部トレンチ領域はポリシリコンによりまだ充填されたままであることが好ましい。
【００５１】
第１の実施形態では、上記トレンチキャパシタは、個々のキャパシタ装置として利用されることが好ましい。そして、上記メソ細孔により、容量を、メソ細孔のない比較可能なトレンチキャパシタの数倍に上昇できる。
【００５２】
また、第２の実施形態では、第１電極、誘電体、および第２電極を有するトレンチキャパシタが、メモリセルのためのメモリキャパシタとして利用されることが好ましい。この際、メモリセルは、少なくとも１つの選択トランジスタを備えていることが好ましい。また、この選択トランジスタは、第２電極と接続されていることが好ましい。上記各回路要素、特に各選択トランジスタに対する、望ましい電位、特に共通の基準電位での、トレンチキャパシタの接触は、半導体メモリおよび特にＤＲＡＭ装置の製造のための通常のような工程において行われることが好ましい。
【００５３】
さらに、他の好ましい実施形態では、上記メモリセルが、不揮発性半導体メモリ用、特に強誘電メモリ用のメモリセルである。この場合、誘電体は、好ましくは強誘電材料、特にペロブスカイトグループのグループの１つであって、特に、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ），Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ），またはＢｉ_４Ｔｉ_３Ｏ_１２（ＢＴＯ）であることが好ましい。
【００５４】
また、他の有効な実施形態では、上記トレンチも、電気化学プロセスにより生成される。この際、上記トレンチは、半導体基板の背面側と半導体基板の正面にもたらされる電解液との間に、電圧を印加することにより生成されることが好ましい。また、電気化学方法を用いるトレンチの生成のための好ましい方法は、同日提出された特許出願「大規模集積半導体メモリ用のトレンチキャパシタの製造方法」に記載されている。
【００５５】
また、有利な実施形態では、トレンチおよびメソ細孔を生成するための電気化学方法に用いられる、背面側の電気的な接触は、トレンチが同じく電気化学プロセスによって生成される場合（マクロ細孔）、同じ電気化学室において行われる。従って、トレンチおよびメソ細孔の生成は、電圧源と半導体基板の背面側との間に電気的な接続を生成するための逆接触工程のみで実施されることが好ましい。このような方法で、いくつかのプロセス工程を省略できる。この接触方法の詳しい説明は、ドイツ特許出願番号９０１０９０３９．９（Ｐａｔｅｎｔａｎｍｅｌｄｕｎｇ Ｎｒ． ９０１０９０３９．９）、名称「電解液を用いた、半導体本体用の、大面積の電気的接触方法」に記載されている。
【００５６】
次に、本発明を添付図面に基づいて詳述する。図１は、従来技術に係る個々のトレンチキャパシタを示す図である。図２ａ〜２ｅは、従来技術に係る半導体メモリ用トレンチキャパシタの製造方法を示す概略図である。図３ａ〜３ｅは、本発明に係る、半導体メモリ用トレンチキャパシタ構造の製造方法を示す概略図である。図４は、本発明に係る、半導体メモリ用メソ細孔を備えたトレンチキャパシタの第１構造を（平面図として）示す概略図である。図５は、本発明に係る、半導体メモリ用メソ細孔を備えたトレンチキャパシタの第２構造を（平面図として）示す概略図である。
【００５７】
図１および図２ａ〜２ｄについては既に上述した。
【００５８】
図３ａ〜図３ｉは、本発明による、ｐドープされたシリコンウェハの表面へのトレンチキャパシタの形成方法を示す概略図である。この方法は、半導体メモリ、および好ましくはＤＲＡＭ半導体メモリを製造するためのプロセス工程順序の好ましい一部である。示した図の寸法およびスケーリングは、他に明確に述べない場合は縮尺どおりではない。
【００５９】
図３ａに、約３×１０^１５ １／ｃｍ^３の基本的ドーピングを有する、ｐドープされたシリコンウェハ３‐１を示す。このシリコンウェハの結晶方位は＜１００＞であることが好ましい。このシリコンウェハ３‐１に、初めに、好ましくは薄いパッド酸化物３‐２である薄い酸化物層と、窒化物層３‐３と、トレンチキャパシタ用トレンチを形成するためのマスク用マスク材料として用いられるＢＳＧ層３‐４とを形成する。パッド酸化物３‐２および窒化物層３‐３は、通常、製造方法中において、シリコンウェハ３‐１の背面にも発生する。
【００６０】
有効な実施形態では、背面に、パッド酸化物３‐２および窒化物層３‐３を貫いて、ｐ型の注入３−５を行う。このｐ型の注入によって、メソ細孔を形成するために後に行われる電気化学プロセス用に背面接触に用いるための、抵抗の低い安定したｐ型の注入層３‐６を供給する。背面注入用の硼素の典型的な注入量は、約１２０ｋｅＶのエネルギーの場合は１０^１６ １／ｃｍ^２である。この方法の工程を図３ａに示す。
【００６１】
次の工程では、ＢＳＧ層３‐４、窒化物層３‐３、パッド酸化物３‐２、および、場合によってはさらに上を覆った層を、トレンチを形成するためにパターン化する。そして、トレンチ３‐９の形成を、異方性ドライエッチング工程によって、好ましくはＲＩＥエッチング方法によって行う（図３ｂ）。この実施形態では、図３ｂにおける、３‐９ａ、３‐９ｂおよび３‐９ｃとして個別に示されたトレンチの直径は、好ましくは２００ｎｍおよびそれ未満であり、かつ、深さは、好ましくは約１０μｍである。そして、隣り合う２つのトレンチ３‐９の最短距離は、この実施形態では約２００ｎｍである。したがって、トレンチ壁の厚さ３‐８は、最も薄い場合で約２００ｎｍである。しかし、トレンチの構造によっては、もう一方の隣り合うトレンチ方向のトレンチ壁の厚さ３‐８は、何倍に大きくなってもよい。したがって、この方向には、形成されるメソ細孔は著しく長くなってもよい。
【００６２】
同様に、図３ｂに、ＴＥＡＳ／ＴＥＯＳ工程によって形成されるＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０を示す。このＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０は、トレンチ３‐９を低圧化学気相反応法（ＬＰＣＶＤ）によってシリコンウェハ２‐１に形成した後に塗布された層である。この実施形態では、ＴＥＡＳ工程によって形成されたこの層の平面の厚さは、約１５ｎｍであることが好ましく、ＴＥＯＳ工程によって形成されたその上に位置する層の平面の厚さは、約１０ｎｍであることが好ましい。詳細には、上記ＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０は、トレンチ壁表面３‐１１を覆っている。また、上記ＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０から発生するヒ素は、後に行われるヒ素を用いたトレンチ壁表面３‐１１のｎドーピングに用いられる。
【００６３】
図３ｃは、トレンチ３‐９がポリシリコン３‐１４によって充填され、かつ、上部トレンチエッジでは、トレンチ上端部から少なくとも５００ｎｍ、好ましくは約１５００ｎｍまで、好ましくはドライ化学エッチング工程によって再びエッチバックされた後の、シリコンウェハ３‐１を示す概略図である。次に、上記ＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０に、この層がトレンチの下部になおも残るようにウェットエッチングを施す。そして、トレンチ３‐９中でエッチバックされたポリシリコン３‐１４が、エッチバックされたＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０よりも好ましくは約１００ｎｍだけ突き出ていることによって、図３ｃに示した奇妙な構造となる。エッチバックされたこのポリシリコン３‐１４は、トレンチ壁表面３‐１１の側面を電気的に絶縁している被覆層を形成するための補助構造として用いられる。
【００６４】
そして、上記トレンチ３‐９のポリシリコン３‐１４およびＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０をエッチバックすることによって、上部トレンチ領域３‐１２および下部トレンチ領域３‐１３という、トレンチ３‐９の２つの部分を確定する。また、メソ細孔は、この上部トレンチ領域３‐１２のトレンチ壁領域では後にも形成されず、下部トレンチ領域３‐１３のトレンチ壁領域では形成される。また、上部トレンチ領域３‐１２のメソ細孔形成を抑制することにより、例えば、メソ細孔がシリコンウェハ３‐１の表面に非常に密に発生することにより生じる、シリコンウェハ３‐１の表面の隣り合う構造（例えば選択トランジスタ）の機能の侵害が回避される。さらに、上記ＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０をエッチバックすることによって、メソ細孔に必要なｎ型のドーピングを、下部トレンチ領域３‐１３においてのみ行う。まら、上部トレンチ領域３‐１２は、通常、共通の第１電極を備えたトレンチキャパシタ（埋め込み板トレンチキャパシタ）に必要な酸化物カラー用の空間を、好ましくは備えている必要がある。
【００６５】
図３ｄに、電気的に絶縁された垂直方向に形成される複数の被覆層のための材料を供給する、電気的に絶縁された第２被覆層３‐１５ａを塗布した後の構造を示す。上記電気的に絶縁された第２被覆層３‐１５ａは、窒化物からなることが好ましい。上記トレンチ３‐９をポリシリコン３‐１４およびＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０によって部分的に充填することによって、電気的に絶縁された第２被覆層３‐１５ａが、上部トレンチ領域３‐１２のトレンチ壁表面のみを覆うことができる。また、上記電気的に絶縁された第２被覆層３‐１５ａの層の厚さは、この実施形態では、通常、２０ｎｍである。
【００６６】
上記第２被覆層３‐１５ａによって被覆がなされた後、アニール工程を行うことが好ましい。このアニール工程によって、トレンチ壁に残ったＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０のヒ素が、下部トレンチ領域のトレンチ壁に拡散し、活性化する。このように、下部トレンチ領域３‐１３のトレンチ壁をｎドープする。また、上記ヒ素を、隣り合うトレンチ３‐９間のシリコンを完全にｎドープできる深さまで、および、トレンチ領域にｎドープ層３‐１７が形成される量を用いて、拡散することが好ましい。そして、ｎドーピング濃度は、１×１０^２９ １／ｃｍ^３であることが好ましい。このように、隣り合うトレンチの壁と壁との間の全領域を、メソ細孔の成長するための体積として使用できる。このメソ細孔によって、各トレンチ３‐９に関し、利用可能な体積が、表面領域つまり電極領域を得るために最大限利用され得る。
【００６７】
図３ｅに、次の工程後の構造を示す。初めに、電気的に絶縁された第２被覆層３‐１５ａの水平方向に延びる領域を、異方性エッチング工程によって除去する。その結果、垂直方向に電気的に絶縁された複数の被覆層３‐１５は、上部トレンチ領域３‐１２のトレンチ壁表面に依然として残る。これらの垂直方向に電気的に絶縁された複数の被覆層３‐１５は、上部トレンチ領域３‐１２におけるメソ細孔形成の抑制、および、上部トレンチ領域における電解液とｐ型にドープされた領域との間の有害な短絡電流の抑制に用いられる。そして、ポリシリコン３‐１４とＴＥＡＳ／ＴＥＯＳ酸化物層３‐１０の残余部とをトレンチから除去する。
【００６８】
また、エッチング工程によってｐ型の注入層３‐６がシリコンウェハ３‐１の裏面に露出した後、メソ細孔を形成するための電気化学方法を行うことができる。そのために、ＨＦ‐Ｄｉｐ後、シリコンウェハ３‐１を、好ましくは電気化学室（Ｅｌｅｋｔｒｏｃｈｅｍｉｓｃｈｅｎ Ｋａｍｍｅｒ）において、背面を導電性接触層３‐２１上に配置し、場合によってはそこに圧着させる。これによって、シリコンウェハ３‐１と導電性接触層との間の電気接触が起こる。図３ｆに、電気化学室３‐２０の実施形態の概略を示す。上記導電性接触層３‐２１を、基板保持部（Ｓｕｂｓｔｒａｔｈａｌｔｅｒ）３‐２２とシリコンウェハ３‐１との間の導電結合に用いることにより、シリコンウェハ３‐１の背面を規定の電位にできる。
【００６９】
さらに、上記シリコンウェハ３‐１上には、好ましくは、エッチングカップ３−２３が配置され、このエッチングカップ３−２３は、Ｏ型の輪を介し、防水するように、シリコンウェハ３‐１で封をされている。そして、エッチングカップ３‐２３には、好ましくはシリコンウェハ３‐１の表面のみを覆い、シリコンウェハ３‐１の表面のトレンチを満たす電解液３‐２４を充填する。この電解液３‐２４に逆電極３‐２５を浸ける。この逆電極３‐２５のシリコンウェハ３‐１方向に位置する表面は、シリコンウェハ３‐１に対してほぼ同一平面（ｋｏｐｌａｎａｒ）であり、逆電極３‐２５は、シリコンウェハ３‐１上のトレンチキャパシタの領域をほぼ覆っている。このように、シリコンウェハ３‐１の背面領域における電流密度が均一であるようにし、電流の方向は、シリコンウェハ３‐１の背面に対してほぼ垂直方向に延びていることが好ましい。電流の流れに必要な電圧を、逆電極３‐２５と基板保持部３‐２２との間に位置する電圧源３‐２６を介して印加する。ここで、逆電極３‐２５の電圧は、基板保持部３‐２２との関連から負であることが好ましい。また、この電圧を、シリコンウェハ３‐１の裏面領域の電流密度が１〜１００ｍＡ／ｃｍ^２である値に調節する。この電流、つまりこの平均電流密度を、電流測定器３‐２７を用いて測定する。電気化学室に関して詳述した好ましい実施形態について、２０００年５月３１日のドイツ第１出願（整理番号１００２７９３１．７）に記載されている。
【００７０】
また、電解液として、ＨＦ成分が好ましくは最大で２５％、好ましくは３％であるＨＦ水溶液を使用することが好ましい。平均的なエッチング速度は、電解液の影響も受けて約６０ｎｍ／秒である。この電気化学工程の継続時間は、約５分であることが好ましい。この継続時間は、最も近いトレンチに関するトレンチ壁の厚さ３‐８の半分と、平均的なエッチング速度との比率によって規定される時間よりも、約３倍の時間を要する。このように、メソ細孔の長さを、最も近いトレンチに関するトレンチ壁の厚さの約１．５倍長く形成できる。しかし、この長いメソ細孔は、最も近いトレンチが配置されていない方向にのみ成長できる。このように、隣り合うトレンチ間の領域をも、メソ細孔を形成するために使用する。
【００７１】
図３ｇに、電気化学方法後のトレンチ構造を概略的に示す。エッチングされたメソ細孔３‐３０の直径は、電流密度およびドーピングに応じて、２〜２０ｎｍ、好ましくは２〜１０ｎｍである。その最長は、電気化学方法の長さによって規定される。この実施形態では、メソ細孔の最長は、最も近いトレンチに関するトレンチ壁の厚さの約１．５倍の長さ、つまり約３００ｎｍである。しかし、メソ細孔があらかじめ、空間電荷帯の厚さの約２倍よりも、他のメソ細孔またはトレンチ近くに成長すると、自己不活性化（Ｓｅｌｂｓｔｐａｓｓｉｖｉｅｒｕｎｇ）により、メソ細孔が完全な長さに達することを妨げられる。この実施形態では、空間電荷帯のメソ細孔の側面が約１０〜３０ｎｍなので、２つのメソ細孔間の最短距離３‐４１は、約２０〜６０ｎｍとなる。隣り合うメソ細孔を互いに備えることができる最短距離は、電流密度が１〜１００ｍＡ／ｃｍ２であり、ｎドーピング濃度が約１０^１９ １／ｃｍ^３であることによってほぼ規定される。
【００７２】
また、上記メソ細孔の電気化学エッチング後、シリコンウェハ３‐１の表面の汚染を、場合によっては高ドープされた背面によって防止するために、ｐ型の注入層３‐６を片面のみのエッチングによって除去することが好ましい。
【００７３】
また、キャパシタを製造するために、誘電層および第２電極層をメソ細孔３‐２０に埋設することを簡易化する目的で、メソ細孔３‐３０を拡張する（ａｕｆｇｅｗｅｉｔｅｔ）ことが好ましい。しかし、この拡張は、空間電荷帯によって規定された２つのメソ細孔間の最短距離よりもかなり短くする必要がある。これによって、上記拡張が隣り合うトレンチの隣り合うメソ細孔の間での「短絡」につながらないことが保障される。この実施形態では、拡張されたメソ細孔３‐３０ａを、どちらの側も、約１０ｎｍ〜２０ｎｍに拡張することが好ましい。この結果、拡張されたメソ細孔３‐３０ａの直径は、約２５ｎｍ〜５０ｎｍとなる。また、拡張されたメソ細孔３‐３０ａの長さも、それぞれ、約１０ｎｍ〜２０ｎｍだけ延びる。
【００７４】
また、本発明の方法の実施形態による上記拡張が、トレンチ表面およびメソ細孔３‐３０の表面の酸化後、例えばフッ化水素酸を用いた酸化物のエッチングによって生じることが好ましい。この酸化は、従来技術に基づいた複数の方法によって行うことができる。また、この実施形態では、上記酸化を、Ｈ_２Ｏ_２、ＨＦおよびＨ_２Ｏを用いてウェット化学的に行う。
【００７５】
図３ｈは、上記メソ細孔の直径および長さを酸化工程および酸化エッチング工程によって拡張した後の構造を示す概略図である。次の図では、メソ細孔が木食い虫の穴のような形状に成長する（図示せず）。つまり、メソ細孔は、成長プロセスにおいて方向を変え、つまりカーブ型に延びることができる。さらに、メソ細孔の長さは様々であり、直径も変化する。
【００７６】
また、上記自己不活性化によって、隣り合うトレンチ３‐９のメソ細孔３‐３０は、接触することなく、互いに最短距離を保っている。２つのメソ細孔の間の最短距離は、上記拡張によって短縮するが、この最短距離は、メソ細孔を不活性化する空間電荷帯の厚さよりも薄く拡張する限り、十分である。
【００７７】
さらに、図３ｈに、付加的に埋設されたｎドープ層３‐３１を示す。このｎドープ層３‐３１は、下部トレンチ領域３‐１３においてｎドーピングを高めるための第２ドーピング工程によって形成された層である。第２ｎドーピングは、気相反応によって、または、それに代わるものとして、他のＴＥＡＳ／ＴＥＯＳ被覆工程（Ｂｅｓｃｈｉｃｈｔｕｎｇｓｓｃｈｒｉｔｔ）および続くアニールプロセスによって、生じることが好ましい。なお、アニールプロセスによって、ｎドーピング材料は、むき出しのシリコンに、つまり、特に下部トレンチ領域３‐１３のトレンチ壁３‐９および拡張されたメソ細孔３‐３０ａの壁に吸収され（ｈｉｎｅｉｎｔｒｅｉｂｔ）、活性化される。このように高密度にｎドープされた層は、トレンチ３‐９の領域において、好ましくは埋設されたｎドープ層３‐３１を形成する。この層は、一方ではトレンチキャパシタの第１電極層を、他方では隣り合うトレンチの第１電極間における低抵抗の結合を構成することが好ましい。これによって、第１電極は、共通の電位を有する。こうして、「埋め込み板」が有効に形成される。
【００７８】
以下の工程は、従来技術であり、図３ｉに概略的に示されている。これらの工程は、窒化物層の蒸着、および、酸化物層の形成を含んでいる。なお、この酸化物層は、ＮＯ層として、トレンチ３‐９の表面に薄い誘電層３‐３４と、拡張されたメソ細孔３‐３０ａとを共に構成している。そして、ｎドープされたポリシリコン充填部を、メモリキャパシタの第２電極３‐３６として、トレンチおよびメソ細孔の誘電層３‐３４上に埋設する。そして、第２電極３‐３６のポリシリコンを、約１３００ｎｍまで再びエッチバックすることが好ましい。なぜなら、その場所において、トレンチカラー（Ｇｒａｂｅｎｋｒａｅｇｅｎ）の絶縁用空間を形成するからである。次に、誘電層３‐３４および垂直方向に電気的に絶縁性の被覆層３‐１５を、フッ化水素酸によってポリシリコンのところまで再び除去する。
【００７９】
また、上記他の工程は、埋設されたｎドープ層３‐３１およびトレンチキャパシタの第２電極３‐３６を、例えば選択トランジスタおよび直流電圧電位に接続されることに関する。この工程を、従来技術に基づいた方法によって実施できるが、ここでは詳述を行わない。
【００８０】
図４に、本発明に係る半導体メモリ用のトレンチキャパシタ３‐４０の実施形態を、シリコンウェハ３‐１の表面の平面図として概略的に示す。
【００８１】
図４のトレンチキャパシタ３‐４０を、第１方向に距離Ａ１を保ち、第２方向に距離Ａ２を保った規則的な平面構造に配置する。この場合、両方向は、互いにほぼ垂直に位置している。また、図４には、トレンチキャパシタ３‐４０のトレンチ３‐９にそれぞれ配置された第２電極３‐３６および誘電層３‐３４を、各トレンチキャパシタ３−４０に関して示す。また、トレンチ壁からほぼ放射状の方向に拡張され、酸化後に酸化物エッチングによって拡張されたメソ細孔３‐３０ａを、概略的に示す。実際には、拡張されたメソ細孔３‐３０ａはシリコンウェハ３‐１の表面下にあるので、目に見えない。そして、これらの拡張されたメソ細孔３‐３０ａによって、トレンチ３‐９の全表面積が増す。上記誘電層３‐３４および第２電極３‐３６については、紙面の都合から（ａｕｓ Ｐｌａｔｚｇｒｕｅｎｄｅｎ）、メソ細孔には示していない。この有効な実施形態において、第１電極は、同様に、シリコン盤の表面下に位置する埋設されてｎドープされた層（図４に示さない）に存在している。
【００８２】
トレンチ３‐９の拡張されたメソ細孔３‐３０ａの長さは、メソ細孔が成長する際のメソ細孔の自己不活性化のゆえに、様々である。また、上記自己不活性化は、２つのメソ細孔３‐４１間の（または１つのトレンチに対する）距離が最短になった直後に行われる。したがって、このメソ細孔は、隣り合うトレンチがさらに離れている方向には、特に長くなる。
【００８３】
このように、電気化学プロセスを長時間の行うことによって、メソ細孔は、好ましくは他のメソ細孔が既に形成された位置にまで成長する。こうして、メソ細孔を形成するためのトレンチ間の体積領域（Ｂｅｒｅｉｃｈｅ ｄｅｓ Ｖｏｌｕｍｅｎｓ）をも使用できる。他の方法、例えば表面積を増やすためにトレンチが放射状に拡張した場合には、これらの体積領域を利用できない。さらに、異なるトレンチのメソ細孔間の距離が最短であると認められない場合には、メソ細孔間において「短絡」が生じるという危険はない。なぜなら、自己不活性化が、２つのメソ細孔を接触させないだけでなく、安全な距離に保つからである。したがって、自己不活性化の特性のゆえ、できるだけ広い表面を電極用に形成するため、トレンチ間にある使用できるシリコン体積を、最適な方法で用いることができる。
【００８４】
図５に、本発明に係るトレンチキャパシタの他の有効な実施形態を示す。この実施形態は、とりわけトレンチキャパシタ３‐４０用のトレンチ３‐９の配置の点で、図４の実施形態とは異なっている。この有効な実施形態では、トレンチを、ある方向には規則的な距離Ａ１、もう１つの方向Ａ２には規則的な距離Ａ２を保つように、一対のトレンチとして配置する。そして、一対を互いに密接して配置することによって、トレンチ壁の表面積を増すためのトレンチ３‐９を、狭い範囲において同心状に拡張できる。なぜなら、さもないと、一対のトレンチが互いに接触する危険が発生するからである。そうなった場合、トレンチ間の体積の大部分は使用されない。
【００８５】
しかし、本発明によるメソ細孔３‐９の自己不活性化成長のために、最も近い一対のトレンチパートナとの「短絡」を起こすことなく、メソ細孔を用いることにより、トレンチの離れて位置する領域にもトレンチ表面を形成できる。このように、トレンチ間の半導体基板の体積を、トレンチキャパシタ表面容量をできるだけ高くするために効果的に使用できる。
【図面の簡単な説明】
【図１】
従来技術に係る個々のトレンチキャパシタを示す図である。
【図２ａ】
従来技術に係る半導体メモリ用トレンチキャパシタの製造方法を示した概略図である。
【図２ｂ】
従来技術に係る半導体メモリ用トレンチキャパシタの製造方法を示した概略図である。
【図２ｃ】
従来技術に係る半導体メモリ用トレンチキャパシタの製造方法を示した概略図である。
【図２ｄ】
従来技術に係る半導体メモリ用トレンチキャパシタの製造方法を示した概略図である。
【図３ａ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｂ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｃ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｄ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｅ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｆ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｇ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｈ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図３ｉ】
本発明に係る半導体メモリ用トレンチキャパシタ構造の製造方法を示した概略図である。
【図４】
半導体メモリ用メソ細孔を備えたトレンチキャパシタの本発明による第１構造を（平面図として）示した概略図である。
【図５】
半導体メモリ用メソ細孔を備えたトレンチキャパシタの本発明による第２構造を（平面図として）示した概略図である。
【符号の説明】
１‐１　　　　　シリコン基板
１‐２　　　　　トレンチ
１‐３　　　　　絶縁層
１‐４　　　　　第２電極
１‐６　　　　　接触層
２‐１　　　　　シリコンウェハ
２‐２　　　　　パッド酸化物
２‐３　　　　　窒化物層
２‐４　　　　　酸化物層
２‐５　　　　　ポリシリコン層
２‐６　　　　　フォトレジストマスク層
２‐７　　　　　第１ドライエッチングガス
２‐８　　　　　第２ドライエッチングガス
２‐１０　　　　第１電極
２‐１１　　　　誘電体
２‐１２　　　　第２電極
２‐１３　　　　マスク開口部
２‐１５　　　　トレンチ
３‐１　　　　　シリコンウェハ
３‐２　　　　　パッド酸化物
３‐３　　　　　窒化物層
３‐４　　　　　ＢＳＧ層
３‐５　　　　　ｐ型の注入
３‐６　　　　　ｐ型の注入層
３‐８　　　　　トレンチ壁の厚さ
３‐９　　　　　トレンチ
３‐１０　　　　ＴＥＡＳ／ＴＥＯＳ酸化物層
３‐１１　　　　トレンチ壁表面
３‐１２　　　　上部トレンチ領域
３‐１３　　　　下部トレンチ領域
３‐１４　　　　ポリシリコン
３‐１５　　　　垂直方向に電気的に絶縁された被覆層
３‐１５ａ　　　電気的に絶縁された第２被覆層
３‐１６　　　　水平方向に電気的に絶縁された被覆層
３‐１７　　　　ｎドープ層
３‐２０　　　　電気化学室
３‐２１　　　　導電性接触層
３‐２２　　　　基板保持部
３‐２３　　　　エッチングカップ
３‐２４　　　　電解液
３‐２５　　　　逆電極
３‐２６　　　　電圧源
３‐２７　　　　電流測定器
３‐３０　　　　メソ細孔
３‐３０ａ　　　拡張されたメソ細孔
３‐３１　　　　埋設されたｎドープ層
３‐３４　　　　誘電層
３‐３６　　　　第２電極
３‐４０　　　　トレンチキャパシタ
３‐４１　　　　２つのメソ細孔間の最短距離

Claims (44)

1. 半導体基板の正面側に１つまたは複数のトレンチであって、そのトレンチ壁表面において予めｎドーピングされたトレンチを有する半導体基板を用意する工程と、
   電解液を、半導体基板の正面側に塗布する工程と、
   電圧を、半導体基板の背面側と電解液との間に印加し、その結果、所定の電流密度を有する電流が流れ、かつ、メソ細孔がトレンチ壁に生成される工程と、
   第１電極を、トレンチおよびこれに属するメソ細孔に生成する工程と、
   誘電体を、第１電極に塗布する工程と、
   第２電極を、誘電体に形成する工程とを有する、少なくとも１つのトレンチキャパシタの製造方法。
2. 上記トレンチは、規則的な平面構造に配置されていることを特徴とする請求項１に記載の方法。
3. 上記トレンチは、ほぼ同じ形状を有していることを特徴とする請求項１または２に記載の方法。
4. 上記トレンチの断面は、半導体基板の表面から見ると、楕円形またはほぼ円形であることを特徴とする上記請求項の何れか１項に記載の方法。
5. 上記トレンチは、半導体基板の表面における各トレンチの最大断面の１０倍の深さであること特徴とする上記請求項の何れか１項に記載の方法。
6. 上記半導体基板の表面は、トレンチの間の領域において、電圧が印加されている間、好ましくは窒化物により構成される、電気的に絶縁されている水平方向の被覆層によって被覆されていることを特徴とする上記請求項の何れか１項に記載の方法。
7. 上記トレンチは、上部トレンチ領域および下部トレンチ領域をそれぞれ備えており、上部トレンチ領域のトレンチ壁表面は、電圧が印加されている間、好ましくは窒化物により構成される、電気的に絶縁されている垂直方向の絶縁層によって被覆されており、下部トレンチ領域のトレンチ壁表面は、電圧が印加されている間、電気的に絶縁されている被覆層により被覆されていないことを特徴とする上記請求項の何れか１項に記載の方法。
8. 上記下部トレンチ領域のトレンチ壁は、ｎドープされていることを特徴とする請求項７に記載の方法。
9. 上記下部トレンチ領域のトレンチ壁のドーピングおよび電流密度は、所定の平均メソ細孔密度が生成されるように選択されることを特徴とする請求項７から８に記載の方法。
10. 上記所定の電流密度は、半導体基板の裏面側と、電解液に埋設されている逆電極との間の電圧によって生成されることを特徴とする上記請求項の何れか１項に記載の方法。
11. 上記半導体基板の裏面側の電気的な接触の前に、半導体基板の背面側にドーピング層を生成するためのドーピング工程が行われることを特徴とする請求項１０に記載の方法。
12. 上記半導体基板の裏面側のドーピング層は、メソ細孔が生成された後、除去されることを特徴とする請求項１１に記載の方法。
13. 上記電解液は、好ましくは、多くても２５％のＨＦ成分を含んでいるＨＦ水溶液であることを特徴とする上記請求項の何れか１項に記載の方法。
14. 上記半導体基板の裏面側と、電解液との間の電圧は、半導体基板の背面側を通る電流密度が、１００ｍＡ／ｃｍ^２よりも小さく、好ましくは５０ｍＡ／ｃｍ^２よりも小さいように設計されていることを特徴とする上記請求項の何れか１項に記載の方法。
15. トレンチの上記メソ細孔のメソ細孔直径は、平均して５ｎｍよりも大きいことを特徴とする上記請求項の何れか１項に記載の方法。
16. 上記メソ細孔は、誘電体を塗布する前に拡張されることを特徴とする上記請求項の何れか１項に記載の方法。
17. トレンチの上記メソ細孔のメソ細孔直径は、平均して５０ｎｍよりも小さいことを特徴とする上記請求項の何れか１項に記載の方法。
18. 上記トレンチは、長さが、最も近いのトレンチに関するトレンチ壁の厚さの４分の１よりも長く、好ましくはその半分よりも長いメソ細孔を備えていることを特徴とする上記請求項の何れか１項に記載の方法。
19. 電解液と半導体基板との間への電圧の印加が、最も近いトレンチに関するトレンチ壁の厚さの半分と、平均エッチング速度との比率によって規定される時間よりも長く続くことを特徴とする上記請求項の何れか１項に記載の方法。
20. 上記メソ細孔は、隣り合うトレンチに接触しないことを特徴とする上記請求項の何れか１項に記載の方法。
21. トレンチキャパシタの第１電極は、トレンチのトレンチ壁表面とメソ細孔の表面とのｎドープされている領域により規定されることを特徴とする上記請求項の何れか１項に記載の方法。
22. トレンチキャパシタの上記第１電極を製造するために、ｎドーピング工程が実施されることを特徴とする請求項２１に記載の方法。
23. 上記トレンチキャパシタの誘電体は、酸化物―窒化物―酸化物層、窒化物―酸化物層、アルミニウム―酸化物層、または、ジルコニウム―酸化物層であることを特徴とする上記請求項の何れか１項に記載の方法。
24. 上記トレンチキャパシタの第２電極は、ポリシリコンまたはタングステン−シリコン化物であることを特徴とする上記請求項の何れか１項に記載の方法。
25. 上記トレンチは、メモリセル用メモリキャパシタであることを特徴とする上記請求項の何れか１項に記載の方法。
26. 上記メモリセルは、ＤＲＡＭ装置または強誘電半導体メモリのメモリセルであることを特徴とする請求項２５に記載の方法。
27. 上記トレンチが、電気化学方法により生成されることを特徴とする上記請求項の何れか１項に記載の方法。
28. 上記トレンチおよびメソ細孔を生成するための電気化学方法に用いられる、背面側の電気的な接触は、同じ電気化学室において行われることを特徴とする請求項２７に記載の方法。
29. 上記半導体基板が、ｐドープされているシリコン基板であることを特徴とする上記請求項の何れか１項に記載の方法。
30. 半導体基板の正面側に少なくとも１つのトレンチキャパシタを有する半導体装置であって、
    トレンチキャパシタは、トレンチ壁にメソ細孔を有する少なくとも１つのトレンチを、半導体基板に備えており、
    トレンチキャパシタのトレンチ壁およびメソ細孔の壁は第１電極を備え、あるいは、トレンチキャパシタのトレンチ壁およびメソ細孔の壁に第１電極が形成されており、
    トレンチキャパシタの第１電極に、誘電体が塗布されており、
    トレンチキャパシタの誘電体に、第２電極が形成されている半導体装置。
31. 上記トレンチキャパシタは、多様に、好ましくは規則的な平面構造に構成されていることを特徴とする請求項３０に記載の半導体装置。
32. 上記トレンチは、相互にほぼ同じ形状を有していることを特徴とする請求項３０から３１に記載の半導体装置。
33. 上記トレンチの断面は、半導体基板の表面から見ると、楕円形またはほぼ円形であることを特徴とする請求項３０から３２に記載の半導体装置。
34. 上記トレンチは、半導体基板の表面におけるトレンチの最大断面の１０倍の深さであること特徴とする請求項３０から３３に記載の半導体装置。
35. 上記トレンチは、上部トレンチ領域と下部トレンチ領域とを備え、下部トレンチ領域だけがメソ細孔を備えていることを特徴とする請求項３０から３４に記載の半導体装置。
36. 上記トレンチの平均メソ細孔直径は、それぞれに、５ｎｍより大きいことを特徴とする請求項３０から３５に記載の半導体装置。
37. 上記トレンチの平均メソ細孔直径は、それぞれに、５０ｎｍより小さいことを特徴とする請求項３０から３６に記載の半導体装置。
38. 上記トレンチは、長さが、最も近いトレンチに関するトレンチ壁の厚さの４分の１よりも長く、好ましくはその半分よりも長いメソ細孔を備えていることを特徴とする請求項３０から３７に記載の半導体装置。
39. 上記メソ細孔は、隣り合うトレンチに接触しないことを特徴とする請求項３０から３８に記載の半導体装置。
40. トレンチキャパシタの上記誘電体は、酸化物―窒化物―酸化物層、窒化物―酸化物層、アルミニウム―酸化物層、または、ジルコニウム―酸化物層であることを特徴とする請求項３０から３９に記載の半導体装置。
41. トレンチキャパシタの上記第２電極は、ポリシリコンまたはタングステン―シリコン化物であることを特徴とする請求項３０から４０に記載の半導体装置。
42. 上記半導体基板は、シリコンにより構成されていることを特徴とする請求項３０から４１に記載の半導体装置。
43. 上記トレンチキャパシタは、メモリセル用メモリキャパシタであることを特徴とする請求項３０から４２に記載の半導体装置。
44. 上記メモリセルは、ＤＲＡＭ装置または強誘電半導体メモリのメモリセルであることを特徴とする請求項４３に記載の半導体装置。