JP2004212964A

JP2004212964A - 液晶表示装置の製造方法

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Publication number: JP2004212964A
Application number: JP2003409523A
Authority: JP
Inventors: Soon-Sung Yoo; スン−ソン・ユ; Youn-Gyoung Chang; ヨン−ギョン・チャン; Heung-Lyul Cho; ホン−リュル・チョ; Seung-Hee Nam; ソン−ヒ・ナム
Original assignee: LG Philips LCD Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2002-12-30
Filing date: 2003-12-08
Publication date: 2004-07-29
Anticipated expiration: 2023-12-08
Also published as: DE10361649A1; KR20040060453A; TWI238283B; US6960484B2; CN1512253A; CN1236353C; US20040126917A1; JP3860165B2; TW200412467A; KR100904757B1; DE10361649B4

Abstract

【課題】別途のマスク工程の追加無しに合着後、エッチング工程を通じてパッド部をオープンさせることができ、マスク工程の最小化で製造費用及び工程時間を減少させる液晶表示装置の製造方法を提供する。
【解決手段】ゲートパッド部及びデータパッド部の絶縁層をエッチングしない状態でマスク工程を完了し、上部及び下部基板を合着後ゲートパッド部及びデータパッド部の絶縁層をエッチングする方法を利用して３マスク工程により液晶表示装置を製造する。
【選択図】図６ｃ

Description

本発明は液晶表示装置に関するもので、特に３マスク工程による液晶表示装置の製造方法に関するものである。

液晶表示装置の駆動原理は液晶の光学的異方性と分極性質を利用するものである。この液晶は構造が細く長い為分子の配列に方向性を持っており、人為的に液晶に電気電場を印加して分子配列の方向を制御することができる。従って、上記液晶の分子配列方向を任意に調節すれば、液晶の分子配列が変化するようになり、光学的異方性により液晶の分子配列方向に光が屈折して画像情報を表現することができる。

現在、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）と薄膜トランジスタに連結された画素電極が行列方式に配列された能動行列液晶表示装置（Active Matrix LCD：ＡＭ−ＬＣＤ）が解像度及び動画像具現能力が優れ最も注目を受けている。

図１は一般的な液晶表示装置の一部領域に対する体立体図である。図に示した樣に、上部及び下部基板１０、３０が相互に一定間隔離隔されて対向しており、この上部及び下部基板１０、３０の間には液晶層５０が介在されている。

上記下部基板３０上部には多数個のゲート及びデータ配線３２、３４が相互に交差されており、このゲート及びデータ配線３２、３４が交差する地点に薄膜トランジスタＴが形成されており、ゲート及びデータ配線３２、３４が交差する領域に定義される画素領域Ｐには薄膜トランジスタＴと連結された画素電極４６が形成されている。

図面には詳細に図示していないが、薄膜トランジスタＴはゲート電極と、ソース電極及びドレイン電極、そしてアクティブ層で構成される。

そして、上部基板１０下部にはブラックマトリックス１４、カラーフィルタ層１２、共通電極１６が順次順次形成されている。

図面には詳細に図示していないが、カラーフィルタ層１２は特定な波長帯の光のみを透過させる赤、緑、青のサブカラーフィルタを含み、上記ブラックマトリックス１４はサブカラーフィルタの境界部に位置して液晶の配列が制御されない領域上の光を遮断する。

そして、上部及び下部基板１０、３０の各外部面には偏光軸と平行な光だけを透過させる上部及び下部偏光板５２、５４が位置し、下部偏光板５４下部には別途の光源であるバックライト（back light）が配置されている。

以下、前述した液晶表示装置用アレー基板の構造及び製造工程に対し図面を参照して詳細に説明する。図２は従来の液晶表示装置用アレー基板に対する平面図で、ひとつの画素領域を基準に非表示領域に位置するゲートパッド部及びデータパッド部を含めて説明し、上記図１の説明と重複される部分に対する説明は簡略にする。

図に示した樣に、第１方向にゲート配線６４が形成されており、第１方向と交差する第２方向にデータ配線７８が形成されており、ゲート配線６４及びデータ配線７８が交差する領域は画素領域Ｐに定義され、上記ゲート配線６４及びデータ配線７８の交差地点には薄膜トランジスタＴが位置し、薄膜トランジスタＴと連結されて画素電極９４が形成されている構造で、上記薄膜トランジスタＴにはゲート配線６４から分岐されたゲート電極６２と、データ配線７８から分岐されたソース電極７４と、ソース電極７４と離隔されるように位置するドレイン電極７６と、上記ゲート電極６２、ソース電極７４及びドレイン電極７６を覆う領域にアイランド（island）パターンで構成されたアクティブ層７２が構成される。上記画素電極９４はドレイン電極７６との接触を通じて薄膜トランジスタＴと電気的に連結される。

そして、上記画素電極９４は前端がゲート配線６４と一定間隔重畳されるように位置するが、上記画素電極９４と重畳されるゲート配線６４の領域は第１キャパシタ電極の機能をする。

一方、上記データ配線７８と同一物質でアイランドパターンをなし、上記ゲート配線６４と重畳されるように位置して、上記画素電極９４と連結されてキャパシタ電極８８が形成されており、重畳するキャパシタ電極８８とゲート配線６４は絶縁体が介在された状態でストレージキャパシタＣ_STをなす。

尚、上記ゲート配線６４及びデータ配線７８の一終端にはそれぞれゲートパッド６８及びデータパッド８２が位置し、上記ゲートパッド６８及びデータパッド８２を覆う領域にはアイランドパターンをなし、上記画素電極９４と同一物質で構成されたゲートパッドターミナル９６及びデータパッドターミナル９８がそれぞれ形成されている。

図３ａ乃至３ｅ、図４ａ乃至４ｅ、図５ａ乃至５ｅは、上記図２の切断線III-III、IV-IV、及びV-Vに従い切断された断面を段階別に示した断面図で、図３ａ乃至３ｅは上記図２の切断線III-IIIに従い薄膜トランジスタ部、画素部、ストレージキャパシタ部に対する断面図であり、図４ａ乃至４ｅは上記図２の切断線IV-IVに従うデータパッド部に対する断面図であり、図５ａ乃至５ｅは上記図２の切断線V-Vに従うゲートパッド部に対する断面図である。

図３ａ、４ａ、５ａに図示したように、基板６０上に第１金属物質を蒸着した感光性物質であるＰＲ（photo-resist）を利用したフォトリソグラフィ（photolithography）工程で定義されるマスク工程である第１マスク工程によりゲート電極６２、ゲート配線６４、ゲートパッド６８を形成する。

図面には図示していないが、上記ゲート配線６４でゲート電極６２が一方向に分岐されており、ゲートパッド６８はゲート配線６４の一終端に位置するパターンに該当する。

図３ｂ、４ｂ、５ｂでは、上記ゲート電極６２、ゲート配線６４、ゲートパッド６８を覆う領域に第１絶縁物質、非晶質シリコン及び不純物を含む非晶質シリコンを順次形成した後、第１絶縁物質をゲート絶縁膜７０にして、非晶質シリコンと不純物非晶質シリコンを第２マスク工程によりパターン化して、上記ゲート電極６２を覆う位置にアクティブ層７２と不純物半導体パターン７３ａを形成する。

図３ｃ、４ｃ、５ｃに図示したように、上記不純物半導体パターン７３ａを含む基板６０上部に第２金属物質を形成した後、第３マスク工程によりパターン化して、上記ゲート電極６２上部で相互一定間隔離隔されるソース電極７４及びドレイン電極７６と、上記ソース電極７４と連結されているデータ配線７８と、上記ゲート配線６４を覆う領域のキャパシタ電極８０と、図面で図示していないが、上記データ配線７８の一終端に位置するデータパッド８２を形成する。

続いて、上記ソース電極７４及びドレイン電極７６をマスクに利用して、露出された不純物半導体パターン７３ａを除去することで、オーム接触層７３を形成しアクティブ層７２を露出させる。露出されたアクティブ層７２は薄膜トランジスタＴのチャネルｃｈになる。

ここで、上記ゲート電極６２、アクティブ層７２、ソース電極７４及びドレイン電極７６は薄膜トランジスタＴを形成している。

図３ｄ、４ｄ、５ｄに図示したように、上記薄膜トランジスタＴを覆う領域に第２絶縁物質を形成した後、第４マスク工程により上記ドレイン電極７６、キャパシタ電極８０、ゲートパッド６８、データパッド８２を各々一部露出させるドレインコンタクトホール８６、キャパシタコンタクトホール８８、ゲートパッドコンタクトホール９０、データパッドコンタクトホール９２を持つ保護膜８４を形成する。

この時、上記ゲートパッド６８を覆う領域にはゲート絶縁膜７０及び保護膜８４が順次積層された構造である為に、上記ゲートパッドコンタクトホール９０はゲート絶縁膜７０及び保護膜８４を通じて形成される。

図３ｅ、４ｅ、５ｅに図示したように、上記保護膜８４上部に透明導電性物質を形成した後、第５マスク工程により、上記ドレインコンタクトホール８６とキャパシタコンタクトホール８８を通じてドレイン電極７６及びキャパシタ電極８０と連結される画素電極９４、ゲートパッドコンタクトホール９０を通じてゲートパッド６８と連結されるゲートパッドターミナル９６及びデータパッドコンタクトホール９２を通じてデータパッド８２と連結されるデータパッドターミナル９８を形成する。上記画素電極９４は画素領域Ｐを主領域にして形成される。上記ゲート配線６４とキャパシタ電極８０が重畳された領域はストレージキャパシタＣ_STを形成している。

このように、従来の液晶表示装置用アレー基板の製造工程は５マスク工程により形成されたが、各マスク工程別に物理的／化学的工程が包含される為に、マスク工程数が多いほど製品に損傷が加わる確率が高くなり、製造費用が高くなる問題点があった。

上記問題点を解決する為、本発明は工程が単純化された液晶表示装置及びその製造方法を提供するのを特徴とする。

この為、本発明ではゲートパッド部及びデータパッド部の絶縁層をエッチングしない状態でマスク工程を完了し、上部及び下部基板を合着後ゲートパッド部及びデータパッド部の絶縁層をエッチングする方法を利用して３マスク工程により液晶表示装置の製造方法を提供しようとする。

上記目的を達成する為、本発明に従う液晶表示装置の製造方法では、第１基板上に第１マスク工程を通じてゲート配線とゲート電極、ゲートパッドを形成する段階と；上記ゲート配線、ゲート電極、ゲートパッドを含む上記第１基板上に第２マスク工程を通じてデータ配線と、データパッド、ソース電極、ドレイン電極及びアクティブ層を形成する段階と；上記データ配線とデータパッド、ソース電極及びドレイン電極を含む第１基板上に第３マスク工程を通じて画素電極とデータパッドターミナルを形成する段階と；上記画素電極とデータパッドターミナルを含む第１基板の全面に保護膜を形成する段階と；上記ゲートパッドを有するゲートパッド部と上記データパッドを有するデータパッド部を現わすように上記保護膜を含む第１基板を第２基板と合着する段階と；上記第１基板と第２基板の間に液晶物質を注入させる段階と；上記露出されたゲートパッド部とデータパッド部の保護膜を除去する段階を含む。

上記ゲートパッド部とデータパッド部の保護膜を除去する段階は上記液晶表示装置をエッチング液に入れるディッピング（dipping）方式により行われる。

上記保護膜はシリコン窒化膜とシリコン酸化膜中いずれかひとつで形成され、上記エッチング液は弗酸（ＨＦ）を含むことができる。

上記第２マスク工程は、上記ゲート配線とゲート電極及びゲートパッドを含む第１基板上にゲート絶縁膜を形成する段階と；上記ゲート絶縁膜上に非晶質シリコン層、不純物非晶質シリコン層及び金属層を形成する段階と；上記金属層上部に第１厚さと上記第１厚さより薄い第２厚さをもつホトレジストパターンを形成する段階と；上記ホトレジストパターンに沿って上記金属層と上記不純物非晶質シリコン層及び非晶質シリコン層を選択的にエッチングする段階と；上記第２厚さを有するホトレジストパターンを除去する段階と；上記第２厚さを有するホトレジストパターンを除去して露出された上記金属層を選択的にエッチングする段階と；残っている上記ホトレジストパターンを除去する段階を含む。

上記第３マスク工程は上記第２厚さを有するホトレジストパターンを除去して露出された上記金属層を選択的にエッチングすることで露出された上記不純物非晶質シリコン層を選択的に除去する段階を含むことができる。

上記第２マスク工程は上記ゲート絶縁膜を選択的に除去する段階を更に含むことができる。

上記第３マスク工程は上記データ配線とソース電極を覆うデータバッファパターンを形成する段階を含むことができる。

上記ゲート配線とゲート電極及びゲートパッドはアルミニウムで構成することができ、上記ゲート配線とゲート電極及びゲートパッドは透明導電物質層を更に含むこともできる。
非晶質シリコン層と不純物非晶質シリコン層が上記データ配線及びデータパッド下部に形成されることができる。

上記第２マスク工程は上記ゲート配線上部にキャパシタ電極を形成する段階を含むことができる。

この時、上記画素電極は上記キャパシタ電極と接触し、上記キャパシタ電極は上記ゲート配線と共にストレージキャパシタを形成する。一方、非晶質シリコン層と不純物非晶質シリコン層が上記キャパシタ電極下部に形成されることができる。

上記第２マスク工程は上記ゲートパッド上部に位置し上記ゲートパッドの中央部に対応するパッドオープン部を有するゲートパッドバッファパターンを形成する段階を含むこともできる。

非晶質シリコン層と不純物非晶質シリコン層が上記ゲートパッドバッファパターン下部に形成されることができる。

上記第３マスク工程は上記パッドオープン部を通じて上記ゲートパッドと連結されるゲートパッドターミナルを形成する段階を含むことができる。

上記第２マスク工程はスリット（slit）マスクを利用することができ、又はハーフトン（halftone）マスクを利用することができる。

本発明に従うほかの液晶表示装置の製造方法では、第１基板上に第１マスク工程を通じてゲート配線とゲート電極、ゲートパッドを形成する段階と；上記ゲート配線、ゲート電極、ゲートパッドを含む上記第１基板上に第２マスク工程を通じてデータ配線と、データパッド、ソース／ドレインパターン及びアクティブ層を形成する段階と；上記データ配線とデータパッド、ソース／ドレインパターンを含む第１基板上に第３マスク工程を通じて画素電極とデータバッファパターン及びデータパッドターミナルを形成し、上記画素電極とデータバッファパターンをマスクにし上記ソース／ドレインパターンをパターン化してソース及びドレイン電極を形成する段階と；上記画素電極とデータバッファパターン及びデータパッドターミナルを含む第１基板の全面に保護膜を形成する段階と；上記ゲートパッドを有するゲートパッド部と上記データパッドを有するデータパッド部を現わすように上記保護膜を含む第１基板を第２基板と合着する段階と；上記第１基板と第２基板の間に液晶物質を注入する段階と；上記露出されたゲートパッド部とデータパッド部の保護膜を除去する段階を含む。

上記ゲートパッド部とデータパッド部の保護膜を除去する段階は上記液晶表示装置をエッチング液に入れるディッピング方式により行うことができる。

上記第２マスク工程は上記ゲート配線とゲート電極及びゲートパッドを含む第１基板上にゲート絶縁膜を形成する段階と；上記ゲート絶縁膜上に非晶質シリコン層、不純物非晶質シリコン層及び金属層を形成する段階と；上記金属層上部にホトレジストパターンを形成する段階と；上記ホトレジストパターンに従い上記金属層と上記不純物非晶質シリコン層及び非晶質シリコン層を選択的にエッチングする段階と；残っている上記ホトレジストパターンを除去する段階を含む。

上記第３マスク工程は上記ソース電極とドレイン電極をマスクにして上記不純物非晶質シリコン層を選択的に除去する段階を含むことができる。

上記ゲート配線とゲート電極及びゲートパッドはアルミニウムで構成することができ、上記ゲート配線とゲート電極及びゲートパッドは透明導電物質層を更に含むことができる。

非晶質シリコン層と不純物非晶質シリコン層を上記データ配線及びデータパッド下部に形成することができる。

上記第２マスク工程は上記ゲート配線上部にキャパシタ電極を形成する段階を含むことができ、上記画素電極は上記キャパシタ電極と接触し、上記キャパシタ電極は上記ゲート配線と共にストレージキャパシタを形成する。この時、非晶質シリコン層と不純物非晶質シリコン層を上記キャパシタ電極下部に形成することもできる。

上記第２マスク工程は上記ゲートパッド上部に位置し上記ゲートパッドの中央部に対応するパッドオープン部を有するゲートパッドバッファパターンを形成する段階を含むことができ、非晶質シリコン層と不純物非晶質シリコン層が上記ゲートパッドバッファパターン下部に形成されることもできる。尚、上記第３マスク工程は上記パッドオープン部を通じて上記ゲートパッドと連結されるゲートパッドターミナルを形成する段階を含むこともできる。

このように、本発明に従う３マスク工程を利用した液晶表示装置及びその製造方法によれば、別途のマスク工程追加なしに合着後エッチング工程を通じてパッド部をオープンさせることができ、マスク工程の最小化で製造費用及び工程時間を減少させることができ生産収率を高めることができる。

以下、本発明に従う望ましい実施の形態を図面を参照し詳細に説明する。
--第１の実施の形態--
図６ａ乃至６ｃは、本発明の第１の実施の形態に従う液晶表示装置用アレー基板の平面図であり、図７ａ乃至７ｈ、図８ａ乃至８ｈ、図９ａ乃至９ｈは、本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図である。

図６ａ、７ａ、８ａ、９ａに図示したように、基板１１０上に第１金属物質を利用した第１マスク工程により、第１方向のゲート配線１１２と、上記ゲート配線１１２から分岐されたゲート電極１１４と、ゲート配線１１２の一終端に位置するゲートパッド１１６を形成する。ここで、上記ゲート配線１１２の一部はストレージキャパシタの第１電極になる。

本実施の形態に従う第１金属物質は二重層構造で構成されるのを特徴とし、下部層は比抵抗値が抵い金属物質から選択され、上部層は透明導電性物質から選択されたことを特徴とする。

ひとつの例として、上記第１金属物質の下部層はアルミニウムネオジミウム（ＡｌＮｄ）にし、上部層はＩＴＯ（indium tin oxide）にすることもできる。

より詳細に説明すると、上記ゲート配線１１２は第１ゲート配線物質層１１２ａ、第２ゲート配線物質層１１２ｂで構成され、ゲート電極１１４は第１ゲート電極物質層１１４ａ、第２ゲート電極物質層１１４ｂ、ゲートパッド１１６は第１ゲートパッド物質層１１６ａ、第２ゲートパッド物質層１１６ｂで構成されたことを特徴とする。

次に、図６ｂと図７ｂ乃至７ｅ、図８ｂ乃至８ｅ、及び図９ｂ乃至９ｅに図示したように、第２マスク工程を通じてアクティブ層とデータ配線、ソース及びドレイン電極、キャパシタ電極、さらにデータパッドを形成する。

このような第２マスク工程に対し添附した図面を参照し詳細に説明する。先ず、図７ｂ、８ｂ、９ｂに図示したように、上記ゲート電極１１４、ゲート配線１１２、ゲートパッド１１６を覆う基板全面に、第１絶縁物質、非晶質シリコン、不純物を含む非晶質シリコン、第２金属物質を順次蒸着又は塗布して、ゲート絶縁膜１２０、非晶質シリコン層１２２、不純物非晶質シリコン層１２３、金属層１２４を順次形成した後、第２マスク工程により上記金属層１２４を覆う領域にＰＲ物質を塗布し、露光、現像工程を通じてパターン化し、上記ゲート電極１１４を覆う位置の第１ＰＲパターン１２６ａと、ゲート配線１１２を覆う位置の第２ＰＲパターン１２６ｂと、データパッドが形成される領域と対応する位置の第３ＰＲパターン１２６ｃと、ゲートパッド１１６を覆う位置の第４ＰＲパターン１２６ｄを形成する。

図面で図示していないが、上記第１ＰＲパターン１２６ａと第３ＰＲパターン１２６ｃは一体形パターンを形成している。即ち、上記第３ＰＲパターン１２６ｃは上記第１ＰＲパターン１２６ａの一終端部に位置するパターンに該当する。

この時、上記第１ＰＲパターン１２６ａは第１及び第２厚みを有するが、上記ゲート電極１１４の中央部と対応する位置の第２厚みは回折露光により第１厚みより薄く形成される。第２乃至第４ＰＲパターン１２６ｂ、１２６ｃ、１２６ｄは第１ＰＲパターン１２６ａの第１厚みと同一な厚みを有する。第４ＰＲパターン１２６ｄはゲートパッド１１６の中央部と対応する位置で金属層１２４を露出させるオープン部１２８をもつのを特徴とする。

上記回折露光工程は光の透過量を調節することができるハーフトーンマスク（half-tone mask）又はスリットマスク（slit mask）を利用して、別途のマスク工程の追加無しに望む領域のＰＲ層だけを選択的に薄く形成する工程に該当する。

図７ｃ、８ｃ、９ｃに図示したように、図７ｂ、８ｂ、９ｂの金属層１２４、不純物非晶質シリコン層１２３及び非晶質シリコン層１２２を第１乃至第４ＰＲパターン１２６ａ、１２６ｂ、１２６ｃ、１２６ｄを利用してパターン化することで、データ配線１４４とソース及びドレインパターン１３１、キャパシタ電極１３８、データパッド１４０、不純物半導体パターン１３０及びアクティブ層１３２を形成する。この時、データ配線１４４及びデータパッド１４０とキャパシタ電極１３８下部には非晶質シリコン層１２２ａ、１２２ｂと不純物非晶質シリコン層１２３ａ、１２３ｂが位置する。

そして、上記データ配線１４４と同一物質を利用してゲートパッド１１６を覆う領域にゲートパッドバッファパターン１４２を形成する。ゲートパッドバッファパターン１４２はゲートパッド中央部に対応するパッドオープン部１４３を有する。この時、ゲートパッドバッファパターン１４２下部にも非晶質シリコン層１２２ｃと不純物非晶質シリコン層１２３ｃが位置する。

次に、図７ｄ、８ｄ、９ｄに図示したように、アッシング（ashing）工程を行い第１ＰＲパターン１２６ａの第２厚さ（図７ｃのｄ１）を除去し、ソース及びドレインパターン（図７ｃの１３１）を現わす。この時、上記第１乃至第４ＰＲパターン１２６ａ、１２６ｂ、１２６ｃ、１２６ｄの第１厚さも一部除去されて薄くなる。

次に、露出されたソース及びドレインパターン（図７ｃの１３１）を除去してソース電極１３４とドレイン電極１３６を形成する。ソース電極１３４とドレイン電極１３６はゲート電極１１４と共に薄膜トランジスタＴを形成している。

図７ｅ、８ｅ、９ｅに図示したように、上記第１乃至第４ＰＲパターン１２６ａ、１２６ｂ、１２６ｃ、１２６ｄを剥離させて除去する。

データ配線１４４は第２方向に形成されてゲート配線１１２と交差して画素領域Ｐを定義し、データパッド１４０はデータ配線１４４の一端に位置する。ゲート電極１１４上部には相互に離隔されるようにソース電極１３４及びドレイン電極１３６が位置し、ソース電極１３４はデータ配線１４４と連結されている。一方、ゲート配線１１２上部にはキャパシタ電極１３８が形成され、ゲートパッドバッファパターン１４２はゲートパッド１１６上部に位置する。

上記ゲートパッドバッファパターン１４２はゲートパッド１１６オープン工程中絶縁層エチァントにより基板に対するゲートパッド１１６の接触特性が悪くなるのを防止する為、絶縁層１２０とゲートパッド１１６の間の段差部を覆う位置に形成するのが望ましい。しかし、上記ゲートパッドバッファパターン１４２は工程単純化の為に省略することもできる。

続いで、図６ｃと図７ｆ乃至７ｈ、図８ｆ乃至８ｈ、図９ｆ乃至９ｈに図示したように、第３マスク工程を通じて画素電極とデータバッファパターン及びデータパッド端子を形成する。

図７ｆ、８ｆ、９ｆに図示したように、上記データ配線１４４、ソース電極及びドレイン電極１３４、１３６、キャパシタ電極１３８、データパッド１４０を覆う領域に透明導電性物質を形成した後、第３マスク工程によりパターン化して、データ配線１４４及びソース電極１３４を覆う領域のデータバッファパターン１４５と、ドレイン電極１３６及びキャパシタ電極１３８と連結されて画素領域Ｐを覆う領域に画素電極１４６、そしてデータパッド１４０を覆う領域のデータパッドターミナル１４８を形成する。

上記データバッファパターン１４５は、ソース電極及びドレイン電極１３４、１３６、そして、データ配線１４４が露出された状態で透明導電性物質に対するマスク工程を行うのに従い、データ配線１４４及びソース電極１３４が損傷されるのを防止する為のバッファパターンに該当するもので、第３マスク工程がデータパターン（データ配線、ソース電極及びドレイン電極、キャパシタ電極、データパッド）に損傷を加えない場合には別途のデータバッファパターンは省略することもできる。

続いて、図７ｇ、８ｇ、９ｇに図示したように、上記データバッファパターン１４４及び画素電極１４６間の区間に位置する露出された不純物半導体パターン（図７ｆの１３０）を除去し、その下部層であるアクティブ層１３２を露出させる。露出されたアクティブ層１３２は薄膜トランジスタＴのチャネルｃｈになる。この時、露出された不純物半導体パターン１３０を完全に除去する為にアクティブ層１３２の一部がエッチングされることもある。

チャネルｃｈを本段階で構成するのは、第３マスク工程前にチャネルｃｈを構成する場合、第３マスク工程中チャネルｃｈ部が損傷されることもある為である。

先に言及したように、上記ゲート電極１１４、半導体層１３２、ソース電極１３４及びドレイン電極１３６は薄膜トランジスタＴを形成しており、上記ゲート配線１１２とキャパシタ電極１３８が重畳された領域はストレージキャパシタＣ_STを形成している。

図７ｈ、８ｈ、９ｈに図示したように、上記薄膜トランジスタＴ及びストレージキャパシタＣ_ST、そして、ゲ-しトパッド１１６部及びデータパッド１４０部を覆う領域に第３絶縁物質を利用して保護膜１５０を形成する段階である。上記第３絶縁物質は、シリコン絶縁物質から選択されるのが望ましく、より望ましくはシリコン窒化膜（SiNx）、シリコン酸化膜（SiOx）中いずれかひとつから選択されることができる。

本実施の形態では、上記保護膜形成段階を省略し、代りに液晶層の初期配列方向を誘導する為の目的で基板の最上部層に形成する配向膜を前述した保護膜兼用に代替する場合も含む。

図１０は上記第１の実施の形態に従い製作された液晶表示装置用アレー基板を含む液晶パネルに対するゲートパッド及びデータパッド露出工程を概略的に示した図面で、湿式エッチングによりパッド部をオープンする工程を一つの例にして図示したものである。

図示したように、表示領域Ａと、表示領域Ａの周邊部に位置する非表示領域Ｂで構成される液晶パネル１６０が具備されている。このような液晶パネル１６０はアレー基板１６２とカラーフィルタ基板１６４を含み、図示していないが、２基板１６２、１６４間には表示領域Ａを取り囲むシールパターンが形成されており、２基板間のシールパターン内部には液晶物質が位置する。

アレー基板１６２は非表示領域Ｂにゲートパッド部Ｂ１とデータパッド部Ｂ２を有する。カラーフィルタ基板１６４はアレー基板１６２より小い面積を持っていで、アレー基板１６２のゲートパッド部Ｂ１とデータパッド部Ｂ２を露出させる。

上記ゲートパッド部Ｂ１及びデータパッド部Ｂ２は上記第１の実施の形態に従う液晶表示装置用アレー基板の３マスク工程による積層構造を有するのを特徴とする。このような液晶パネル１６０を絶縁物質だけを選択的にエッチングさせる特性を有するエッチング剤１７０が入れられた容器１７２にディッピング（dipping）させることでエッチング工程を行えば、ゲートパッド部Ｂ１及びデータパッド部Ｂ２を覆う絶縁層（未図示）だけを選択的に除去し、その下部層の透明導電性物質を露出させることができる。

ひとつの例で、上記絶縁層をなす物質がシリコン絶縁物質から選択される場合、前述したエッチング剤は弗酸（ＨＦ）系エッチング剤から選択される。上記湿式エッチング方法外に、プラズマ（plasma）を利用した乾式エッチング法又はレーザ（laser）を利用した方法によりエッチングさせることもできる。

図１１ａ、１１ｂは上記図１０のパッド部オープン工程を介したパッド部の断面構造を示した断面図で、上記図８ｈ、９ｈの次の段階に該当する。図１１ａは、基板１１０上にゲート絶縁膜１２０が形成されており、その上に非晶質シリコン層１２２ａ、不純物非晶質シリコン層１２３ａ、データパッド１４０が順次形成されており、データパッド１４０を覆う位置にデータパッドターミナル１４８が形成されている。上記図８ｈの段階でデータパッド１４０を覆う位置の保護膜１５０は上記図１０に従いパッドオープン工程を通じて除去された。

そして、この段階では保護膜１５０及び上記データパッドターミナル１４８が一種のマスクで作用し、データパッドターミナル１４８の両側に露出されたゲート絶縁膜１２０もエッチングされる。

図１１ｂは、基板１１０上にゲートパッド１１６が形成されており、ゲートパッド１１６を覆う位置にゲート絶縁膜１２０が形成されており、ゲート絶縁膜１２０上部のゲートパッド１１６を覆う位置で、ゲートパッド１１６の中央部を露出させるパッドオープン部１４３を有するゲートパッドバッファパターン１４２が形成されている。

上記図９ｈの段階で、ゲートパッドバッファパターン１４２を覆う保護膜１５０は上記図１０のパッドオープン工程を通じて除去され、上記ゲートパッドバッファパターン１４２を一種のマスクに利用し、上記ゲートパッドバッファパターン１４２のパッドオープン部１４３及びゲートパッドバッファパターン１４２の両側に露出されたゲート絶縁膜１２０はエッチングされる。ここで、上記ゲートパッド１１６の上部層をなす第２ゲートパッド金属層（上記図９ａの１１６ｂ）が露出される。

…第２の実施の形態…
本実施の形態は、上記第１の実施の形態と基本的な工程順序は同一であるが、上記第１の実施の形態では比抵抗値が低い金属物質を下部層にし、透明導電性物質を上部層にする二重層構造でゲートパターン（ゲート配線、ゲート電極、第１キャパシタ電極、ゲートパッド）を形成したが、本実施の形態ではゲートパターンをなす物質を単一層で構成するのを特徴とする。上記単一層金属物質は比抵抗値が低い金属物質から選択されるのが望ましい。

図１２ａ乃至１２ｄ、図１３ａ乃至１３ｄ、図１４ａ乃至１４ｄは、本発明の第２の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図である。図１２ａ、１３ａ、１４ａに図示したように、基板２１０上に第１金属物質を利用した第１マスク工程により、ゲート電極２１４、ゲート配線２１２、ゲートパッド２１６を形成する。

図面で図示していないが、上記ゲート配線２１２は第１方向に形成され、ゲート電極２１４はゲート配線２１２から分岐されたパターンに該当され、ゲートパッド２１６はゲート配線２１２の一終端に位置する。ゲート配線２１２の一部はストレージキャパシタの第１電極の機能をする。

上記第１金属物質をなす物質は比抵抗値が低い金属物質から選択され、別途の透明導電層は含まない単一層で形成されるのを特徴とする。

図１２ｂ、１３ｂ、１４ｂに図示したように、上記ゲート電極２１４、ゲート配線２１２、ゲートパッド２１６を覆う基板全面に、ゲート絶縁膜２２０、非晶質シリコン層、不純物非晶質シリコン層、金属層を順次形成した後、第２マスク工程によりパターン化してゲート電極１１４を覆う位置で相互離隔されるように位置するソース電極２３４及びドレイン電極２３６、そしてソース電極２３４と一体形パターンであるデータ配線２４４、上記ゲート配線２１２を覆う位置のキャパシタ電極２３８、データパッド２４０、ゲートパッド２１６を覆う位置のゲートパッドバッファパターン２４２を形成する。

この段階で、上記ソース電極及びドレイン電極２３４、２３６の間の区間には不純物半導体パターン２３０が露出される。

上記第２マスク工程では、上記第１の実施の形態の図７ｂ乃至７ｅ、図８ｂ乃至８ｅ、図９乃至９ｅの回折露光工程をそのまま適用することができる。

図１２ｃ、１３ｃ、１４ｃに図示したように、上記データ配線２４４、ソース電極及びドレイン電極２３４、２３６、キャパシタ電極２３８、ゲートパッドバッファパターン２４２を覆う領域に透明導電性物質を形成した後、第３マスク工程によりデータ配線２４４及びソース電極２３４を覆う領域のデータバッファパターン２４５とドレイン電極２３６及びキャパシタ電極２３８と連結されて画素領域Ｐに位置する画素電極２４６、そしてデータパッド２４０を覆う領域のデータパッドターミナル２４８を形成する。

この段階では、上記データバッファパターン２４５及び画素電極２４６の間の区間に位置する不純物半導体パターン（図１２ｂの２３０）を除去し、その下部層をなすアクティブ層２３２を露出させる。露出されたアクティブ層２３２は薄膜トランジスタのチャネルｃｈになる。この時、チャネルｃｈ部の不純物半導体パターン２３０を完全に除去する為に、アクティブ層２３２の一部がエッチングされることがある。

チャネルｃｈを本段階で構成するのは、第３マスク工程前にチャネルｃｈを構成する場合、マスク工程中チャネルｃｈ部が損傷されることがある為である。

上記ゲート電極２１４、アクティブ層２３２、ソース電極２３４及びドレイン電極２３６は薄膜トランジスタＴをなし、上記ゲート配線２１２とキャパシタ電極２３８が重畳された領域はストレージキャパシタＣ_STを形成している。

図１２ｄ、１３ｄ、１４ｄに図示したように、上記薄膜トランジスタＴ及びストレージキヤパシタＣ_ST、ゲートパッド２１６部、データパッド２４０部を覆う領域に第２絶縁物質を蒸着又は塗布して保護膜２５０を形成する。

以後、上記ゲートパッド２１６部、データパッド２４０部オープン工程は上記第１の実施の形態に従いパッドオープン工程を適用することができる。

本実施の形態は、上記第１の実施の形態１とは異なりゲートパッド２１６をなす物質が別途の透明導電物質を含まない為に、ゲートパッドのオープン工程後、ゲートパッドと外部回路の連結時中間に別途の透明導電層を含まない。

通常、液晶パネルのパッド部と外部回路はタップボンデイング（tap bonding）方式で連結される為に、リワーク（rework）工程時パッド金属が空気中に露出されるとか、接触特性を考慮して透明導電層が介在された状態で連結させた。しかし、最近では別途の透明導電層の介在なしに外部回路チップを直接パッド部と連結させるＣＯＧ（chip on glass）方式が適用されることもあるので、ゲートパッドの露出された金属層を必ずしも透明導電層にしなくてもよい。

即ち、本実施の形態に従えば、ゲートパッド部では別途の透明導電性金属なしに不透明金属層で構成されたゲートパッド２１６と外部回路が連結され、データパッド２４０部では透明導電性物質でデータパッドターミナル２４８を通じて外部回路と連結されるが、この時データパッドターミナル２４８は第３マスク工程中チャネルｃｈ工程で金属物質で構成されたデータパッドがエッチングされるのを防止する一種のマスク役割を兼ねることになる。

--第３の実施の形態--
本実施の形態は、上記第１の実施の形態と同一な工程を適用するが、第３マスク工程中データ配線及びソース電極を覆う領域上の透明導電層パターンを省略する実施の形態で、例えば透明導電層パターン化工程を湿式エッチング法により行う場合、透明導電層用エッチング剤がデータパターンに影響を及ぼさない条件を前提にする。

図１５は本発明の第３の実施の形態に従う液晶表示装置用アレー基板に対する平面図で、上記第１の実施の形態の図６ｃと重複される部分に対しては簡略に説明し、透明導電層パターン構造を中心に図示した。

図示したように、ゲート配線３１２及びデータ配線３４４が相互交差するように形成されており、ゲート配線３１２及びデータ配線３４４が交差する地点にはゲート電極３１４、アクティブ層３３２、ソース電極３３４及びドレイン電極３３６で構成された薄膜トランジスタＴが形成されている。尚、ドレイン電極３３６と連結されて画素電極３４６が形成されている構造で、上記画素電極３４６はドレイン電極３３６及びキャパシタ電極３３８と対応された位置を含む画素領域Ｐに形成される。上記画素電極３４６と同一物質で構成され、上記データパッド３４０を覆う領域にアイランドパターンをなすデータパッドターミナル３４８が形成されている。
本実施の形態では、上記第１の実施の形態とは異なり、データ配線３４４及びソース電極３３４領域には別途の画素電極と同一物質で構成された透明導電層パターンを含まないのを特徴とする。

本実施の形態を薄膜トランジスタストレージキャパシタ部、データパッド部、ゲートパッド部の断面構造の説明を通じてより具体化すると次のとおりである。図１６乃至１８は、上記図１５の切断線XVI-XVI、XVII-XVII及びXVIII-XVIIIに従い各々切断された断面構造を示した断面図で、上記図１０に従いパッドオープン工程を介したアレー基板積層構造に対するものである。

図示したように、透明導電性物質で構成され、ドレイン電極３３６及びキャパシタ電極３３８と連結されて画素領域Ｐに形成された画素電極３４６、データパッド３４０を覆う領域のデータパッドターミナル３４８が形成された構造で、本実施の形態では上記第１の実施の形態と異なり、データ配線３４４及びソース電極３３４と対応された位置には別途の透明導電層パターンを含まないのを特徴とする。

--第４の実施の形態--
本実施の形態は、上記第１の実施の形態に従う製造工程を適用するが、第２マスク工程でストレージキャパシタ部には別途のＰＲパターンを形成しないので、別途のキャパシタ電極なしにゲート配線と画素電極が重畳される領域がストレージキャパシタをなすのを特徴とする実施の形態である。

図１９は、本発明の第４の実施の形態に従う液晶表示装置用アレー基板に対する平面図であり、図２０ａ乃至２０ｃ、図２１ａ乃至２１ｃ、図２２ａ乃至２２ｃは、上記図１９の切断線XX-XX、XXI-XXI、XXII-XXIIに従い各々切断された断面の製造工程を段階別に示した断面図である。

図１９の基本構造は上記第１の実施の形態と同一であり、本実施の形態の特徴であるストレージキャパシタ領域を中心に説明する。図示したように、相互交差するようにゲート配線４１２及びデータ配線４４４が形成されており、ゲート配線４１２及びデータ配線４４４が交差する地点には薄膜トランジスタＴが形成されている。上記ゲート配線４１２及びデータ配線４４４が交差する領域は画素領域Ｐに定義される。

そして、上記ゲート配線４１２及びデータ配線４４４の一終端にはゲートパッド４１６及びデータパッド４４０が形成されている。上記薄膜トランジスタＴには、上記ゲート配線４１２から分岐されたゲート電極４１４と、上記データ配線４４４から分岐されたソース電極４３４と、ソース電極４３４と一定間隔離隔されるようにドレイン電極４３６が形成されており、薄膜トランジスタＴはゲート電極４１４とソース電極４３４及びドレイン電極４３６間のアクティブ層４３２をさらに含む。一方、上記ソース電極４３４及びドレイン電極４３６、そして、データ配線４４４及びデータパッド４４８と対応してアクティブ層４３４と同一な物質で構成された半導体物質層が形成される。

上記ゲートパッド４１６を覆う領域には、ソース電極４３４及びドレイン電極４３６と同一な物質で構成されたゲートパッドバッファパターン４４２が形成されており、ゲートパッドバッファパターン４４２は上記ゲートパッド４１６の中央部を露出させるパッドオープン部４４３を有する。

そして、上記ドレイン電極４３６と連結された画素電極４４６が形成されているが、上記画素電極４４６はドレイン電極４３６を対応されるように覆う位置でドレイン電極４３６と連結され、前端がゲート配線４１２を一部覆うように形成される。上記データ配線４４４及びソース電極４３４、そして、データパッド４４０を覆う領域には上記画素電極４４６と同一物質で構成されたデータバッファパターン４４５及びデータパッドターミナル４４８が形成されている。

上記ゲート配線４１２及び画素電極４４６の重畳領域はストレージキャパシタＣ_STを形成しているのを特徴とする。

図２０ａ、２１ａ、２２ａは、第１マスク工程を通じてゲート電極４１４、ゲート配線４１２、ゲートパッド４１６を形成した後、ゲート電極４１４、ゲート配線４１２、ゲートパッド４１６を覆う領域にゲート絶縁膜４２０と、非晶質シリコン層４２２、不純物非晶質シリコン層４２３、金属層４２４を順次形成した後、上記ゲート電極４１４を覆う領域の第１ＰＲパターン４２６ａ、データパッド部が形成される領域の第２ＰＲパターン４２６ｂ、ゲートパッド４１６部を覆う位置に第３ＰＲパターン４２６ｃを形成する段階である。

第１ＰＲパターン４２６ａは相互に異なる第１及び第２厚さで構成され、ゲート電極４１４の中央部に対応する第２厚さは第１厚さより薄く形成される。第２及び第３ＰＲパターン４２６ｂ、４２６ｃは第１ＰＲパターン４２６ａの第１厚さと同じ厚さを有する。一方、第３ＰＲパターン４２６ｃはゲートパッド４１６の中央部に対応するオープン部４２８を有する。

図面で図示していないが、上記第１ＰＲパターン４２６ａと第２ＰＲパターン４２６ｂは一体形パターンを形成している。即ち、上記第２ＰＲパターン４２６ｂは上記第１ＰＲパターン４２６ａの一終端部に位置するパターンに該当する。本段階ではゲート配線４１２と対応する位置に別途のＰＲパターンが含まれていないのを特徴とする。

図２０ｂ、２１ｂ、２２ｂは、上記第１乃至３ＰＲパターン４２６ａ、４２６ｂ、４２６ｃをマスクに利用して、図２０ａ、２１ａ及び２２ａの露出された金属層４２４と不純物非晶質シリコン層４２３及び非晶質シリコン層４２２をエッチングする段階である。

従って、データ配線４４４とソース及びドレインパターン４３１、データパッド４４０、不純物半導体パターン４３０及びアクティブ層４３２を形成する。尚、ゲートパッド４１６を覆う領域にゲートパッドバッファパターン４４２を形成する。ゲートパッドバッファパターン４４２はゲートパッド４１６の中央部に対応するパッドオープン部４４３を有する。この時、データ配線４４４及びデータパッド４４０とゲートパッドバッファパターン４４２下部には非晶質シリコン層４２２ａ、４２２ｃと不純物非晶質シリコン層４２３ａ、４２３ｃが位置する。

本実施の形態では、この段階でデータ配線４１２を覆う領域上の金属層４２４と不純物非晶質シリコン層４２３及び非晶質シリコン層４２２の全てを除去するのを特徴とする。

この段階では、上記第３ＰＲパターン４２６ｃのオープン部４２８に対応する金属層４２４と不純物非晶質シリコン層４２３及び非晶質シリコン層４２２も除去される。

図２０ｃ、２１ｃ、２２ｃは、透明導電性物質を利用して、データ配線４４４及びソース電極４３４を覆う領域にデータバッファパターン４４５を形成し、ドレイン電極４３６と連結されゲート配線４１２と重畳されるように画素領域Ｐに画素電極４４６を形成し、データパッド４４０を覆う領域のデータパッドターミナル４４８を形成する段階である。

以後、上記第１の実施の形態に従う液晶パネルの合着工程後、ゲートパッド部及びデータパッド部の絶縁層をエッチングするパッド部オープン工程を実施する。

従って、上記ゲートパッドバッファパターン４４２のパッドオープン部４４３にはゲートパッド４１６の上部層をなす透明導電層（４１６ｂ）が露出される。

上記ゲート配線４１２と画素電極４４６が重畳された領域は絶縁層４２０が介在された状態でストレージキャパシタＣ_STを形成している。

--第５の実施の形態--
本実施の形態は別途の回折露光工程が含まれない３マスク液晶表示装置用アレー基板の製造工程に対するものである。

図２３ａ乃至２３ｆ、図２４ａ乃至２４ｆ、図２５ａ乃至２５ｆは、本発明の第５の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図である。図２３ａ、２４ａ、２５ａは、第１金属物質を利用した第１マスク工程により基板５１０上にゲート電極５１４、ゲート配線５１２、ゲートパッド５１６を形成する段階である。

上記第１金属物質は、比抵抗値が低い金属物質を下部層にし、透明導電性物質を上部層にする二重層構造で構成されたことを特徴とする。

図２３ｂ、２４ｂ、２５ｂは、上記ゲート電極５１４、ゲート配線５１２、ゲートパッド５１６を覆う基板全面に、第１絶縁物質と、非晶質シリコン、不純物が含まれた非晶質シリコン、第２金属物質を順次蒸着又は塗布して、ゲート絶縁膜５２０、非晶質シリコン層５２２、不純物非晶質シリコン層５２３、金属層５２４を順次形成した後、第２マスク工程により上記金属層５２４を覆う領域にＰＲ物質を塗布し、露光、現像工程を通じてパターン化し、上記ゲート電極５１４を覆う位置の第１ＰＲパターン５２６ａと、ゲート配線５１２を覆う位置の第２ＰＲパターン５２６ｂと、データパッドが形成される位置の第３ＰＲパターン５２６ｃと、ゲートパッド５１６を覆う位置の第４ＰＲパターン５２６ｄを形成する段階である。

図面で図示していないが、上記第１ＰＲパターン５２６ａと第３ＰＲパターン５２６ｃは一体形パターンを形成している。即ち、上記第３ＰＲパターン５２６ｃは上記第１ＰＲパターン５２６ａの一終端部に位置するパターンに該当する。

上記第４ＰＲパターン５２６ｄは上記ゲートパッド５１６の中央部と対応された位置に金属層５２４を露出させるオープン部（５２８）を有する。

本実施の形態では、別途の回折露光工程を省略する為に、上記第１ＰＲパターン５２６ａはひとつの厚さで形成され第１乃至第４ＰＲパターン（５２６ａ、５２６ｂ、５２６ｃ、５２６ｄ）は同一な厚さを有する。

次に、図２３ｃ、２４ｃ、２５ｃは、上記第１乃至第４ＰＲパターン（図２３ｂ、２４ｂ、２５ｂの５２６ａ、５２６ｂ、５２６ｃ、５２６ｄ）をマスクに金属層５２４と不純物非晶質シリコン層５２３及び非晶質シリコン層５２２をパターン化してデータ配線５４４とソース及びドレインパターン５３１、キャパシタ電極５３８、データパッド５４０、不純物半導体パターン５３０及びアクティブ層５３２を形成する段階である。

ここで、データ配線５４４及びデータパッド５４０とキャパシタ電極５３８下部には非晶質シリコン層５２２ａ、５２２ｂと不純物非晶質シリコン層５２３ａ、５２３ｂが位置する。そして、ゲートパッド５１６を覆う領域には第１ゲートパッドバッファパターン５４２が形成される。第１ゲートパッドバッファパターン５４２はゲートパッド５１６の中央部に対応するパッドオープン部５４３を有する。この時、第１ゲートパッドバッファパターン５４２下部にも非晶質シリコン層５２２ｃと不純物非晶質シリコン層５２３ｃが位置する。

続いて第１乃至第４ＰＲパターン（図２３ｂ、２４ｂ、２５ｂの５２６ａ、５２６ｂ、５２６ｃ、５２６ｄ）を除去した後、データ配線５４４と上記ソース及びドレインパターン５３１、キャパシタ電極５３８、データパッド５４０、第１ゲートパッドバッファパターン５４２を覆う領域に透明導電性物質を蒸着した後、第３マスク工程によりデータ配線５４４とソース及びドレインパターン５３１の一部を覆う位置のデータバッファパターン５４５と、上記データバッファパターン５４５と離隔されるように位置しソース及びドレインパターン５３１の一部を覆い、上記キャパシタ電極５３８を覆う領域を含めて画素領域Ｐに形成された画素電極５４６と、上記データパッド５４０を覆う領域のデータパッドターミナル５４８と、第１ゲートパッドバッファパターン５４２を覆う領域に位置し、第１ゲートパッドバッファパターン５４２のパッドオープン部５４３に対応するオープン部を有する第２ゲートパッドバッファパターン５５１を形成する段階である。

図２３ｄ、２４ｄ、２５ｄは、上記データバッファパターン５４５及び画素電極５４６をマスクに利用して、上記データバッファパターン５４５と画素電極５４６間の離隔区間に位置するソース及びドレインパターン（上記図２３ｃの５３１）をエッチングする段階である。

この段階を通じて、上記ソース及びドレインパターン（図２３ｃの５３１）は相互離隔されるように位置するソース電極５３４及びドレイン電極５３６で完成される。この時、上記ドレイン電極５３６は前述した画素電極５４６下部に位置し画素電極５４６と連結され、ソース電極５３４はデータバッファパターン５４５下部に位置する。

次に、図２３ｅ、２４ｅ、２５ｅでは、上記ソース電極５３４及びドレイン電極５３６をマスクに利用して、ソース電極５３４及びドレイン電極５３６間の区間に露出された不純物半導体パターン５３０をエッチングして、オーム接触層５３３を完成しその下部層をなすアクティブ層５３２を露出させる。露出されたアクティブ層５３２領域は薄膜トランジスタＴのチャネルｃｈになる。

この段階では、上記チャネルｃｈ領域の不純物半導体パターン５３０を完全にエッチングする為過エッチング処理して、その下部層をなすアクティブ層５３２が一部エッチングされることがある。

上記ゲート電極５１４、アクティブ層５３２、ソース電極５３４及びドレイン電極５３６は薄膜トランジスタＴをなし、上記ゲート配線５１２とキャパシタ電極５３８が重畳された領域はストレージキャパシタＣ_STを形成している。

次に、図２３ｆ、２４ｆ、２５ｆでは、上記薄膜トランジスタＴ及びストレージキャパシタＣ_ST、ゲートパッド５１６部、データパッド５４０部を覆う領域に第２絶縁物質を蒸着又は塗布して保護膜５５０を形成する段階である。

以後、上記ゲートパッド５１６部、データパッド５４０部オープン工程は上記実施の形態１に従うパッドオープン工程を適用することができ、本実施の形態ではゲートパッド５１６部のパッドオープン部５４３領域でゲートパッド５１６の上部層をなす透明導電性物質層５１６ｂが露出される。

--第６の実施の形態--
図２６ａ乃至２６ｃ、図２７ａ乃至２７ｃ、及び図２８ａ乃至２８ｃは本発明の第６の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図である。

図２６、２７、２８は、基板上に第１金属物質を利用した第１マスク工程により基板６１０上にゲート電極６１４、ゲート配線６１２、ゲートパッド６１６を形成する段階と、上記ゲート電極６１４、ゲート配線６１２、ゲートパッド６１６を覆う基板前面に、第１絶縁物質、非晶質シリコン、不純物を含む非晶質シリコン、第２金属物質を順次蒸着又は塗布して、ゲート絶縁膜６２０、非晶質シリコン層、不純物非晶質シリコン層、金属層を順次形成した後、第２マスク工程により上記金属層を覆う領域にＰＲ物質を塗布し、露光、現像工程を通じてパターン化し、上記ゲート電極６１４を覆う位置の第１ＰＲパターン６２６ａと、データパッドが形成される位置の第２ＰＲパターン６２６ｂと、ゲートパッド６１６を覆う位置の第３ＰＲパターン６２６ｃを形成する段階である。

図面で図示していないが、上記第１ＰＲパターン６２６ａと第２ＰＲパターン６２６ｂは一体形パターンをなす。即ち、上記第２ＰＲパターン６２６ｂは上記第１ＰＲパターン６２６ａの一終端部に位置するパターンに該当する。
上記第３ＰＲパターン６２６ｃは上記ゲートパッド６１６の中央部と対応された位置にオープン部を有する。

続いて、第１乃至第３ＰＲパターン６２６ａ、６２６ｂ、６２６ｃをマスクに金属層と不純物非晶質シリコン層、非晶質シリコン層をパターン化してデータ配線６４４とソース及びドレインパターン６３１、データパッド６４０、不純物半導体パターン６３０及びアクティブ層６３２を形成する。

ここで、データ配線６４４及びデータパッド６４０下部には非晶質シリコン層６２２ａと不純物非晶質シリコン層６２３ａが位置する。そして、ゲートパッド６１６を覆う領域には第１ゲートパッドバッファパターン６４２が形成される。第１ゲートパッドバッファパターン６４２はゲートパッド６１６の中央部に対応するパッドオープン部６４３を有する。この時、第１ゲートパッドバッファパターン６４２下部にも非晶質シリコン層６２２ｃと不純物非晶質シリコン層６２３ｃが位置する。

本段階は、上記ゲート配線６１２を覆う領域に別途のＰＲパターンを形成しないで、上記ゲート配線６１２を覆う金属層及び不純物非晶質シリコン層、非晶質シリコン層を除去する。

図２６ｂ、２７ｂ、２８ｂは、第１乃至第４ＰＲパターン（図２６ａ、２７ａ、２８ａの６２６ａ、６２６ｂ、６２６ｃ）を除去した後、データ配線６４４と上記ソース及びドレインパターン６３１、データパッド６４０、第１ゲートパッドバッファパターン６４２を覆う領域に透明導電性物質を蒸着させた後、第３マスク工程によりデータ配線６４４とソース及びドレインパターン６３１の一部を覆う位置のデータバッファパターン６４５と、上記データバッファパターン６４５と離隔されるように位置しソース及びドレインパターン６３１の一部を覆い、上記ゲート配線６１２を覆う領域を含めて画素領域に形成された画素電極６４６と、上記データパッド６４０を覆う領域のデータパッドターミナル６４８と、第１ゲートパッドバッファパターン６４２を覆う領域に位置し、第１ゲートパッドバッファパターン６４２のパッドオープン部６４３に対応するオープン部を有する第２ゲートパッドバッファパターン６５１を形成する段階である。

続いて、上記データバッファパターン６４５及び画素電極６４６をマスクに利用して、上記データバッファパターン６４５と画素電極６４６間の離隔区間に位置するソース及びドレインパターン（上記図２６ａの６３１）をエッチングする段階である。

この段階を通じて、上記ソース及びドレインパターン（図２６ａの６３１）は相互離隔されるように位置するソース電極６３４及びドレイン電極６３６で完成される。この時、上記ドレイン電極６３６は前述した画素電極６４６下部に位置し画素電極６４６と連結され、ソース電極６３４はデータバッファパターン６４５下部に位置する。

次に、図２６ｃ、２７ｃ、２８ｃでは、上記ソース電極６３４及びドレイン電極６３６をマスクに利用して、ソース電極６３４及びドレイン電極６３６間の区間に露出された不純物半導体パターン６３０をエッチングして、オーム接触層６３３を完成させてその下部層をなすアクティブ層６３２を露出させる。露出されたアクティブ層６３２領域は薄膜トランジスタＴのチャネルｃｈになる。

この段階では、上記チャネルｃｈ領域の不純物半導体パターン６３０を完全にエッチングする為に過エッチング処理し、その下部層をなすアクティブ層６３２が一部エッチングされることがある。

上記ゲート電極６１４、アクティブ層６３２、ソース電極６３４及びドレイン電極６３６は薄膜トランジスタＴをなし、上記ゲート配線６１２と画素電極６４６が重畳された領域はストレージキャパシタＣ_STを形成している。

次に、上記薄膜トランジスタＴ及びストレージキャパシタＣ_ST、ゲートパッド６１６部、データパッド６４０部を覆う領域に第２絶縁物質を蒸着又は保護膜６５０を形成する。

以後、上記ゲートパッド６１６部、データパッド６４０部オープン工程は、上記第１の実施の形態に従うパッドオープン工程を適用することができる。

--第７実施の形態--
図２９ａ乃至２９ｆ、図３０ａ乃至３０ｆ、図３１ａ乃至３１ｆは本発明の第７実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図である。

図２９ａ、３０ａ、３１ａは、第１金属物質利用した第１マスク工程により基板７１０上にゲート電極７１４、ゲート配線７１２、ゲートパッド７１６を形成する段階である。

上記第１金属物質は、別途の透明導電層を含まなく、比抵抗値が低い金属物質から選択されるのを特徴とする。

図２９ｂ、３０ｂ、３１ｂは、上記ゲート電極７１４、ゲート配線７１２、ゲートパッド７１６を覆う基板全面に、第１絶縁物質、非晶質シリコン、不純物を含む非晶質シリコン、第２金属物質を順次蒸着又は塗布して、ゲート絶縁膜７２０、非晶質シリコン層７２２、不純物非晶質シリコン層７２３、金属層７２４を順次形成した後、第２マスク工程により上記金属層７２４を覆う領域にＰＲ物質を塗布し、露光、現像工程を通じてパターン化し、上記ゲート電極７１４を覆う位置の第１ＰＲパターン７２６ａと、ゲート配線７１２を覆う位置の第２ＰＲパターン７２６ｂと、データパッドが形成される位置の第３ＰＲパターン７２６ｃと、ゲートパッド７１６を覆う位置の第４ＰＲパターン７２６ｄを形成する段階である。

図面では図示していないが、上記第１ＰＲパターン７２６ａと第３ＰＲパターン７２６ｃは一体形パターンをなす。即ち、上記第３ＰＲパターン７２６ｃは上記第１ＰＲパターン７２６ａの一終端部に位置するパターンに該当する。

上記第４ＰＲパターン７２６ｄは上記ゲートパッド７１６の中央部と対応された位置に金属層７２４を露出させるオープン部７２８を有する。

本実施の形態では、別途の回折露光工程を省略する為に、上記第１ＰＲパターン７２６ａはひとつの厚さで形成され、第１乃至第４ＰＲパターン７２６ａ、７２６ｂ、７２６ｃ、７２６ｄは同一な厚さを有する。

次に、図２９ｃ、３０ｃ、３１ｃは、上記第１乃至第４ＰＲパターン７２６ａ、７２６ｂ、７２６ｃ、７２６ｄをマスクに利用して露出された金属層７２４及び不純物非晶質シリコン層７２３、非晶質シリコン層７２４そして、ゲート絶縁膜７２０を連続的にエッチングする段階である。

従って、データ配線７４４とソース及びドレインパターン７３１、キャパシタ電極７３８、データパッド７４０、不純物半導体パターン７３０及びアクティブ層７３２を形成する。ここで、データ配線７４４及びデータパッド６４０とキャパシタ電極７３８下部には非晶質シリコン層７２２ａ、７２２ｂと不純物非晶質シリコン層７２３ａ、７２３ｂが位置する。そして、ゲートパッド７１６を覆う領域にはゲートパッドバッファパターン７４２が形成される。

ゲートパッドバッファパターン７４２はゲートパッド７１６の中央部に対応するパッドオープン部７４３を有する。この時、ゲート絶縁膜７２０も共にエッチングされるので、ゲートパッド７２６はパッドオープン部７４３を通じて露出される。一方、ゲートパッドバッファパターン７４２下部にも非晶質シリコン層７２２ｃと不純物非晶質シリコン層７２３ｃが位置する。

図２９ｄ、３０ｄ、３１ｄは、上記データ配線７４４と、ソース及びドレインパターン７３１、キャパシタ電極７３８、データパッド７４０、ゲートパッドバッファパターン７４２を覆う領域に透明導電性物質を蒸着した後、第３マスク工程によりデータ配線５４４とソース及びドレインパターン５３１の一部を覆う位置のデータバッファパターン７４５と、上記データバッファパターン５４５と離隔されるように位置しソース及びドレインパターン５３１の一部を覆い、上記キャパシタ電極７３８を覆う領域を含めて画素領域Ｐに形成された画素電極７４６と、上記データパッド７４０を覆う領域のデータパッドターミナル７４８と、ゲートバッファパターン７４２を覆う領域に位置し、パッドオープン部７４３を通じてゲートパッド７１６と連結されるゲートパッドターミナル７５２を形成する段階である。ここで、ゲート絶縁膜７２０もパターン化されているので、画素電極７４６は画素領域Ｐで基板７１０と接触する。

図２９ｅ、３０ｅ、３１ｅは、上記データバッファパターン７４５及び画素電極７４６をマスクに利用して、上記データバッファパターン７４５と画素電極７４６間の離隔区間に位置するソース及びドレインパターン（上記図２９ｄの７３１）をエッチングする段階でる。

この段階を通じて、上記ソース及びドレインパターン（上記図２９ｄの７３１）は、相互離隔されるように位置するソース電極７３４及びドレイン電極７３６に完成される。

この時、上記ドレイン電極７３６は前述した画素電極７４６下部に位置し画素電極７４６と連結され、ソース電極７３４はデータバッファパターン７４５下部に位置する。

この段階では、上記ソース電極７３４及びドレイン電極７３６をマスクに利用して、ソース電極７３４及びドレイン電極７３６間の区間に露出された不純物半導体パターン（図２９ｄの７３０）をエッチングして、オーム接触層７３３を完成しその下部層をなすアクティブ層７３２を露出させる。露出されたアクティブ層７３２領域は薄膜トランジスタＴのチャネルｃｈになる。

この段階では、上記チャネルｃｈ領域の不純物半導体パターン７３０を完全に除去する為に過エッチング処理しその下部層をなすアクティブ層７３２が一部エッチングされることがある。

上記ゲート電極７１４、アクティブ層７３２、ソース電極７３４及びドレイン電極７３６は薄膜トランジスタＴをなし、上記ゲート配線７１２とキャパシタ電極７３８が重畳された領域はストレージキャパシタＣ_STをなす。

図２９ｆ、３０ｆ、３１ｆは、上記薄膜トランジスタＴ及びストレージキャパシタＣ_ST、ゲートパッド７１６部、データパッド７４０部を覆う領域に第２絶縁物質を蒸着又は塗布して保護膜７５０を形成する段階である。

以後、上記ゲートパッド７１６部、データパッド７４０部オープン工程は上記実施の形態１に従いパッドオープン工程を適用することができ、本実施の形態ではゲートパッド７１６部、データパッド７４０部全てが第３マスク工程で形成されたゲートパッドターミナル７５２及びデータパッドターミナル７４８が形成された構造であるので、上部層をなす保護膜７５０だけを除去する工程によりパッド部をオープンさせることができる。

--第８の実施の形態--
図３２ａ乃至３２ｇ、図３３ａ乃至３３ｇ、図３４ａ乃至３４ｇは本発明の第８の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図である。

図３２ａ、３３ａ、３４ａは、基板８１０上に第１金属物質を利用した第１マスク工程により、ゲート電極８１４、ゲート配線８１２、ゲートパッド８１６を形成する段階と、ゲート電極８１４、ゲート配線８１２、ゲートパッド８１６を覆う基板全面に、第１絶縁物質、非晶質シリコン、不純物を含む非晶質シリコン、第２金属物質を順次蒸着又は塗布し、ゲート絶縁膜８２０、非晶質シリコン層８２２、不純物非晶質シリコン層８２３、金属層８２４を順次形成した後、第２マスク工程により上記金属層８２４を覆う領域にＰＲ物質を塗布し、露光、現像工程を通じてパターン化して、上記ゲート電極８１４を覆う位置の第１ＰＲパターン８２６ａと、ゲート配線８１２を覆う位置の第２ＰＲパターン８２６ｂと、データパッドが形成される位置の第３ＰＲパターン８２６ｃと、ゲートパッド８１６を覆う位置の第４ＰＲパターン８２６ｄを形成する段階である。

図面で図示してはいないが、上記第１ＰＲパターン８２６ａと第３ＰＲパターン８２６ｃは一体形パターンをなす。即ち、上記第３ＰＲパターン８２６ｃは上記第１ＰＲパターン８２６ａの一終端部に位置するパターンに該当する。

この時、上記第１ＰＲパターン８２６ａは、回折露光により相互異なる第１及び第２厚さを有し、ゲート電極８１４中央部に対応する第２厚さは第１厚さより薄く形成される。第２乃至第４ＰＲパターン８２６ｂ、８２６ｃ、８２６ｄは第１ＰＲパターン８２６ａの第１厚さと同一な厚さを有する。第４ＰＲパターン８２６ｄはゲートパッド８１６の中央部と対応される位置でオープン部８２８を有することを特徴とする。

上記回折露光工程は光の透過量を調節することができるハーフトーンマスク又はスリットマスクを利用して、望む領域のＰＲ層だけを選択的に薄く形成する工程に該当する。

図３２ｂ、３３ｂ、３４ｂは、上記第１乃至第４ＰＲパターン８２６ａ、８２６ｂ、８２６ｃ、８２６ｄをマスクに利用して、露出された金属層８２４、不純物非晶質シリコン層８２３、非晶質シリコン層８２２、絶縁層８２０を連続的にエッチングする段階である。

従って、データ配線８４４とソース及びドレインパターン８３１、キャパシタ電極８３８、データパッド８４０、不純物半導体パターン８３０及びアクティブ層８３２を形成する。ここで、データ配線８４４及びデータパッド８４０とキャパシタ電極８３８下部には非晶質シリコン層８２２ａ、８２２ｂと不純物非晶質シリコン層８２３ａ、８２３ｂが位置する。そして、ゲートパッド８１６を覆う領域にはゲートパッドバッファパターン８４２が形成される。ゲートパッドバッファパターン８４２はゲートパッド８１６の中央部に対応するパッドオープン部８４３を有する。

この時、ゲート絶縁膜８２０も共にエッチングされるので、ゲートパッド８２６はパッドオープン部８４３を通じて露出される。一方、ゲートパッドバッファパターン８４２下部にも非晶質シリコン層８２２ｃと不純物非晶質シリコン層８２３ｃが位置する。

図３２ｃ、３３ｃ、３４ｃは、アッシング（ashing）工程を実施して上記第１ＰＲパターン８２６ａの第２厚さｄ１を除去して金属層８２４を露出させる段階である。この時、上記第１乃至第４ＰＲパターン８２６ａ、８２６ｂ、８２６ｃ、８２６ｄも一部除去されて薄くなる。

図３２ｄ、３３ｄ、３４ｄでは、アッシング処理された第１乃至第４ＰＲパターン８２６ａ、８２６ｂ、８２６ｃ、８２６ｄをマスクに利用して露出された金属層８２４をエッチングする段階である。

この段階では、上記エッチング工程を通じて相互離隔されるように位置するソース電極８３４及びドレイン電極８３６が形成される。ソース電極８３４はデータ配線８４４と連結されている。

続いて、上記第１乃至第４ＰＲパターン８２６ａ、８２６ｂ、８２６ｃ、８２６ｄを剥離して除去する。

図３２ｅ、３３ｅ、３４ｅでは、上記ソース電極８３４及びドレイン電極８３６そして、データ配線８４４及びキャパシタ電極８３８、データパッド８４０、そして、ゲートパッドバッファパターン８４２を覆う領域に透明導電性物質を蒸着した後、第３マスク工程により、データ配線８４４及びソース電極８３４を覆う領域のデータバッファパターン８４５とドレイン電極８３６及びキャパシタ電極８３８を覆う領域の画素電極８４６、データパッド８４０を覆う領域のデータパッドターミナル８４８、そしてゲートパッドバッファパターン８４２を覆う領域でパッドオープン部８４３を通じてゲートパッド８１６と連結されるゲートパッドターミナル８５２を形成する段階である。

図３２ｆ、３３ｆ、３４ｆは、上記データバッファパターン８４５及び画素電極８４６をマスクに利用して、上記ソース電極８３４及びドレイン電極８３６間の区間に位置する不純物半導体パターン８３０をエッチング処理して、オーム接触層８３３を形成し、アクティブ層８３２を露出させる段階である。露出されたアクティブ層８３２は薄膜トランジスタＴのチャネルｃｈになる。

上記ゲート電極８１４、アクティブ層８３２、ソース電極８３４及びドレイン電極８３６は薄膜トランジスタＴをなし、上記ゲート配線８１２とキャパシタ電極８３８が重畳された領域はストレージキャパシタＣ_STをなす。

図３２ｇ、３３ｇ、３４ｇは、上記薄膜トランジスタＴ及びストレージキャパシタＣ_ST、ゲートパッド８１６部、データパッド８４０部を覆う領域に第２絶縁物質を蒸着又は塗布して保護膜８５０を形成する段階である。

以後、上記ゲートパッド８１６部、データパッド８４０部オープン工程は上記第１の実施の形態に従いパッドオープン工程を適用することができ、本実施の形態ではゲートパッド８１６部、データパッド８４０部全てを第３マスク工程で形成されたゲートパッドターミナル８５２及びデータパッドターミナル８４８が形成された構造であるので、上部層をなす保護膜８５０だけを除去する工程によりパッド部をオープンさせることができる。

しかし、本発明は上記実施の形態等で限定されなく、本発明の趣旨を逸脱しない限度内で多様に変更して実施することができる。

一般的な液晶表示装置の一部領域に対する体立体図従来の液晶表示装置用アレー基板に対する平面図図２の切断線III-IIIに沿って切断された断面を段階別に示した断面図図３ａに続く断面を段階別に示した断面図図３ｂに続く断面を段階別に示した断面図図３ｃに続く断面を段階別に示した断面図図３ｄに続く断面を段階別に示した断面図図２の切断線IV-IVに沿って切断された断面を段階別に示した断面図図４ａに続く断面を段階別に示した断面図図４ｂに続く断面を段階別に示した断面図図４ｃに続く断面を段階別に示した断面図図４ｄに続く断面を段階別に示した断面図図２の切断線V-Vに沿って切断された断面を段階別に示した断面図図５ａに続く断面を段階別に示した断面図図５ｂに続く断面を段階別に示した断面図図５ｃに続く断面を段階別に示した断面図図５ｄに続く断面を段階別に示した断面図本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した平面図本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した平面図本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した平面図本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図７ａに続く製造工程を図示した断面図図７ｂに続く製造工程を図示した断面図図７ｃに続く製造工程を図示した断面図図７ｄに続く製造工程を図示した断面図図７ｅに続く製造工程を図示した断面図図７ｆに続く製造工程を図示した断面図図７ｇに続く製造工程を図示した断面図本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図８ａに続く製造工程を図示した断面図図８ｂに続く製造工程を図示した断面図図８ｃに続く製造工程を図示した断面図図８ｄに続く製造工程を図示した断面図図８ｅに続く製造工程を図示した断面図図８ｆに続く製造工程を図示した断面図図８ｇに続く製造工程を図示した断面図本発明の第１の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図８ａに続く製造工程を図示した断面図図８ｂに続く製造工程を図示した断面図図８ｃに続く製造工程を図示した断面図図８ｄに続く製造工程を図示した断面図図８ｅに続く製造工程を図示した断面図図８ｆに続く製造工程を図示した断面図図８ｇに続く製造工程を図示した断面図本発明の第１の実施の形態に従い製作された液晶表示装置用アレー基板を含む液晶パネルに対するゲートパッド及びデータパッド露出工程を概略的に示した図面図１０のパッド部オープン工程を介したパッド部の断面構造を示した断面図図１０のパッド部オープン工程を介したパッド部の断面構造を示した断面図本発明の第２の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図図１２ａに続く製造工程を図示した断面図図１２ｂに続く製造工程を図示した断面図図１２ｃに続く製造工程を図示した断面図本発明の第２の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図図１３ａに続く製造工程を図示した断面図図１３ｂに続く製造工程を図示した断面図図１３ｃに続く製造工程を図示した断面図本発明の第２の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図図１４ａに続く製造工程を図示した断面図図１４ｂに続く製造工程を図示した断面図図１４ｃに続く製造工程を図示した断面図本発明の第３の実施の形態に従う液晶表示装置用アレー基板に対する平面図図１５の切断線XVI-XVIに沿って切断された断面構造を示した断面図図１５の切断線XVII-XVIIに沿って切断された断面構造を示した断面図図１５の切断線XVIII-XVIIIに沿って切断された断面構造を示した断面図本発明の第４の実施の形態に従う液晶表示装置用アレー基板に対する平面図本発明の第４の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２０ａに続く製造工程を図示した断面図図２０ｂに続く製造工程を図示した断面図本発明の第４の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２１ａに続く製造工程を図示した断面図図２１ｂに続く製造工程を図示した断面図本発明の第４の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２２ａに続く製造工程を図示した断面図図２２ｂに続く製造工程を図示した断面図本発明の第５の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図図２３ａに続く製造工程を図示した断面図図２３ｂに続く製造工程を図示した断面図図２３ｃに続く製造工程を図示した断面図図２３ｄに続く製造工程を図示した断面図図２３ｅに続く製造工程を図示した断面図本発明の第５の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図図２４ａに続く製造工程を図示した断面図図２４ｂに続く製造工程を図示した断面図図２４ｃに続く製造工程を図示した断面図図２４ｄに続く製造工程を図示した断面図図２４ｅに続く製造工程を図示した断面図本発明の第５の実施の形態に従う液晶表示装置用アレー基板の製造工程を段階別に示した断面図図２５ａに続く製造工程を図示した断面図図２５ｂに続く製造工程を図示した断面図図２５ｃに続く製造工程を図示した断面図図２５ｄに続く製造工程を図示した断面図図２５ｅに続く製造工程を図示した断面図本発明の第６の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２６ａに続く製造工程を図示した断面図図２６ｂに続く製造工程を図示した断面図本発明の第６の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２７ａに続く製造工程を図示した断面図図２７ｂに続く製造工程を図示した断面図本発明の第６の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２８ａに続く製造工程を図示した断面図図２８ｂに続く製造工程を図示した断面図本発明の第７の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図２９ａに続く製造工程を図示した断面図図２９ｂに続く製造工程を図示した断面図図２９ｃに続く製造工程を図示した断面図図２９ｄに続く製造工程を図示した断面図図２９ｅに続く製造工程を図示した断面図本発明の第７の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図３０ａに続く製造工程を図示した断面図図３０ｂに続く製造工程を図示した断面図図３０ｃに続く製造工程を図示した断面図図３０ｄに続く製造工程を図示した断面図図３０ｅに続く製造工程を図示した断面図本発明の第７の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図３１ａに続く製造工程を図示した断面図図３１ｂに続く製造工程を図示した断面図図３１ｃに続く製造工程を図示した断面図図３１ｄに続く製造工程を図示した断面図図３１ｅに続く製造工程を図示した断面図本発明の第８の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図３２ａに続く製造工程を図示した断面図図３２ｂに続く製造工程を図示した断面図図３２ｃに続く製造工程を図示した断面図図３２ｄに続く製造工程を図示した断面図図３２ｅに続く製造工程を図示した断面図図３２ｆに続く製造工程を図示した断面図本発明の第８の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図３３ａに続く製造工程を図示した断面図図３３ｂに続く製造工程を図示した断面図図３３ｃに続く製造工程を図示した断面図図３３ｄに続く製造工程を図示した断面図図３３ｅに続く製造工程を図示した断面図図３３ｆに続く製造工程を図示した断面図本発明の第８の実施の形態に従う液晶表示装置用アレー基板の製造方法を図示した断面図図３４ａに続く製造工程を図示した断面図図３４ｂに続く製造工程を図示した断面図図３４ｃに続く製造工程を図示した断面図図３４ｄに続く製造工程を図示した断面図図３４ｅに続く製造工程を図示した断面図図３４ｆに続く製造工程を図示した断面図

符号の説明

１１２：ゲート配線、１１４：ゲート電極、１１６：ゲートパッド、１３２：アクティブ層、１３４：ソース電極、１３６：ドレイン電極、１３８：キャパシタ電極、１４０：データパッド、１４２：ゲートパッドバッファパターン、１４４：データ配線、１４５：データバッファパターン、１４６：画素電極、Ｔ：薄膜トランジスタ。

Claims

第１基板上に第１マスク工程を通じてゲート配線とゲート電極、ゲートパッドを形成する段階と；
上記ゲート配線、ゲート電極、ゲートパッドを含む上記第１基板上に第２マスク工程を通じてデータ配線、データパッド、ソース電極、ドレイン電極及びアクティブ層を形成する段階と；
上記データ配線とデータパッド、ソース電極及びドレイン電極を含む第１基板上に第３マスク工程を通じて画素電極とデータパッドターミナルを形成する段階と；
上記画素電極とデータパッドターミナルを含む第１基板の全面に保護膜を形成する段階と；
上記ゲートパッドを有するゲートパッド部と上記データパッドを有するデータパッド部を現わすように上記保護膜を含む第１基板を第２基板と合着する段階と；
上記第１基板と第２基板の間に液晶物質を注入させる段階と；
上記露出されたゲートパッド部とデータパッド部の保護膜を除去する段階と
を含む液晶表示装置の製造方法。
上記ゲートパッド部とデータパッド部の保護膜を除去する段階は、上記液晶表示装置をエッチング液に入れるディッピング方式により行われる
請求項１記載の液晶表示装置の製造方法。
上記保護膜はシリコン窒化膜とシリコン酸化膜中いずれか一つで形成される
請求項２記載の液晶表示装置の製造方法。
上記エッチング液は弗酸（ＨＦ）を含む
請求項３記載の液晶表示装置の製造方法。
上記第２マスク工程は、
上記ゲート配線とゲート電極及びゲートパッドを含む第１基板上にゲート絶縁膜を形成する段階と；
上記ゲート絶縁膜上に非晶質シリコン層、不純物非晶質シリコン層及び金属層を形成する段階と；
上記金属層上部に第１厚さと上記第１厚さより薄い第２厚さをもつホトレジストパターンを形成する段階と；
上記ホトレジストパターンにしたがい上記金属層と上記不純物非晶質シリコン層及び非晶質シリコン層を選択的にエッチングする段階と；
上記第２厚さを有するホトレジストパターンを除去する段階と；
上記第２厚さを有するホトレジストパターンを除去して露出された上記金属層を選択的にエッチングする段階と；
残っている上記ホトレジストパターンを除去する段階と
を含む請求項１記載の液晶表示装置の製造方法。
上記第３マスク工程は上記第２厚さを有するホトレジストパターンを除去して露出された上記金属層を選択的にエッチングすることで露出された上記不純物非晶質シリコン層を選択的に除去する段階を含む
請求項５記載の液晶表示装置の製造方法。
上記第２マスク工程は上記ゲート絶縁膜を選択的に除去する段階を更に含む
請求項５記載の液晶表示装置の製造方法。
上記第３マスク工程は上記データ配線とソース電極を覆うデータバッファパターンを形成する段階を含む
請求項１記載の液晶表示装置の製造方法。
上記ゲート配線とゲート電極及びゲートパッドはアルミニウムで構成される
請求項１記載の液晶表示装置の製造方法。
上記ゲート配線とゲート電極及びゲートパッドは透明導電物質層を更に含む
請求項９記載の液晶表示装置の製造方法。
非晶質シリコン層と不純物非晶質シリコン層が上記データ配線及びデータパッド下部に形成される
請求項１記載の液晶表示装置の製造方法。
上記第２マスク工程は上記ゲート配線上部にキャパシタ電極を形成する段階を含む
請求項１記載の液晶表示装置の製造方法。
上記画素電極は上記キャパシタキャパシタ電極と接触し、上記キャパシタ電極は上記ゲート配線と共にストレージキャパシタを形成する
請求項１２記載の液晶表示装置の製造方法。
非晶質シリコン層と不純物非晶質シリコン層が上記キャパシタ電極下部に形成される
請求項１２記載の液晶表示装置の製造方法。
上記第２マスク工程は上記ゲートパッド上部に位置し上記ゲートパッドの中央部に対応するパッドオープン部を有するゲートパッドバッファパターンを形成する段階を含む
請求項１記載の液晶表示装置の製造方法。
非晶質シリコン層と不純物非晶質シリコン層が上記ゲートパッドバッファパターン下部に形成される
請求項１５記載の液晶表示装置の製造方法。
上記第３マスク工程は上記パッドオープン部を通じて上記ゲートパッドと連結されるゲートパッドターミナルを形成する段階を含む
請求項１６記載の液晶表示装置の製造方法。
上記第２マスク工程はスリットマスクを利用する
請求項１記載の液晶表示装置の製造方法。
上記第２マスク工程はハーフトーンマスクを利用する
請求項１記載の液晶表示装置の製造方法。
第１基板上に第１マスク工程を通じてゲート配線とゲート電極、ゲートパッドを形成する段階と；
上記ゲート配線、ゲート電極、ゲートパッドを含む上記第１基板上に第２マスク工程を通じてデータ配線と、データパッド、ソース／ドレインパターン及びアクティブ層を形成する段階と；
上記データ配線とデータパッド、ソース／ドレインパターンを含む第１基板上に第３マスク工程を通じて画素電極とデータバッファパターン及びデータパッドターミナルを形成し、上記画素電極とデータバッファパターンをマスクにし上記ソース／ドレインパターンをパターン化してソース及びドレイン電極を形成する段階と；
上記画素電極とデータバッファパターン及びデータパッドターミナルを含む第１基板の全面に保護膜を形成する段階と；
上記ゲートパッドを有するゲートパッド部と上記データパッドを有するデータパッド部を現わすように上記保護膜を含む第１基板を第２基板と合着する段階と；
上記第１基板と第２基板の間に液晶物質を注入する段階と；
上記露出されたゲートパッド部とデータパッド部の保護膜を除去する段階と
を含む液晶表示装置の製造方法。
上記ゲートパッド部とデータパッド部の保護膜を除去する段階は上記液晶表示装置をエッチング液に入れるディッピング方式により行われる
請求項２０記載の液晶表示装置の製造方法。
上記保護膜はシリコン窒化膜とシリコン酸化膜中いずれか一つで形成される
請求項２１記載の液晶表示装置の製造方法。
上記エッチング液は弗酸を含む
請求項２２記載の液晶表示装置の製造方法。
上記第２マスク工程は、
上記ゲート配線とゲート電極及びゲートパッドを含む第１基板上にゲート絶縁膜を形成する段階と；
上記ゲート絶縁膜上に非晶質シリコン層、不純物非晶質シリコン層及び金属層を形成する段階と；
上記金属層上部にホトレジストパターンを形成する段階と；
上記ホトレジストパターンに従い上記金属層と上記不純物非晶質シリコン層及び非晶質シリコン層を選択的にエッチングする段階と；
そして残っている上記ホトレジストパターンを除去する段階を含む
請求項２０記載の液晶表示装置の製造方法。
上記第３マスク工程は上記ソース電極とドレイン電極をマスクにして上記不純物非晶質シリコン層を選択的に除去する段階を含む
請求項２４記載の液晶表示装置の製造方法。
上記第２マスク工程は上記ゲート絶縁膜を選択的に除去する段階を更に含む
請求項２４記載の液晶表示装置の製造方法。
上記ゲート配線とゲート電極及びゲートパッドはアルミニウムで構成される
請求項２０記載の液晶表示装置の製造方法。
上記ゲート配線とゲート電極及びゲートパッドは透明導電物質層を更に含む
請求項２７記載の液晶表示装置の製造方法。
非晶質シリコン層と不純物非晶質シリコン層が上記データ配線及びデータパッド下部に形成される
請求項２０記載の液晶表示装置の製造方法。
上記第２マスク工程は上記ゲート配線上部にキャパシタ電極を形成する段階を含む
請求項２０記載の液晶表示装置の製造方法。
上記画素電極は上記キャパシタ電極と接触し、上記キャパシタ電極は上記ゲート配線と共にストレージキャパシタを形成する
請求項３０記載の液晶表示装置の製造方法。
非晶質シリコン層と不純物非晶質シリコン層が上記キャパシタ電極下部に形成される
請求項３０記載の液晶表示装置の製造方法。
上記第２マスク工程は上記ゲートパッド上部に位置し上記ゲートパッドの中央部に対応するパッドオープン部を有するゲートパッドバッファパターンを形成する段階を含む
請求項２０記載の液晶表示装置の製造方法。
非晶質シリコン層と不純物非晶質シリコン層が上記ゲートパッドバッファパターン下部に形成される
請求項３３記載の液晶表示装置の製造方法。
上記第３マスク工程は上記パッドオープン部を通じて上記ゲートパッドと連結されるゲートパッドターミナルを形成する段階を含む
請求項３３記載の液晶表示装置の製造方法。