KR20090092659A - 박막 트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
박막 트랜지스터 어레이 기판 및 그의 제조방법Info
- Publication number
- KR20090092659A KR20090092659A KR1020080018025A KR20080018025A KR20090092659A KR 20090092659 A KR20090092659 A KR 20090092659A KR 1020080018025 A KR1020080018025 A KR 1020080018025A KR 20080018025 A KR20080018025 A KR 20080018025A KR 20090092659 A KR20090092659 A KR 20090092659A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- metal film
- tft
- capacitor
- film pattern
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 83
- 239000010409 thin film Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 196
- 239000002184 metal Substances 0.000 claims abstract description 196
- 239000004065 semiconductor Substances 0.000 claims abstract description 93
- 239000003990 capacitor Substances 0.000 claims abstract description 81
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 65
- 239000010408 film Substances 0.000 claims description 219
- 238000000034 method Methods 0.000 claims description 47
- 238000004380 ashing Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims 26
- 239000002356 single layer Substances 0.000 claims 2
- 239000007772 electrode material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 15
- 238000004140 cleaning Methods 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 230000000903 blocking effect Effects 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 박막 트랜지스터 어레이 기판 및 그의 제조방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 금속막, 제1 절연막, 제1 및 제2 반도체층을 순차적으로 형성한 후, 상기 제2 반도체층 상에 제1 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 이용하여 상기 기판 상에 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴을 형성하고, 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴 상에 제2 절연막을 형성하고, 상기 기판 상에 형성된 제2 포토레지스트 패턴을 제거하는 단계와, 제2 마스크를 이용하여 제3 포토레지스트 패턴을 형성한 후, 상기 제3 포토레지스트 패턴을 이용하여 게이트 패드용 콘택홀을 형성하고, 제4 포토레지스트 패턴을 형성하는 단계와, 상기 기판 상에 제2 금속막, 제3 금속막을 순차적으로 형성하는 단계와, 상기 기판 상에 형성된 제4 포토레지스트 패턴을 제거하여, TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴 상에 각각 TFT용 제2 패턴, 커패시터용 제2 패턴 및 게이트 패드용 제2 패턴을 형성하고, 데이터 라인, 화소 전극 및 공통 전극, 데이터 패드를 형성하는 단계를 포함한다.
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 액정표시장치에 사용되는 박막 트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
통상적으로 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시 장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 어레이 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.
박막 트랜지스터 어레이 기판은 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터와 화소전극을 구비한다. 박막 트랜지스터(thin film transistor: 이하는 TFT라 지칭함)는 게이트라인으로부터의 게이트신호에 응답하여 데이터라인으로부터의 데이터 신호를 화소전극으로 공급한다. 투명도전층으로 형성된 화소전극은 TFT로부터의 데이터신호를 공급하여 액정이 구동되게 한다. 액정은 화소전극의 데이터 신호와 공통전극의 공통전압에 의해 형성된 전계에 따라 회전하여 광투과율을 조절함으로써 계조가 구현된다. 이때, 공통전극은 액정구동시 기준이 되는 공통전압이 공급되되, 박막 트랜지스터 어레이 기판 또는 칼라필터 어레이 기판 중 어느 한 곳에 형성될 수 있다.
이러한 액정 패널의 박막 트랜지스터 어레이 기판은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크공정은 박막증착공정, 세정 공정, 포토리소그래피공정, 식각공정, 스트립공정, 검사공정 등과 같은 다수의 공정을 포함한다.
그러나, 다수의 마스크공정이 요구됨에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 주요 원인이 되고 있다. 즉, 3개의 마스크공정을 통한 박막 트랜지스터 어레이 기판의 제조방법은 4개의 마스크를 적용하는 것에 비해 제조비용이 절감시키고 공정을 단순화할 수 있게 된다.
따라서, 마스크의 사용개수를 최소화하는 것이 제조비용 절감 및 공정 단순화에 기여할 수 있게 된다.
본 발명은 박막트랜지스터 어레이 기판 및 그의 제조방법에 일반적으로 사용되는 4개의 마스크 및 3개의 마스크 공정보다도 마스크의 수를 더욱 줄임으로써 공정의 단순화를 이루어 비용을 절감하고 수율을 향상시킨 박막 트랜지스터 어레이 기판의 제조방법을 제공하는 것을 그 목적으로 한다.
상술한 문제점을 해결하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 금속막, 제1 절연막, 제1 및 제2 반도체층을 순차적으로 형성한 후, 상기 제2 반도체층 상에 제1 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 이용하여 상기 기판 상에 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴을 형성하고, 상기 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴 상에 제2 절연막을 형성하고, 상기 기판 상에 형성된 제2 포토레지스트 패턴을 제거하는 단계와, 상기 제2 포토레지스트 패턴이 제거된 기판 상에 제2 마스크를 이용하여 제3 포토레지스트 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 이용하여 게이트 패드용 콘택홀을 형성하고, 상기 제3 포토레지스트 패턴의 일부를 제거하여 제4 포토레지스트 패턴을 형성하는 단계와, 상기 기판 상에 제2 금속막, 제3 금속막을 순차적으로 형성하는 단계와, 상기 기판 상에 형성된 제4 포토레지스트 패턴을 제거하여, TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴 상에 각각 TFT용 제2 패턴, 커패시터용 제2 패턴 및 게이트 패드용 제2 패턴을 형성하고, 데이터 라인, 화소 전극 및 공통 전극, 데이터 패드를 형성하는 단계를 포함한다.
상기 제1 마스크 또는 제2 마스크는 회절 노광마스크인 것을 특징으로 한다.
상기 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성하는 단계 또는 상기 제3 포토레지스트 패턴의 일부를 제거하여 제4 포토레지스트 패턴을 형성하는 단계는 에싱공정을 통해 수행된다.
상기 제2 포토레지스트 패턴 또는 제4 포토레지스트 패턴을 제거하는 단계는 리프트 오프공정을 통해 수행된다.
상기 TFT용 제1 패턴은 TFT용 제1 금속막 패턴, TFT용 제1 절연막 패턴, TFT용 제1 반도체층 패턴 및 TFT용 제2 반도체층 패턴이 순차적으로 적층되고, 상기 커패시터용 제1 패턴은 커패시터용 제1 금속막 패턴, 커패시터용 제1 절연막 패턴, 커패시터용 제1 반도체층 패턴 및 커패시터용 제2 반도체층 패턴이 적층되고, 상기 게이트 패드용 제1 패턴은 게이트 패드용 제1 금속막 패턴, 게이트 패드용 제1 절연막 패턴, 게이트 패드용 제1 반도체층 패턴 및 게이트 패드용 제2 반도체층 패턴이 적층된다.
상기 제2 절연막은 상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴을 제외한 기판 상부 및 상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴들의 측벽 및 상기 TFT용 제1 반도체층 패턴 상부에 형성된다.
상기 제2 금속막은 불투명 금속막인 단일막으로 형성하고, 상기 제3 금속막은 투명 금속막인 단일막으로 형성한다.
상기 제2 금속막은 서로 다른 불투명 금속막인 이중막으로 형성하고, 상기 제2 금속막 및 제3 금속막은 서로 다른 불투명 금속막으로 형성한다.
상기 데이터라인은 데이터라인용 제2 금속막 패턴, 데이터라인용 제3 금속막 패턴 및 데이터라인용 제4 금속막 패턴이 적층되고, 상기 TFT용 제2 패턴은 상기 TFT용 제1 패턴 상에 TFT용 제2 금속막 패턴, TFT용 제3 금속막 패턴 및 TFT용 제4 금속막 패턴이 적층되고, 상기 커패시터용 제2 패턴은 상기 커패시터용 제1 패턴 상에 커패시터용 제2 금속막 패턴, 커패시터용 제3 금속막 패턴및 커패시터용 제4 금속막 패턴이 적층되고, 상기 화소전극 및 공통전극은 전극용 제2 금속막 패턴, 전극용 제3 금속막 패턴 및 전극용 제4 금속막 패턴이 적층되고, 상기 데이터 패드는 데이터 패드용 제2 금속막 패턴, 데이터 패드용 제3 금속막 패턴 및 데이터 패드용 제4 금속막 패턴이 적층되고, 게이트 패드용 제2 패턴은 상기 게이트 패드용 제1 패턴 상에 게이트 패드용 제2 금속막 패턴, 게이트 패드용 제3 금속막 패턴 및 게이트 패드용 제4 금속막 패턴이 적층된다.
상술한 문제점을 해결하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 TFT와 화소전극 및 공통전극과, 게이트라인에 연장된 게이트패드와, 데이터라인에 연장된 데이터패드와, 상기 박막 트랜지스터의 일부와 중첩되는 커패시터가 구비된 박막 트랜지스터 어레이 기판에 있어서, 상기 TFT는 TFT용 제1 금속막 패턴, TFT용 제1 절연막 패턴, TFT용 제1 반도체층 패턴, TFT용 제2 반도체층 패턴, TFT용 제2 금속막 패턴, TFT용 제3 금속막 패턴 및 TFT용 제4 금속막 패턴이 적층되고, 상기 커패시터는 커패시터용 제1 금속막 패턴, 커패시터용 제1 절연막 패턴, 커패시터용 제1 반도체층 패턴, 커패시터용 제2 반도체층 패턴, 커패시터용 제2 금속막 패턴, 커패시터용 제3 금속막 패턴 및 커패시터용 제4 금속막 패턴이 적층되고, 상기 게이트 패드는 게이트 패드용 제1 금속막 패턴, 게이트 패드용 제1 절연막 패턴, 게이트 패드용 제1 반도체층 패턴, 게이트 패드용 제2 반도체층 패턴, 게이트 패드용 제2 금속막 패턴, 게이트 패드용 제3 금속막 패턴 및 게이트 패드용 제4 금속막 패턴이 적층되고, 상기 데이터라인은 데이터라인용 제2 금속막 패턴, 데이터라인용 제3 금속막 패턴 및 데이터라인용 제4 금속막 패턴이 적층되고, 상기 화소전극 및 공통전극은 전극용 제2 금속막 패턴, 전극용 제3 금속막 패턴 및 전극용 제4 금속막 패턴이 적층되고, 상기 데이터 패드는 데이터 패드용 제2 금속막 패턴, 데이터 패드용 제3 금속막 패턴 및 데이터 패드용 제4 금속막 패턴이 적층된다.
본 발명은 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용함으로써, 종래의 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계보다 10단계가 생략되어 약 38%의 공정감소 효과를 가진다.
또한, 본 발명은 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용함으로써, 박막 트랜지스터의 제1 반도체층 및 제2 반도체층이 섬(island)형상으로 형성되고, 박막 트랜지스터의 소스/드레인 전극 하부에 제1 반도체층 및 제2 반도체층의 테일(tail)이 존재하지 않음으로써 제1 반도체층 및 제2 반도체층의 테일(tail) 형성으로 인해 발생하는 개구율 손실을 방지할 수 있는 효과가 있다. 다시 말해, 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용하면, 한장의 마스크를 통해 소스/드레인 전극용 금속막 및 반도체층을 동시에 패터닝하게 되므로, 소스/드레인 전극용 금속막 하부에 반도체층 테일이 존재하게 되어 개구율 손실이 발생하였는데, 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용하게 되면, 반도체층의 테일이 존재하지 않게 되어 개구율 손실을 방지할 수 있게 된다.
또한, 본 발명은 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용함으로써, 광 누설전류를 감소시킬 수 있는 효과가 있다. 다시 말해, 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용하면, 소스/드레인 전극용 금속막 및 반도체층을 동시에 패터닝하게 되어 데이터 라인 하부에 반도체층이 존재하게 되고, 이 반도체층은 백라이트의 광을 그대로 받게 되므로, 광누설전류에 취약하였으나, 본 발명에 따른 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조방법을 사용하면, 데이터라인 하부에 반도체층이 존재하지 않게 되어 광누설전류를 감소시킬 수 있는 효과가 있다.
도 1 내지 도 9는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도이다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 9는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도이다.
우선, 도 1에 도시된 바와 같이, 기판(10) 상에 제1 금속막(12a), 제1 절연막(14a), 제1 및 제2 반도체층(16a, 18a)이 순차적으로 형성되고, 상기 제2 반도체층(18a) 상에 제1 포토레지스트 패턴(101)이 형성된다.
한편, 상기 기판(10)은 데이터 라인이 형성되는 영역(D-line), 박막 트랜지스터이 형성되는 영역(TFT), 커패시터가 형성되는 영역(Cst), 화소영역(PXL), 데이터패드가 형성되는 영역(D-Pad), 게이트 패드가 형성되는 영역(G-Pad)으로 구분 정의되어 있다.
제1 금속막(12a)은 몰리브덴(Mo), 크롬(Cr) 등의 금속막으로 형성하고, 제1 절연막(14a)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2) 등의 게이트 절연막으로 형성되고, 제1 및 제2 반도체층(16a, 18a)은 불순물 실리콘층 및 n+형 불순물 실리콘층으로 각각 형성된다.
한편, 상기 제1 금속막(12a)가 증착되기 이전과 제1 반도체층(16a)가 증착되기 이전 각각의 기판 상에는 세정공정이 수행된다.
제1 포토레지스트 패턴(101)은 제2 반도체층(18a) 상에 포토레지스트를 형성한 후, 제1 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 모두 통과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절 노광영역과, 광을 차단시키는 차단영역을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 박막 트랜지스터의 채널이 형성되는 영역에 배치되고, 차단영역은 박막 트랜지스터의 소스/드레인전극이 형성되는 영역, 커패시터가 형성되는 영역(Cst), 게이트 패드가 형성되는 영역(G-Pad)에 배치된다. 또한, 회절 노광영역에 형성된 제1 포토레지스트 패턴의 두께는 차단영역에 형성된 제1 포토레지스트 패턴의 두께보다 낮은 두께로 형성된다.
이어, 도 2에 도시된 바와 같이, 기판(10) 상에 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴이 형성되고, 상기 각 패턴 상에는 제2 포토레지스트 패턴(102)이 형성된다.
상기 TFT용 제1 패턴은 TFT용 제1 금속막 패턴(12b), TFT용 제1 절연막 패턴(14b), TFT용 제1 반도체층 패턴(16b) 및 제2 반도체층 패턴(18b)이 적층되고, 커패시터용 제1 패턴은 커패시터용 제1 금속막 패턴(12c), 커패시터용 제1 절연막 패턴(14c), 커패시터용 제1 반도체층 패턴(16c) 및 제2 반도체층 패턴(18c)이 적층되고, 게이트 패드용 제1 패턴은 게이트 패드용 제1 금속막 패턴(12d), 게이트 패드용 제1 절연막패턴(14d), 게이트 패드용 제1 반도체층 패턴(16d) 및 제2 반도체층 패턴(18d)이 적층된다. 이때, 상기 TFT용 제1 금속막 패턴(12b)는 박막 트랜지스터의 게이트 전극이 되고, 커패시터용 제1 금속막 패턴(12c)은 커패시터의 하부전극이 된다.
상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴은 상기 제1 포토레지스트 패턴(101)을 식각 마스크로 제2 반도체층(18a), 제1 반도체층(16a), 제1 절연층(14a) 및 제1 금속막(12a)을 식각하고, 상기 제1 포토레지스트 패턴(101)에 에싱공정을 수행하여 상기 TFT용 제2 반도체층 패턴(18b)의 중심부를 노출하는 제2 포토레지스트 패턴(102)을 형성한 후, 제2 포토레지스트 패턴(102)를 식각 마스크로 노출된 TFT용 제2 반도체층 패턴(18b)을 식각함으로써 형성된다.
한편, 상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴은 상술한 방법과 달리, 상기 제1 포토레지스트 패턴(101)을 식각 마스크로 제2 반도체층(18a), 제1 반도체층(16a), 제1 절연층(14a)을 식각한 후, 상기 제1 포토레지스트 패턴(101)에 에싱공정을 수행하여 상기 TFT용 제2 반도체층 패턴(18b)의 중심부를 노출하는 제2 포토레지스트 패턴(102)을 형성한 후, 제2 포토레지스트 패턴(102)을 식각 마스크로 노출된 TFT용 제2 반도체층 패턴(18b)의 건식 식각 및 제1 금속막(12a)의 습식 식각을 수행하여 형성될 수도 있다.
이어, 도 3에 도시된 바와 같이, 기판(10)상에 제2 절연막(20)이 형성된다. 상기 제2 절연막(20)은 상기 패턴(즉, 상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴)이 형성되지 않은 기판(10) 상부, 상기 패턴들의 측벽, TFT용 제2 반도체층 패턴(18b)의 중심부가 제거됨으로써 노출된 TFT용 제1 반도체층 패턴(16b) 상부 및 제2 포토레지스트 패턴(102) 상부에 각각 형성된다.
이어, 도 4에 도시된 바와 같이, 기판(10) 상에 리프트 오프(Lift-off) 공정을 수행하여 각 패턴들의 상부에 형성된 제2 포토레지스트 패턴(102)을 제거한다. 이로써, 제2 절연막(20)은 상기 패턴들이 형성되지 않은 기판(10) 상부 및 상기 패턴들의 측벽 및 TFT용 제1 반도체층 패턴(16b) 상부에만 형성된다.
다음으로, 도 5에 도시된 바와 같이, 기판(10) 상에 제3 포토레지스트 패턴(103)이 형성된다.
한편, 상기 제3 포토레지스트 패턴(103)이 형성되기 이전의 기판 상에 세정공정을 수행한다.
제3 포토레지스트 패턴(103)은 제2 절연막(20)이 형성된 기판(10)상에 포토레지스트를 형성한 후, 제2 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 모두 통과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절노광영역과, 광을 차단시키는 차단영역을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 데이터 라인이 형성되는 영역(D-line), 박막 트랜지스터(TFT)의 소스/드레인 전극이 형성되는 영역, 커패시터가 형성되는 영역(Cst), 화소 영역(PXL)의 일부영역, 데이터 패드가 형성되는 영역(D-Pad), 게이트 패드가 형성되는 영역(G-Pad)에 배치되고, 투과영역은 게이트 패드가 형성되는 영역(G-Pad)의 중심부에 배치되고, 차단영역은 상기 회절노광영역 및 투과영역을 제외한 나머지 영역에 형성된다. 또한, 회절 노광영역에 형성된 제3 포토레지스트 패턴(103)의 두께는 차단영역에 형성된 제3 포토레지스트 패턴(103)의 두께보다 낮은 두께로 형성된다. 그리고, 투과영역에는 제3 포토레지스트 패턴(103)이 형성되지 않아 게이트 패드용 제2 반도체층 패턴(18d)의 중심부가 노출된다.
이어, 도 6에 도시된 바와 같이, 기판(10) 상에 게이트 패드용 콘택홀(22)이 형성된다.
상기 게이트 패드용 콘택홀(22)은 게이트 패드용 제2 반도체층 패턴(18d)의 중심부가 노출된 제3 포토레지스트 패턴(103)을 식각 마스크로 게이트 패드용 제1 절연막패턴(14d), 게이트 패드용 제1 반도체층 패턴(16d) 및 제2 반도체층 패턴(18d)을 식각함으로써 형성된다.
다음으로, 도 7에 도시된 바와 같이, 기판(10) 상에 제4 포토레지스트 패턴(104)이 형성된다.
상기 제4 포토레지스트 패턴(104)은 상기 제3 포토레지스트 패턴(103)에 에싱공정을 수행함으로써 형성한다. 이때, 제4 포토레지스트 패턴(104)은 데이터 라인이 형성되는 영역(D-line), 화소 영역(PXL) 및 데이터 패드가 형성되는 영역(D-Pad)의 제2 절연막(20), 소스/드레인 전극이 형성될 영역의 TFT용 제2 반도체층 패턴(18b), 커패시터가 형성될 영역의 커패시터용 제2 반도체층 패턴(18c), 게이트 패드가 형성될 영역의 게이트 패드용 제2 반도체층(18d)가 노출되도록 형성된다.
이어, 도 8에 도시된 바와 같이, 상기 기판(10) 상에 제2 금속막(24a), 제3 금속막(26a) 및 제4 금속막(28a)이 순차적으로 형성된다.
상기 제2 금속막(24a) 및 제3 금속막(26a), 제4 금속막(28a)는 몰리브덴(Mo), 크롬(Cr), 몰리브덴 티타늄(MoTi), 구리(Cu)등의 불투명 금속막으로 형성한다. 한편, 상기 제2 금속막(24a) 및 제3 금속막(26a), 제4 금속막(28a)은 서로 다른 불투명 금속막으로 형성할 수도 있고, 제2 금속막(24a) 및 제3 금속막(26a)을 하나의 금속막으로 형성하고, 제4 금속막(28a)을 ITO막, IZO막등의 투명 금속막으로 형성할 수도 있다.
다음으로, 도 9에 도시된 바와 같이, 기판(10)상에 리프트 오프((Lift-off)공정을 수행하여 제4 포토레지스트 패턴(104)을 제거한다. 이로써, 데이터 라인, TFT용 제2 패턴, 커패시터용 제2 패턴, 화소 전극 및 공통 전극, 데이터 패드, 게이트 패드용 제2 패턴이 형성된다.
상기 데이터라인은 데이터라인용 제2 금속막 패턴(24g), 데이터라인용 제3 금속막 패턴(26g) 및 데이터라인용 제4 금속막 패턴(28g)이 적층되고, TFT용 제2 패턴은 상기 TFT용 제1 패턴 상에 TFT용 제2 금속막 패턴(24b), TFT용 제3 금속막 패턴(26b) 및 TFT용 제4 금속막 패턴(28b)가 적층되고, 커패시터용 제2 패턴은 상기 TFT용 제2 패턴과 연결되고, 상기 커패시터용 제1 패턴 상에 커패시터용 제2 금속막 패턴(24c), 커패시터용 제3 금속막 패턴(26c) 및 커패시터용 제4 금속막 패턴(28c)가 적층되고, 화소전극 및 공통전극은 전극용 제2 금속막 패턴(24f), 전극용 제3 금속막 패턴(26f) 및 전극용 제4 금속막 패턴(28f)가 적층되고, 데이터 패드는 데이터 패드용 제2 금속막 패턴(24e), 데이터 패드용 제3 금속막 패턴(26e) 및 데이터 패드용 제4 금속막 패턴(28e)가 적층되고, 게이트 패드용 제2 패턴은 상기 게이트 패드용 제1 패턴 상에 게이트 패드용 제2 금속막 패턴(24d), 게이트 패드용 제3 금속막 패턴(26d) 및 게이트 패드용 제4 금속막 패턴(28d)가 적층된다. 이때, 상기 TFT용 제2 패턴에 있어서, 상기 TFT용 제2 금속막 패턴(24b) 및 TFT용제3 금속막 패턴(26b)은 박막 트랜지스터의 소스/드레인전극이 되고, TFT용 제4 금속막(28b)는 박막 트랜지스터의 보호 금속막(passivation metal layer)이 되고, 상기 커패시터용 제1 반도체층 패턴(16c), 커패시터용 제2 반도체층 패턴(18c), 제2 금속막 패턴(24c), 제3 금속막 패턴(26c) 및 제4 금속막 패턴(28c)은 커패시터의 상부전극이 된다. 그리고, 상기 박막 트랜지스터는 게이트라인과 동일한 형상 및 과정으로 형성되므로, 게이트 라인의 형성방법에 대한 설명은 생략하였다.
본 발명에 따른 박막 트랜지스터 기판은 도 9에 도시된 바와 같이, 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 TFT와 화소전극 및 공통전극과, 게이트라인에 연장된 게이트패드와, 데이터라인에 연장된 데이터패드와, 상기 박막 트랜지스터의 일부와 중첩되는 커패시터가 구비된 박막 트랜지스터 어레이 기판에 있어서, 상기 TFT는 TFT용 제1 금속막 패턴(12b), TFT용 제1 절연막 패턴(14b), TFT용 제1 반도체층 패턴(16b), TFT용 제2 반도체층 패턴(18b), TFT용 제2 금속막 패턴(24b), TFT용 제3 금속막 패턴(26b) 및 TFT용 제4 금속막 패턴(28b)이 적층되고, 상기 커패시터는 커패시터용 제1 금속막 패턴(12c), 커패시터용 제1 절연막 패턴(14c), 커패시터용 제1 반도체층 패턴(16c), 커패시터용 제2 반도체층 패턴(18c), 커패시터용 제2 금속막 패턴(24c), 커패시터용 제3 금속막 패턴(26c) 및 커패시터용 제4 금속막 패턴(28c)이 적층되고, 상기 게이트 패드는 게이트 패드용 제1 금속막 패턴(12d), 게이트 패드용 제1 절연막 패턴(14d), 게이트 패드용 제1 반도체층 패턴(16d), 게이트 패드용 제2 반도체층 패턴(18d), 게이트 패드용 제2 금속막 패턴(24d), 게이트 패드용 제3 금속막 패턴(26d) 및 게이트 패드용 제4 금속막 패턴(28d)이 적층되고, 상기 데이터라인은 데이터라인용 제2 금속막 패턴(24g), 데이터라인용 제3 금속막 패턴(26g) 및 데이터라인용 제4 금속막 패턴(28g)이 적층되고, 상기 화소전극 및 공통전극은 전극용 제2 금속막 패턴(24f), 전극용 제3 금속막 패턴(26f) 및 전극용 제4 금속막 패턴(28f)이 적층되고, 상기 데이터 패드는 데이터 패드용 제2 금속막 패턴(24e), 데이터 패드용 제3 금속막 패턴(26e) 및 데이터 패드용 제4 금속막 패턴(28e)이 적층된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 2장의 마스크를 통한 박막 트랜지스터 어레이 기판의 제조방법을 사용함으로써, 4개의 마스크 및 3개의 마스크를 적용하는 것에 비해 제조비용이 절감시키고 공정을 단순화할 수 있게 된다.
다음은 종래 기술에 따른 4장의 마스크를 사용한 박막 트랜지스터의 제조단계와 본 발명에 따른 2장의 마스크를 사용한 박막 트랜지스터의 제조단계를 비교하여 살펴보고자 한다.
우선, 종래 기술에 따른 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 기판 세정의 제1 단계, 게이트 전극용 금속막 스퍼터링(Sputtering) 증착의 제2 단계, 기판 세정의 제3 단계, 제1 마스크를 이용한 사진의 제4 단계, 게이트 전극용 금속막 식각의 제5 단계, 스트립의 제6 단계, 게이트 절연막 CVD 증착의 제7 단계, 제1 및 제2 반도체층 CVD증착의 제8 단계, 소스/드레인용 금속막 스퍼터링(Sputtering) 증착의 제9 단계, 기판 세정의 제10 단계, 제2 마스크를 이용한 사진의 제11 단계, 소스/드레인용 금속막, 제1 및 제2 반도체층 식각의 제12, 13 단계, 소스/드레인용 금속막 및 제1 반도체층 식각의 제14, 15 단계, 스트립의 제16 단계, 보호막 CVD 증착의 제17 단계, 기판 세정의 제18 단계, 제3 마스크를 이용한 사진의 제19 단계, 보호막 건식식각의 제20 단계, 스트립의 제21 단계, 화소전극용 금속막 스퍼터링(Sputtering) 증착의 제22 단계, 기판 세정의 제23 단계, 제4 마스크를 이용한 사진의 제24 단계, 화소전극용 금속막 식각의 제25 단계, 스트립의 제26 단계를 구비한다.
반면, 본 발명에 따른 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 기판 세정의 제1 단계, 게이트 금속용 제1 금속막 스퍼터링 증착의 제2 단계, 제1 절연막의 CVD증착의 제3 단계, 기판 세정의 제4 단계, 제1 및 제2 반도체층 CVD증착의 제5 단계, 기판 세정의 제6 단계, 제1 마스크를 이용한 사진의 제7 단계, 제2 반도체층, 제1 반도체층, 제1 절연막, 에싱 및 제2 반도체층 식각의 제8 단계, 게이트금속용 제1 금속막 식각의 제9 단계, 제2 절연막의 스퍼터링 증착의 제10 단계, 리프트오프방법의 스트립의 제11 단계, 기판 세정의 제12 단계, 제2 마스크를 이용한 사진의 제13 단계, 제2 반도체층, 제1 반도체층 및 제1 절연막 식각의 제14 단계, 제2, 제3 및 제4 금속막 스퍼터링 증착의 제15 단계, 리프트 오프방법의 스트립의 제16 단계를 구비한다.
이와 같이 2장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계보다 10단계가 생략되어 약 38%의 공정감소효과를 얻을 수 있게 된다.
Claims (10)
- 기판 상에 제1 금속막, 제1 절연막, 제1 및 제2 반도체층을 순차적으로 형성한 후, 상기 제2 반도체층 상에 제1 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와,상기 제1 포토레지스트 패턴을 이용하여 상기 기판 상에 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴을 형성하고, 상기 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성하는 단계와,상기 제2 포토레지스트 패턴 상에 제2 절연막을 형성하고, 상기 기판 상에 형성된 제2 포토레지스트 패턴을 제거하는 단계와,상기 제2 포토레지스트 패턴이 제거된 기판 상에 제2 마스크를 이용하여 제3 포토레지스트 패턴을 형성하는 단계와,상기 제3 포토레지스트 패턴을 이용하여 게이트 패드용 콘택홀을 형성하고, 상기 제3 포토레지스트 패턴의 일부를 제거하여 제4 포토레지스트 패턴을 형성하는 단계와,상기 기판 상에 제2 금속막, 제3 금속막을 순차적으로 형성하는 단계와,상기 기판 상에 형성된 제4 포토레지스트 패턴을 제거하여, TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴 상에 각각 TFT용 제2 패턴, 커패시터용 제2 패턴 및 게이트 패드용 제2 패턴을 형성하고, 데이터 라인, 화소 전극 및 공통 전극, 데이터 패드를 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제1 마스크 또는 제2 마스크는 회절 노광마스크인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성하는 단계 또는 상기 제3 포토레지스트 패턴의 일부를 제거하여 제4 포토레지스트 패턴을 형성하는 단계는에싱공정을 통해 수행되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제2 포토레지스트 패턴 또는 제4 포토레지스트 패턴을 제거하는 단계는리프트 오프공정을 통해 수행되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서,상기 TFT용 제1 패턴은 TFT용 제1 금속막 패턴, TFT용 제1 절연막 패턴, TFT용 제1 반도체층 패턴 및 TFT용 제2 반도체층 패턴이 순차적으로 적층되고, 상기 커패시터용 제1 패턴은 커패시터용 제1 금속막 패턴, 커패시터용 제1 절연막 패턴, 커패시터용 제1 반도체층 패턴 및 커패시터용 제2 반도체층 패턴이 적층되고, 상기 게이트 패드용 제1 패턴은 게이트 패드용 제1 금속막 패턴, 게이트 패드용 제1 절연막 패턴, 게이트 패드용 제1 반도체층 패턴 및 게이트 패드용 제2 반도체층 패턴이 적층되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항 또는 제5 항에 있어서, 상기 제2 절연막은상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴을 제외한 기판 상부 및 상기 TFT용 제1 패턴, 커패시터용 제1 패턴 및 게이트 패드용 제1 패턴들의 측벽 및 상기 TFT용 제1 반도체층 패턴 상부에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제2 금속막은 불투명 금속막인 단일막으로 형성하고, 상기 제3 금속막은 투명 금속막인 단일막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제2 금속막은 서로 다른 불투명 금속막인 이중막으로 형성하고, 상기 제2 금속막 및 제3 금속막은 서로 다른 불투명 금속막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 데이터라인은 데이터라인용 제2 금속막 패턴, 데이터라인용 제3 금속막 패턴 및 데이터라인용 제4 금속막 패턴이 적층되고, 상기 TFT용 제2 패턴은 상기 TFT용 제1 패턴 상에 TFT용 제2 금속막 패턴, TFT용 제3 금속막 패턴 및 TFT용 제4 금속막 패턴이 적층되고, 상기 커패시터용 제2 패턴은 상기 커패시터용 제1 패턴 상에 커패시터용 제2 금속막 패턴, 커패시터용 제3 금속막 패턴및 커패시터용 제4 금속막 패턴이 적층되고, 상기 화소전극 및 공통전극은 전극용 제2 금속막 패턴, 전극용 제3 금속막 패턴 및 전극용 제4 금속막 패턴이 적층되고, 상기 데이터 패드는 데이터 패드용 제2 금속막 패턴, 데이터 패드용 제3 금속막 패턴 및 데이터 패드용 제4 금속막 패턴이 적층되고, 게이트 패드용 제2 패턴은 상기 게이트 패드용 제1 패턴 상에 게이트 패드용 제2 금속막 패턴, 게이트 패드용 제3 금속막 패턴 및 게이트 패드용 제4 금속막 패턴이 적층되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 TFT와 화소전극 및 공통전극과, 게이트라인에 연장된 게이트패드와, 데이터라인에 연장된 데이터패드와, 상기 박막 트랜지스터의 일부와 중첩되는 커패시터가 구비된 박막 트랜지스터 어레이 기판에 있어서,상기 TFT는 TFT용 제1 금속막 패턴, TFT용 제1 절연막 패턴, TFT용 제1 반도체층 패턴, TFT용 제2 반도체층 패턴, TFT용 제2 금속막 패턴, TFT용 제3 금속막 패턴 및 TFT용 제4 금속막 패턴이 적층되고, 상기 커패시터는 커패시터용 제1 금속막 패턴, 커패시터용 제1 절연막 패턴, 커패시터용 제1 반도체층 패턴, 커패시터용 제2 반도체층 패턴, 커패시터용 제2 금속막 패턴, 커패시터용 제3 금속막 패턴 및 커패시터용 제4 금속막 패턴이 적층되고, 상기 게이트 패드는 게이트 패드용 제1 금속막 패턴, 게이트 패드용 제1 절연막 패턴, 게이트 패드용 제1 반도체층 패턴, 게이트 패드용 제2 반도체층 패턴, 게이트 패드용 제2 금속막 패턴, 게이트 패드용 제3 금속막 패턴 및 게이트 패드용 제4 금속막 패턴이 적층되고, 상기 데이터라인은 데이터라인용 제2 금속막 패턴, 데이터라인용 제3 금속막 패턴 및 데이터라인용 제4 금속막 패턴이 적층되고, 상기 화소전극 및 공통전극은 전극용 제2 금속막 패턴, 전극용 제3 금속막 패턴 및 전극용 제4 금속막 패턴이 적층되고, 상기 데이터 패드는 데이터 패드용 제2 금속막 패턴, 데이터 패드용 제3 금속막 패턴 및 데이터 패드용 제4 금속막 패턴이 적층되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080018025A KR20090092659A (ko) | 2008-02-27 | 2008-02-27 | 박막 트랜지스터 어레이 기판 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080018025A KR20090092659A (ko) | 2008-02-27 | 2008-02-27 | 박막 트랜지스터 어레이 기판 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090092659A true KR20090092659A (ko) | 2009-09-01 |
Family
ID=41301199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080018025A KR20090092659A (ko) | 2008-02-27 | 2008-02-27 | 박막 트랜지스터 어레이 기판 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090092659A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110067406A (ko) * | 2009-12-14 | 2011-06-22 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
| US10254604B2 (en) | 2015-03-24 | 2019-04-09 | Samsung Display Co., Ltd. | Liquid crystal display device |
-
2008
- 2008-02-27 KR KR1020080018025A patent/KR20090092659A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110067406A (ko) * | 2009-12-14 | 2011-06-22 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
| US10254604B2 (en) | 2015-03-24 | 2019-04-09 | Samsung Display Co., Ltd. | Liquid crystal display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8563980B2 (en) | Array substrate and manufacturing method | |
| JP4408271B2 (ja) | 液晶表示装置及びその製造方法 | |
| US7935579B2 (en) | Thin film transistor array substrate and method for fabricating the same | |
| KR100467993B1 (ko) | 액정 표시 장치 | |
| US7718994B2 (en) | Array substrates for use in liquid crystal displays and fabrication methods thereof | |
| KR101137861B1 (ko) | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법 | |
| US8008139B2 (en) | Method of manufacturing thin film transistor array substrate | |
| JP4567589B2 (ja) | 液晶表示装置用アレイ基板及びその製造方法 | |
| US8237903B2 (en) | Method for manufacturing a liquid crystal display device having a composite data line with a line opening exposing the top surface and sidewalls | |
| US11087985B2 (en) | Manufacturing method of TFT array substrate | |
| KR20100100693A (ko) | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 | |
| JP2007114734A (ja) | 液晶表示装置用アレイ基板及びその製造方法 | |
| JP2003021844A (ja) | 液晶表示装置用アレー基板製造方法 | |
| KR20100133170A (ko) | 2개의 포토 마스크를 이용한 박막 트랜지스터의 제조 방법 | |
| JP5679397B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP3706043B2 (ja) | 液晶用マトリクス基板の製造方法 | |
| KR20090011704A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20070115370A (ko) | 개구율이 향상된 표시 장치 및 그 제조 방법 | |
| TW201322340A (zh) | 畫素結構及其製作方法 | |
| KR101369758B1 (ko) | 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법 | |
| KR20090092659A (ko) | 박막 트랜지스터 어레이 기판 및 그의 제조방법 | |
| JP3706033B2 (ja) | 液晶用マトリクス基板の製造方法 | |
| KR101813719B1 (ko) | 박막트랜지스터 어레이 기판의 제조 방법 | |
| KR100531486B1 (ko) | 박막트랜지스터 어레이 기판의 제조방법용 마스크 | |
| KR20140098894A (ko) | 박막트랜지스터 어레이 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |