JP2004056977A - パワーデバイス駆動回路 - Google Patents
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Abstract
【課題】本発明は、回路の大型化及びコストの増加をさせないで、サージ電圧による誤動作を防止できるインバータ駆動回路の提供する。
【解決手段】図１に、本実施の形態の単相インバータの回路図を示す。ローサイドスイッチング素子１Ａ，１Ｂ及びハイサイドスイッチング素子２Ａ，２Ｂは、絶縁ゲート・バイポーラ・トランジスタであり、それぞれのスイッチング素子１Ａ，１Ｂ，２Ａ，２Ｂにはクランプダイオード３Ａ，３ＢＢ，４Ａ，４Ｂが並列接続されている。また、駆動回路及び保護回路の電源ラインは、２経路ある。電源バイパスコンデンサ１５Ａ，１５Ｂを介してグランドラインＧと接続されている電源ラインＢと，電源バイパスコンデンサ１４Ａ，１４Ｂを介してグランドラインＧと接続されている電源ラインＡとがある。電源５と駆動回路との間の電源ラインＡに抵抗１６Ａ，１６Ｂが設けられている。
【選択図】 図１
【解決手段】図１に、本実施の形態の単相インバータの回路図を示す。ローサイドスイッチング素子１Ａ，１Ｂ及びハイサイドスイッチング素子２Ａ，２Ｂは、絶縁ゲート・バイポーラ・トランジスタであり、それぞれのスイッチング素子１Ａ，１Ｂ，２Ａ，２Ｂにはクランプダイオード３Ａ，３ＢＢ，４Ａ，４Ｂが並列接続されている。また、駆動回路及び保護回路の電源ラインは、２経路ある。電源バイパスコンデンサ１５Ａ，１５Ｂを介してグランドラインＧと接続されている電源ラインＢと，電源バイパスコンデンサ１４Ａ，１４Ｂを介してグランドラインＧと接続されている電源ラインＡとがある。電源５と駆動回路との間の電源ラインＡに抵抗１６Ａ，１６Ｂが設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、インバータの駆動回路に係る発明であって、特に、ローサイドスイッチング素子の駆動回路の誤動作防止に関するものである。
【０００２】
【従来の技術】
図６に、従来の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１０１Ａ，１０１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子１０２Ａ，１０２Ｂの駆動回路及び保護回路は図示していない。
【０００３】
ローサイドスイッチング素子１０１Ａ，１０１Ｂ及びハイサイドスイッチング素子１０２Ａ，１０２Ｂは、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）であり、それぞれのスイッチング素子１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂにはダイオード１０３Ａ，１０３Ｂ，１０４Ａ，１０４Ｂが並列接続されている。
【０００４】
ローサイドスイッチング素子１０１Ａ，１０１Ｂのエミッタ端子同士は、Ｎ母線（Ｎ）を介して接地されており、一方、ハイサイドスイッチング素子１０２Ａ，１０２Ｂのソース端子同士は、Ｐ母線（Ｐ）を介して電源１０５に接続されている。ローサイドスイッチング素子１０１Ａ，１０１Ｂのソース端子、ハイサイドスイッチング素子１０２Ａ，１０２Ｂのエミッタ端子には、負荷が接続されている。
【０００５】
次に、ローサイドスイッチング素子１０１Ａ，１０１Ｂは、それぞれ駆動回路及び保護回路が接続されている。駆動回路は、入力バッファ１０６Ａ，１０６Ｂとエミッタフォロワ回路１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂで構成されており、スイッチング素子への制御信号は、入力バッファ１０６Ａ，１０６Ｂで電圧が増幅され、エミッタフォロワ回路１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂで電流駆動能力を補いローサイドスイッチング素子１０１Ａ，１０１Ｂのベース端子に入力される。エミッタフォロワ回路１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂとローサイドスイッチング素子１０１Ａ，１０１Ｂのベース端子との間に抵抗１０９Ａ，１０９Ｂ，１１０Ａ，１１０Ｂが設けられている。
【０００６】
保護回路は、入力バッファ１１１Ａ，１１１Ｂと抵抗とで構成されている。これらローサイドスイッチング素子１０１Ａ，１０１Ｂに接続されている駆動回路及び保護回路は、共通の電源１１２に接続されている。そして、駆動回路及び保護回路のグランドラインは、ローサイドスイッチング素子１０１Ａ，１０１Ｂのエミッタ端子に接続されている。そのため、Ｎ母線（Ｎ）と駆動回路及び保護回路のグランドラインとは、ローサイドスイッチング素子１０１Ａ，１０１Ｂのエミッタ端子を介して電気的なループを形成している。また、駆動回路及び保護回路の電源ラインもグランドラインと電源バイパスコンデンサ１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂを介して接続されている。
【０００７】
ローサイドスイッチング素子１０１Ａ，１０１Ｂのそれぞれのエミッタ端子は、Ｎ母線（Ｎ）で接続されている。このＮ母線（Ｎ）には自己インダクタンス１１５Ａ，１１５Ｂが存在する。そのため、ローサイドスイッチング素子１０１Ａ，１０１Ｂのスイッチングにより、Ｎ母線（Ｎ）に流れる電流が変化するとサージ電圧が発生することになる。このサージ電圧は、電気的なループを形成している駆動回路及び保護回路のグランドラインの電位を変動させ、また、電源バイパスコンデンサ１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂを介して接続されている駆動回路及び保護回路の電源ラインの電圧も変動させる。これにより、駆動回路及び保護回路が誤動作することになる。
【０００８】
【発明が解決しようとする課題】
上記のように、インバータのスイッチング素子に接続されている駆動回路及び保護回路が、共通の電源１１２に接続され、駆動回路及び保護回路のグランドラインとＮ母線（Ｎ）とが電気的なループを形成している場合、Ｎ母線（Ｎ）の自己インダクタンスによるサージ電圧の発生により、駆動回路及び保護回路のグランドライン及び電源ラインの電圧は変動し、駆動回路及び保護回路に誤動作を生じさせる。
【０００９】
従来は、上記の問題を解決するためにローサイドスイッチング素子の駆動回路及び保護回路ごとに電源を設ける方法があった。図７に、駆動回路及び保護回路ごとに電源を設けた単相インバータの回路図を示す。図７に示すローサイドスイッチング素子１０１Ａ，１０１Ｂ、ハイサイドスイッチング素子１０２Ａ，１０２Ｂ、駆動回路及び保護回路の構成は、図６に示した構成と同じである。
【００１０】
ローサイドスイッチング素子１０１Ａの駆動回路及び保護回路は、電源１１６Ａに接続され、ローサイドスイッチング素子１０１Ｂの駆動回路及び保護回路は、電源１１６Ｂに接続されている。この点が、図６に示した構成と異なる点である。図７に示した構成により、駆動回路及び保護回路のグランドラインとＮ母線（Ｎ）とが電気的なループを形成しなくなる。このため、発生するサージ電圧は、駆動回路及び保護回路のグランドライン及び電源ラインの電圧を変動させることがなく、駆動回路及び保護回路の誤動作も生じさせない。
【００１１】
しかし、図７に示した構成では、ローサイドスイッチング素子及びハイサイドスイッチング素子ごとに電源が必要になる。例えば、３相インバータでは、ローサイドスイッチング素子及びハイサイドスイッチング素子は合計６個になり、電源も合計６個必要となる。従って、電源の増設分のコストが増えること、電源部が大型化すること及び電源と駆動回路及び保護回路との配線が増加することなどの問題が生じる。
【００１２】
そこで、本発明は、回路の大型化及びコストの増加をさせないで、サージ電圧による誤動作を防止できるインバータ駆動回路の提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子を共通の低電位ラインに接続している複数のローサイドスイッチング素子と、ローサイドスイッチング素子を駆動するための複数の駆動回路と、複数の駆動回路が共通に接続されている電源と、複数の駆動回路と電源とを繋ぎ、ローサイドスイッチング素子を介して低電位ラインと電気的なループを形成する配線と、複数の駆動回路と電源との間の配線上に配置される抵抗とを備える。
【００１４】
本発明の請求項２に係る解決手段は、請求項１記載のパワーデバイス駆動回路であって、配線は、第１の高電位配線と第１の低電位配線とを有し、抵抗は、複数の駆動回路と電源との間の第１の高電位配線上に配置される。
【００１５】
本発明の請求項３に係る解決手段は、請求項２記載のパワーデバイス駆動回路であって、抵抗は、複数の駆動回路と電源との間の第１の低電位配線上に更に配置される。
【００１６】
本発明の請求項４に係る解決手段は、請求項３記載のパワーデバイス駆動回路であって、配線は、第２の高電位配線と第２の低電位配線とを更に有し、第２の高電位及び低電位配線から共通に複数のローサイドスイッチング素子に至る配線上に設けられる別の抵抗をさらに備える。
【００１７】
本発明の請求項５に係る解決手段は、請求項４記載のパワーデバイス駆動回路であって、別の抵抗はローサイドスイッチング素子のオン側ゲート抵抗に代えて設けられる。
【００１８】
本発明の請求項６に係る解決手段は、請求項５記載のパワーデバイス駆動回路であって、駆動回路は、オン側及びオフ側エミッタフォロワトランジスタを有するエミッタフォロワ回路を含み、エミッタフォロワ回路の入力部に接続される抵抗と、オン側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第１のダイオードとを更に備える。
【００１９】
本発明の請求項７に係る解決手段は、請求項６記載のパワーデバイス駆動回路であって、オフ側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第２のダイオードとを更に備える。
【００２０】
本発明の請求項８に係る解決手段は、請求項７記載のパワーデバイス駆動回路であって、ローサイドスイッチング素子のオフ側ゲート抵抗に代えてオフ側エミッタフォロワトランジスタのコレクタと第１の低電位配線との間に配線された抵抗とを更に備える。
【００２１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２２】
実施の形態１
図１に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００２３】
ローサイドスイッチング素子１Ａ，１Ｂ及びハイサイドスイッチング素子２Ａ，２Ｂは、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）であり、それぞれのスイッチング素子１Ａ，１Ｂ，２Ａ，２Ｂにはダイオード３Ａ，３Ｂ，４Ａ，４Ｂが並列接続されている。
【００２４】
ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子同士は、Ｎ母線低電位ラインＮを介して接地されており、一方、ハイサイドスイッチング素子２Ａ，２Ｂのソース端子同士は、Ｐ母線（Ｐ）を介して電源５に接続されている。ローサイドスイッチング素子１Ａ，１Ｂのソース端子、ハイサイドスイッチング素子２Ａ，２Ｂのエミッタ端子には、負荷が接続されている。
【００２５】
ローサイドスイッチング素子１Ａ，１Ｂには、それぞれ駆動回路及び保護回路が接続されている。この駆動回路は、入力バッファ６Ａ，６Ｂとエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂで構成されており、スイッチング素子への制御信号は、入力バッファ６Ａ，６Ｂで電圧が増幅され、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂで電流駆動能力を補いローサイドスイッチング素子１Ａ，１Ｂのベース端子に入力される。
【００２６】
エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂは、オン側エミッタフォロワトランジスタ７Ａ，７Ｂとオフ側エミッタフォロワトランジスタ８Ａ，８Ｂから構成されている。このオン側エミッタフォロワトランジスタ７Ａ，７Ｂは、ベース端子が入力部ある入力バッファ６Ａ，６Ｂに、コレクタ端子が電源１３に、エミッタ端子がローサイドスイッチング素子１Ａ，１Ｂにそれぞれ接続されている。一方、オフ側エミッタフォロワトランジスタ８Ａ，８Ｂは、ベース端子及びエミッタ端子がオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子及びエミッタ端子にそれぞれ接続され、コレクタ端子が駆動回路及び保護回路のグランドラインＧ（第１の低電位配線）に接続されている。そして、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂとローサイドスイッチング素子１Ａ，１Ｂのベース端子との間にオフ側ゲート抵抗１０Ａ，１０Ｂ、オン側ゲート抵抗１１Ａ，１１Ｂが設けられている。
【００２７】
保護回路は、入力バッファ９Ａ，９Ｂと抵抗１２Ａ，１２Ｂで構成されている。これらローサイドスイッチング素子１Ａ，１Ｂに接続されている駆動回路及び保護回路は、共通の電源１３に接続されている。そして、駆動回路及び保護回路のグランドラインＧは、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子に接続されている。そのため、Ｎ母線（Ｎ）とグランドラインＧとは、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子を介して電気的なループを形成している。
【００２８】
また、駆動回路及び保護回路の電源ラインは、２経路ある。電源バイパスコンデンサ１４Ａ，１４Ｂを介してグランドラインＧと接続されている電源ラインＡ（第１の高電位配線）と，電源バイパスコンデンサ１５Ａ，１５Ｂを介してグランドラインＧと接続されている電源ラインＢ（第２の高電位配線）とがある。電源ラインＢには、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂが、電源ラインＡには、入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂが接続されている。更に、本実施の形態では、電源５と駆動回路との間の電源ラインＡに抵抗１６Ａ，１６Ｂが設けられている。
【００２９】
Ｎ母線（Ｎ）には自己インダクタンス１７Ａ，１７Ｂが存在するため、ローサイドスイッチング素子１Ａ，１Ｂのスイッチングにより、Ｎ母線（Ｎ）に流れる電流が変化しサージ電圧が発生する。このサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００３０】
しかし、本実施の形態においては、電源ラインＡは、抵抗１６Ａ，１６Ｂを設けているため、他の経路である電源ラインＢやグランドラインＧに比べてサージ電圧によって生じるサージ電流が流れにくくなる。これは、電流が複数の経路を流れるとき、各々の経路を流れる電流の比率は、各々の経路のインピーダンスに反比例するためである。
【００３１】
電源ラインＡにサージ電流が流れにくくなることにより、電源ラインＡの電位は安定化する。この電源ラインＡの安定により、これに接続された入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂの誤動作を防止することができる。従って、図１に示した構成とすることで、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００３２】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本発明の駆動回路及び保護回路は上記の記載に限られず、これと同様の機能を果たす回路であっても良い例えば、エミッタフォロワ回路の代わりにＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用する。
【００３３】
実施の形態２
図２に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００３４】
図２に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００３５】
本実施の形態では、電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧ（第１の低電位配線）に抵抗１８Ａ，１８Ｂが設けられている。なお、実施の形態１と同様、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）にも抵抗１６Ａ，１６Ｂが設けられている。図２では、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子同士が接続され、更に電源１３の一方が接続されている経路Ｃ（第２の低電位配線）が新たに設けられている。
【００３６】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１４Ａ，１４Ｂ，１５Ａ，１５Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００３７】
しかし、本実施の形態においては、電源ラインＡに抵抗１６Ａ，１６Ｂ及びグランドラインＧに抵抗１８Ａ，１８Ｂを設けているため、他の経路である電源ラインＢや経路Ｃに比べてサージ電圧によって生じるサージ電流が流れにくくなる。
【００３８】
電源ラインＡ及びグランドラインＧにサージ電流が流れにくくなることにより、電源ラインＡ及びグランドラインＧの電位は安定化する。この電源ラインＡ及びグランドラインＧの安定により、これらに接続された入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂ及びエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂの誤動作を防止することができる。従って、図２に示した構成とすることで、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００３９】
例えば、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子の内で抵抗１２Ａ，１２Ｂと接続したエミッタ端子には、Ｎ母線（Ｎ）と接続したエミッタ端子の１／１０００〜１／１００００程度の電流が流れる。抵抗１２Ａ，１２Ｂは、抵抗１２Ａ，１２Ｂと接続したエミッタ端子に流れる電流を検出して、Ｎ母線（Ｎ）と接続したエミッタ端子に流れる電流を推定している。これは、負荷短絡等の障害が発生しＮ母線（Ｎ）と接続したエミッタ端子に過大な電流が流れたときに、保護回路である入力バッファ９Ａ，９Ｂを動作させるために、抵抗１２Ａ，１２Ｂで電流を検出している。通常、抵抗１２Ａ，１２Ｂの電圧降下が０．５Ｖを超えたとき、保護回路は保護機能を動作させる。
【００４０】
ここで、駆動回路及び保護回路のグランドラインＧにも自己インダクタンスが存在する図示せず。そのため、このグランドラインＧにサージ電流が流れると、この自己インダクタンスにより電圧降下が生じる。この電圧降下によるグランドラインの電位の変動によって、抵抗１２Ａ，１２Ｂの電圧降下が０．５Ｖを超えると、保護回路は誤動作し、ローサイドスイッチング素子１Ａ，１Ｂを停止してしまう。本実施の形態で示したように抵抗１８Ａ，１８ＢをグランドラインＧ設けることにより、上記のような保護回路の誤動作も防止することができる。
【００４１】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本発明の駆動回路及び保護回路は上記の記載に限られず、これと同様の機能を果たす回路であっても良い例えば、エミッタフォロワ回路の代わりにＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用する。
【００４２】
実施の形態３
図３に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００４３】
図３に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００４４】
本実施の形態では、エミッタフォロワ回路７Ａ，７Ｂのエミッタ端子とローサイドスイッチング素子のベース端子１Ａ，１Ｂとの間に設けられたオン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧ（第１の低電位配線）と電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させる。なお、実施の形態２と同様、電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧに抵抗１８Ａ，１８Ｂが、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）に抵抗１６Ａ，１６Ｂが設けられている。実施の形態２で示した経路Ｃ（第２の低電位配線）は、オン側ゲート抵抗１１Ａ，１１Ｂを介するように経路が変更されている。
【００４５】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００４６】
しかし、本実施の形態においては、電源ラインＡには抵抗１６Ａ，１６Ｂが、グランドラインＧには抵抗１８Ａ，１８Ｂが、電源ラインＢや経路Ｃにはオン側ゲート抵抗１１Ａ，１１Ｂがそれぞれ設けられている。そのため、これらの経路には、サージ電圧によって生じるサージ電流が流れにくくなる。
【００４７】
電源ラインＡ，Ｂ、経路Ｃ及びグランドラインＧにサージ電流が流れにくくなることにより、これらの経路の電位は安定化する。これらの経路の電位が安定することにより、これら経路に接続された入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂ及びエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂの誤動作を防止することができる。従って、図３に示した構成とすることで、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００４８】
なお、電源ラインＡ，Ｂ、経路Ｃ及びグランドラインＧの電位変動による駆動回路及び保護回路の誤動作への影響は、電源ラインＢや経路Ｃに比べ電源ラインＡ及びグランドラインＧの方が大きい。そのため、抵抗１６Ａ，１６Ｂ，１８Ａ，１８Ｂは、オン側ゲート抵抗１１Ａ，１１Ｂの抵抗値より大きい抵抗値にする方が望ましい。
【００４９】
また、本実施の形態においては、電力ロスの減少やローサイドスイッチング素子のスイッチング特性を維持するために、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させることによりサージ電圧による、駆動回路及び保護回路が誤動作を防止している。しかし、本発明はこれに限られず、オン側ゲート抵抗１１Ａ，１１Ｂを移動させずに、別の抵抗をグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に設ける方法や、電源ラインＡ及びグランドラインＧ上のいずれかの場所にそれぞれ抵抗を設ける方法などであっても良い。
【００５０】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本発明の駆動回路及び保護回路は上記の記載に限られず、これと同様の機能を果たす回路であっても良い例えば、エミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用する。
【００５１】
実施の形態４
図４に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００５２】
図４に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００５３】
本実施の形態では、入力バッファ６Ａ，６Ｂとエミッタフォロワ回路のオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子との間に抵抗１９Ａ，１９Ｂが設けられている。更に、このオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子と電源ラインＢ（第２の高電位配線）とを接続するクランプダイオード２０Ａ，２０Ｂが設けられている。このクランプダイオード２０Ａ，２０Ｂは、オン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子から電源ラインＢへの方向が順方向である。
【００５４】
なお、実施の形態３と同様、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧ（第１の低電位配線）と電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させる。電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧに抵抗１８Ａ，１８Ｂが、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）に抵抗１６Ａ，１６Ｂが設けられている。実施の形態２で示した経路Ｃ（第２の低電位配線）は、オン側ゲート抵抗１１Ａ，１１Ｂを介するように経路が変更されている。
【００５５】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００５６】
しかし、オン側ゲート抵抗１１Ａ，１１Ｂにサージ電圧の発生によるサージ電流が流れる。そのため、オン側ゲート抵抗１１Ａ，１１Ｂには電圧降下が生じる。この、オン側ゲート抵抗１１Ａ，１１Ｂの電圧降下が、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂの充電電圧と逆向きのとき、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのコレクタ電圧が入力バッファ６Ａ，６Ｂの出力電圧よりも低くなる場合がある。このとき、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのベース端子には過大な電流が流れ、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂを破壊する可能性がある。
【００５７】
そこで、本実施の形態では、抵抗１９Ａ，１９Ｂ及びクランプダイオード２０Ａ，２０Ｂをエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのベース端子と入力バッファ６Ａ，６Ｂとの間に設けることで、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのベース端子に過大な電流が流れるのを抑え、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂを破壊するのを防止する。なお、実施の形態３と同様の構成を含んでいるため、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００５８】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本実施の形態においては、電力ロスの減少やローサイドスイッチング素子のスイッチング特性を維持するために、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させることによりサージ電圧による、駆動回路及び保護回路が誤動作を防止している。しかし、本発明はこれに限られず、オン側ゲート抵抗１１Ａ，１１Ｂを移動させずに、別の抵抗をグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に設ける方法であっても良い。
【００５９】
実施の形態５
図５に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００６０】
図５に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００６１】
本実施の形態では、エミッタフォロワ回路のオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子とエミッタフォロワ回路のオフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子とを接続するクランプダイオード２１Ａ，２１Ｂが設けられている。このクランプダイオード２１Ａ，２１Ｂは、オフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子からオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子への方向が順方向である。更に、オフ側エミッタフォロワトランジスタ８Ａ，８Ｂのエミッタ端子とローサイドスイッチング素子のベース端子１Ａ，１Ｂとの間に設けられたオフ側ゲート抵抗１０Ａ，１０Ｂをオフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子とグランドラインＧ（第１の低電位配線）との間に移動させる。
【００６２】
なお、実施の形態４と同様、入力バッファ６Ａ，６Ｂとオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子との間に抵抗１９Ａ，１９Ｂが設けられている。更に、オン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子と電源ラインＢ（第２の高電位配線）とを接続するクランプダイオード２０Ａ，２０Ｂが設けられている。このクランプダイオード２０Ａ，２０Ｂは、オン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子から電源ラインＢへの方向が順方向である。
【００６３】
また、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させる。電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧに抵抗１８Ａ，１８Ｂが、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）に抵抗１６Ａ，１６Ｂが設けられている。実施の形態２で示した経路Ｃは、オン側ゲート抵抗１１Ａ，１１Ｂを介してローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子同士が接続されるように経路か変更されている。
【００６４】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００６５】
そして、オン側ゲート抵抗１１Ａ，１１Ｂにサージ電圧の発生によるサージ電流が流れる。そのため、オン側ゲート抵抗１１Ａ，１１Ｂには電圧降下が生じる。このオン側ゲート抵抗１１Ａ，１１Ｂの電圧降下が、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂの充電電圧と逆向きで、電圧降下の値が充電電圧よりも大きいとき、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂが逆接続状態となり、破壊する可能性がある。
【００６６】
そこで、本実施の形態では、クランプダイオード２１Ａ，２１Ｂを設けることで、電圧降下の値が充電電圧よりも大きいときに、クランプダイオード２０Ａ，２０Ｂ，２１Ａ，２１Ｂが導通して、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂが逆接続状態になるのを防ぐことができる。また、オフ側ゲート抵抗１０Ａ，１０Ｂの移動により、クランプダイオード２０Ａ，２０Ｂ，２１Ａ，２１Ｂに流れる電流を制限することができる。よって、本実施の形態では、オフ側ゲート抵抗１０Ａ，１０Ｂの移動及びクランプクランプダイオード２１Ａ，２１Ｂを設けることで、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂを破壊するのを防止する。なお、実施の形態３と同様の構成を含んでいるため、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００６７】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本実施の形態においては、電力ロスの減少やローサイドスイッチング素子のスイッチング特性を維持するために、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させることによりサージ電圧による、駆動回路及び保護回路が誤動作を防止している。しかし、本発明はこれに限られず、オフ側ゲート抵抗１０Ａ，１０Ｂを移動させずに、別の抵抗をグランドラインＧとオフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子との間に設ける方法であっても良い。
【００６８】
【発明の効果】
本発明の請求項１に記載のパワーデバイス駆動回路は、複数の駆動回路と電源との間の配線上に抵抗を備えるので、配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００６９】
本発明の請求項２に記載のパワーデバイス駆動回路は、抵抗が第１の高電位配線上に配置されるので、第１の高電位配線の配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００７０】
本発明の請求項３に記載のパワーデバイス駆動回路は、抵抗が第１の低電位配線上に更に配置されるので、第１の高電位配線と第１の低電位配線の配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００７１】
本発明の請求項４に記載のパワーデバイス駆動回路は、第２の高電位及び低電位配線配線から共通に複数のローサイドスイッチング素子に至る配線上に別の抵抗をさらに備えるので、第２の高電位配線と第２の低電位配線の配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００７２】
本発明の請求項５に記載のパワーデバイス駆動回路は、別の抵抗がオン側ゲート抵抗に代えて設けられるので、電力ロスやローサイドスイッチング素子のスイッチング特性が良くなる。
【００７３】
本発明の請求項６に記載のパワーデバイス駆動回路は、エミッタフォロワ回路の入力部に接続される抵抗と、オン側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第１のダイオードとを更に備えるので、エミッタフォロワ回路のベース端子に過大な電流が流れるのを抑え、エミッタフォロワ回路を破壊するのを防止する効果がある。
【００７４】
本発明の請求項７に記載のパワーデバイス駆動回路は、オフ側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第２のダイオードとを更に備えるので、エミッタフォロワ回路が逆接続状態になるのを防ぎ、エミッタフォロワ回路を破壊するのを防止する効果がある。
【００７５】
本発明の請求項８に記載のパワーデバイス駆動回路は、ローサイドスイッチング素子のオフ側ゲート抵抗に代えてオフ側エミッタフォロワトランジスタのコレクタと第１の低電位配線との間に配線された抵抗を設けられるので、電力ロスやローサイドスイッチング素子のスイッチング特性が良くなる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る単相インバータの回路図である。
【図２】本発明の実施の形態２に係る単相インバータの回路図である。
【図３】本発明の実施の形態３に係る単相インバータの回路図である。
【図４】本発明の実施の形態４に係る単相インバータの回路図である。
【図５】本発明の実施の形態４に係る単相インバータの回路図である。
【図６】従来の技術に係る単相インバータの回路図である。
【図７】従来の技術に係る単相インバータの回路図である。
【符号の説明】
１Ａ，１Ｂ ローサイドスイッチング素子、２Ａ，２Ｂ ハイサイドスイッチング素子、３Ａ，３Ｂ，４Ａ，４Ｂ ダイオード、５，１３ 電源、６Ａ，６Ｂ入力バッファ、７Ａ，７Ｂ，８Ａ，８Ｂ エミッタフォロワ回路、９Ａ，９Ｂ入力バッファ、１０Ａ，１０Ｂ オフ側ゲート抵抗、１１Ａ，１１Ｂ オン側ゲート抵抗、１２Ａ，１２Ｂ 抵抗、１５Ａ，１５Ｂ，１４Ａ，１４Ｂ 電源バイパスコンデンサ、１６Ａ，１６Ｂ，１８Ａ，１８Ｂ，１９Ａ，１９Ｂ 抵抗、１７Ａ，１７Ｂ 自己インダクタンス、２０Ａ，２０Ｂ，２１Ａ，２１Ｂ クランプダイオード、１０１Ａ，１０１Ｂ ローサイドスイッチング素子、１０２Ａ，１０２Ｂ ハイサイドスイッチング素子、１０３Ａ，１０３Ｂ，１０４Ａ，１０４Ｂ ダイオード、１０５，１１２，１１６Ａ，１１６Ｂ 電源、１０６Ａ，１０６Ｂ，１１１Ａ，１１１Ｂ 入力バッファ、１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂ エミッタフォロワ回路、１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂ
電源バイパスコンデンサ、１１５Ａ，１１５Ｂ 自己インダクタンス。
【発明の属する技術分野】
本発明は、インバータの駆動回路に係る発明であって、特に、ローサイドスイッチング素子の駆動回路の誤動作防止に関するものである。
【０００２】
【従来の技術】
図６に、従来の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１０１Ａ，１０１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子１０２Ａ，１０２Ｂの駆動回路及び保護回路は図示していない。
【０００３】
ローサイドスイッチング素子１０１Ａ，１０１Ｂ及びハイサイドスイッチング素子１０２Ａ，１０２Ｂは、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）であり、それぞれのスイッチング素子１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂにはダイオード１０３Ａ，１０３Ｂ，１０４Ａ，１０４Ｂが並列接続されている。
【０００４】
ローサイドスイッチング素子１０１Ａ，１０１Ｂのエミッタ端子同士は、Ｎ母線（Ｎ）を介して接地されており、一方、ハイサイドスイッチング素子１０２Ａ，１０２Ｂのソース端子同士は、Ｐ母線（Ｐ）を介して電源１０５に接続されている。ローサイドスイッチング素子１０１Ａ，１０１Ｂのソース端子、ハイサイドスイッチング素子１０２Ａ，１０２Ｂのエミッタ端子には、負荷が接続されている。
【０００５】
次に、ローサイドスイッチング素子１０１Ａ，１０１Ｂは、それぞれ駆動回路及び保護回路が接続されている。駆動回路は、入力バッファ１０６Ａ，１０６Ｂとエミッタフォロワ回路１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂで構成されており、スイッチング素子への制御信号は、入力バッファ１０６Ａ，１０６Ｂで電圧が増幅され、エミッタフォロワ回路１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂで電流駆動能力を補いローサイドスイッチング素子１０１Ａ，１０１Ｂのベース端子に入力される。エミッタフォロワ回路１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂとローサイドスイッチング素子１０１Ａ，１０１Ｂのベース端子との間に抵抗１０９Ａ，１０９Ｂ，１１０Ａ，１１０Ｂが設けられている。
【０００６】
保護回路は、入力バッファ１１１Ａ，１１１Ｂと抵抗とで構成されている。これらローサイドスイッチング素子１０１Ａ，１０１Ｂに接続されている駆動回路及び保護回路は、共通の電源１１２に接続されている。そして、駆動回路及び保護回路のグランドラインは、ローサイドスイッチング素子１０１Ａ，１０１Ｂのエミッタ端子に接続されている。そのため、Ｎ母線（Ｎ）と駆動回路及び保護回路のグランドラインとは、ローサイドスイッチング素子１０１Ａ，１０１Ｂのエミッタ端子を介して電気的なループを形成している。また、駆動回路及び保護回路の電源ラインもグランドラインと電源バイパスコンデンサ１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂを介して接続されている。
【０００７】
ローサイドスイッチング素子１０１Ａ，１０１Ｂのそれぞれのエミッタ端子は、Ｎ母線（Ｎ）で接続されている。このＮ母線（Ｎ）には自己インダクタンス１１５Ａ，１１５Ｂが存在する。そのため、ローサイドスイッチング素子１０１Ａ，１０１Ｂのスイッチングにより、Ｎ母線（Ｎ）に流れる電流が変化するとサージ電圧が発生することになる。このサージ電圧は、電気的なループを形成している駆動回路及び保護回路のグランドラインの電位を変動させ、また、電源バイパスコンデンサ１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂを介して接続されている駆動回路及び保護回路の電源ラインの電圧も変動させる。これにより、駆動回路及び保護回路が誤動作することになる。
【０００８】
【発明が解決しようとする課題】
上記のように、インバータのスイッチング素子に接続されている駆動回路及び保護回路が、共通の電源１１２に接続され、駆動回路及び保護回路のグランドラインとＮ母線（Ｎ）とが電気的なループを形成している場合、Ｎ母線（Ｎ）の自己インダクタンスによるサージ電圧の発生により、駆動回路及び保護回路のグランドライン及び電源ラインの電圧は変動し、駆動回路及び保護回路に誤動作を生じさせる。
【０００９】
従来は、上記の問題を解決するためにローサイドスイッチング素子の駆動回路及び保護回路ごとに電源を設ける方法があった。図７に、駆動回路及び保護回路ごとに電源を設けた単相インバータの回路図を示す。図７に示すローサイドスイッチング素子１０１Ａ，１０１Ｂ、ハイサイドスイッチング素子１０２Ａ，１０２Ｂ、駆動回路及び保護回路の構成は、図６に示した構成と同じである。
【００１０】
ローサイドスイッチング素子１０１Ａの駆動回路及び保護回路は、電源１１６Ａに接続され、ローサイドスイッチング素子１０１Ｂの駆動回路及び保護回路は、電源１１６Ｂに接続されている。この点が、図６に示した構成と異なる点である。図７に示した構成により、駆動回路及び保護回路のグランドラインとＮ母線（Ｎ）とが電気的なループを形成しなくなる。このため、発生するサージ電圧は、駆動回路及び保護回路のグランドライン及び電源ラインの電圧を変動させることがなく、駆動回路及び保護回路の誤動作も生じさせない。
【００１１】
しかし、図７に示した構成では、ローサイドスイッチング素子及びハイサイドスイッチング素子ごとに電源が必要になる。例えば、３相インバータでは、ローサイドスイッチング素子及びハイサイドスイッチング素子は合計６個になり、電源も合計６個必要となる。従って、電源の増設分のコストが増えること、電源部が大型化すること及び電源と駆動回路及び保護回路との配線が増加することなどの問題が生じる。
【００１２】
そこで、本発明は、回路の大型化及びコストの増加をさせないで、サージ電圧による誤動作を防止できるインバータ駆動回路の提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子を共通の低電位ラインに接続している複数のローサイドスイッチング素子と、ローサイドスイッチング素子を駆動するための複数の駆動回路と、複数の駆動回路が共通に接続されている電源と、複数の駆動回路と電源とを繋ぎ、ローサイドスイッチング素子を介して低電位ラインと電気的なループを形成する配線と、複数の駆動回路と電源との間の配線上に配置される抵抗とを備える。
【００１４】
本発明の請求項２に係る解決手段は、請求項１記載のパワーデバイス駆動回路であって、配線は、第１の高電位配線と第１の低電位配線とを有し、抵抗は、複数の駆動回路と電源との間の第１の高電位配線上に配置される。
【００１５】
本発明の請求項３に係る解決手段は、請求項２記載のパワーデバイス駆動回路であって、抵抗は、複数の駆動回路と電源との間の第１の低電位配線上に更に配置される。
【００１６】
本発明の請求項４に係る解決手段は、請求項３記載のパワーデバイス駆動回路であって、配線は、第２の高電位配線と第２の低電位配線とを更に有し、第２の高電位及び低電位配線から共通に複数のローサイドスイッチング素子に至る配線上に設けられる別の抵抗をさらに備える。
【００１７】
本発明の請求項５に係る解決手段は、請求項４記載のパワーデバイス駆動回路であって、別の抵抗はローサイドスイッチング素子のオン側ゲート抵抗に代えて設けられる。
【００１８】
本発明の請求項６に係る解決手段は、請求項５記載のパワーデバイス駆動回路であって、駆動回路は、オン側及びオフ側エミッタフォロワトランジスタを有するエミッタフォロワ回路を含み、エミッタフォロワ回路の入力部に接続される抵抗と、オン側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第１のダイオードとを更に備える。
【００１９】
本発明の請求項７に係る解決手段は、請求項６記載のパワーデバイス駆動回路であって、オフ側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第２のダイオードとを更に備える。
【００２０】
本発明の請求項８に係る解決手段は、請求項７記載のパワーデバイス駆動回路であって、ローサイドスイッチング素子のオフ側ゲート抵抗に代えてオフ側エミッタフォロワトランジスタのコレクタと第１の低電位配線との間に配線された抵抗とを更に備える。
【００２１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２２】
実施の形態１
図１に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００２３】
ローサイドスイッチング素子１Ａ，１Ｂ及びハイサイドスイッチング素子２Ａ，２Ｂは、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）であり、それぞれのスイッチング素子１Ａ，１Ｂ，２Ａ，２Ｂにはダイオード３Ａ，３Ｂ，４Ａ，４Ｂが並列接続されている。
【００２４】
ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子同士は、Ｎ母線低電位ラインＮを介して接地されており、一方、ハイサイドスイッチング素子２Ａ，２Ｂのソース端子同士は、Ｐ母線（Ｐ）を介して電源５に接続されている。ローサイドスイッチング素子１Ａ，１Ｂのソース端子、ハイサイドスイッチング素子２Ａ，２Ｂのエミッタ端子には、負荷が接続されている。
【００２５】
ローサイドスイッチング素子１Ａ，１Ｂには、それぞれ駆動回路及び保護回路が接続されている。この駆動回路は、入力バッファ６Ａ，６Ｂとエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂで構成されており、スイッチング素子への制御信号は、入力バッファ６Ａ，６Ｂで電圧が増幅され、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂで電流駆動能力を補いローサイドスイッチング素子１Ａ，１Ｂのベース端子に入力される。
【００２６】
エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂは、オン側エミッタフォロワトランジスタ７Ａ，７Ｂとオフ側エミッタフォロワトランジスタ８Ａ，８Ｂから構成されている。このオン側エミッタフォロワトランジスタ７Ａ，７Ｂは、ベース端子が入力部ある入力バッファ６Ａ，６Ｂに、コレクタ端子が電源１３に、エミッタ端子がローサイドスイッチング素子１Ａ，１Ｂにそれぞれ接続されている。一方、オフ側エミッタフォロワトランジスタ８Ａ，８Ｂは、ベース端子及びエミッタ端子がオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子及びエミッタ端子にそれぞれ接続され、コレクタ端子が駆動回路及び保護回路のグランドラインＧ（第１の低電位配線）に接続されている。そして、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂとローサイドスイッチング素子１Ａ，１Ｂのベース端子との間にオフ側ゲート抵抗１０Ａ，１０Ｂ、オン側ゲート抵抗１１Ａ，１１Ｂが設けられている。
【００２７】
保護回路は、入力バッファ９Ａ，９Ｂと抵抗１２Ａ，１２Ｂで構成されている。これらローサイドスイッチング素子１Ａ，１Ｂに接続されている駆動回路及び保護回路は、共通の電源１３に接続されている。そして、駆動回路及び保護回路のグランドラインＧは、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子に接続されている。そのため、Ｎ母線（Ｎ）とグランドラインＧとは、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子を介して電気的なループを形成している。
【００２８】
また、駆動回路及び保護回路の電源ラインは、２経路ある。電源バイパスコンデンサ１４Ａ，１４Ｂを介してグランドラインＧと接続されている電源ラインＡ（第１の高電位配線）と，電源バイパスコンデンサ１５Ａ，１５Ｂを介してグランドラインＧと接続されている電源ラインＢ（第２の高電位配線）とがある。電源ラインＢには、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂが、電源ラインＡには、入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂが接続されている。更に、本実施の形態では、電源５と駆動回路との間の電源ラインＡに抵抗１６Ａ，１６Ｂが設けられている。
【００２９】
Ｎ母線（Ｎ）には自己インダクタンス１７Ａ，１７Ｂが存在するため、ローサイドスイッチング素子１Ａ，１Ｂのスイッチングにより、Ｎ母線（Ｎ）に流れる電流が変化しサージ電圧が発生する。このサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００３０】
しかし、本実施の形態においては、電源ラインＡは、抵抗１６Ａ，１６Ｂを設けているため、他の経路である電源ラインＢやグランドラインＧに比べてサージ電圧によって生じるサージ電流が流れにくくなる。これは、電流が複数の経路を流れるとき、各々の経路を流れる電流の比率は、各々の経路のインピーダンスに反比例するためである。
【００３１】
電源ラインＡにサージ電流が流れにくくなることにより、電源ラインＡの電位は安定化する。この電源ラインＡの安定により、これに接続された入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂの誤動作を防止することができる。従って、図１に示した構成とすることで、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００３２】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本発明の駆動回路及び保護回路は上記の記載に限られず、これと同様の機能を果たす回路であっても良い例えば、エミッタフォロワ回路の代わりにＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用する。
【００３３】
実施の形態２
図２に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００３４】
図２に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００３５】
本実施の形態では、電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧ（第１の低電位配線）に抵抗１８Ａ，１８Ｂが設けられている。なお、実施の形態１と同様、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）にも抵抗１６Ａ，１６Ｂが設けられている。図２では、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子同士が接続され、更に電源１３の一方が接続されている経路Ｃ（第２の低電位配線）が新たに設けられている。
【００３６】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１４Ａ，１４Ｂ，１５Ａ，１５Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００３７】
しかし、本実施の形態においては、電源ラインＡに抵抗１６Ａ，１６Ｂ及びグランドラインＧに抵抗１８Ａ，１８Ｂを設けているため、他の経路である電源ラインＢや経路Ｃに比べてサージ電圧によって生じるサージ電流が流れにくくなる。
【００３８】
電源ラインＡ及びグランドラインＧにサージ電流が流れにくくなることにより、電源ラインＡ及びグランドラインＧの電位は安定化する。この電源ラインＡ及びグランドラインＧの安定により、これらに接続された入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂ及びエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂの誤動作を防止することができる。従って、図２に示した構成とすることで、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００３９】
例えば、ローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子の内で抵抗１２Ａ，１２Ｂと接続したエミッタ端子には、Ｎ母線（Ｎ）と接続したエミッタ端子の１／１０００〜１／１００００程度の電流が流れる。抵抗１２Ａ，１２Ｂは、抵抗１２Ａ，１２Ｂと接続したエミッタ端子に流れる電流を検出して、Ｎ母線（Ｎ）と接続したエミッタ端子に流れる電流を推定している。これは、負荷短絡等の障害が発生しＮ母線（Ｎ）と接続したエミッタ端子に過大な電流が流れたときに、保護回路である入力バッファ９Ａ，９Ｂを動作させるために、抵抗１２Ａ，１２Ｂで電流を検出している。通常、抵抗１２Ａ，１２Ｂの電圧降下が０．５Ｖを超えたとき、保護回路は保護機能を動作させる。
【００４０】
ここで、駆動回路及び保護回路のグランドラインＧにも自己インダクタンスが存在する図示せず。そのため、このグランドラインＧにサージ電流が流れると、この自己インダクタンスにより電圧降下が生じる。この電圧降下によるグランドラインの電位の変動によって、抵抗１２Ａ，１２Ｂの電圧降下が０．５Ｖを超えると、保護回路は誤動作し、ローサイドスイッチング素子１Ａ，１Ｂを停止してしまう。本実施の形態で示したように抵抗１８Ａ，１８ＢをグランドラインＧ設けることにより、上記のような保護回路の誤動作も防止することができる。
【００４１】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本発明の駆動回路及び保護回路は上記の記載に限られず、これと同様の機能を果たす回路であっても良い例えば、エミッタフォロワ回路の代わりにＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用する。
【００４２】
実施の形態３
図３に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００４３】
図３に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００４４】
本実施の形態では、エミッタフォロワ回路７Ａ，７Ｂのエミッタ端子とローサイドスイッチング素子のベース端子１Ａ，１Ｂとの間に設けられたオン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧ（第１の低電位配線）と電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させる。なお、実施の形態２と同様、電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧに抵抗１８Ａ，１８Ｂが、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）に抵抗１６Ａ，１６Ｂが設けられている。実施の形態２で示した経路Ｃ（第２の低電位配線）は、オン側ゲート抵抗１１Ａ，１１Ｂを介するように経路が変更されている。
【００４５】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００４６】
しかし、本実施の形態においては、電源ラインＡには抵抗１６Ａ，１６Ｂが、グランドラインＧには抵抗１８Ａ，１８Ｂが、電源ラインＢや経路Ｃにはオン側ゲート抵抗１１Ａ，１１Ｂがそれぞれ設けられている。そのため、これらの経路には、サージ電圧によって生じるサージ電流が流れにくくなる。
【００４７】
電源ラインＡ，Ｂ、経路Ｃ及びグランドラインＧにサージ電流が流れにくくなることにより、これらの経路の電位は安定化する。これらの経路の電位が安定することにより、これら経路に接続された入力バッファ６Ａ，６Ｂ，９Ａ，９Ｂ及びエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂの誤動作を防止することができる。従って、図３に示した構成とすることで、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００４８】
なお、電源ラインＡ，Ｂ、経路Ｃ及びグランドラインＧの電位変動による駆動回路及び保護回路の誤動作への影響は、電源ラインＢや経路Ｃに比べ電源ラインＡ及びグランドラインＧの方が大きい。そのため、抵抗１６Ａ，１６Ｂ，１８Ａ，１８Ｂは、オン側ゲート抵抗１１Ａ，１１Ｂの抵抗値より大きい抵抗値にする方が望ましい。
【００４９】
また、本実施の形態においては、電力ロスの減少やローサイドスイッチング素子のスイッチング特性を維持するために、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させることによりサージ電圧による、駆動回路及び保護回路が誤動作を防止している。しかし、本発明はこれに限られず、オン側ゲート抵抗１１Ａ，１１Ｂを移動させずに、別の抵抗をグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に設ける方法や、電源ラインＡ及びグランドラインＧ上のいずれかの場所にそれぞれ抵抗を設ける方法などであっても良い。
【００５０】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本発明の駆動回路及び保護回路は上記の記載に限られず、これと同様の機能を果たす回路であっても良い例えば、エミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用する。
【００５１】
実施の形態４
図４に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００５２】
図４に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００５３】
本実施の形態では、入力バッファ６Ａ，６Ｂとエミッタフォロワ回路のオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子との間に抵抗１９Ａ，１９Ｂが設けられている。更に、このオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子と電源ラインＢ（第２の高電位配線）とを接続するクランプダイオード２０Ａ，２０Ｂが設けられている。このクランプダイオード２０Ａ，２０Ｂは、オン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子から電源ラインＢへの方向が順方向である。
【００５４】
なお、実施の形態３と同様、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧ（第１の低電位配線）と電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させる。電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧに抵抗１８Ａ，１８Ｂが、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）に抵抗１６Ａ，１６Ｂが設けられている。実施の形態２で示した経路Ｃ（第２の低電位配線）は、オン側ゲート抵抗１１Ａ，１１Ｂを介するように経路が変更されている。
【００５５】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００５６】
しかし、オン側ゲート抵抗１１Ａ，１１Ｂにサージ電圧の発生によるサージ電流が流れる。そのため、オン側ゲート抵抗１１Ａ，１１Ｂには電圧降下が生じる。この、オン側ゲート抵抗１１Ａ，１１Ｂの電圧降下が、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂの充電電圧と逆向きのとき、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのコレクタ電圧が入力バッファ６Ａ，６Ｂの出力電圧よりも低くなる場合がある。このとき、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのベース端子には過大な電流が流れ、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂを破壊する可能性がある。
【００５７】
そこで、本実施の形態では、抵抗１９Ａ，１９Ｂ及びクランプダイオード２０Ａ，２０Ｂをエミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのベース端子と入力バッファ６Ａ，６Ｂとの間に設けることで、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂのベース端子に過大な電流が流れるのを抑え、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂを破壊するのを防止する。なお、実施の形態３と同様の構成を含んでいるため、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００５８】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本実施の形態においては、電力ロスの減少やローサイドスイッチング素子のスイッチング特性を維持するために、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させることによりサージ電圧による、駆動回路及び保護回路が誤動作を防止している。しかし、本発明はこれに限られず、オン側ゲート抵抗１１Ａ，１１Ｂを移動させずに、別の抵抗をグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に設ける方法であっても良い。
【００５９】
実施の形態５
図５に、本実施の形態の単相インバータの回路図を示す。ここで、ローサイドスイッチング素子１Ａ，１Ｂの駆動回路及び保護回路は図示しているが、ハイサイドスイッチング素子２Ａ，２Ｂの駆動回路及び保護回路は図示していない。
【００６０】
図５に示すローサイドスイッチング素子１Ａ，１Ｂ、ハイサイドスイッチング素子２Ａ，２Ｂ、駆動回路及び保護回路の構成は、基本的には図１に示した構成と同じである。そのため、詳細な説明は省略する。
【００６１】
本実施の形態では、エミッタフォロワ回路のオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子とエミッタフォロワ回路のオフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子とを接続するクランプダイオード２１Ａ，２１Ｂが設けられている。このクランプダイオード２１Ａ，２１Ｂは、オフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子からオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子への方向が順方向である。更に、オフ側エミッタフォロワトランジスタ８Ａ，８Ｂのエミッタ端子とローサイドスイッチング素子のベース端子１Ａ，１Ｂとの間に設けられたオフ側ゲート抵抗１０Ａ，１０Ｂをオフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子とグランドラインＧ（第１の低電位配線）との間に移動させる。
【００６２】
なお、実施の形態４と同様、入力バッファ６Ａ，６Ｂとオン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子との間に抵抗１９Ａ，１９Ｂが設けられている。更に、オン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子と電源ラインＢ（第２の高電位配線）とを接続するクランプダイオード２０Ａ，２０Ｂが設けられている。このクランプダイオード２０Ａ，２０Ｂは、オン側エミッタフォロワトランジスタ７Ａ，７Ｂのベース端子から電源ラインＢへの方向が順方向である。
【００６３】
また、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させる。電源１３と駆動回路との間の駆動回路及び保護回路のグランドラインＧに抵抗１８Ａ，１８Ｂが、電源５と駆動回路との間の電源ラインＡ（第１の高電位配線）に抵抗１６Ａ，１６Ｂが設けられている。実施の形態２で示した経路Ｃは、オン側ゲート抵抗１１Ａ，１１Ｂを介してローサイドスイッチング素子１Ａ，１Ｂのエミッタ端子同士が接続されるように経路か変更されている。
【００６４】
Ｎ母線（Ｎ）で発生したサージ電圧は、Ｎ母線（Ｎ）と電気的なループを形成しているグランドラインＧ及び経路Ｃの電位を変動させる。ここで、電源ラインＡ，Ｂは、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂを介してグランドラインＧに接続されている。そのため、サージ電圧は、電源ラインＡ，Ｂの電位も変動させる。
【００６５】
そして、オン側ゲート抵抗１１Ａ，１１Ｂにサージ電圧の発生によるサージ電流が流れる。そのため、オン側ゲート抵抗１１Ａ，１１Ｂには電圧降下が生じる。このオン側ゲート抵抗１１Ａ，１１Ｂの電圧降下が、電源バイパスコンデンサ１５Ａ，１５Ｂ，１４Ａ，１４Ｂの充電電圧と逆向きで、電圧降下の値が充電電圧よりも大きいとき、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂが逆接続状態となり、破壊する可能性がある。
【００６６】
そこで、本実施の形態では、クランプダイオード２１Ａ，２１Ｂを設けることで、電圧降下の値が充電電圧よりも大きいときに、クランプダイオード２０Ａ，２０Ｂ，２１Ａ，２１Ｂが導通して、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂが逆接続状態になるのを防ぐことができる。また、オフ側ゲート抵抗１０Ａ，１０Ｂの移動により、クランプダイオード２０Ａ，２０Ｂ，２１Ａ，２１Ｂに流れる電流を制限することができる。よって、本実施の形態では、オフ側ゲート抵抗１０Ａ，１０Ｂの移動及びクランプクランプダイオード２１Ａ，２１Ｂを設けることで、エミッタフォロワ回路７Ａ，７Ｂ，８Ａ，８Ｂを破壊するのを防止する。なお、実施の形態３と同様の構成を含んでいるため、Ｎ母線（Ｎ）に流れる電流が変化で発生するサージ電圧による、駆動回路及び保護回路が誤動作を防止することができる。
【００６７】
ここで、スイッチング素子は、絶縁ゲート・バイポーラ・トランジスタであると記載したが、本発明はこれに限られずこれと同様の機能を果たす、サイリスタやＭＯＳ ＦＥＴなどであっても良い。また、本実施の形態においては、電力ロスの減少やローサイドスイッチング素子のスイッチング特性を維持するために、オン側ゲート抵抗１１Ａ，１１ＢをグランドラインＧと電源バイパスコンデンサ１５Ａ，１５Ｂとの間に移動させることによりサージ電圧による、駆動回路及び保護回路が誤動作を防止している。しかし、本発明はこれに限られず、オフ側ゲート抵抗１０Ａ，１０Ｂを移動させずに、別の抵抗をグランドラインＧとオフ側エミッタフォロワトランジスタ８Ａ，８Ｂのコレクタ端子との間に設ける方法であっても良い。
【００６８】
【発明の効果】
本発明の請求項１に記載のパワーデバイス駆動回路は、複数の駆動回路と電源との間の配線上に抵抗を備えるので、配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００６９】
本発明の請求項２に記載のパワーデバイス駆動回路は、抵抗が第１の高電位配線上に配置されるので、第１の高電位配線の配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００７０】
本発明の請求項３に記載のパワーデバイス駆動回路は、抵抗が第１の低電位配線上に更に配置されるので、第１の高電位配線と第１の低電位配線の配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００７１】
本発明の請求項４に記載のパワーデバイス駆動回路は、第２の高電位及び低電位配線配線から共通に複数のローサイドスイッチング素子に至る配線上に別の抵抗をさらに備えるので、第２の高電位配線と第２の低電位配線の配線上にサージ電流が流れにくくなり、駆動回路及び保護回路が誤動作を防止する効果がある。
【００７２】
本発明の請求項５に記載のパワーデバイス駆動回路は、別の抵抗がオン側ゲート抵抗に代えて設けられるので、電力ロスやローサイドスイッチング素子のスイッチング特性が良くなる。
【００７３】
本発明の請求項６に記載のパワーデバイス駆動回路は、エミッタフォロワ回路の入力部に接続される抵抗と、オン側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第１のダイオードとを更に備えるので、エミッタフォロワ回路のベース端子に過大な電流が流れるのを抑え、エミッタフォロワ回路を破壊するのを防止する効果がある。
【００７４】
本発明の請求項７に記載のパワーデバイス駆動回路は、オフ側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第２のダイオードとを更に備えるので、エミッタフォロワ回路が逆接続状態になるのを防ぎ、エミッタフォロワ回路を破壊するのを防止する効果がある。
【００７５】
本発明の請求項８に記載のパワーデバイス駆動回路は、ローサイドスイッチング素子のオフ側ゲート抵抗に代えてオフ側エミッタフォロワトランジスタのコレクタと第１の低電位配線との間に配線された抵抗を設けられるので、電力ロスやローサイドスイッチング素子のスイッチング特性が良くなる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る単相インバータの回路図である。
【図２】本発明の実施の形態２に係る単相インバータの回路図である。
【図３】本発明の実施の形態３に係る単相インバータの回路図である。
【図４】本発明の実施の形態４に係る単相インバータの回路図である。
【図５】本発明の実施の形態４に係る単相インバータの回路図である。
【図６】従来の技術に係る単相インバータの回路図である。
【図７】従来の技術に係る単相インバータの回路図である。
【符号の説明】
１Ａ，１Ｂ ローサイドスイッチング素子、２Ａ，２Ｂ ハイサイドスイッチング素子、３Ａ，３Ｂ，４Ａ，４Ｂ ダイオード、５，１３ 電源、６Ａ，６Ｂ入力バッファ、７Ａ，７Ｂ，８Ａ，８Ｂ エミッタフォロワ回路、９Ａ，９Ｂ入力バッファ、１０Ａ，１０Ｂ オフ側ゲート抵抗、１１Ａ，１１Ｂ オン側ゲート抵抗、１２Ａ，１２Ｂ 抵抗、１５Ａ，１５Ｂ，１４Ａ，１４Ｂ 電源バイパスコンデンサ、１６Ａ，１６Ｂ，１８Ａ，１８Ｂ，１９Ａ，１９Ｂ 抵抗、１７Ａ，１７Ｂ 自己インダクタンス、２０Ａ，２０Ｂ，２１Ａ，２１Ｂ クランプダイオード、１０１Ａ，１０１Ｂ ローサイドスイッチング素子、１０２Ａ，１０２Ｂ ハイサイドスイッチング素子、１０３Ａ，１０３Ｂ，１０４Ａ，１０４Ｂ ダイオード、１０５，１１２，１１６Ａ，１１６Ｂ 電源、１０６Ａ，１０６Ｂ，１１１Ａ，１１１Ｂ 入力バッファ、１０７Ａ，１０７Ｂ，１０８Ａ，１０８Ｂ エミッタフォロワ回路、１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂ
電源バイパスコンデンサ、１１５Ａ，１１５Ｂ 自己インダクタンス。
Claims (8)
- インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子を共通の低電位ラインに接続している複数のローサイドスイッチング素子と、
前記ローサイドスイッチング素子を駆動するための複数の駆動回路と、
複数の前記駆動回路が共通に接続されている電源と、
複数の前記駆動回路と前記電源とを繋ぎ、前記ローサイドスイッチング素子を介して前記低電位ラインと電気的なループを形成する配線と、
複数の前記駆動回路と前記電源との間の前記配線上に配置される抵抗とを備える、
パワーデバイス駆動回路。 - 請求項１記載のパワーデバイス駆動回路であって、
前記配線は、第１の高電位配線と第１の低電位配線とを有し、
前記抵抗は、複数の前記駆動回路と前記電源との間の前記第１の高電位配線上に配置されること、
を特徴とするパワーデバイス駆動回路。 - 請求項２記載のパワーデバイス駆動回路であって、
前記抵抗は、複数の前記駆動回路と前記電源との間の前記第１の低電位配線上に更に配置されること、
を特徴とするパワーデバイス駆動回路。 - 請求項３記載のパワーデバイス駆動回路であって、
前記配線は、第２の高電位配線と第２の低電位配線とを更に有し、
前記第２の高電位及び低電位配線から共通に複数の前記ローサイドスイッチング素子に至る配線上に設けられる別の抵抗をさらに備えること、
を特徴とするパワーデバイス駆動回路。 - 請求項４記載のパワーデバイス駆動回路であって、
前記別の抵抗は前記ローサイドスイッチング素子のオン側ゲート抵抗に代えて設けられること、
を特徴とするパワーデバイス駆動回路。 - 請求項５記載のパワーデバイス駆動回路であって、
前記駆動回路は、オン側及びオフ側エミッタフォロワトランジスタを有するエミッタフォロワ回路を含み、
前記エミッタフォロワ回路の入力部に接続される抵抗と、
前記オン側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第１のダイオードとを更に備えること、
を特徴とするパワーデバイス駆動回路。 - 請求項６記載のパワーデバイス駆動回路であって、
前記オフ側エミッタフォロワトランジスタのベース−コレクタ間をクランプする第２のダイオードとを更に備えること、
を特徴とするパワーデバイス駆動回路。 - 請求項７記載のパワーデバイス駆動回路であって、
前記ローサイドスイッチング素子のオフ側ゲート抵抗に代えて前記オフ側エミッタフォロワトランジスタのコレクタと前記第１の低電位配線との間に配線された抵抗とを更に備えること、
を特徴とするパワーデバイス駆動回路。
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