JP2003533892A - 封入されたマイクロ電子デバイス - Google Patents

封入されたマイクロ電子デバイス

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Abstract

(57)【要約】 封入されたマイクロ電子デバイス。前記デバイスは、半導体基板、その半導体基板に隣接しているマイクロ電子デバイス、及びそのマイクロ電子デバイスに隣接している少なくとも１つの第一バリヤースタックを含む。前記バリヤースタックは、マイクロ電子デバイスを封入する。前記バリヤースタックは、少なくとも１つの第一バリヤー層と少なくとも１つの第一ポリマー層とを含む。封入されたマイクロ電子デバイスは、半導体基板とマイクロ電子デバイスとの間に配置された少なくとも１つの第二バリヤースタックを任意に含む。前記第二バリヤースタックは、少なくとも１つの第二バリヤー層と少なくとも１つの第二ポリマー層とを含む。封入されたマイクロ電子デバイスを作製する方法も開示する。

Description

【発明の詳細な説明】
【０００１】 本発明は、一般的に、マイクロ電子デバイスに関するものであり、更に詳しく
は、バリヤースタック中に封入されたマイクロ電子デバイスに関する。
【０００２】 半導体基板上で作製されるマイクロ電子デバイスでは、大気中にある汚染物及
び大気成分、機械的損傷、応力、熱応力と熱サイクル、下流における加工、及び
腐蝕性化学薬品から、前記デバイスを保護するために、パッシベーション又は封
入が必要である。
【０００３】 マイクロ電子デバイスのパッシベーションは、いくつもの機能を発揮する。ま
ず、パッシベーションにより、他のマイクロ電子デバイスからマイクロ電子デバ
イスが電気的に絶縁される。また、パッシベーションにより半導体表面における
再結合速度が維持される。また、パッシベーションは応力緩衝体となってクラッ
キングを最少にする。またパッシベーションは、リソグラフィプロセス中に、加
工化学薬品、紫外線露光、及びフォトレジストからの保護を提供する。更に、湿
気、酸化体、腐蝕性物質、引っかき、及び機械的損傷からの保護を提供する。最
後に、パッシベーションすることにより、Ｃｌ-及びＮａ+のような移動イオンの
ゲッタリングが提供される。Lavinger ら による J．Vac．Sci．Technol．Al
６（２），Mar．／Apr．１９９８， p．５３０を参照されたい。
【０００４】 金属又はセラミックにおける従来のハーメチックシールは、有効な保護を提供
する。しかし、従来のハーメチックエンクロージャは、比較的バルキー（約４〜
６ｍｍの深さ）であり、製品の重量が有意に増加するので、小型化の利益が少な
くなる。
【０００５】 パッシベーションを要する多くのデバイスは、現在、ガラス、融解石英、及び
セラミックの基板上で作製されている。例えば、非晶質窒化珪素（Ｓｉ3Ｎ4）及
び二酸化珪素（ＳｉＯ2）の薄膜は、保護被覆、リソグラフィプロセスのための
マスク、不揮発性の金属・窒化物・酸化物・半導体メモリデバイスにおける電荷
貯蔵システム、金属層間の絶縁体、薄膜トランジスタ用のゲート絶縁体、及び超
大規模集積デバイス用の超薄誘電体として、ｐ型半導体デバイス上で用いられて
いる。集積回路用途では、参考として本明細書に取り入れられる米国特許第５，
８５１，６０３号に記載されているように、ＳｉＯ2は応力緩衝層であり、Ｓｉ3 Ｎ4はパッシベーション層である。まず最初に、化学蒸着（ＣＶＤ）によって、
例えば常圧化学蒸着（ＡＰＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、及びプラズ
マ増強化学蒸着（ＰＥＣＶＤ）によって、窒化珪素を堆積させる。しかしながら
、化学蒸着のような標準的な半導体プロセスによって堆積された無機材料の使用
には、いくつもの短所がある。最も重大な短所は、脆性、機械的応力下でクラッ
クする傾向、不良なステップカバレージ、不良な平坦化特性、及び不良なバリヤ
ー特性である。電子サイクロトロン共鳴・プラズマ増強蒸着（ＥＣＲ ＰＥＣＶ
Ｄ）によって堆積されたにＳｉ3Ｎ4関する最良の酸素透過速度は、約１ｃｃ／ｍ2 ／日であると報告されている。ＳｉＯ2の最良の酸素透過速度も約１ｃｃ／ｍ2
／日である。
【０００６】 これらの問題の結果として、ＳｉＯ2及びＳｉ3Ｎ4のような無機材料を、ポリ
マー誘電体で置き換える努力が鋭意なされてきた。ポリマー材料としては、ポリ
イミド、ポリアミド、及びパラリエン（paralyene）が挙げられる。有機材料は
、良好な接着、充分な弾性、及び充分な引張強度を提供する。しかしながら、こ
れらの材料は、脆性及び例えばボイドのような欠陥による問題を有する。C．P．
Wong，Ceramic Trans．３３，１９９３ p．１２５を参照されたい。
【０００７】 無機材料及び有機材料によって提供されるバリヤー保護は、通常、信頼性のあ
るマイクロ電子デバイス動作を保証するのには充分ではない。封入する前に、追
加のバリヤー層を加える。バリヤーとして珪素ゴムのような材料を用いる。集積
回路を、射出成形によって、プラスチック中に埋設して、更なる湿気バリヤー保
護を加えることができる。
【０００８】 また、バリヤー用途及び封入のために、エポキシも用いられる。封入用に用い
られるエポキシ層は、従来のハーメチックシール用に要求される層の厚さのほん
の約１／４である。しかしながら、その厚さでも、多くの用途では許容不可能に
重く且つバルキーであるデバイスが製造される。更に、エポキシは、いくつかの
用途にとっては、水蒸気の透過速度が高過ぎる。
【０００９】 マイクロ電子工学で現在用いられているパッシベーション層としては、厚さ約
１μｍ以下の二酸化珪素、窒化珪素、及びオキシ窒化珪素の層が挙げられる。こ
れらの層は、基板及び８００℃の加工温度を要求することがある、ＣＶＤ及び反
応性マグネトロンスパッタリングプロセスによって堆積される。ＣＶＤによって
堆積される材料は、非常な応力（すなわち、１０，０００ＭＰａ超）を有してい
ることもある。
【００１０】 無機層に対しては、しばしば、厚さ約０．５μｍのスピンキャストされたポリ
イミド層が追従される。ポリイミド層は、パッシベーション、封入、平坦化、及
びパッケージングに対するボンディング／モールディングのために用いられる。
前記層は、スピンオンされ、２５０℃までの温度で硬化させる。ポリイミドの酸
素及び水蒸気に対するバリヤー特性は不良であり（＞１０ｃｃ／ｍ2／日）、ポ
リマー基板には特有のものである。ポリイミドは、非常に不透明であって、可視
波長を強力に吸収する。ポリイミド膜は、非常に多くのボイドを有し、それによ
り、集積回路に関する信頼性の問題が起こり得る。また、ボイドは、集積回路部
品に損傷を与え得るホットスポット及びクラックを引き起こすこともある。
【００１１】 マイクロ電子回路を保護するために用いられる別の方法は、パリレン薄膜の蒸
着である。しかしながら、パリレンの水蒸気透過速度は、多くの用途にとっては
高過ぎる。更に、パリレンは、約１２０℃を超える温度で熱酸化される。
【００１２】 更に、ＰＥＣＶＤ被覆は、ピンホール、不良なステップカバレージ、及び粒子
（particulates）に関する問題がある。被覆の品質は通常は不良である。これら
の層のための堆積プロセスは、例えば集積回路、有機発光デバイス、発光ポリマ
ー及びマイクロレーザー中にある感温材料に損傷を与えることがある。結果とし
て、感温デバイスの充分に有効な封入は、従来の堆積プロセスを用いて、半導体
基板上で達成できない。更に、必要な封入及びパッシベーションを得るために、
電流パッシベーション層（current passivation layer）は、デバイスの厚さ及
びサイズに比べて、厚くなければならない。そうしないと、マルチレベル集積回
路（multilevel integrated circuit）の作製において問題を引き起こすからで
ある。最後に、上記したように、これらの材料のバリヤー特性は、多くの用途に
とって不充分である。
【００１３】 而して、マイクロ電子デバイスを封入するために用いることができる改良され
た軽量薄膜バリヤー構造に関するニーズと、そのような封入されたマイクロ電子
デバイスを作製する方法に関するニーズとが存在する。
【００１４】 本発明は、封入されたマイクロ電子デバイスと、前記デバイスを作製する方法
を提供することによってこれらのニーズを満たす。前記デバイスは、半導体基板
、半導体基板に隣接しているマイクロ電子デバイス、及びマイクロ電子デバイス
に隣接している少なくとも１つの第一バリヤースタックを含む。隣接とは、隣の
という意味であって、必ずしも直接接していることを意味していない。追加の介
在層が存在することもできる。バリヤースタックは、マイクロ電子デバイスを封
入する。バリヤースタックは、少なくとも１つの第一バリヤー層及び少なくとも
１つの第一ポリマー層を含む。封入されたマイクロ電子デバイスは、半導体基板
とマイクロ電子デバイスとの間に配置された少なくとも１つの第二バリヤースタ
ックを任意に含む。第二バリヤースタックは、少なくとも１つの第二バリヤース
層及び少なくとも１つの第二ポリマー層を含む。
【００１５】 好ましくは、第一及び第二バリヤースタックの第一及び第二バリヤー層のいず
れか１つ又は両方は、実質的に透明である。第一バリヤー層の少なくとも１つは
、好ましくは、金属酸化物、金属窒化物、金属炭化物、金属オキシ窒化物、金属
オキシ硼化物、及びそれらの組合わせから選択される材料を含む。
【００１６】 第一及び第二バリヤー層のいずれか１つは、所望ならば実質的に透明であるこ
とができる。透明なバリヤー層は、好ましくは、透明な金属、透明なポリマー、
透明なセラミック、及び透明なサーメットから選択される。
【００１７】 第一及び第二バリヤースタックのポリマー層は、好ましくは、アクリレート含
有ポリマーである。本明細書で用いているように、アクリレート含有ポリマーと
いう用語は、アクリレート含有ポリマー、メタクリレート含有ポリマー、及びそ
れらの組合わせを含む。第一及び／又は第二バリヤースタックは同じか又は異な
っていることができる。
【００１８】 半導体基板は柔軟性又は剛性であることができる。 マイクロ電子デバイスは、好ましくは、集積回路、電荷結合デバイス、発光ダ
イオード、発光ポリマー、有機発光デバイス、金属センサーパッド、マイクロデ
ィスクレーザ（micro-disk laser）、エレクトロクロミックデバイス、フォトク
ロミックデバイス、マイクロエレクトロメカニカルシステム、及び太陽電池から
選択される。
【００１９】 封入されたマイクロ電子デバイスは、所望ならば、ポリマー平滑層、耐引っか
き性層、又は他の機能性層のような追加の層を含むことができる。また、封入さ
れたマイクロ電子デバイスは、少なくとも１つの第一バリヤースタックに隣接し
ているリド(lid)を含むこともできる。
【００２０】 本発明は、封入されたマイクロ電子デバイスを作製する方法も含む。前記方法
は、その上にマイクロ電子デバイスを有する半導体基板を提供する工程、及びマ
イクロ電子デバイスの上に少なくとも１つの第一バリヤースタックを配置して、
マイクロ電子デバイスを封入する工程を含む。バリヤースタックは、少なくとも
１つの第一バリヤー層と少なくとも１つの第一ポリマー層とを含む。
【００２１】 マイクロ電子デバイスは、拡散、蒸着時のイオン注入、又は積層によって、半
導体基板上に配置できる。少なくとも１つの第一バリヤースタックは、蒸着、好
ましくは真空堆積によって、又は環境に敏感なデバイスの上にバリヤースタック
を積層することによって、マイクロ電子デバイスの上に配置できる。積層は、接
着剤、半田、超音波溶接、圧力、又は熱を用いて行うことができる。
【００２２】 第二バリヤースタックは、マイクロ電子デバイスを配置する前に、半導体基板
上に配置することができる。第二バリヤースタックは、少なくとも１つの第二バ
リヤー層及び少なくとも１つの第二ポリマー層を含有する。第二バリヤースタッ
クは、好ましくは真空堆積によって半導体基板上に堆積させることができる。
【００２３】 半導体基板は、所望ならば、封入されたマイクロ電子デバイスから取り除くこ
とができる。 而して、本発明の目的は、封入されたマイクロ電子デバイスと、そのようなデ
バイスを作製する方法とを提供することにある。
【００２４】 本発明の封入されたマイクロ電子デバイスの一つの態様が、図１に示してある
。封入されたマイクロ電子デバイス１００は、半導体基板１０５、マイクロ電子
デバイス１１０と１１５、及び第一バリヤースタック１２０を含有する。マイク
ロ電子デバイス１１５は、マイクロ電子デバイス１１５は、半導体基板１０５中
に埋設してある。マイクロ電子デバイス１１０は、半導体基板１０５上に配置し
てある。第一バリヤースタック１２０は、少なくとも１つの第一バリヤー層１２
５及び少なくとも１つの第一ポリマー層１３０を含む。第一バリヤースタック１
２０はマイクロ電子デバイス１１０及び１１５を封入し且つパッシベートする。
【００２５】 半導体基板１０５は剛性又は柔軟性であることができる。 マイクロ電子デバイス１１０及び１１５の例としては、例えば、集積回路、電
荷結合デバイス、発光ダイオード、発光ポリマー、有機発光デバイス、金属セン
サーパッド、マイクロディスクレーザ（micro-disk laser）、エレクトロクロミ
ックデバイス、フォトクロミックデバイス、マイクロエレクトロメカニカルシス
テム及び太陽電池が挙げられるが、これらに限定されない。これらのマイクロ電
子デバイスは、参考として本明細書に取り入れられる、例えば、米国特許第６，
０４３，５２３号及び第６，０３０，８５２号（電荷結合デバイス）； 米国特
許第６，０４０，５８８号及び第６，０６７，１８８号（ＬＥＤｓ）；米国特許
第６，０２３，３７３号、第６，０２３，１２４号、第６，０２３，１２５号
（ＬＥＰｓ）； 米国特許第５，６２９，３８９号、第５，７４７，１８２号、
第５，８４４，３６３号、第５，８７２，３５５号、第５，９０２，６８８号及
び第５，９４８，５５２号（ＯＬＥＤｓ）；Martin ら による；Fabrication of
Plastic Microfluidic Components，SPIE Proceedings ３５１５，１９９８，
１７７； Matson ら によるFabrication Processes for Polymer-Based Microf
luidic Analytical Devices，Proceedings of μ-TAS‘９８，１９９８，（金属
センサパッド），米国特許第５，８２５，７９９号及び 第５，７９０，５８２
号（マイクロディスクレーザー）；米国特許第５，９９５，２７３号、第５，８
８８，４３１号、及び第４，２５３，７４１号（エレクトロクロミックデバイス
）；米国特許第４，８３８，４８３号及び第５，６０４，６２６号（フォトクロ
ミックデバイス）；米国特許第５，７６１，３５０号及び第６，０４６，０６６
号（マイクロエレクトロメカニカルシステム）；及びM．Sittig，Solar Cells f
or Photovoltaic Generation of Electricity，Energy Technology Review，No
．４８，Noyes Data Corp．NY １９７９（太陽電池）に記載されている公知の技
術を用いて作製することができる。
【００２６】 各バリヤースタック１２０においては、１又はそれ以上のバリヤー層１２５及
び１又はそれ以上のポリマー層１３０が存在し得る。バリヤースタックにおける
バリヤー層及びポリマー層は、同じ材料又は異なる材料から作製できる。バリヤ
ー層は、典型的には、約１００〜４００Åの厚さであり、ポリマー層は、典型的
には、約１０００〜１０，０００Åの厚さである。
【００２７】 図１は、単一バリヤー層と単一ポリマー層とを有するバリヤースタックを示し
ているが、バリヤースタックは、１又はそれ以上のポリマー層と１又はそれ以上
のバリヤー層を有することができる。１つのポリマー層と１つのバリヤー層が存
在でき、１又はそれ以上のバリヤー層の一つの側上に１又はそれ以上のポリマー
層が存在できるか、又は１又はそれ以上のバリヤー層の両側上に１又はそれ以上
のポリマー層が存在できると考えられる。重要な特徴は、バリヤースタックが、
少なくとも１つのポリマー層と少なくとも１つのバリヤー層とを有する点である
。
【００２８】 所望ならば、バリヤースタックの頂部上に追加のオーバーコート層、例えば有
機層又は無機層、平坦化層、透明導電体、反射防止膜、又は他の機能層が存在す
ることができる。
【００２９】 任意には、半導体基板は、プラスチック基板上に配置できる。この場合、バリ
ヤースタックは、好ましくは、半導体基板を配置する前に、バリヤースタックを
、プラスチック基板上に配置する。
【００３０】 本発明の封入されたマイクロ電子デバイスの第二の態様は、図２に示してある
。封入されたマイクロ電子デバイス２００は、半導体基板２０５を有する。半導
体基板２０５のいずれかの側上には、耐引っかき性層２１０が存在していて、半
導体基板を保護している。耐引っかき性層が含有される場合、半導体基板の両側
は耐引っかき性層を有することが好ましい。そのことは、柔軟性半導体基板が硬
化するのを防止するのに役立つ。
【００３１】 耐引っかき性層２１０の頂部上に、ポリマー平滑層２１５が存在している。ポ
リマー平滑層２１５は、表面粗さを低減し、且つピット（pit）、引っかき及び
ディグ（dig）のような表面欠陥を封入する。それにより、次の層を堆積させる
のに理想的な平坦化表面が得られる。所望の用途にしたがって、半導体基板２０
５上に堆積された、例えば有機又は無機の層、平坦化層、電極層、反射防止膜、
又は他の機能層のような追加の層が存在していることができる。このようにして
、異なる用途のために、半導体基板を特に適応させることができる。
【００３２】 第一バリヤースタック２２０は、ポリマー平滑層２１５の上方にある。第一バ
リヤースタック２２０は、第一バリヤー層２２５と第一ポリマー層２３０とを含
有する。第一バリヤー層２２５は、バリヤー層２３５及び２４０を含有する。バ
リヤー層２３５及び２４０は、同じバリヤー材料又は異なるバリヤー材料から作
製することができる。
【００３３】 マイクロ電子デバイス２４５及び２５０が存在している。マイクロ電子デバイ
ス２４５は、基板２０５中に埋設する。マイクロ電子デバイス２５０は、第一バ
リヤースタック２２０の上に配置する。前記デバイスを封入するために、マイク
ロ電子デバイス２５０の上に配置された第二バリヤースタック２５５が存在して
いる。第二バリヤースタック２５５は、バリヤー層２６０とポリマー層２６５と
を有するが、第二バリヤースタック２５５は、上記したように、１又はそれ以上
バリヤー層と１又はそれ以上のポリマー層とを有することができる。第一及び第
二バリヤースタックにおけるバリヤー層及びポリマー層は、同じであるか、又は
異なっていることができる。図２には、ただ１つの第一バリヤースタック及びた
だ１つの第二バリヤースタックが示してあるが、バリヤースタックの数は制限さ
れない。必要とされるバリヤースタックの数は、用いる半導体基板材料と、特有
な用途のために必要とされる水蒸気及び酸素の透過抵抗性のレベルとに左右され
る。１つ又は２つのバリヤースタックは、いくつかの用途のために充分なバリヤ
ー特性を提供すべきである。最も厳しい用途では、５又はそれ以上のバリヤース
タックが必要であるかもしれない。
【００３４】 第二バリヤースタック２５５の上にはリド２７０がある。リドは剛性又は柔軟
性であることができる。柔軟性リドは、限定するのではないが、ポリマー、例え
ばポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ
）、又は高温ポリマー、例えばポリエーテルスルホン（ＰＥＳ）、ポリイミド、
又は Transphan（商標）（独逸国Weil am RheinにあるLofo High Tech Film，GM
BH から市販されている高いガラス転移温度を有する環状オレフィンポリマー）
；金属；紙；織物；及びそれらの組合わせを含む任意の柔軟性材料から作製でき
る。剛性リドは、好ましくは、ガラス、金属、又は半導体から作製できる。
【００３５】 封入されたマイクロ電子デバイスを作製する方法を、図２に示した態様を参照
しながら説明する。マイクロ電子デバイスは、拡散及びイオン注入によって、半
導体基板中に埋設することができる。例えば耐引っかき性層、平坦化層、導電性
層などのような望ましい任意の初期層を、半導体基板上に被覆、堆積又は配置す
ることができる。ポリマー平滑層は、好ましくは、残存層に対する平滑ベース（
smooth base）を提供するために含まれる。ポリマー平滑層は、半導体基板上に
又は前の層上に、例えばアクリレート含有ポリマーのようなポリマーの１つの層
を堆積させることによって、形成することができる。前記ポリマー層は、真空中
で、又は例えばスピンコーティング及び／又はスプレーのような常圧プロセスを
用いることによって、堆積させることができる。好ましくは、アクリレート含有
モノマー、オリゴマー又は樹脂を堆積させ、次に、その場で重合させて、ポリマ
ー層を形成させる。本明細書で用いているように、アクリレート含有モノマー、
オリゴマー又は樹脂という用語は、アクリレート含有モノマー、オリゴマー及び
樹脂、メタクリレート含有モノマー、オリゴマー及び樹脂、及びそれらの組合わ
せを含有する。
【００３６】 次に、第一バリヤースタックを、半導体基板上に配置する。第一及び第二バリ
ヤースタックは、少なくとも１つのバリヤー層と少なくとも１つのポリマー層と
を含む。バリヤースタックは、好ましくは、真空堆積によって作製する。バリヤ
ー層は、ポリマー平滑層、半導体基板、又は前の層上へと真空堆積させることが
できる。次に、好ましくは、アクリレート含有モノマー、オリゴマー又は樹脂を
フラッシュ蒸発させ、バリヤー層上で凝縮させ、そして真空室において、その場
で重合させることによって、ポリマー層をバリヤー層上に堆積させる。参考とし
て本明細書に取り入れられる米国特許第５，４４０，４４６号及び第５，７２５
，９０９号は、薄膜バリヤースタックを堆積させる方法を説明している。
【００３７】 真空堆積としては、真空中でのその場重合を伴うアクリレート含有モノマー、
オリゴマー又は樹脂のフラッシュ蒸発、アクリレート含有モノマー、オリゴマー
又は樹脂のプラズマ蒸着と重合、ならびにスパッタリングによるバリヤー層の真
空堆積、化学蒸着、プラズマ増強化学蒸着、蒸発、昇華、電子サイクロトロン共
鳴・プラズマ増強蒸着（ＥＣＲ−ＰＥＣＶＤ）、及びそれらの組合わせが挙げら
れる。
【００３８】 バリヤー層の一体性を保護するために、蒸着後及び下流での加工前に起こる欠
陥及び／又はマイクロクラックの形成を防止すべきである。好ましくは、バリヤ
ー層が、任意の装置と、例えばウェブ被覆システムにおけるローラーと直接接触
せずに、ロール又はローラーによる磨耗によって引き起こされ得る欠陥が防止さ
れるように、封入されたマイクロ電子デバイスを製造する。それは、任意の処理
装置と接触又は触れる前に、バリヤー層が、ポリマー層によって常に隠蔽される
ように、蒸着システムを設計することによって達成できる。
【００３９】 次に、別のマイクロ電子デバイスを、第一バリヤー層上に配置する。そのマイ
クロ電子デバイスは、蒸着、拡散、イオン注入、又は積層によって、半導体基板
上に配置できる。蒸着は、真空堆積であることができる。積層は、例えばグルー
などのような接着剤、ハンダ、超音波溶接、圧力、又は熱を用いて、半導体基板
にマイクロ電子デバイスをシールすることができる。
【００４０】 次に、第二バリヤースタックを、マイクロ電子デバイスの上に配置して、それ
を封入する。第二バリヤースタックは、蒸着又は積層によって、マイクロ電子デ
バイスの上に配置できる。
【００４１】 第一及び第二バリヤースタックにおけるバリヤー層は、任意のバリヤー材料で
あっても良い。第一及び第二バリヤースタックにおけるバリヤー層は、同じ材料
又は異なる材料から作製できる。更に、バリヤースタックでは、複数の同じ又は
異なるバリヤー材料を用いることができる。
【００４２】 バリヤー層は、マイクロ電子デバイスの設計及び用途にしたがって、透明又は
不透明であることができる。好ましい透明バリヤー材料としては、金属酸化物、
金属窒化物、金属炭化物、金属オキシ窒化物、金属オキシ硼化物、及びそれらの
組合わせが挙げられるが、これらに限定されない。金属酸化物は、好ましくは、
酸化珪素、酸化アルミニウム、酸化チタン、酸化インジウム、酸化錫、インジウ
ム錫酸化物、酸化タンタル、酸化ジルコニウム、酸化ニオブ、及びそれらの組合
わせから選択される。窒化金属は、好ましくは、窒化アルミニウム、窒化珪素、
窒化硼素、及びそれらの組合わせから選択される。金属オキシ窒化物は、好まし
くは、アルミニウムオキシ窒化物、珪素オキシ窒化物、硼素オキシ窒化物、及び
それらの組合わせから選択される。
【００４３】 不透明なバリヤー層は、マイクロ電子デバイスの設計にしたがって、いくつか
のバリヤースタックで用いることができる。不透明なバリヤー材料としては、金
属、セラミック、ポリマー、又はサーメットが挙げられるが、これらに限定され
ない。不透明なサーメットの例としては、例えば、窒化ジルコニウム、窒化チタ
ン、窒化ハフニウム、窒化タンタル、窒化ニオブ、 二珪化タングステン、二硼
化チタン、及び二硼化ジルコニウムが挙げられるが、これらに限定されない。
【００４４】 第一及び第二バリヤースタックのポリマー層は、好ましくは、アクリレート含
有モノマー、オリゴマー又は樹脂である。第一及び第二バリヤースタックにおけ
るポリマー層は、同じか又は異なっていることができる。更に、各バリヤースタ
ック内にあるポリマー層も同じか又は異なっていることができる。
【００４５】 封入／バリヤースタックは、異なる誘電率、屈折率及び消衰係数（extinction
coefficient）を有する透明な層であり得るので、前記層における光学干渉を用
いて、被覆に対して機能性を付加することができる。層の厚さを調整することに
よって、被覆を設計して、反射防止、帯域通過、ノッチフィルター、二色性（di
chroic）及び高度の反射機能を発揮させ、而して、デバイス中に入る及びデバイ
スから出てくる光の強度及び波長を制御することができる。そのことは、有機発
光デバイス、マイクロレーザー、発光ポリマー、及び発光ダイオードのような光
学センサデバイスにとって有用であることができる。
【００４６】 好ましい態様では、バリヤースタックは、ポリマー層と２つのバリヤー層とを
含有する。その２つのバリヤー層は、同じバリヤー材料又は異なるバリヤー材料
から作製できる。好ましい態様における各バリヤー層の厚さは、単一バリヤー層
の厚さの約１／２、すなわち約１００から１５０Åである。しかしながら、厚さ
に関する制限は無い。
【００４７】 バリヤー層を同じ材料で作製するとき、２つの供給源を用いる連続蒸着によっ
て、又は２つの経路を用いる同じ供給源によって、堆積させることができる。２
つの蒸着源を用いるばあぃ、蒸着条件は、各供給源に関して異なっていることが
でき、それにより、微構造及び欠陥の寸法差が生じる。任意のタイプの蒸着源を
用いることができる。マグネトロンスパッタリング及び電子ビーム蒸発のような
異なるタイプの蒸着プロセスを用いて、２つのバリヤー層を堆積させることがで
きる。
【００４８】 異なる蒸着源／パラメーターの結果として、２つのバリヤー層の微構造はミス
マッチである。バリヤー層は、異なる結晶構造すらも有し得る。例えば、Ａｌ2
Ｏ3は、異なる結晶配向を有する異なる相（アルファ、ガンマ）で存在できる。
ミスマッチな微構造は、隣接しているバリヤー層中の欠陥を減結合するのに役立
つことができ、ガス及び水蒸気が透過するための蛇行性経路を増強することがで
きる。
【００４９】 異なる材料からバリヤー層を作製する場合、２つの蒸着源が必要である。それ
は様々な技術によって達成できる。例えば、スパッタリングによって材料を堆積
させる場合、異なる組成のスパッタリングターゲットを用いて、異なる組成の薄
膜を得ることができると考えられる。別法として、同じ組成の２つのスパッタリ
ングターゲットを用いることができると考えられるが、反応性ガスは異なる。２
つの異なるタイプの蒸着源を用いることもできると考えられる。この配列におい
て、２つの層の格子は、２つの材料の異なる微構造及び格子定数によってより更
にミスマッチである。
【００５０】 ＰＥＴ基板上３つの層の組合わせのワンパスロール・ツー・ロール真空堆積、
すなちわＰＥＴ基板／ポリマー層／バリヤー層／ポリマー層は、ＰＥＴ単独上単
一酸化物層に比べて、酸素と水蒸気に関する透過性が５桁を超える低さであるこ
とができる。J．D．Affinity，M．E．Gross，C．A．Coronado，G．L．Graff，EN
Greenwell，and P．M． Martin，Polymer-Oxide Transparent Barrier Layers Produced Using PAL Process ，３９th Annual Technical Conference Proceedin
gs of the Society of Vacuum Caters，Vacuum Web Coating Session，１９９６
，p．３９２-３９７； J．D．Affinito，S．Eufinger，M．E．Gross，G．L．Gra
ff， and P．M．Martin，PAL／Oxide／PAL Barrier Layer Performance Differe nces Arising From Use of UV or Electron Beam Polymerization of the PAL L ayers ，Thin Solid Films， Vol．３０８，１９９７，p．１９-２５を参照され
たい。バリヤー層（酸化物、金属、窒化物、オキシ窒化物）を有しないポリマー
多層（ＰＡＬ）単独の透過速度に関する効果がほとんど測定不可能であるという
事実にもかかわらず、バリヤー層を加えると透過速度が５桁超低くなる。バリヤ
ー特性の向上は２つの因子によるものであると考えられる。第一には、ロール・
ツー・ロール被覆された酸化物のみの層における透過速度は、蒸着中及び被覆さ
れた基板がシステムアイドラ／ローラー上に巻き取られるときに発生する酸化物
層における欠陥によって制限されるコンダクタンスであることが見出された。下
地基板における隆起（高い所（high points））は、蒸着された無機バリヤー層
において複製される。これらの特徴により、ウェブ処理／巻取り中に機械的損傷
を受け、蒸着された膜におい欠陥が形成され得る。これらの欠陥は、膜の極限バ
リヤー層特性を厳しく制限する。シングル・パスのポリマー／バリヤー／ポリマ
ープロセスでは、第一アクリル層は基板を平坦化し、その次の無機バリヤー薄膜
の堆積のために理想的な表面を提供する。第二ポリマー層は、バリヤー層への損
傷を最小にし、またその後のバリヤー層（又はマイクロ電子デバイス）蒸着のた
めに構造を平坦化する強靭な「保護」膜を提供する。また、中間ポリマー層も、
隣接している無機バリヤー層中に存在する欠陥を減結合させるので、ガス拡散の
ための蛇行性経路が創出される。
【００５１】 本発明で用いられるバリヤースタックの透過性が表１に示してある。ＰＥＴの
ようなポリマー基板上本発明バリヤースタックに関しては、透過速度測定のため
に用いられる現在の工業計測（Mocon OxTran ２／２０Ｌ及び Permatran）の検
出限界を充分に下回る酸素透過速度（ＯＴＲ）及び水蒸気透過速度（ＷＶＴＲ）
の値が測定された。表１には、他の材料に関して報告された値と一緒に、７ミル
のＰＥＴ上いくつものバリヤースタックに関して、Mocon（ミネソタ州ミネアポ
リス）で測定されたＯＴＲ及びＷＶＴＲの値（それぞれ ＡＳＴＭ Ｆ １９２７
−９８及びＡＳＴＭ １２４９−９０にしたがって測定した）が示してある。
【００５２】
【表１】
【００５３】 （＊）３８℃，相対湿度９０％，１００％Ｏ2 （＋）３８℃，相対湿度１００％ １−P．F．Carcia，46th International Symposium of the American Vacuum Society，Oct．1999 ２−Langowski，H．C．，39th Annual Technical conference Proceedings，S VC，pp．398-401（1996） ３−技術データシート 表１のデータから分かるように、本発明のバリヤースタックは、アルミニウム
、酸化珪素又は酸化アルミニウムで被覆されたＰＥＴに比べて、数桁良好な酸素
及び水蒸気透過速度を提供する。バリヤースタックは、下地成分への酸素及び水
の透過を防止するのに極めて有効であり、市場に出回っている他のバリヤー被覆
を実質的に凌ぐ。本発明のバリヤースタックは、２３℃及び相対湿度０％で０．
００５ｃｃ／ｍ2／日未満の酸素透過速度、３８℃及び相対湿度９０％で０．０
０５ｃｃ／ｍ2／日未満の酸素透過速度、及び３８℃及び相対湿度１００％で０
．００５ｇ／ｍ2／日未満の酸素透過速度を有する。本発明バリヤースタックの
実際の透過速度は、前記の値を下回るが、現在の装置では測定できない。
【００５４】 半導体パッシベーションは、柔軟性及び剛性の半導体基板に適合する。バリヤ
ースタックは、バッチツール、インラインツール又はクラスターツール中に、又
は金属ホイル及びポリマーウェブのような柔軟性基板上に堆積された薄膜トラン
ジスタ上に堆積させることができる。封入／バリヤースタック蒸着プロセスは、
集積回路作製プロセスに適合し、敏感な超小型回路及び活性デバイスを損傷しな
い。バリヤースタックは、不均質な表面の上に堆積させることができ、且つ表面
特徴（surface features）を有効に封入し平坦化することができる。
【００５５】 好ましいプロセスは、モノマーのフラッシュ蒸発及びマグネトロンスパッタリ
ングを含むので、蒸着温度は１００℃未満であり、ＣＶＤ被覆プロセスに必要と
される３００℃から８００℃に比べてはるかに低く、被覆における応力を最小に
できる。温度が低いので、プロセスによって温度に敏感な部品が損傷を受けたり
又は分解したりしない。多層被覆を速い蒸着速度で堆積させることができる。苛
酷なガス又は化学薬品を用いないので、本発明のプロセスは、大きな基板及び幅
の広いウェブまで拡大できる。層の数、材料及び層のデザインを制御することに
よって、被覆のバリヤー特性を、用途に適合させることができる。
【００５６】 本発明の封入プロセスは、半導体基板上におけるマイクロ電子デバイスの改良
された封入を提供する。改良されたバリヤー特性に加えて、耐化学薬品性、耐熱
性と耐衝撃性、機械的頑健性（mechanical robustness）及び被覆品質も向上す
る。結果として、封入されたマイクロ電子デバイスの寿命は有意に延びる。
【００５７】 而して、本発明は、マイクロ電子デバイスをハーメチックシールするのに必要
な予期外のバリヤー特性及び他の特性を有するバリヤースタックを提供する。 本発明を説明するために、ある種の代表的な態様と詳細な説明を示してきたが
、本明細書に記載した組成物及び方法は、添付の請求の範囲で既定されている本
発明の範囲から逸脱せずに、様々に変更できることは当業者には明らかである。
【図面の簡単な説明】
【図１】 本発明の封入されたマイクロ電子デバイスの一つの態様に関する横断面図であ
る。
【図２】 本発明の封入されたマイクロ電子デバイスの第二の態様に関する横断面図であ
る。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年３月１３日（２００２．３．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 マーティン，ピーター・マックリン アメリカ合衆国ワシントン州99338，ケネ ウィック，ウエスト・サーティーンス・ア ベニュー 7703 (72)発明者 グロス，マーク・エドワード アメリカ合衆国ワシントン州99301，パス コ，デザレット・ドライブ 50 (72)発明者 シ，ミン・クン アメリカ合衆国ワシントン州99352，リッ チランド，ジョージ・ワシントン・ウェイ 2500 (72)発明者 ホール，マイケル・ジーン アメリカ合衆国ワシントン州99353，ウエ スト・リッチランド，アイロントン・ドラ イブ 4125 (72)発明者 マスト，エリック・シドニー アメリカ合衆国ワシントン州99352，リッ チランド，チェスナット・アベニュー 634 Ｆターム(参考） 4M109 AA04 ED07 EE01 5F058 AA10 AD09 AF01 AF02 AH03

Claims (63)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板； 該半導体基板に隣接しているマイクロ電子デバイス；及び 少なくとも１つの第一バリヤー層と少なくとも１つの第一ポリマー層とを含み
    、且つ該マイクロ電子デバイスに隣接していて、且つ該マイクロ電子デバイスを
    封入している少なくとも１つの第一バリヤースタック を含む封入されたマイクロ電子デバイス。
  2. 【請求項２】 該半導体基板と該マイクロ電子デバイスとの間に配置されて
    いて、且つ少なくとも１つの第二バリヤー層と少なくとも１つの第二ポリマー層
    とを含む少なくとも１つの第二バリヤースタックを更に含む請求項１記載の封入
    されたマイクロ電子デバイス。
  3. 【請求項３】 該少なくとも１つの第一バリヤー層が、実質的に透明である
    請求項１記載の封入されたマイクロ電子デバイス。
  4. 【請求項４】 該少なくとも１つの第二バリヤー層が、実質的に透明である
    請求項２記載の封入されたマイクロ電子デバイス。
  5. 【請求項５】 少なくとも１つの第一バリヤー層の少なくとも１つが、金属
    酸化物、金属窒化物、金属炭化物、金属オキシ窒化物、金属オキシ硼化物、及び
    それらの組合わせから選択される材料を含む請求項１記載の封入されたマイクロ
    電子デバイス。
  6. 【請求項６】 該金属酸化物が、酸化珪素、酸化アルミニウム、酸化チタン
    、酸化インジウム、酸化錫、インジウム錫酸化物、酸化タンタル、酸化ジルコニ
    ウム、酸化ニオブ、及びそれらの組合わせから選択される請求項５記載の封入さ
    れたマイクロ電子デバイス。
  7. 【請求項７】 該金属窒化物が、窒化アルミニウム、窒化珪素、窒化硼素、
    及びそれらの組合わせから選択される請求項５記載の封入されたマイクロ電子デ
    バイス。
  8. 【請求項８】 該金属オキシ窒化物が、アルミニウムオキシ窒化物、珪素オ
    キシ窒化物、硼素オキシ窒化物、及びそれらの組合わせから選択される請求項５
    記載の封入されたマイクロ電子デバイス。
  9. 【請求項９】 該少なくとも１つの第一バリヤー層が、実質的に不透明であ
    る請求項１記載の封入されたマイクロ電子デバイス。
  10. 【請求項１０】 該少なくとも１つの第二バリヤー層が、実質的に不透明で
    ある請求項２記載の封入されたマイクロ電子デバイス。
  11. 【請求項１１】 少なくとも１つの第一バリヤー層の少なくとも１つが、不
    透明な金属、不透明なポリマー、不透明なセラミック、及び不透明なサーメット
    から選択される請求項１記載の封入されたマイクロ電子デバイス。
  12. 【請求項１２】 該少なくとも１つの第二バリヤー層の少なくとも１つが、
    不透明な金属、不透明なポリマー、不透明なセラミック、及び不透明なサーメッ
    トから選択される請求項２記載の封入されたマイクロ電子デバイス。
  13. 【請求項１３】 該半導体基板が、柔軟性半導体基板材料を含む請求項１記
    載の封入されたマイクロ電子デバイス。
  14. 【請求項１４】 該半導体基板が、剛性半導体基板材料を含む請求項１記載
    の封入されたマイクロ電子デバイス。
  15. 【請求項１５】 該少なくとも１つの第一ポリマー層の少なくとも１つが、
    アクリレート含有ポリマーを含む請求項１記載の封入されたマイクロ電子デバイ
    ス。
  16. 【請求項１６】 該少なくとも１つの第二ポリマー層の少なくとも１つが、
    アクリレート含有ポリマーを含む請求項２記載の封入されたマイクロ電子デバイ
    ス。
  17. 【請求項１７】 該マイクロ電子デバイスが、集積回路、電荷結合デバイス
    、発光ダイオード、発光ポリマー、有機発光デバイス、金属センサーパッド、マ
    イクロディスクレーザ、エレクトロクロミックデバイス、フォトクロミックデバ
    イス、マイクロエレクトロメカニカルシステム及び太陽電池から選択される請求
    項１記載の封入されたマイクロ電子デバイス。
  18. 【請求項１８】 該半導体基板に隣接しているポリマー平滑層を更に含む請
    求項１記載の封入されたマイクロ電子デバイス。
  19. 【請求項１９】 該半導体基板に隣接している耐引っかき性層を更に含む請
    求項１記載の封入されたマイクロ電子デバイス。
  20. 【請求項２０】 反射防止被覆を更に含む請求項１記載の封入されたマイク
    ロ電子デバイス。
  21. 【請求項２１】 指紋抵抗性被覆を更に含む請求項１記載の封入されたマイ
    クロ電子デバイス。
  22. 【請求項２２】 帯電防止被覆を更に含む請求項１記載の封入されたマイク
    ロ電子デバイス。
  23. 【請求項２３】 該少なくとも１つの第一バリヤー層が、２つのバリヤー層
    を含む請求項１記載の封入されたマイクロ電子デバイス。
  24. 【請求項２４】 該２つのバリヤー層を、同じバリヤー材料から作製する請
    求項２３記載の封入されたマイクロ電子デバイス。
  25. 【請求項２５】 該２つのバリヤー層を、異なるバリヤー材料から作製する
    請求項１記載の封入されたマイクロ電子デバイス。
  26. 【請求項２６】 少なくとも１つの第一バリヤースタックを通過する酸素透
    過速度は、２３℃及び相対湿度０％で０．００５ｃｃ／ｍ2／日未満であり、且
    つ少なくとも１つの第一バリヤースタックを通過する酸素透過速度は、３８℃及
    び相対湿度９０％で０．００５ｃｃ／ｍ2／日未満である請求項１記載の封入さ
    れたマイクロ電子デバイス。
  27. 【請求項２７】 少なくとも１つの第一バリヤースタックを通過する水蒸気
    透過速度は、３８℃及び相対湿度１００％で０．００５ｇｍ／ｍ2／日未満であ
    る請求項１記載の封入されたディスブレイデバイス。
  28. 【請求項２８】 該マイクロ電子デバイスの反対側上にある該半導体基板に
    隣接しているプラスチック基板を更に含む請求項１記載の封入されたディスブレ
    イデバイス。
  29. 【請求項２９】 該プラスチック基板と該ポリマー基板との間に配置された
    少なくとも１つの第三バリヤースタックを更に含み、該少なくとも１つの第三バ
    リヤースタックが、少なくとも１つの第三バリヤー層と、少なくとも１つの第三
    ポリマー層とを含む請求項２８記載の封入ディスブレイデバイス。
  30. 【請求項３０】 少なくとも１つの第一バリヤースタックに隣接しているリ
    ドを更に含む請求項１記載の封入されたマイクロ電子デバイス。
  31. 【請求項３１】 該マイクロ電子デバイスを、該半導体基板中に埋設する請
    求項１記載の封入されたマイクロ電子デバイス。
  32. 【請求項３２】 少なくとも１つの第一バリヤー層と少なくとも１つの第一
    ポリマー層とを含む少なくとも１つの第一バリヤースタック； 少なくとも１つの第一バリヤースタックに隣接しているマイクロ電子デバイス
    ；及び 少なくとも１つの第二バリヤー層と、少なくとも１つの第二ポリマー層とを含
    み、且つ該少なくとも１つの第一バリヤースタック及び該少なくとも１つの第二
    バリヤースタックが該マイクロ電子デバイスを封入する少なくとも１つの第二バ
    リヤースタック を含む封入されたマイクロ電子デバイス。
  33. 【請求項３３】 該マイクロ電子デバイスの反対側上にある少なくとも１つ
    の第一バリヤースタックに隣接している半導体基板を更に含む請求項３２記載の
    封入されたマイクロ電子デバイス。
  34. 【請求項３４】 その上にマイクロ電子デバイスを有する半導体基板を提供
    する工程；及び 少なくとも１つの第一バリヤー層と少なくとも１つの第一ポリマー層とを含む
    少なくとも１つの第一バリヤースタックを、該マイクロ電子デバイスの上に配置
    して、該マイクロ電子デバイスを封入する工程 を含む封入されたマイクロ電子デバイスを作製する方法。
  35. 【請求項３５】 該少なくとも１つの第一バリヤースタックを、該マイクロ
    電子デバイスの上に配置する工程が、該マイクロ電子デバイスの上に該少なくと
    も１つの第一バリヤースタックを堆積させる工程を含む請求項３４記載の方法。
  36. 【請求項３６】 該少なくとも１つの第一バリヤースタックを、真空堆積さ
    せる請求項３５記載の方法。
  37. 【請求項３７】 該少なくとも１つの第一バリヤー層を真空堆積させ、且つ
    該少なくとも１つの第一ポリマー層を堆積させる請求項３５記載の方法。
  38. 【請求項３８】 該少なくとも１つの第一バリヤースタックを該マイクロ電
    子デバイスの上に配置する工程が、該マイクロ電子デバイスの上に該少なくとも
    １つの第一バリヤースタックを積層する工程を含む請求項３４記載の方法。
  39. 【請求項３９】 該少なくとも１つの第一バリヤースタックを、接着剤を用
    いて積層する請求項３８記載の方法。
  40. 【請求項４０】 該少なくとも１つの第一バリヤースタックを、熱を用いて
    積層する請求項３８記載の方法。
  41. 【請求項４１】 その上に該マイクロ電子デバイスを有する該半導体基板を
    提供する工程が： 該半導体基板を提供する工程；及び 該半導体基板上に該マイクロ電子デバイスを配置する工程 を含む請求項３４記載の方法。
  42. 【請求項４２】 該半導体基板上に該マイクロ電子デバイスを配置する工程
    が、該半導体基板上に該マイクロ電子デバイスを堆積させる工程を含む請求項４
    １記載の方法。
  43. 【請求項４３】 該マイクロ電子デバイスを真空堆積させる請求項４２記載
    の方法。
  44. 【請求項４４】 該半導体基板上に該マイクロ電子デバイスを配置する工程
    が、該半導体基板上に該マイクロ電子デバイスを積層する工程を含む請求項４１
    記載の方法。
  45. 【請求項４５】 該マイクロ電子デバイスの上に少なくとも１つの第一バリ
    ヤースタックを配置する工程が、該マイクロ電子デバイスの上に該少なくとも１
    つの第一バリヤースタックを配置するために拡散を用いることを含む請求項４１
    記載の方法。
  46. 【請求項４６】 該マイクロ電子デバイスの上に該少なくとも１つの第一バ
    リヤースタック配置する工程が、該マイクロ電子デバイスの上に該少なくとも１
    つの第一バリヤースタックを配置するためにイオン注入を用いることを含む請求
    項４１記載の方法。
  47. 【請求項４７】 該マイクロ電子デバイスをその上に配置する前に、該半導
    体基板上に、少なくとも１つの第二バリヤー層と、少なくとも１つの第二ポリマ
    ー層とを含む第二バリヤースタックを配置する工程を更に含む請求項４１記載の
    方法。
  48. 【請求項４８】 該半導体基板上に該少なくとも１つの第二バリヤースタッ
    クを配置する工程が、該半導体基板上に少なくとも１つの第二バリヤースタック
    を堆積させる工程を含む請求項４７記載の方法。
  49. 【請求項４９】 該少なくとも１つの第二バリヤースタックを、真空堆積さ
    せる請求項４８記載の方法。
  50. 【請求項５０】 該少なくとも１つの第二バリヤー層を真空堆積させ、且つ
    該少なくとも１つの第二ポリマー層を堆積させる請求項４９記載の方法。
  51. 【請求項５１】 該少なくとも１つの第一バリヤースタックの上にリドを配
    置する工程を更に含む請求項３４記載の方法。
  52. 【請求項５２】 該少なくとも１つの第一バリヤー層が、２つのバリヤー層
    を含む請求項３４記載の方法。
  53. 【請求項５３】 該２つのバリヤー層を、同じ蒸着源を用いて堆積させる請
    求項５２記載の方法。
  54. 【請求項５４】 該２つのバリヤー層を、異なる蒸着源を用いて堆積させる
    請求項５２記載の方法。
  55. 【請求項５５】 該２つのバリヤー層を、真空堆積させる請求項５２記載の
    方法。
  56. 【請求項５６】 該２つのバリヤー層を、同じバリヤー材料から作製する請
    求項５２記載の方法。
  57. 【請求項５７】 該２つのバリヤー層を、異なるバリヤー材料から作製する
    請求項５２記載の方法。
  58. 【請求項５８】 該少なくとも１つの第二バリヤー層が、２つのバリヤー層
    を含む請求項４７記載の方法。
  59. 【請求項５９】 ポリマー基板上に該半導体基板を配置する工程を提供する
    請求項３４記載の方法。
  60. 【請求項６０】 該半導体基板をその上に配置する前に、該ポリマー基板上
    に、少なくとも１つの第三バリヤー層と少なくとも１つの第三ポリマー層とを含
    む少なくとも１つの第三バリヤースタックを配置する工程を更に含む請求項５９
    記載の方法。
  61. 【請求項６１】 該半導体基板上に該マイクロ電子デバイスを配置する工程
    が、該半導体基板中に該マイクロ電子デバイスを埋設する工程を含む請求項４１
    記載の方法。
  62. 【請求項６２】 該マイクロ電子デバイスを、拡散によって、該半導体基板
    中に埋設する請求項６１記載の方法。
  63. 【請求項６３】 該マイクロ電子デバイスを、イオン注入によって、該半導
    体基板中に埋設する請求項６１記載の方法。
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