JP2003515927A

JP2003515927A - シリコン・バイポーラ・トランジスタの製造方法

Info

Publication number: JP2003515927A
Application number: JP2001540834A
Authority: JP
Inventors: ヨハンソン、テッド; ノルストレーム、ハンス
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン
Priority date: 1999-11-26
Filing date: 2000-11-22
Publication date: 2003-05-07
Also published as: AU1748701A; SE9904310L; SE9904310D0; CN1399793A; CN1171292C; US6440810B1; WO2001039264A1; EP1232523A1; SE517833C2; TW478161B

Abstract

(57)【要約】シリコン・バイポーラ・トランジスタの製造において、ベース領域及びエミッタ窓開口部を形成する方法であって、以下のステップ：デバイス分離（３）を有するシリコン基板（１）を用意し；上記基板の内部又は上部に第一ベース領域（５）を形成し；上記第一ベース領域の上に酸化物の薄層（７）を形成し；上記酸化物薄層の最上部にシリコン層（９）を形成し、前記シリコン層を第二ベース領域とし；上記シリコン層にイオン注入し；上記シリコン層の最上部に誘電体層（１１）を形成して、前記誘電体により上記トランジスタのベース及びエミッタ領域を分離し；その結果得られた構造体にパターニングを行ってエミッタ窓（１５）を規定し；上記で規定したエミッタ窓域の内部の構造体を、誘電体及びシリコン層を貫通してエッチングし、ここで、酸化物薄層をエッチング停止層として使用し、この様にしてエミッタ窓を形成し；そして、引き続いて、構造体を熱処理し、それにより酸化物を破壊して第一及び第二ベース領域を互いに接触させる；を含む方法が開示されている。

Description

【発明の詳細な説明】

【０００１】（発明が属する技術分野）本発明はシリコンバイポーラトランジスタ、特に移動体電気通信に使用される
低電圧、高周波数のトランジスタに関し、とりわけ、そのようなトランジスタの
製造方法に関する。

【０００２】（背景技術）課題とする領域バイポーラ集積回路は最新の電気通信システムにおいて主要な役割を演じてい
る。その回路は主にアナログ機能、例えば、電流及び電圧のスィッチング、及び
高周波無線通信機能（ミキサー、増幅器、検波器等）に使用される。

【０００３】トランジスタの良好な高周波特性を達成するために、ベース（ｂａｓｅ）は非
常に狭く作成されなければならない。いくつかの問題点が物理学及び実用的な見
地から発生する。ベースのドーピングは、理にかなったベータ（ｂｅｔａ）を得
るために注意深く調整されなければならない。即ち、エミッタ−ベース接合にお
けるドーピングは高過ぎないこと（さもないと、低ＢＶ_eboを伴う）、−パンチ
スルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）−破壊にならないように、ベースに印加
される電圧に耐えるのに充分なドーピングであること、初期電圧は高くなければ
ならないこと、ベース抵抗は低くなければならないこと、等である。

【０００４】高周波数、高性能バイポーラトランジスタの重要な特徴は、エミッタ−ベース
領域にある。ポリシリコンエミッタは電流利得（ｃｕｒｒｅｎｔｇａｉｎ）を
向上させ、エミッタ電荷蓄積時間を減少させ、そして狭いベースはベース通過時
間（ｂａｓｅｔｒａｎｓｉｔｔｉｍｅ）を減少させ、これらによって、デバ
イスの高周波特性が向上する。ベースは通常ホウ素のイオン注入によって形成さ
れる。薄いベースドーピングの好ましい形態は箱型であるが、通常、イオン注入
により、平滑で、殆ど半三角形の形状が得られる。この問題の解決法は、ｉｎ−
ｓｉｔｕにドーピングされたベース層をエピタキシャルにデポジット（ｅｐｉｔ
ａｘｉａｌｌｙｄｅｐｏｓｉｔ）することであり、このようにして、箱形断面
構造（ｂｏｘｐｒｏｆｉｌｅｓｔｒｕｃｔｕｒｅ）が得られる。この延長が
エピタキシャル成長のＳｉＧｅ−トランジスタであり、この場合１０〜３０％の
Ｇｅがベースの中に加えられてヘテロ接合デバイスを形成し、それによりデバイ
スの高周波特性と電流利得が改善されうる。

【０００５】例えば、電気通信への応用によく適したトランジスタを得るには、短い通過時
間（高いｆ_T）が必要であるばかりでなく、高い最大振動数（ｆ_max）も要求され
る。これを得るためには、トランジスタは、又、低いコレクタ−ベース静電容量
及び低いベース抵抗を有する必要がある。ベース抵抗は内部及び外部（ｉｎｔｒ
ｉｎｓｉｃａｎｄｅｘｔｒｉｎｓｉｃ）ベース抵抗、並びに接触抵抗から成
る。

【０００６】バイポーラ高周波トランジスタは、通常、Ｔ．Ｈ．Ｎｉｎｇらの「自己整合Ｎ
ＰＮバイポーラトランジスタ（Ｓｅｌｆ−ａｌｉｇｎｅｄＮＰＮｂｉｐｏｌ
ａｒｔｒａｎｓｉｓｔｏｒｓ）」、ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，ｐｐ．８
２３−８２４、１９８０、に記載されているセルフレジスター（ｓｅｌｆ−ｒｅ
ｇｉｓｔｅｒｅｄ）ベース−エミッタ構造を利用しており、この場合、トランジ
スタセルは他の技術よりもより小さく作ることが可能である。更に、低減したベ
ース−コレクタ静電容量と低減したベース抵抗が、外部ベースがエミッタに近い
内部ベースに接触したときに得られる。この概念を変形したものがいくつか知ら
れている。

【０００７】Ｂｌｏｕｓｅらによる米国特許第５，２６６，５０４号には、自己整合バイポ
ーラトランジスタを製造するための方法が記載されており、その方法では、ベー
スをエピタキシャルに成長させ、外部ベース用にポリシリコン層をデポジットす
るが、内部ベースの上からは除去し、（エッチングの選択性がいかに得られたか
についての詳細は記載されていない）、そして、非晶質シリコン層のデポジショ
ンと、それに続くパターニング及びエッチングによって、エミッタが形成される
。非晶質シリコンは固相エピタキシ（ＳＰＥ）で再結晶され、そのようにして、
鋭敏でよく制御されたエミッタ−ベース接合が完成される。再結晶は長時間の加
熱（４乃至８時間）によって行われる。

【０００８】Ｊｏｈｎｓｏｎ及びＴａｙｌｏｒによる米国特許第５，５９３，９０５号には
、自己整合バイポーラトランジスタを製造するための方法が記載されている。そ
れによれば、内部ベースと外部ベースの間に、ドープした酸化物および窒化物の
二重層からなる結合層を形成し、そして、内部ベース域だけが覆われるようにパ
ターニングする。次に、外部ベース用のポリシリコンをデポジットし、そして、
二重層をエッチング停止層として使用して、エミッタの窓（ｅｍｉｔｔｅｒｗ
ｉｎｄｏｗ）をポリシリコン中にあける。次いで、シリコンに対して高い選択性
を有するエッチング法を使用してその層をドライエッチングにより取り除き、基
板（ベース）で停止する。このエッチング法により、ポリシリコンを直接シリコ
ンの上でエッチングした場合に見られるような能動域（ａｃｔｉｖｅａｒｅａ
）に対する損傷が低減される。しかしながら、この方法は従来の加工法と比較し
て、追加のマスク層を必要とする。

【０００９】ＮｏｒｓｔｒｏｍによるＷＯ第９７１９４６５号特許は、非晶質シリコン及び
シリコン基板の異なった性質を利用して、制御された方法で外部ベースにドーピ
ングを加え、そして、従来の加工法で得られるよりも優れた性質を有するエミッ
タの窓をあけている。

【００１０】公知の解決法の課題薄いベースを使用して自己整合二重ポリシリコン・バイポーラ・トランジスタ
を製造する場合の共通の問題は、いかに外部ベース領域（厚い、濃厚にドーピン
グされた材料）と内部ベース領域（薄い、精密なドーピングプロファイル）を形
成するかであり、そして、いかにこれをエミッタの形成に組み込むかである。

【００１１】主要な課題は、エミッタ窓があけられるときに生じる。これは通常シリコン基
板上の多結晶層のエッチングを包含する。問題は、基板中までエッチングするこ
となしに、多結晶層を完全に取り除くために、いかにエッチング処理を停止する
かである。この問題は、もし薄いベース領域がポリシリコンのデポジションとエ
ミッタ窓のエッチングに先立って、例えばエピタキシにより形成される場合は、
更に強調される。多結晶層は異なった結晶配向と粒界（ｇｒａｉｎｂｏｕｎｄ
ａｒｙ）に沿って優先的にエッチングされ、その結果エッチング残渣（ピラー（
ｐｉｌｌａｒ））、不均一性（ファセット（ｆａｃｅｔ））及びエッチング領域
の端部の不揃いを与える。特に、エミッタ窓のエッチングの場合、基板（内部ベ
ース）の中までエッチングした場合には、ベースは損傷を受け、又は、内部と外
部のベース間の結合領域が薄くなり過ぎ、その結果高いベース抵抗を生じ又は外
部ベースと内部ベースとの結合不良を起こす可能性があるので、エッチング特性
は主要な関心事である。又、エッチング残渣（ピラー）のためにエミッタパイプ
（ｅｍｉｔｔｅｒｐｉｐｅ）が発生し、それがエミッタ漏洩電流の原因となり
得る。

【００１２】もし良好なドーピングプロファイル制御が必要とされる場合は、多結晶材料へ
のイオン注入は最善の選択ではない。多結晶材料の注入種のチャネリングのため
にドーピングプロファイルを精密に制御することは困難であろう。この問題は、
類似の非晶質層への注入によって解決される。

【００１３】下にあるベース層に影響を与えないで、外部ベース接触用のシリコンをエミッ
タ窓において取り除く方法が、それゆえに必要となる。

【００１４】（発明の概要）本発明の目的は、自己整合シリコン・バイポーラ・トランジスタにエミッタ窓
をあける場合に、エッチング停止層として薄い酸化物を利用することによって、
上記した問題を回避する半導体構造を製造する方法を提供することである。

【００１５】とりわけ、この目的は、本発明の一つの態様に従えば、以下のステップ：・好適なデバイス分離（ｄｅｖｉｃｅｉｓｏｌａｔｉｏｎ）を有するシリコン
基板を用意するステップ；・上記基板の内部又は上部に第一ベース領域（ｂａｓｅｒｅｇｉｏｎ）を形成
するステップ；・上記第一ベース領域の上に酸化物薄層を形成するステップ；・上記酸化物薄層の最上部にシリコン層を形成し、前記シリコン層を第二ベース
領域とするステップ；・上記シリコン層にイオン注入を行うステップ；・上記シリコン層の最上部に誘電体層を形成して、前記誘電体により上記トラン
ジスタのベース及びエミッタ領域を分離するステップ；・その結果得られた構造体にパターニング（ｐａｔｔｅｒｎｉｎｇ）を行ってエ
ミッタ窓を規定するステップ；・上記で規定したエミッタ窓領域の内部の構造体を、誘電体及びシリコン層を貫
通してエッチングし、ここで、酸化物薄層をエッチング停止層（ｅｔｃｈｓｔ
ｏｐ）として使用し、このようにしてエミッタ窓を形成するステップ；及び・引き続いて、構造体を熱処理し、それにより酸化物を破壊して第一及び第二ベ
ース領域を互いに接触させるステップ；を含む、ベース領域の形成及びエミッタ窓をあけるための方法によって達成され
る。

【００１６】トランジスタの完成には、従来の加工ステップが用いられてよい。

【００１７】（好ましい実施形態の説明）以下の記載の中で、限定するためではなく説明の目的で、本発明の完全な理解
を提供するために、具体的な詳細記述、例えば、特別の技法及び応用を述べてい
る。しかしながら、本発明がこれらの詳細な記述から外れた他の実施態様で実施
されてもよいことは、当業者には明らかであろう。他の例においては、周知の方
法及び装置の詳細な記載は、本発明の記述を不必要な説明で不明瞭にしないよう
に省かれている。

【００１８】この項では、エピタキシャルベース（ｅｐｉｔａｘｉａｌｂａｓｅ）、外部
ベース（ｅｘｔｒｉｎｓｉｃｂａｓｅ）及びエミッタ窓の形成を含む工程の流
れを記載する。

【００１９】１．図１はシリコン基板１を示し、好ましくは単結晶である。基板は均質であっ
てもよいが、通常は、種々の定められた領域を有する。図１において、能動域は
（ａ）で図示し、分離領域（ｉｓｏｌａｔｉｏｎｒｅｇｉｏｎ）は（ｂ）で図
示する。能動域の基板はデバイスのコレクタを形成し、Ａｓ、Ｐ、又はＳｂを使
用して、ＮＰＮデバイス用にｎ−ドーピング（ｎ−ｄｏｐｅ）される。図示され
ているデバイス分離はＳｉＯ₂の４５００オングストロームの厚さの浅い溝分離
（ｓｈａｌｌｏｗｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ／ＳＴＩ）３であるが、
ＬＯＣＯＳの様な他の標準方法も使用してよい。又、分離は付加的な深い溝分離
から成ってもよい。この際、基板は、露出域での清浄なシリコン表面を確保する
ために、ＨＦによって清浄化されてもよい。

【００２０】２．基板の上にエピタキシャルベース５をデポジットする（図２を参照）。それ
は高度にドーピングされたシリコン（ＮＰＮトランジスタ用にはｐ型ホウ素ドー
ピング）から構成されてよいが、異なったドーパントが加えられたＳｉ／ＳｉＧ
ｅ／Ｓｉのような多構造体層で構成されてもよい。又、エピタキシャルベース５
は、ドーピングしないで（内部、ｉ）、その後でイオン注入し、ベースプロファ
イルを形成してもよい。露出した単結晶基板域の上に、デポジットしたシリコン
は、基板の結晶構造を保ちながらエピタキシャルに成長する。他の域では、結晶
構造は、下の基板と成長パラメータに依存して、非晶質か又は多結晶であってよ
い。（酸化物上に核ポリシリコン層（ｓｅｅｄｐｏｌｙｓｉｌｉｃｏｎｌａ
ｙｅｒ）が必要になるかもしれない）。厚さは数百、例えば、２００乃至１００
０オングストロームの範囲である（通常約８００オングストロームである）。そ
れは、好ましくは５００〜７００℃の化学蒸着（ＣＶＤ）エピタキシでデポジッ
トするが、分子線エピタキシ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ
／ＭＢＥ）等のような他の方法でデポジットしてもよい。

【００２１】３．デポジットシリコン層５の上に、薄い（好ましくは１０〜５０オングストロ
ーム（最も好ましくは２５オングストローム））二酸化シリコン７を、好ましく
は熱酸化法で形成する。これは、急速加熱酸化法（ＲａｐｉｄＴｈｅｒｍａｌ
Ｏｘｉｄａｔｉｏｎ／ＲＴＯ）又は低温での炉酸化法を使用して行なうことが
できる（図３参照）。この層の目的は、以下に説明するフローの中でエッチング
停止層として作用することである。

【００２２】４．次に、４００〜８００オングストローム（通常６００オングストローム）の
非晶質シリコン（α―Ｓｉ）９をＣＶＤ法でデポジットする（図４参照）。しか
しながら、例えば、ＰＥＣＶＤ又はスパッタリングのような他のデポジション技
術を使用してもよい。デポジション温度を５７５℃以下に選ぶことにより非晶質
層を形成する。非晶質シリコンを使用する利点は（背景技術）において、既に考
察済みである。

【００２３】５．次いで、α−Ｓｉをイオン注入によってドープする（ＮＰＮトランジスタ用
には、好ましくはＢ又はＢＦ₂）。図５の中で、イオン注入は矢印によって摸式
的に示されている。全てのホウ素イオンがα―Ｓｉの中に含有されるようにエネ
ルギーの量を選択する。従来のプロセスフローにおいて、続いて行なわれる熱処
理（ポイント９参照）は、ドーパントを活性化する（例えば、エミッタドライブ
（ｅｍｉｔｔｅｒｄｒｉｖｅ））ために必要とされるが、この熱処理により酸
化物は破壊し、二つのシリコン層はお互いに接触して、外部ベースのための厚い
、高度にドープされたシリコン層を形成する。

【００２４】６．次いで、構造体を、α―Ｓｉが再結晶しない程度に充分低い温度でデポジッ
トされた、デポジション低温酸化物（ＰＥＴＥＯＳ）の層１１（５００〜２００
０オングストローム（通常１０００オングストローム）の厚さ）によって被覆す
る（図６参照）。この層の目的は、ベースポリシリコンからエミッタポリシリコ
ンを分離することである。

【００２５】７．フォトマスク１３を一般的な方法で適用してパターニングを行い、構造体の
中心部の上にエミッタ窓の開口部（ｅｍｉｔｔｅｒｗｉｎｄｏｗｏｐｅｎｉ
ｎｇ）１５を形成する（図７参照）。

【００２６】８．次いで、ＰＥＴＥＯＳ及びα−Ｓｉを異方性的にエッチングする（図８参照
）。酸化物薄層７は、今度は終了点の検出（ｅｎｄ−ｐｏｉｎｔｄｅｔｅｃｔ
ｉｏｎ）及びエッチング停止層として作用し、その点に到達したときにエッチン
グを中断する。フォトレジストを取り除く。薄い酸化物の残部を次のいかなる工
程にも先立って取り除くことができる。しかしながら、従来の加工では、酸化物
層及び窒化物層の形成を続け側壁スペーサ（ｓｉｄｅｗａｌｌｓｐａｃｅｒ）
を形成してよい。そのような場合には、薄い酸化物を取り除く必要はない。

【００２７】９．次に、得られた構造体を従来の工程フローの中で完成させる（図９参照）。
即ち、ＳｉＯ₂１６のデポジション・成長、内部スペーサ（ｉｎｓｉｄｅｓｐ
ａｃｅｒ）１７（ＳｉＮの側壁スペーサ）の形成、エミッタポリシリコン１９の
デポジション・ドーピング・パターニング、外部ベースへの追加的な注入、熱的
活性化、及びケイ化物２１と金属プラグ２３の形成（金属化）である。

【００２８】本発明の利点・バイポーラトランジスタの外部／内部ベース構造体が、既存ベース層に影響を
与えるリスクを低くしつつ形成される。・厚いそして高度にドーピングされたポリシリコン層を、外部ベース領域上に創
製する。・非晶質シリコンを利用して、外部ベース層のドーピングプロファイル及びエッ
チング制御を改善する。・追加のマスクは一切使用しない。

【００２９】要約すると、本発明は、自己整合シリコン・バイポーラ・トランジスタにおい
てエミッタ窓をあける際、エッチング停止層として薄い酸化物を利用する、半導
体構造物の製造方法を提供する。

【００３０】デバイス分離と内部ベースのデポジションの形成後、外部ベース用の非晶質シ
リコンをデポジットする前に、薄い酸化物層を内部ベースに使用されるシリコン
上にデポジットする。構造体に、全投与量が非晶質シリコン内部に存在するよう
に選択された投与量パラメータで、Ｂ又はＢＦ₂を注入する。薄い酸化物は続く
熱処理で破壊する。ＰＥＴＥＯＳデポジションの後、薄い酸化物をエッチング停
止層として使用し、酸化物／非晶質シリコンをエッチングしてエミッタ開口部を
形成する。従来の加工を行ってデバイスを完成させる。

【００３１】本発明が複数の方法で変形されてもよいことは明らかである。そのような変形
は本発明の範囲から逸脱したものとして見なすべきではない。当業者にとっては
明白な全てのそのような変更は、添付の特許請求の範囲内に含まれるように意図
される。

【図面の簡単な説明】

本発明は、以下に続く本発明の実施態様の詳細な記述、及び例示のみの目的で
示された添付の図１〜９から、より十分に理解されるであろう。それゆえに、図
１〜９は本発明を限定するものではない。図１〜９は、本発明によるさまざまな加工ステップにおける半導体構造体の断
面を模式的に表示する図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims

【特許請求の範囲】

【請求項１】シリコン・バイポーラ・トランジスタの製造において、ベー
ス領域を形成し、及びエミッタ窓を開口するための方法であって、以下のステッ
プ：・デバイス分離（３）を有するシリコン基板（１）を用意するステップ；・上記基板の内部又は上部に第一ベース領域（５）を形成するステップ；・上記第一ベース領域の上に酸化物の薄層（７）を形成するステップ；・上記酸化物薄層の最上部にシリコン層（９）を形成し、前記シリコン層を第二
ベース領域とするステップ；・上記シリコン層の最上部に誘電体層（１１）を形成して、前記誘電体により上
記トランジスタのベース及びエミッタ領域を分離するステップ；・その結果得られた構造体にパターニングを行ってエミッタ窓（１５）を規定す
るステップ；・上記で規定したエミッタ窓域の内部の構造体を、誘電体及びシリコン層を貫通
してエッチングし、ここで、酸化物薄層をエッチング停止層として使用し、この
様にしてエミッタ窓を形成するステップ；及び・引き続いて、構造体を熱処理し、それにより酸化物を破壊して第一及び第二ベ
ース領域を互いに接触させるステップ；を特徴とする、上記ベース領域を形成し、及びエミッタ窓を開口するための方法
。
【請求項２】上記シリコン層が上記誘電体層の形成に先立ってイオン注入
される、請求項１記載の方法。
【請求項３】上記基板が単結晶である、請求項１又は２記載の方法。
【請求項４】上記好適なデバイス分離が浅い溝分離（ＳＴＩ）である、請
求項１〜３のいずれか１項に記載の方法。
【請求項５】上記好適なデバイス分離がＬＯＣＯＳ分離である、請求項１
〜３のいずれか１項に記載の方法。
【請求項６】上記第一ベース領域が好適なドーピング、例えばイオン注入
によって上記基板の中に形成される、請求項１〜５のいずれか１項に記載の方法
。
【請求項７】上記第一ベース領域が、上記基板上に、シリコン層によって
好ましくはエピタキシャルに形成される、請求項１〜５のいずれか１項に記載の
方法。
【請求項８】上記第一ベース領域が、上記基板上に、好適にドーピングさ
れた多層構造、例えばＳｉ／ＳｉＧｅ／Ｓｉ構造によって形成される、請求項１
〜５のいずれか１項に記載の方法。
【請求項９】基板が、第一ベース領域の形成に先立ちＨＦによって清浄化
される、請求項７又は８に記載の方法。
【請求項１０】上記第一ベース領域が、ＣＶＤエピタキシ又はＭＢＥを用
いたデポジションによって形成される、請求項７〜９のいずれか１項に記載の方
法。
【請求項１１】第一ベース領域が２００〜１０００オングストロームの厚
みに形成される、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】酸化物薄層が、シリコンの熱的酸化により、好ましくはＲ
ＴＯ又は低温炉酸化を用いることにより形成される、請求項１〜１１のいずれか
１項に記載の方法。
【請求項１３】酸化物薄層が、１０〜５０オングストロームの厚みに形成
される、請求項１〜１２のいずれか１項に記載の方法。
【請求項１４】酸化物層の最上部のシリコン層が非晶質シリコン（α−Ｓ
ｉ）層として形成される、請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】酸化物層の最上部のシリコン層がＣＶＤ、ＰＥＣＶＤ又は
スパッタリングによって形成される、請求項１〜１４のいずれか１項に記載の方
法。
【請求項１６】酸化物層の最上部のシリコン層が４００〜８００オングス
トロームの厚みに形成される、請求項１〜１５のいずれか１項に記載の方法。
【請求項１７】酸化物層の最上部のシリコン層が、前記シリコン層内に全
てのイオンが含まれるようなエネルギー量を用いてイオン注入される、請求項１
〜１６のいずれか１項に記載の方法。
【請求項１８】製造するトランジスタがｎｐｎ型であり、イオンがＢ又は
ＢＦ₂である、請求項１７記載の方法。
【請求項１９】誘電体層が、非晶質シリコン（α−Ｓｉ）層を再結晶させ
ない程度に十分低い温度で形成される、請求項１４記載の方法。
【請求項２０】誘電体層が、デポジットされた低温酸化物、ＰＥＴＥＯＳ
である、請求項１〜１９のいずれか１項に記載の方法。
【請求項２１】誘電体層が５００〜２０００オングストロームの厚みに形
成される、請求項１〜２０のいずれか１項に記載の方法。
【請求項２２】上記規定されたエミッタ窓域内の構造体が異方性エッチン
グによりエッチングされる、請求項１〜２１のいずれか１項に記載の方法。
【請求項２３】上記規定されたエミッタ窓域内の構造体が、酸化物薄層を
終点検出として用いることによってエッチングされる、請求項１〜２２のいずれ
か１項に記載の方法。
【請求項２４】エッチングに引き続き上記規定されたエミッタ窓域内の酸
化物薄層が取り除かれる、請求項１〜２３のいずれか１項に記載の方法。
【請求項２５】トランジスタの製造を完了するために、以下の従来の加工
ステップ：内部スペーサー形成；デポジション；エミッタポリシリコンのドーピ
ング及びパターニング；第二ベース領域の追加の注入；熱的活性化；及び金属化
；が含まれる、請求項１〜２４のいずれか１項に記載の方法。
【請求項２６】請求項１〜２５のいずれか１項に記載の方法を用いること
により製造される、シリコン・バイポーラ・トランジスタ。