CN1399793A - 硅双极晶体管的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 46
- 239000010703 silicon Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims description 16
- 239000011248 coating agent Substances 0.000 claims description 15
- 238000000576 coating method Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000001953 recrystallisation Methods 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- VYMDGNCVAMGZFE-UHFFFAOYSA-N phenylbutazonum Chemical compound O=C1C(CCCC)C(=O)N(C=2C=CC=CC=2)N1C1=CC=CC=C1 VYMDGNCVAMGZFE-UHFFFAOYSA-N 0.000 claims 3
- 238000004544 sputter deposition Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000004980 dosimetry Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 201000006549 dyspepsia Diseases 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- Ceramic Engineering (AREA)
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Abstract
公开了一种在硅双极晶体管制造中用来制作基极区和用来开发射极窗口的方法，它包含下列步骤：提供具有器件隔离(3)的硅衬底(1)；在所述衬底中或其顶部制作第一基极区(5)；在所述第一基极区上制作薄的氧化物层(7)；在所述薄的氧化物层顶部制作硅层(9)，所述硅层将作为第二基极区；对所述硅层进行离子注入；在所述硅层顶部制作电介质层(11)，所述电介质用来隔离所述晶体管的基极区和发射极区；对这样得到的结构进行图形化，以便确定发射极窗口(15)；对所述确定的发射极窗口区域内的结构进行蚀刻，穿过电介质层和硅层，其中薄的氧化物层被用作蚀刻停止层，从而形成发射极窗口；以及随后对结构进行热处理，使氧化物破裂，致使第一和第二基极区彼此接触。
Description
发明领域
本发明涉及到硅双极晶体管，特别是用于移动通信的低压高频晶体管，确切地说是涉及到这种晶体管的制造方法。
技术背景
问题所在
双极集成电路在现代通信系统中起着主要的作用。这种电路大部分用于模拟功能，例如开关电流和电压以及高频无线电功能(混频器、放大器、检波器等)。
为了获得晶体管的良好高频性能，基极必须做得很窄。从而出现物理和实际观点方面的一些问题。必须小心地调整基极的掺杂以便得到合理的β值，发射极-基极结中的掺杂不要太高(否则将出现低的BVebo)，掺杂要足以承受施加在基极上的电压而不发生“穿通”击穿，预警电压要高，基极电阻要低，等等。
高频高性能双极晶体管的一个重要特点是发射极-基极区域。多晶硅发射极改善了电流增益并缩短了发射极电荷存储时间，而窄的基极缩短了基极渡越时间从而改善了器件的高频性能。通常用硼的离子注入来制作基极。薄的基极掺杂的最佳形状是方盒形，但离子注入通常得到平滑的几乎半V形的形状。这一问题的一个解决办法是外延沉积一个原位掺杂的基极层，从而得到方盒形分布结构。此方法的进一步延伸是外延生长的SiGe晶体管，其中10-30％的Ge被加入到基极中以产生异质结器件，这可以改善器件的高频性能和电流增益。
为了得到例如很适合于通信应用的晶体管，不仅需要低的渡越时间(高的fT)，而且要求高的最高振荡频率(fmax)。为此，晶体管还必须具有低的收集极-基极电容和低的基极电阻。基极电阻由本征和非本征基极电阻以及接触电阻组成。
双极高频晶体管通常利用论文T.H.Ning，et al.，“Self-aligned NPN bipolar transistors”，IEDM Tech.Dig.，pp.823-824，1980中所述的自对准基极-发射极结构，其中的晶体管单元能够被做得比其它技术更小。而且，当非本征基极接触到靠近发射极的本征基极时，得到了降低了的基极-收集极电容和降低了的基极电阻。这一概念的一些变种是众所周知的。
在Blouse等人的专利US 5266504中，描述了一种制造自对准双极晶体管的方法，其中的基极被外延生长，非本征基极的多晶硅层被沉积但本征基极上的被清除(未给出如何得到蚀刻选择性的细节)，并借助于沉积非晶硅层随之以图形化和蚀刻而形成发射极。用固相外延(SPE)方法使非晶硅重结晶，从而得到陡峭的控制良好的发射极-基极结。用延长加热(4-8小时)的方法来进行重结晶。
在Johnson和Taylor的专利US 5593905中，描述了一种制造自对准双极晶体管的方法，其中在本征和非本征基极之间制作一个由掺杂的氧化物和氮化物的双层组成的连接层，然后被图形化以便仅仅覆盖本征基极区域。然后沉积非本征基极的多晶硅，并用双层作为蚀刻停止层，在多晶硅中开出发射极窗口。然后利用对硅有高度选择性的蚀刻剂，用干法蚀刻方法清除此层，停止于衬底(基极)。这一蚀刻减轻了对有源区的损伤，正如多晶硅直接在硅顶部被蚀刻那样。但此方法比之常规加工，需要额外的掩蔽层。
Norstrm的专利WO 9719465利用非晶硅和硅衬底的不同特性，以受控的方式来增加对非本征基极的掺杂，并开出性能比常规加工得到的更好的发射极窗口。
已知解决方法的问题
用薄基极制造自对准双多晶硅双极晶体管时的一个共同问题是如何制作非本征基极区(厚的重掺杂材料)和本征基极区(薄的精密掺杂分布)以及如何将其与发射极的制作集成。
主要问题发生在开发射极窗口时。这通常涉及到硅衬底上多晶层的蚀刻。问题是如何停止蚀刻过程，以便多晶层被完全清除而不继续蚀刻进入衬底。若经由例如在多晶硅沉积和发射极窗口蚀刻之前的外延而制作薄的基极区，则问题被进一步加重。多晶层沿不同的晶体取向和晶粒边界被择优蚀刻，这引起被蚀刻区域中的蚀刻残留物(小柱)、不均匀性(小平面)、以及不平坦的边沿。特别是当蚀刻发射极窗口时，由于蚀刻进入衬底(本征基极)，基极可能被损伤，或本征与非本征基极之间的连接区可能被做得太薄，导致高的基极电阻或甚至使本征基极与非本征基极不连接，故蚀刻性质是一个主要考虑。发射极管道也可能由于蚀刻残留物(小柱)而出现，这会引起发射极漏电流。
若要求良好的掺杂分布控制，则对多晶材料的离子注入不是最佳选择。因为被注入的粒子在多晶材料中的沟通，可能难以精密地控制掺杂分布。在相似的非晶层中进行注入，解决了此问题。
因此需要一种方法，其中非本征基极接触的硅在发射极窗口中被清除而不影响下方的基极层。
发明的概述
本发明的目的是提供一种制造半导体结构的方法，此方法利用薄的氧化物作为开自对准硅双极晶体管中的发射极窗口时的蚀刻停止层，避免了上述问题。
根据本发明的一种情况，利用制作基极区和开发射极窗口的方法，达到了其中的此目的，此方法包含下列步骤：
-提供具有适当器件隔离的硅衬底；
-在所述衬底中或其顶部制作第一基极区；
-在所述第一基极区上制作薄的氧化物层；
-在所述薄的氧化物层的顶部制作硅层，所述硅层将作为第二基极区；
-对所述硅层进行离子注入；
-在所述硅层顶部制作电介质层，所述电介质用来隔离所述晶体管的基极区和发射极区；
-对这样得到的结构进行图形化，以便确定发射极窗口；
-对所述确定的发射极窗口区域内的结构进行蚀刻，穿过电介质层和硅层，其中薄的氧化物层被用作蚀刻停止层，从而形成发射极窗口；以及
-随后对结构进行热处理，使氧化物破裂，致使第一和第二基极区彼此接触。
常规的加工步骤可以完成此晶体管。
附图的简要说明
从下面给出的本发明实施方案的详细描述以及附图1-9，能够更充分地理解本发明，这些附图仅仅是以说明的方式给出的，不是对本发明的限制。
图1-9示意地示出了根据本发明的各个加工步骤中的半导体结构的剖面图。
优选实施方案的描述
在下列描述中，为了解释的目的而不是为了限制的目的，提出了具体的细节，例如特定的技术和应用，以便提供对本发明的透彻理解。但对于本技术领域的熟练人员来说，显然可以在不同于这些具体细节的其它实施方案中实施本发明。在其它的情况下，略去了众所周知的方法和装置的详细描述，以便不致由于不必要的细节而使本发明的描述难以理解。
以下描述工艺顺序，它包括外延基极、非本征基极、发射极窗口的制作。
1.图1示出了硅衬底1，最好是单晶。此衬底可以是均质的，但通常具有不同的确定区域。在图1中，有源区由(a)表示，而隔离区由(b)表示。有源区衬底将形成器件的收集极，且对于NPN器件，将用As、P或Sb进行n掺杂。所示器件的隔离是一种SiO2的厚度为4500的浅沟槽隔离(STI)3，但也可以采用诸如LOCOS的其它标准方法。也可以由其它的深沟槽隔离来组成隔离。此时，为了确保暴露区域中清洁的硅表面，可以用HF清洗衬底。
2.见图2，在衬底上沉积外延基极5：可以由高掺杂的硅(对于NPN晶体管是P型硼掺杂的)组成，但也可以由诸如加入有不同掺杂剂的Si/SiGe/Si之类的多层结构组成。还可以是不掺杂的(本征的，i)，随后进行离子注入以形成基极分布。在暴露的单晶衬底区域上，沉积的硅将外延生长，保持衬底的晶体结构。在其它的区域上，根据下方的衬底和生长参数，晶体结构可以是非晶的或多晶的。(可能需要氧化物上的籽晶多晶硅层。)厚度范围为几百例如200-1000(典型地约为800)。最好在500-700℃下，用化学气相沉积(CVD)外延方法来沉积，但也可以用诸如分子束外延(MBE)之类的其它方法来沉积。
3.见图3，最好用热氧化方法，在沉积的硅层5的顶部制作薄的(优选为10-50(最优选为25))二氧化硅7，这可以用低温下的快速热氧化(RTO)或炉子氧化来进行。此层的目的是用作下面将要解释的稍后流程中的蚀刻停止层。
4.接着，见图4，用CVD方法沉积400-800(典型为600)的非晶硅(α-Si)。但也可以使用诸如PECVD或溅射之类的其它沉积技术。借助于选择低于575℃的沉积温度，可以形成非晶层。采用非晶硅的优点已经在引言中讨论过了。
5.然后用离子注入方法对α-Si进行掺杂(对于NPN晶体管，最好是B或BF2离子注入)。图5中用箭头示意地示出了离子注入。选择能量使所有的硼离子都被包含在α-Si中。在激活掺杂剂所需的常规工艺流程中的后续的热处理(例如发射极激励)中(见9)，氧化物将破裂，二个硅层将彼此接触，从而形成非本征基极的厚的高掺杂硅层。
6.见图6，然后用在低得不足以使α-Si重结晶的温度下沉积的低温沉积氧化物(PETEOS)11组成的层(厚度为500-2000(典型为1000))覆盖此结构。此层的目的是将发射极多晶硅隔离于基极多晶。
7.见图7，以通常方法使用光掩模13并进行图形化，以便在结构中央之上形成发射极窗口15。
8.见图8，然后对PETEOS和α-Si进行各向异性蚀刻。薄的氧化物层7现在将用作终点探测和蚀刻停止层，且当到达此处时，蚀刻就被中断。清除光抗蚀剂。在任何进一步加工之前，可以清除其余的薄氧化物。但可以通过制作形成侧壁间隔的氧化物/氮化物层来继续常规的加工，而在此情况下不必清除薄的氧化物。
9.见图9，然后在常规工艺流程中完成得到的结构。此常规工艺流程包括SiO216的沉积/生长、内部间隔(SiN侧壁间隔)17的制作、发射极多晶硅19的沉积和掺杂及图形化、非本征基极的额外注入、热激活、以及硅化物21和金属柱23的制作(金属化)。
本发明的优点
●在对已有基极层造成影响的危险很小的情况下，制作双极晶体管的非本征/本征基极结构。
●在非本征基极区上产生厚的高掺杂的多晶硅层。
●非晶硅被用来改善非本征基极层的掺杂分布及其蚀刻控制。
●不使用额外的掩模。
总之，本发明提供了一种制造半导体结构的方法，此方法利用薄的氧化物作为开自对准硅双极晶体管中的发射极窗口时的蚀刻停止层。
在制作器件隔离和沉积本征基极之后，在沉积非本征基极的非晶硅之前，在用作本征基极的硅上沉积薄的氧化物层。通过选择剂量参数使整个剂量都处于非晶硅层之内的B或BF2对此结构进行注入。薄的氧化物在后续的热处理中将破裂。在PETEOS沉积之后，用薄的氧化物作为蚀刻停止层，发射极窗口中的氧化物/非晶硅被蚀刻。常规加工使器件得以完成。
显然，本发明可以以多种方式改变。这些改变不被认为偏离了本发明的范围。对本技术领域熟练人员显而易见的所有这些修正，被认为包括在所附权利要求的范围内。
Claims (26)
1.一种在硅双极晶体管制造中用来制作基极区和用来开发射极窗口的方法，其特征是下列步骤：
-提供具有器件隔离(3)的硅衬底(1)；
-在所述衬底中或其顶部制作第一基极区(5)；
-在所述第一基极区上制作薄的氧化物层(7)；
-在所述薄的氧化物层的顶部制作硅层(9)，所述硅层将作为第二基极区；
-在所述硅层顶部制作电介质层(11)，所述电介质用来隔离所述晶体管的基极区和发射极区；
-对这样得到的结构进行图形化，以便确定发射极窗口(15)；
-对所述确定的发射极窗口区域内的结构进行蚀刻，穿过电介质层和硅层，其中薄的氧化物层被用作蚀刻停止层，从而形成发射极窗口；以及
-随后对结构进行热处理，使氧化物破裂，致使第一和第二基极区彼此接触。
2.权利要求1所述的方法，其中在制作所述电介质层之前，所述硅层被离子注入。
3.权利要求1或2所述的方法，其中所述衬底是单晶。
4.权利要求1-3中任何一个所述的方法，其中所述适当的器件隔离是浅沟槽隔离(STI)。
5.权利要求1-3中任何一个所述的方法，其中所述适当的器件隔离是LOCOS隔离。
6.前述权利要求中任何一个所述的方法，其中所述第一基极区用适当的掺杂方法例如离子注入方法被制作在所述衬底中。
7.权利要求1-5中任何一个所述的方法，其中所述第一基极区用硅层最好外延制作在所述衬底上。
8.权利要求1-5中任何一个所述的方法，其中所述第一基极区用适当掺杂的多层结构例如Si/SiGe/Si结构制作在所述衬底上。
9.权利要求7或8所述的方法，其中在制作第一基极区之前，用HF清洗衬底。
10.权利要求7-9中任何一个所述的方法，其中所述第一基极区借助于用CVD外延或MBE进行沉积而形成。
11.前述权利要求中任何一个所述的方法，其中第一基极区被制作成厚度为200-1000。
12.前述权利要求中任何一个所述的方法，其中薄的氧化物层用硅的热氧化方法，最好用RTO或低温炉子氧化方法来制作。
13.前述权利要求中任何一个所述的方法，其中薄的氧化物层被制作成厚度为10-50。
14.前述权利要求中任何一个所述的方法，其中氧化物层顶部的硅层被制作成非晶硅(α-Si)层。
15.前述权利要求中任何一个所述的方法，其中氧化物层顶部的硅层用CVD、PECVD或溅射方法制作。
16.前述权利要求中任何一个所述的方法，其中氧化物层顶部的硅层被制作成厚度为400-800。
17.前述权利要求中任何一个所述的方法，其中用使所有离子被包含在所述硅层之内的能量，对氧化物层顶部的硅层进行离子注入。
18.权利要求17所述的方法，其中被制造的晶体管是npn型的，而离子是B离子或BF2离子。
19.权利要求14所述的方法，其中在低得不足以使非晶硅(α-Si)层重结晶的温度下制作电介质层。
20.前述权利要求中任何一个所述的方法，其中的电介质层是沉积的低温氧化物即PETEOS。
21.前述权利要求中任何一个所述的方法，其中的电介质层被制作成厚度为500-2000。
22.前述权利要求中任何一个所述的方法，其中所述确定的发射极窗口区域内部的结构被各向异性蚀刻方法蚀刻。
23.前述权利要求中任何一个所述的方法，其中借助于利用薄的氧化物层作为终点探测，蚀刻所确定的发射极窗口区域内部的结构。
24.前述权利要求中任何一个所述的方法，其中所述确定的发射极窗口区域内部的薄氧化物层在蚀刻之后被清除。
25.前述权利要求中任何一个所述的方法，其中包括用来完成晶体管制造的常规加工步骤包括：内部间隔制作、发射极多晶硅的沉积、掺杂和图形化、第二基极区的额外注入、热激活、以及金属化。
26.用前述权利要求中任何一个所述的方法制造的一种硅双极晶体管。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9904310A SE517833C2 (sv) | 1999-11-26 | 1999-11-26 | Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden |
| SE99043101 | 1999-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1399793A true CN1399793A (zh) | 2003-02-26 |
| CN1171292C CN1171292C (zh) | 2004-10-13 |
Family
ID=20417885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB008162395A Expired - Fee Related CN1171292C (zh) | 1999-11-26 | 2000-11-22 | 在制造硅双极晶体管时制作基极区和开发射极窗口的方法及硅双极晶体管 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6440810B1 (zh) |
| EP (1) | EP1232523A1 (zh) |
| JP (1) | JP2003515927A (zh) |
| CN (1) | CN1171292C (zh) |
| AU (1) | AU1748701A (zh) |
| SE (1) | SE517833C2 (zh) |
| TW (1) | TW478161B (zh) |
| WO (1) | WO2001039264A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101208802B (zh) * | 2005-06-27 | 2011-09-07 | Nxp股份有限公司 | 双极晶体管及其制造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10134089A1 (de) * | 2001-07-13 | 2003-01-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter |
| US6597022B1 (en) * | 2002-02-04 | 2003-07-22 | Newport Fab, Llc | Method for controlling critical dimension in an HBT emitter and related structure |
| DE10205712A1 (de) | 2002-02-12 | 2003-08-28 | Infineon Technologies Ag | Polysilizium-Bipolartransistor und Verfahren zur Herstellung desselben |
| US6586307B1 (en) | 2002-02-14 | 2003-07-01 | Newport Fab, Llc | Method for controlling an emitter window opening in an HBT and related structure |
| US6891227B2 (en) | 2002-03-20 | 2005-05-10 | International Business Machines Corporation | Self-aligned nanotube field effect transistor and method of fabricating same |
| SE522916C2 (sv) * | 2002-05-08 | 2004-03-16 | Ericsson Telefon Ab L M | Förfarande för att formera basområden och emitterfönster i bipolära kiseltransistorer |
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| US6858485B2 (en) * | 2003-05-07 | 2005-02-22 | International Business Machines Corporation | Method for creation of a very narrow emitter feature |
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| GB2425400A (en) * | 2005-04-18 | 2006-10-25 | X Fab Semiconductor Foundries | Improvements in transistor manufacture |
| JP2007243140A (ja) | 2006-02-09 | 2007-09-20 | Renesas Technology Corp | 半導体装置、電子装置および半導体装置の製造方法 |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| US7947552B2 (en) * | 2008-04-21 | 2011-05-24 | Infineon Technologies Ag | Process for the simultaneous deposition of crystalline and amorphous layers with doping |
| CN102456571B (zh) * | 2010-10-21 | 2013-06-12 | 上海华虹Nec电子有限公司 | 发射极掺杂多晶硅的制造方法 |
| CN103389616B (zh) * | 2012-05-11 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 能够改善发射极窗口尺寸均匀性的SiGe器件制造方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4704785A (en) * | 1986-08-01 | 1987-11-10 | Texas Instruments Incorporated | Process for making a buried conductor by fusing two wafers |
| JP2592277B2 (ja) * | 1988-01-11 | 1997-03-19 | 富士通株式会社 | バイポーラ半導体装置の製造方法 |
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| JP2654540B2 (ja) * | 1994-06-21 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US5866462A (en) * | 1995-09-29 | 1999-02-02 | Analog Devices, Incorporated | Double-spacer technique for forming a bipolar transistor with a very narrow emitter |
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-
1999
- 1999-11-26 SE SE9904310A patent/SE517833C2/sv not_active IP Right Cessation
- 1999-12-24 TW TW088122941A patent/TW478161B/zh not_active IP Right Cessation
-
2000
- 2000-11-22 CN CNB008162395A patent/CN1171292C/zh not_active Expired - Fee Related
- 2000-11-22 AU AU17487/01A patent/AU1748701A/en not_active Abandoned
- 2000-11-22 WO PCT/SE2000/002296 patent/WO2001039264A1/en active Application Filing
- 2000-11-22 JP JP2001540834A patent/JP2003515927A/ja active Pending
- 2000-11-22 EP EP00980191A patent/EP1232523A1/en not_active Withdrawn
- 2000-11-24 US US09/718,423 patent/US6440810B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101208802B (zh) * | 2005-06-27 | 2011-09-07 | Nxp股份有限公司 | 双极晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| SE9904310D0 (sv) | 1999-11-26 |
| TW478161B (en) | 2002-03-01 |
| SE517833C2 (sv) | 2002-07-23 |
| WO2001039264A1 (en) | 2001-05-31 |
| EP1232523A1 (en) | 2002-08-21 |
| CN1171292C (zh) | 2004-10-13 |
| AU1748701A (en) | 2001-06-04 |
| SE9904310L (sv) | 2001-05-27 |
| US6440810B1 (en) | 2002-08-27 |
| JP2003515927A (ja) | 2003-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041013 |