JP2003506854A - 半導体製造方法、半導体電気回路、及びゲートスタック - Google Patents

半導体製造方法、半導体電気回路、及びゲートスタック

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JP2003506854A JP2000569430A JP2000569430A JP2003506854A JP 2003506854 A JP2003506854 A JP 2003506854A JP 2000569430 A JP2000569430 A JP 2000569430A JP 2000569430 A JP2000569430 A JP 2000569430A JP 2003506854 A JP2003506854 A JP 2003506854A
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ジッピング イン，
ラビ イヤー，
トーマス， アール． グラス，
リチャード ホルスチャー，
アーダバン ニルーマンド，
リンダ， ケイ． サマービル，
ガーテジ， エス． サンデュー，
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マイクロン テクノロジー， インク．
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Abstract

(57)【要約】 第一の態様において、本発明は、ａ）基板（１２）の上に金属シリサイド層（２０）を形成し、ｂ）金属シリサイド層（２０）の上に、シリコン、窒素及び酸素からなる層（５０）を堆積し、ｃ）金属シリサイド層（２０）の上に、シリコン、窒素及び酸素からなる層（５０）を堆積する間、金属シリサイド層がアニール化されることからなる半導体製造方法を含む。他の態様において、本発明は、ａ）基板の上にポリシリコン層（１８）を形成し、ｂ）ポリシリコン層（１８）の上に金属シリサイド層（２０）を形成し、ｃ）非反射物質層（５０）を堆積し、ｅ）窒化シリコン層（２４）の上にフォトレジスト（２８）の層を形成し、ｆ）フォトレジストの層からパターンニングされたマスキング層を形成するために、フォトレジストの層をフォトリソグラフ法によりパターンニングし、ｇ）窒化シリコン層、非反射物質層、金属シリサイド層及びポリシリコン層をゲートスタックへパターンニングするために、パターンニングされたマスキング層（２８）から窒化シリコン層（２４）、非反射物質層（５０）、金属シリサイド層（２０）及びポリシリコン層（１８）へ、パターンを転写することからなるゲートスタック形成方法を含む。更に別の態様において、本発明は、電気回路及びゲートスタックに関する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非反射物質を形成及び利用する方法に関する。本発明はまた、例え
ばゲートスタック等の物質のスタックを形成する半導体製造方法に関する。
【０００２】
【従来の技術】
半導体製造方法は、トランジスタゲート構造を形成するために物質の層をパタ
ーンニングすることをしばしば伴う。図１は、従来のゲート構造のパターンニン
グ工程の予備処理工程における半導体ウェーハ片１０を示す。半導体ウェーハ片
１０は、基板の上に形成された物質のスタック１４を有する基板１２を含む。基
板１２は、例えばｐ型バックグランドドーパントが低濃度にドープされた単結晶
シリコンからなる。請求の範囲の解釈を補助するために、用語「半導体基板」は
、半導体ウェーハ（単独物質又はその上に他の物質を含む集合物質）や、半導体
物質層（単独物質又は他の物質を含む集合物質）等のバルク半導体物質を含むが
これに限定されない半導体物質からなるあらゆる構造を意味するように定義され
る。用語「基板」は、上述の半導体基板を含むがこれに限定されないあらゆる支
持構造体を言う。
【０００３】 スタック１４は、ゲート酸化層１６、ポリシリコン層１８、金属シリサイド層
２０、酸化層２２、窒化層２４、非反射物質層２６、及びフォトレジスト層２８
からなる。ゲート酸化層１６は、例えば二酸化シリコンからなり、ポリシリコン
層１８と基板１２の間の絶縁層を形成する。ポリシリコン層１８は、例えば導電
性ドープトポリシリコンからなり、最終的にはトランジスタゲートの第一導電部
へパターンニングされる。
【０００４】 シリサイド層２０は、例えばケイ化タングステン又はケイ化チタン等の金属シ
リサイドからなり、最終的にはトランジスタゲートの第二導電部となる。トラン
ジスタゲートの導電部としてシリサイド層２０を利用する前に、層２０のシリサ
イド物質の結晶性及び導電性を向上させるために、アニール化が典型的には行わ
れる。このようなアニール化は、例えば窒素（Ｎ２）浄化を用いて約３０分間、
約８００℃から約９００℃の温度で行われる。
【０００５】 アニール化の間、シリサイド層２０がガス状の酸素に晒されると、シリサイド
層は酸化し、層の導電性に良くない影響を与える。従って、酸化層２２は、好ま
しくはアニール化の前にシリサイド層２０の上に設けられる。酸化層２２は、例
えば二酸化シリコンからなる。シリサイド層２０の上に酸化層２２を設けること
の他の目的は、シリサイド層２０と、最終的にシリサイド層２０の近傍に設けら
れる他の導電層との電気的接触を防ぐための絶縁層とすることである。
【０００６】 窒化層２４は、例えば窒化シリコンからなり、最終的に層１８，２０の近傍に
形成される他の導電層から、導電層１８，２０を電気的に更に絶縁するために設
けられる。窒化層２４は、厚い層（典型的な厚さは、数百、又は数千Åのオーダ
である）であり、下にある層上にストレスを生じさせる。従って、酸化層２２の
別の作用は、窒化層２４により下にある層１８，２０上へ誘起されるストレスを
緩和することである。
【０００７】 非反射物質層２６は、例えば窒化層２４の上で回転成形される有機層からなる
。代わりに、層２６は、例えば、ｘが０．３９から０．６５まで、ｙは０．０２
から０．５６まで、ｚは０．０５から０．３３までの、ＳｉｘＯｙＮｚ：Ｈ等の
堆積された無機非反射物質でも良い。実際上は、層は実質的に無機質であり、用
語「実質的に無機質」とは、層が少量のカーボン（１重量％より少ない）を含む
ことを意味する。代わりに、例えば有機前駆物質が利用されれば、層は１重量％
と同じかそれよりも多いカーボンを有しても良い。
【０００８】 フォトレジスト層２８は、陽又は陰のフォトレジストからなる。フォトレジス
ト層２８は、マスクされた光源を介して層を露光することによりパターンニング
される。マスクは、フォトレジスト層２８に作成されるパターンを画定する透明
及び不透明の形を有する。露光されるフォトレジスト層２８の領域は、溶媒に対
して可溶性又は不溶性であるようにされる。もし露光された領域が可溶性であれ
ば、マスクの陽画像がフォトレジストに作られ、レジストは陽フォトレジストと
称される。他方、もし照射されなかった領域が溶媒で溶解されなければ、陰画像
が生じ、フォトレジストは陰フォトレジストと呼ばれる。
【０００９】 照射光にフォトレジスト層２８を晒すときに起こり得る障害は、照射光波がフ
ォトレジスト２８を介してフォトレジストの下の層に伝わり、そして次に、フォ
トレジストを介して上に戻って反射し、その結果、フォトレジストを介して伝わ
る他の光波と相互に影響し合うことである。反射光波は、フォトレジストの中で
光強度の周期的な変動が生ずるように、他の波と強め合って及び／又は弱め合っ
て干渉する。このような光強度の変動は、フォトレジストにその厚み全体に不均
一なエネルギ量を与える結果となる。不均一な量は、フォトレジストに転写され
るマスクされたパターンの精度を悪くする。非反射物質２６は、反射して戻って
くる光波を抑制するためにフォトレジスト層２８へ設けられる。非反射層２６は
、照射光波を吸収及び／又は減衰し、従って照射光波の反射を減ずる又は除去す
る物質からなる。
【００１０】 図２は、層２８の一部分を除去するために、光及び溶媒に晒すことによりフォ
トレジスト層２８がパターンニングされた後の半導体ウェーハ片１０を示す。
【００１１】 図３を参照すると、層２８のパターンが、パターンニングされたスタック３０
を形成するように、下にある層１６，１８，２０，２２，２４，２６に転写され
る。このようなマスキング層２８のパターンの転写は、適当なエッチング、例え
ばＣｌ，ＨＢｒ，ＣＦ４，ＣＨ２Ｆ２，Ｈｅ，ＮＦ３のうちの一つ又はそれより
多くを利用するプラズマエッチング等により起こる。
【００１２】 層１６，１８，２０，２２，２４，２６のパターンニングの後、層１６，１８
，２０，２２，２４からなるパターンニングされたゲートスタックが残るように
、層２８，２６が除去される。
【００１３】 半導体ウェーハ製造技術において追求され続けていることは、工程の複雑性を
低減することである。このような低減は、例えば製造工程数を減らしたり、或い
は特定の半導体構造を形成するのに利用される層の数を減らしたりすることによ
り行う。従って、図１乃至図３を参照して説明した従来技術で利用されるものよ
りもより少ない数の工程及び／又は層が利用される、パターンニングされたゲー
トスタックを形成する代替方法を開発することが望まれる。
【００１４】
【発明の開示】
第一の態様において、本発明は、半導体製造方法を達成する。基板の上に金属
シリサイド層が形成される。非反射物質層が金属シリサイド層と物理的に接触し
た状態で化学気相堆積される。フォトレジストの層が、非反射物質層の上に設け
られ、フォトリソグラフ法によりパターンニングされる。
【００１５】 別の態様において、本発明は、ゲートスタック形成方法に関する。基板上にポ
リシリコン層が形成される。ポリシリコン層の上に金属シリサイド層が形成され
る。金属シリサイド層の上に非反射物質層が堆積される。非反射物質層の上に窒
化シリコン層が形成され、そして、該窒化シリコン層の上にフォトレジストの層
が形成される。フォトレジストの層は、フォトレジストの層からマスキング層を
形成するようにフォトリソグラフ法によりパターンニングされる。窒化シリコン
層、非反射物質層、金属シリサイド層及びポリシリコン層をゲートスタックへパ
ターンニングするために、窒化シリコン層、非反射物質層、金属シリサイド層及
びポリシリコン層に、マスキング層からパターンが転写される。
【００１６】 更に別の態様において、本発明は、半導体基板の上にあるポリシリコン層から
なるゲートスタックに関する。ゲートスタックは更に、ポリシリコン層の上にあ
る金属シリサイド層と、金属シリサイドの上にあるシリコン、酸素及び窒素から
なる層とを含む。更に、ゲートスタックは、シリコン、酸素及び窒素からなる層
の上にある窒化シリコン層を含む。
【００１７】
【発明の実施の形態】
本発明により達成される実施例が図４乃至図６を参照して説明される。図４乃
至図６の実施例の説明において、図１乃至図３の上述の従来技術の工程の説明で
利用した番号と同じものは同じ番号を用い、異なるものは後ろに「ａ」を付すか
異なる参照符号で示す。
【００１８】 図４を参照すると、予備処理工程における半導体ウェーハ片１０ａを示してい
る。ウェーハ片１０ａは、図１乃至図３のウェーハ片１０と同様に、基板１２、
ゲート酸化層１６、ポリシリコン層１８、及びシリサイド層２０からなる。しか
しながら、図１乃至図３を参照して上で説明した従来技術の工程とは対照的に、
シリサイド２０の上には、シリコン、窒素及び酸素からなる層５０が形成され、
好適実施例で示すように、シリサイド層２０と物理的に接触して形成される。従
って、層５０は、図１乃至図３の従来技術の酸化層２２に取って代わるものであ
る。
【００１９】 層５０は、好ましくは化学気相堆積（ＣＶＤ）法により形成される。層５０は
、例えば約４００℃の温度で、反応室内で前駆物質としてＳｉＨ４とＮ２Ｏを利
用するＣＶＤにより形成される。このような堆積は、反応室内にプラズマが存在
している状態か又は存在していない状態の何れかで行われる。層５０を堆積する
ための例示的な条件は、約４Ｔｏｒｒから約６．５Ｔｏｒｒの反応室内の圧力で
、約５０ワットから約２００ワット（好ましくは約１００ワット）の反応室への
電力で、ＳｉＨ４を約４０基準立方センチメートル／分（ＳＣＣＭ）から約３０
０ＳＣＣＭ（好ましく速く８０ＳＣＣＭ）の速度で、Ｎ２Ｏを約８０ＳＣＣＭか
ら約６００ＳＣＣＭ（好ましくは約８０ＳＣＣＭ）の速度で、Ｈｅを約１３００
ＳＣＣＭから約２５００ＳＣＣＭ（好ましくは約２２００ＳＣＣＭ）の速度で、
プラズマ増強ＣＶＤ室内に流入することを含む。
【００２０】 上述の例示的な条件は、更に、窒素ガス（Ｎ２）を０ＳＣＣＭよりも多く、約
３００ＳＣＣＭまでの速度で、好ましくは約２００ＳＣＣＭの速度で反応室内へ
流入することを含み、及び／又はＮＨ３を０ＳＣＣＭよりも多く、約１００ＳＣ
ＣＭまでの速度で反応室内へ流入することを含む。
【００２１】 層５０の例示的な構造は、ＳｉｘＮｙＯｚ：Ｈであり、ｘ＝０．５，ｙ＝０．
３７，ｚ＝０．１３である。ｘ，ｙ，ｚの相対的な値及び水素含有量が、堆積さ
れる物質の吸光度特性を変えるように調節される。層５０は、好ましくは約２５
０Åから約６５０Åの厚さを有する。
【００２２】 層５０は、層２０のアニールの前に、シリサイド層２０の上に設けられること
が好ましい。従って、層５０は、上で説明したような、シリサイド層のアニール
化の間にガス状の酸素に晒されることからシリサイド層２０を保護する酸化層２
２（図１乃至図３を参照して説明したもの）の作用を提供する。
【００２３】 窒化シリコン層２４が層５０の上に形成され、この層は層５０と物理的に接触
しても良い。本明細書の上述の従来技術の欄で説明したように、窒化シリコン層
２４は、下にある層上にストレスを生じさせる。従って、層５０は、下にある導
電層２０，１８に悪い影響を及ぼすこのようなストレスの緩和のための従来技術
の二酸化シリコン層２２（図１乃至図３を参照して説明したもの）の作用を有す
る。窒化シリコン層２４は、シリサイド層２０のアニール化の前か後に層５０の
上に形成される。
【００２４】 シリコン窒化層２４の上にフォトレジスト層２８が形成される。図１乃至図３
を参照して説明した従来技術とは対照的に、窒化シリコン層２４とフォトレジス
ト層２８の間には、非反射物質層が形成されていない。その代わりに、好ましく
は層５０が非反射物質の作用をするように利用される。具体的には、窒化層２４
は、フォトレジスト層２８をパターンニングするのに利用される照射光を効果的
に通す。従って、フォトレジスト層２８を通り抜ける照射光は、大抵窒化シリコ
ン層２４も通り抜け、その後層５０に達する。好ましくは、層５０のシリコン、
酸素及び窒素の化学量論は、フォトレジスト層２８へ反射して戻ってくる層５０
に達する照射光を相殺するように適当に調節される。化学量論のこのような調節
は、当業者に周知な方法を利用する日常的な経験により調節可能である。層２４
，２５を調節する他の方法は、フォトレジストの上の層へ戻る反射光が最少とな
るように、層２４，５０が、厚さ（層２４，５０のどちらか一方又は両方の厚み
を調節することによる）及び化学量論（層５０の化学量論を調節することによる
）が調整されることである。
【００２５】 図５を参照すると、フォトレジスト層２８が、層１６，１８，２０，５０，２
４からなるスタック６０の上にパターンニングされたマスクを形成するようにパ
ターンニングされる。図６を参照すると、層１６，１８，２０，５０，２４から
なるパターンニングされたゲートスタック７０を形成するために、パターンが、
フォトレジスト層２８からスタック６０（図５参照）に転写される。層２８から
のパターンのこのような転写は、例えば、Ｃｌ，ＨＢｒ，ＣＦ４，ＣＨ２Ｆ２，
Ｈｅ，ＮＦ３の一つ又はそれ以上を利用するプラズマエッチング法により行われ
る。フォトレジスト層２８は、その後、ゲートスタック７０の上から除去される
。次に、ソース及びドレイン領域がゲートスタックの近傍に埋め込まれ、ゲート
スタック７０からトランジスタゲート構造が完成するように、側壁スペーサがゲ
ートスタックの側壁の上に設けられる。
【００２６】 本発明の方法に拠れば、図１乃至図３を参照して上述した従来技術のゲートス
タック形成方法と比べて複雑性を低減することが可能である。特に、本発明の方
法に拠れば、アニール化の間のシリサイドの保護、上にある窒化シリコン層から
のストレスの低減、及び上にあるフォトレジスト層のフォトリソグラフ工程の間
の光の反射の軽減等、種々の作用を得るために、単一の層（５０）を利用するこ
とが可能である。従って、本発明の方法に拠れば、図１乃至図３を参照して上述
した従来技術の工程と比べて、一つの層全体（図１乃至図３の非反射層２６）を
省くことが可能である。このような一つの層の省略は層の形成及び除去に関連す
る製造工程を省略することにもなる。従って、本発明によって成し遂げられる方
法は、従来技術の方法と比べて、より効率の良い半導体製造工程であると言える
。
【図面の簡単な説明】
【図１】 図１は、従来の処理工程の予備処理工程における半導体ウェーハ片の概略断面
図である。
【図２】 図２は、図１の処理工程に続く従来のある処理工程における図１のウェーハ片
の図である。
【図３】 図３は、図２の処理工程に続く従来のある処理工程における図１のウェーハ片
の図である。
【図４】 図４は、本発明の方法による予備処理工程における半導体ウェーハ片の概略断
面図である。
【図５】 図５は、図４の処理工程に続くある処理工程における図４のウェーハ片の図で
ある。
【図６】 図６は、図５の処理工程に続くある処理工程における図４のウェーハ片の図で
ある。
【手続補正書】
【提出日】平成１３年３月５日（２００１．３．５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項２６
【補正方法】変更
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項２８
【補正方法】変更
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】 シリサイド層２０は、例えばケイ化タングステン又はケイ化チタン等の金属シ
リサイドからなり、最終的にはトランジスタゲートの第二導電部となる。トラン
ジスタゲートの導電部としてシリサイド層２０を利用する前に、層２０のシリサ
イド物質の結晶性及び導電性を向上させるために、アニール化が典型的には行わ
れる。このようなアニール化は、例えば窒素（Ｎ２）浄化を用いて約３０分間、
約８００℃から約９００℃の温度で行われる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】 非反射物質層２６は、例えば窒化層２４の上で回転成形される有機層からなる
。代わりに、層２６は、例えば、ｘが０．３９から０．６５まで、ｙは０．０２
から０．５６まで、ｚは０．０５から０．３３までの、ＳｉｘＯｙＮｚ：Ｈ等の
堆積された無機非反射物質でも良い。実際上は、層は実質的に無機質であり、用
語「実質的に無機質」とは、層が少量のカーボン（１重量％より少ない）を含む
ことを意味する。代わりに、例えば有機前駆物質が利用されれば、層は１重量％
と同じかそれよりも多いカーボンを有しても良い。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】 図３を参照すると、層２８のパターンが、パターンニングされたスタック３０
を形成するように、下にある層１６，１８，２０，２２，２４，２６に転写され
る。このようなマスキング層２８のパターンの転写は、適当なエッチング、例え
ばＣｌ，ＨＢｒ，ＣＦ４，ＣＨ２Ｆ２，Ｈｅ，ＮＦ３のうちの一つ又はそれより
多くを利用するプラズマエッチング等により起こる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】 層５０は、好ましくは化学気相堆積（ＣＶＤ）法により形成される。層５０は
、例えば約４００℃の温度で、反応室内で前駆物質としてＳｉＨ４とＮ２Ｏを利
用するＣＶＤにより形成される。このような堆積は、反応室内にプラズマが存在
している状態か又は存在していない状態の何れかで行われる。層５０を堆積する
ための例示的な条件は、約４Ｔｏｒｒから約６．５Ｔｏｒｒの反応室内の圧力で
、約５０ワットから約２００ワット（好ましくは約１００ワット）の反応室への
電力で、ＳｉＨ４を約４０基準立方センチメートル／分（ＳＣＣＭ）から約３０
０ＳＣＣＭ（好ましく速く８０ＳＣＣＭ）の速度で、Ｎ２Ｏを約８０ＳＣＣＭか
ら約６００ＳＣＣＭ（好ましくは約８０ＳＣＣＭ）の速度で、Ｈｅを約１３００
ＳＣＣＭから約２５００ＳＣＣＭ（好ましくは約２２００ＳＣＣＭ）の速度で、
プラズマ増強ＣＶＤ室内に流入することを含む。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】 上述の例示的な条件は、更に、窒素ガス（Ｎ２）を０ＳＣＣＭよりも多く、約
３００ＳＣＣＭまでの速度で、好ましくは約２００ＳＣＣＭの速度で反応室内へ
流入することを含み、及び／又はＮＨ３を０ＳＣＣＭよりも多く、約１００ＳＣ
ＣＭまでの速度で反応室内へ流入することを含む。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】 層５０の例示的な構造は、ＳｉｘＮｙＯｚ：Ｈであり、ｘ＝０．５，ｙ＝０．
３７，ｚ＝０．１３である。ｘ，ｙ，ｚの相対的な値及び水素含有量が、堆積さ
れる物質の吸光度特性を変えるように調節される。層５０は、好ましくは約２５
０Åから約６５０Åの厚さを有する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】 図５を参照すると、フォトレジスト層２８が、層１６，１８，２０，５０，２
４からなるスタック６０の上にパターンニングされたマスクを形成するようにパ
ターンニングされる。図６を参照すると、層１６，１８，２０，５０，２４から
なるパターンニングされたゲートスタック７０を形成するために、パターンが、
フォトレジスト層２８からスタック６０（図５参照）に転写される。層２８から
のパターンのこのような転写は、例えば、Ｃｌ，ＨＢｒ，ＣＦ４，ＣＨ２Ｆ２，
Ｈｅ，ＮＦ３の一つ又はそれ以上を利用するプラズマエッチング法により行われ
る。フォトレジスト層２８は、その後、ゲートスタック７０の上から除去される
。次に、ソース及びドレイン領域がゲートスタックの近傍に埋め込まれ、ゲート
スタック７０からトランジスタゲート構造が完成するように、側壁スペーサがゲ
ートスタックの側壁の上に設けられる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＡ，ＺＷ (72)発明者 グラス， トーマス， アール． アメリカ合衆国， アイダホ州 83631， アイダホ シティー， ピー．オー． ボックス エイビー (72)発明者 ホルスチャー， リチャード アメリカ合衆国， アイダホ州 83716， ボイズ， ナスターシャム プレイス 5651 (72)発明者 ニルーマンド， アーダバン アメリカ合衆国， アイダホ州 83705， ボイズ， サウス リムビュー 4338 (72)発明者 サマービル， リンダ， ケイ． アメリカ合衆国， アイダホ州 83704， ボイズ， ウエスト スカーダル コー ト 8008 (72)発明者 サンデュー， ガーテジ， エス． アメリカ合衆国， アイダホ州 83706， ボイズ， イースト パークリバー ド ライブ 2964 Ｆターム(参考） 4M104 BB01 CC05 DD62 DD78 EE05 EE14 EE17 FF14 GG09 HH20 5F033 HH04 HH25 MM07 MM15 QQ04 QQ10 RR06 RR08 SS01 SS02 SS15 VV06 XX19 XX20 5F058 BA10 BC11 BD15 BF04 BF07 BF23 BF29 BF30 BJ10 5F140 AA40 BA01 BF04 BF11 BF18 BG19 BG22 BG34 BG38 CE14 【要約の続き】 ン層（１８）へ、パターンを転写することからなるゲー トスタック形成方法を含む。更に別の態様において、本 発明は、電気回路及びゲートスタックに関する。

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 半導体製造方法であって、該方法は、 基板の上に金属シリサイド層を形成し、 金属シリサイド層の上に、シリコン、窒素及び酸素からなる層を堆積し、 金属シリサイド層の上に、シリコン、窒素及び酸素からなる層を堆積する間、
    金属シリサイド層をアニール化する、 ことを特徴とする半導体製造方法。
  2. 【請求項２】 請求項１に記載の半導体製造方法であって、前記シリコン、
    窒素及び酸素からなる層は、ＳｉｘＮｙＯｚ：Ｈからなり、ｘは０．３９から０
    ．６５で、ｙは０．０２から０．５６で、ｚは０．０５から０．３３であること
    を特徴とする半導体製造方法。
  3. 【請求項３】 請求項２に記載の半導体製造方法であって、該方法は更に、
    シリコン、窒素、酸素及び水素からなる層の上に窒化シリコンの層を形成する過
    程を含むことを特徴とする半導体製造方法。
  4. 【請求項４】 請求項２に記載の半導体製造方法であって、該方法は更に、
    アニール化の前に、シリコン、窒素、酸素及び水素からなる層の上に窒化シリコ
    ンの層を形成する過程を含むことを特徴とする半導体製造方法。
  5. 【請求項５】 請求項１に記載の半導体製造方法であって、前記堆積は、化
    学気相堆積法により行われることを特徴とする半導体製造方法。
  6. 【請求項６】 請求項１に記載の半導体製造方法であって、該方法は更に、
    シリコン、窒素及び酸素からなる層の上に窒化シリコンの層を形成する過程を含
    むことを特徴とする半導体製造方法。
  7. 【請求項７】 請求項１に記載の半導体製造方法であって、該方法は、更に
    、アニール化の前に、シリコン、窒素及び酸素からなる層の上に窒化シリコンの
    層を形成する過程を含むことを特徴とする半導体製造方法。
  8. 【請求項８】 半導体製造方法であって、該方法は、 基板の上に金属シリサイド層を形成し、 金属シリサイド層の上にシリコン、窒素及び酸素からなる層を堆積し、 シリコン、窒素及び酸素からなる層の上に窒化シリコンの層を形成する、 ことを特徴とする半導体製造方法。
  9. 【請求項９】 請求項８に記載の半導体製造方法であって、前記シリコン、
    窒素及び酸素からなる層は、ＳｉｘＮｙＯｚ：Ｈからなり、ｘは０．３９から０
    ．６５で、ｙは０．０２から０．５６で、ｚは０．０５から０．３３であること
    を特徴とする半導体製造方法。
  10. 【請求項１０】 請求項８に記載の半導体製造方法であって、前記堆積は、
    化学気相堆積法により行われることを特徴とする半導体製造方法。
  11. 【請求項１１】 半導体製造方法であって、該方法は、 基板の上に金属シリサイド層を形成し、 金属シリサイドと物理的に接触するように非反射物質層が化学気相堆積され、 非反射物質層の上にフォトレジストの層を形成し、 フォトレジストの層をフォトリソグラフ法によりパターンニングする、 ことを特徴とする半導体製造方法。
  12. 【請求項１２】 請求項１１に記載の半導体製造方法であって、前記非反射
    物質層は、シリコン、窒素及び酸素からなることを特徴とする半導体製造方法。
  13. 【請求項１３】 請求項１１に記載の半導体製造方法であって、前記非反射
    物質層は、シリコン、窒素、酸素及び水素からなることを特徴とする半導体製造
    方法。
  14. 【請求項１４】 請求項１１に記載の半導体製造方法であって、該方法は更
    に、堆積された非反射物質層の上に窒化シリコン層を形成する過程を含み、フォ
    トレジストの層は、窒化シリコン層の上に形成されることを特徴とする半導体製
    造方法。
  15. 【請求項１５】 ゲートスタック形成方法であって、該方法は、 基板の上にポリシリコン層を形成し、 ポリシリコン層の上に金属シリサイド層を形成し、 金属シリサイド層の上に非反射物質層を堆積し、 非反射物質層の上に窒化シリコン層を形成し、 窒化シリコン層の上にフォトレジストの層を形成し、 フォトレジストの層からパターンニングされたマスキング層を形成するために
    、フォトレジストの層をフォトリソグラフ法によりパターンニングし、 窒化シリコン層、非反射物質層、金属シリサイド層及びポリシリコン層をゲー
    トスタックへパターンニングするために、パターンニングされたマスキング層か
    ら窒化シリコン層、非反射物質層、金属シリサイド層及びポリシリコン層へパタ
    ーンを転写する、 ことを特徴とするゲートスタック形成方法。
  16. 【請求項１６】 請求項１５に記載のゲートスタック形成方法であって、該
    方法は更に、金属シリサイド層の上に非反射層を堆積する間、金属シリサイド層
    をアニール化する過程を含むことを特徴とするゲートスタック形成方法。
  17. 【請求項１７】 請求項１５に記載のゲートスタック形成方法であって、前
    記堆積は、化学気相堆積法により行われることを特徴とするゲートスタック形成
    方法。
  18. 【請求項１８】 請求項１５に記載のゲートスタック形成方法であって、前
    記堆積された非反射物質層は、シリコン、窒素、酸素及び水素からなることを特
    徴とするゲートスタック形成方法。
  19. 【請求項１９】 請求項１５に記載のゲートスタック形成方法であって、前
    記堆積された非反射物質層は、シリコン、窒素及び酸素からなることを特徴とす
    るゲートスタック形成方法。
  20. 【請求項２０】 請求項１９に記載のゲートスタック形成方法であって、前
    記シリコン、窒素及び酸素からなる層は、金属シリサイド層と物理的に接触する
    ことを特徴とするゲートスタック形成方法。
  21. 【請求項２１】 請求項１９に記載のゲートスタック形成方法であって、前
    記窒化シリコン層は、シリコン、窒素及び酸素からなる層と物理的に接触するこ
    とを特徴とするゲートスタック形成方法。
  22. 【請求項２２】 請求項１９に記載のゲートスタック形成方法であって、前
    記窒化シリコン層は、シリコン、窒素及び酸素からなる層と物理的に接触し、シ
    リコン、窒素及び酸素からなる層は、金属シリサイド層と物理的に接触すること
    を特徴とするゲートスタック形成方法。
  23. 【請求項２３】 電気回路は、 半導体基板の上にある金属シリサイド層と、 金属シリサイド層と物理的に接触する、シリコン、窒素及び酸素からなる実質
    的に無機層と、 を含んでなることを特徴とする電気回路。
  24. 【請求項２４】 請求項２３に記載の電気回路であって、前記シリコン、窒
    素及び酸素からなる層は、金属シリサイド層の上にあり、更に、前記電気回路は
    、シリコン、窒素及び酸素からなる層の上にある窒化シリコンの層を含むことを
    特徴とする電気回路。
  25. 【請求項２５】 請求項２３に記載の電気回路であって、前記シリコン、窒
    素及び酸素からなる層は金属シリサイド層の上にあり、更に、前記電気回路は、
    シリコン、窒素及び酸素からなる層の上にあり、且つ物理的に接触する窒化シリ
    コンの層を含むことを特徴とする電気回路。
  26. 【請求項２６】 請求項２３に記載の電気回路であって、前記シリコン、窒
    素及び酸素からなる層は、ＳｉｘＮｙＯｚ：Ｈからなり、ｘは０．３９から０．
    ６５で、ｙは０．０２から０．５６で、ｚは０．０５から０．３３であることを
    特徴とする電気回路。
  27. 【請求項２７】 ゲートスタックは、 半導体基板の上にあるポリシリコン層と、 ポリシリコン層の上にある金属シリサイド層と、 金属シリサイドの上にあるシリコン、酸素及び窒素からなる層と、 シリコン、酸素及び窒素からなる層の上にある窒化シリコン層と、 からなることを特徴とするゲートスタック。
  28. 【請求項２８】 請求項２７に記載のゲートスタックであって、前記シリコ
    ン、窒素及び酸素からなる層は、ＳｉｘＮｙＯｚ：Ｈからなり、ｘは０．３９か
    ら０．６５で、ｙは０．０２から０．５６で、ｚは０．０５から０．３３である
    ことを特徴とするゲートスタック。
  29. 【請求項２９】 請求項２７に記載のゲートスタックであって、前記シリコ
    ン、窒素及び酸素からなる層は、金属シリサイド層と物理的に接触することを特
    徴とするゲートスタック。
  30. 【請求項３０】 請求項２７に記載のゲートスタックであって、前記窒化シ
    リコン層は、シリコン、窒素及び酸素からなる層と物理的に接触することを特徴
    とするゲートスタック。
  31. 【請求項３１】 請求項２７に記載のゲートスタックであって、前記窒化シ
    リコン層は、シリコン、窒素及び酸素からなる層と物理的に接触し、シリコン、
    窒素及び酸素からなる層は、金属シリサイド層と物理的に接触することを特徴と
    するゲートスタック。
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