JP2003324339A - パルス電流発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 外付け部品を要さずにＩＣ内部での処理によ
ってオーバーシュートとアンダーシュートが改善でき、
かつ高スルーレート化を可能にすること。 【解決手段】 トランジスタ４は第１定電流源として動
作する。トランジスタ５は入力パルスａによって第１定
電流源の電流をスイッチングし出力パルス電流を生成す
る。この出力パルス電流にはオーバーシュートとアンダ
ーシュートが現れている。トランジスタ３は第２定電流
源として動作する。トランジスタ２はオーバーシュート
の発生タイミングで印加される補正パルスｂによって第
２定電流源の電流をスイッチングし補正パルス電流を生
成する。トランジスタ６は第３定電流源として動作す
る。トランジスタ７はアンダーシュートの発生タイミン
グで印加される補正パルスｃによって第３定電流源の電
流をスイッチングし補正パルス電流を生成する。これら
の補正パルス電流は前記出力パルス電流に加算される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、レーザダイオー
ド等を駆動するために高周波のパルス電流を発生するパ
ルス電流発生回路に関し、特に集積回路（ＩＣ）で構成
されるパルス電流発生回路に関するものである。

【０００２】

【従来の技術】図１９は、従来の集積回路で構成される
パルス電流発生回路の構成例を示す回路図である。な
お、図１９では、ＭＯＳトランジスタによる構成例が示
されている。バイポーラトランジスタで構成する場合
は、図示省略した。

【０００３】図１９に示すように、このパルス電流発生
回路は、ＮＭＯＳトランジスタ１０１，１０２と、バイ
アス電圧源１０３とを備えている。そして、ＩＣ出力端
子１０４と外部の電源１０５との間には、レーザダイオ
ード１０６が接続される。また、レーザダイオード（Ｌ
Ｄ）１０６に並列にスナバ回路１０７が接続されてい
る。

【０００４】ＮＭＯＳトランジスタ１０１のゲート電極
には、バイアス電圧源１０３から正極性のバイアス電圧
が印加される。ＮＭＯＳトランジスタ１０１のドレイン
電極は、ＩＣ出力端子１０４に接続され、ソース電極
は、ＮＭＯＳトランジスタ１０２のドレイン電極に接続
されている。ＮＭＯＳトランジスタ１０２のソース電極
は、接地（ＧＮＤ）に接続されている。ＮＭＯＳトラン
ジスタ１０２のゲート電極には、所定パルス幅の入力パ
ルスｐが印加される。

【０００５】以上の構成において、ＮＭＯＳトランジス
タ１０１は、ゲート電極にバイアス電圧源１０３から正
極性のバイアス電圧が印加され、ＯＮ動作状態にあり、
設定された一定電流を流す定電流源を構成している。Ｎ
ＭＯＳトランジスタ１０２がゲート電極に入力パルスｐ
が印加され、ＯＮ動作を行うと、ＬＤ１０６のカソード
がＮＭＯＳトランジスタ１０１，１０２を介して接地
（ＧＮＤ）に接続される。

【０００６】これによって、ＬＤ１０６がＯＮ動作を行
い、入力パルスｐのパルス幅の期間をパルス幅とするパ
ルス電流がＬＤ１０６、ＮＭＯＳトランジスタ１０１，
１０２を介して接地（ＧＮＤ）に流れる。つまり、ＮＭ
ＯＳトランジスタ１０２が入力パルスｐによってＯＮ動
作を行うと、そのパルス幅の期間をパルス幅とする出力
パルス電流がＬＤ１０６に印加され、パルス駆動され
る。

【０００７】ところで、ＬＤ１０６をパルス発光させる
場合、スルーレートが高くなると、ＩＣ基板の寄生イン
ダクタンス成分によってオーバーシュート、アンダーシ
ュート、リンギングなどが発生する。そして、最悪の場
合には、ＬＤ１０６を破壊してしまうことがある。

【０００８】そこで、従来では、図１９に示すように、
抵抗器とコンデンサの直列回路からなるフィルタである
スナバ回路１０７をＬＤ１０６に並列に接続し、オーバ
ーシュートなどを低減させる方法が採用されている。

【０００９】

【発明が解決しようとする課題】しかし、オーバーシュ
ートなどを低減させるために、スナバ回路１０７を外付
けする方法では、部品点数が増加するのに加えて、スナ
バ回路１０７の定数設定に手間が掛かる。また、スナバ
回路１０７の付加によってスルーレートが低下するの
で、通信やストレージなどに使用した場合に、データ転
送レートを上げることができないという問題がある。

【００１０】一方、外部配線が長いなど分布定数的に考
えられる場合には、インピーダンスマッチングを取るこ
とで反射によって起こるオーバーシュートなどを低減す
る方法がある。

【００１１】この場合には、配線のインピーダンスがそ
れほど大きくなく、パルス電圧を出力するタイプであ
り、その出力インピーダンスが低い場合に用いられる場
合が多い。また、ＩＣ内でマッチングを取ろうとする
と、外部配線のインピーダンスをある一定値にしなけれ
ばならず、困難である。すなわち、パルス電流を発生す
るタイプでは、出力インピーダンスが比較的高いので、
インピーダンスマッチングの手法は採用できない。

【００１２】この発明は、上記に鑑みてなされたもの
で、外付けの部品を不要とし、ＩＣ内部での処理によっ
てオーバーシュートとアンダーシュートが改善でき、か
つ高スルーレートのパルス電流の発生が可能なパルス電
流発生回路を得ることを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明にかかるパルス電流発生回路は、一方の信
号電極が出力パルス電流の出力端子に接続され、正極性
のバイアス電圧によって第１定電流源として動作する第
１Ｎ型トランジスタと、前記第１Ｎ型トランジスタの他
方の信号電極と接地との間に設けられ、正極性の入力パ
ルスによって前記第１定電流源の電流をスイッチングし
前記出力パルス電流を生成する第２Ｎ型トランジスタ
と、一方の信号電極が前記出力端子に接続され、負極性
のバイアス電圧によって第２定電流源として動作する第
１Ｐ型トランジスタと、前記第１Ｐ型トランジスタの他
方の信号電極と電源との間に設けられ、前記出力パルス
電流に現れるオーバーシュートの発生タイミングで印加
される負極性の第１補正パルスによって前記第２定電流
源の電流をスイッチングし第１補正パルス電流を生成す
る第２Ｐ型トランジスタと、一方の信号電極が前記出力
端子に接続され、正極性のバイアス電圧によって第３定
電流源として動作する第３Ｎ型トランジスタと、前記第
３Ｎ型トランジスタの他方の信号電極と接地との間に設
けられ、前記出力パルス電流に現れるアンダーシュート
の発生タイミングで印加される正極性の第２補正パルス
によって前記第３定電流源の電流をスイッチングし第２
補正パルス電流を生成する第４Ｎ型トランジスタとを備
えたことを特徴とする。

【００１４】この発明によれば、一方の信号電極が出力
パルス電流の出力端子に接続される第１Ｎ型トランジス
タは、正極性のバイアス電圧によって第１定電流源とし
て動作する。この第１Ｎ型トランジスタの他方の信号電
極と接地との間に設けられる第２Ｎ型トランジスタが、
正極性の入力パルスによって前記第１定電流源の電流を
スイッチングし前記出力パルス電流を生成する。この出
力パルス電流には、オーバーシュートとアンダーシュー
トが現れている。そこで、一方の信号電極が前記出力端
子に接続される第１Ｐ型トランジスタに負極性のバイア
ス電圧によって第２定電流源として動作させておき、前
記第１Ｐ型トランジスタの他方の信号電極と電源との間
に設けられる第２Ｐ型トランジスタに、前記出力パルス
電流に現れるオーバーシュートの発生タイミングで負極
性の第１補正パルスを印加して前記第２定電流源の電流
をスイッチングさせ第１補正パルス電流を生成させる。
その結果、この第１補正パルス電流と前記出力パルス電
流とが加算され、オーバーシュートが改善された出力パ
ルス電流が前記出力端子から出力される。また、一方の
信号電極が前記出力端子に接続される第３Ｎ型トランジ
スタに正極性のバイアス電圧によって第３定電流源とし
て動作させておき、前記第３Ｎ型トランジスタの他方の
信号電極と接地との間に設けられる第４Ｎ型トランジス
タに、前記出力パルス電流に現れるアンダーシュートの
発生タイミングで正極性の第２補正パルスを印加して第
３定電流源の電流をスイッチングさせ第２補正パルス電
流を生成させる。その結果、この第２補正パルス電流と
前記出力パルス電流とが加算され、アンダーシュートが
改善された出力パルス電流が前記出力端子から出力され
る。

【００１５】つぎの発明にかかるパルス電流発生回路
は、一方の信号電極が出力パルス電流の出力端子に接続
され、正極性のバイアス電圧によって第１定電流源とし
て動作する第１Ｎ型トランジスタと、前記第１Ｎ型トラ
ンジスタの他方の信号電極と接地との間に設けられ、正
極性の入力パルスによって前記第１定電流源の電流をス
イッチングし前記出力パルス電流を生成する第２Ｎ型ト
ランジスタと、一方の信号電極が前記出力端子に接続さ
れ、負極性のバイアス電圧によって第２定電流源として
動作する第１Ｐ型トランジスタと、前記第１Ｐ型トラン
ジスタの他方の信号電極と電源との間に設けられ、前記
出力パルス電流に現れるオーバーシュートの発生タイミ
ングで印加される負極性の第１補正パルスによって前記
第２定電流源の電流をスイッチングし第１補正パルス電
流を生成する第２Ｐ型トランジスタと、前記第１Ｎ型ト
ランジスタの他方の信号電極と接地との間に設けられ、
前記出力パルス電流に現れるアンダーシュートの発生タ
イミングで印加される正極性の第２補正パルスによって
前記第１定電流源の電流をスイッチングし第２補正パル
ス電流を生成する第３Ｎ型トランジスタとを備えたこと
を特徴とする。

【００１６】この発明によれば、一方の信号電極が出力
パルス電流の出力端子に接続される第１Ｎ型トランジス
タは、正極性のバイアス電圧によって第１定電流源とし
て動作する。この第１Ｎ型トランジスタの他方の信号電
極と接地との間に設けられる第２Ｎ型トランジスタが、
正極性の入力パルスによって前記第１定電流源の電流を
スイッチングし前記出力パルス電流を生成する。この出
力パルス電流には、オーバーシュートとアンダーシュー
トが現れている。そこで、一方の信号電極が前記出力端
子に接続される第１Ｐ型トランジスタに負極性のバイア
ス電圧によって第２定電流源として動作させておき、前
記第１Ｐ型トランジスタの他方の信号電極と電源との間
に設けられる第２Ｐ型トランジスタに、前記出力パルス
電流に現れるオーバーシュートの発生タイミングで負極
性の第１補正パルスを印加して前記第２定電流源の電流
をスイッチングさせ第１補正パルス電流を生成させる。
その結果、この第１補正パルス電流と前記出力パルス電
流とが加算され、オーバーシュートが改善された出力パ
ルス電流が前記出力端子から出力される。また、前記第
１Ｎ型トランジスタの他方の信号電極と接地との間に設
けられる第３Ｎ型トランジスタに、前記出力パルス電流
に現れるアンダーシュートの発生タイミングで正極性の
第２補正パルスを印加して前記第１定電流源の電流をス
イッチングさせ第２補正パルス電流を生成させる。その
結果、この第２補正パルス電流と前記出力パルス電流と
が加算され、オーバーシュートが改善された出力パルス
電流が前記出力端子から出力される。

【００１７】つぎの発明にかかるパルス電流発生回路
は、上記の発明において、前記第１Ｐ型トランジスタお
よび前記第３Ｎ型トランジスタは、それぞれ可変のバイ
アス電圧源を備えることを特徴とする。

【００１８】この発明によれば、上記の発明において、
前記第１Ｐ型トランジスタおよび前記第３Ｎ型トランジ
スタは、それぞれ可変のバイアス電圧源から可変のバイ
アス電圧を受けて、可変の定電流源を構成する。

【００１９】つぎの発明にかかるパルス電流発生回路
は、一方の信号電極が出力パルス電流の出力端子に接続
され、正極性のバイアス電圧によって第１定電流源とし
て動作する第１Ｎ型トランジスタと、前記第１Ｎ型トラ
ンジスタの他方の信号電極と接地との間に設けられ、正
極性の入力パルスによって前記第１定電流源の電流をス
イッチングし前記出力パルス電流を生成する第２Ｎ型ト
ランジスタと、電源と前記出力端子との間に設けられ、
前記出力パルス電流に現れるオーバーシュートの発生タ
イミングで印加される負極性の第１補正パルスによって
スイッチング動作を行い第１補正パルス電流を生成する
Ｐ型トランジスタと、前記出力端子と接地との間に設け
られ、前記出力パルス電流に現れるアンダーシュートの
発生タイミングで印加される正極性の第２補正パルスに
よってスイッチング動作を行い第２補正パルス電流を生
成する第３Ｎ型トランジスタとを備えたことを特徴とす
る。

【００２０】この発明によれば、一方の信号電極が出力
パルス電流の出力端子に接続される第１Ｎ型トランジス
タは、正極性のバイアス電圧によって第１定電流源とし
て動作する。この第１Ｎ型トランジスタの他方の信号電
極と接地との間に設けられる第２Ｎ型トランジスタが、
正極性の入力パルスによって前記第１定電流源の電流を
スイッチングし前記出力パルス電流を生成する。この出
力パルス電流には、オーバーシュートとアンダーシュー
トが現れている。そこで、電源と前記出力端子との間に
設けられるＰ型トランジスタに、前記出力パルス電流に
現れるオーバーシュートの発生タイミングで負極性の第
１補正パルスを印加して前記第２定電流源の電流をスイ
ッチングさせ第１補正パルス電流を生成させる。その結
果、この第１補正パルス電流と前記出力パルス電流とが
加算され、オーバーシュートが改善された出力パルス電
流が前記出力端子から出力される。また、前記出力端子
と接地との間に設けられる第３Ｎ型トランジスタに、前
記出力パルス電流に現れるアンダーシュートの発生タイ
ミングで正極性の第２補正パルスを印加してスイッチン
グ動作を行わせ第２補正パルス電流を生成させる。その
結果、この第２補正パルス電流と前記出力パルス電流と
が加算され、オーバーシュートが改善された出力パルス
電流が記出力端子から出力される。

【００２１】つぎの発明にかかるパルス電流発生回路
は、上記の発明において、前記第１補正パルスは、前記
出力パルス電流に現れるオーバーシュートの発生タイミ
ングではパルス幅が広くアンダーシュートの発生タイミ
ングではパルス幅が小さい２つの負極性パルスを有し、
前記第２補正パルスは、前記出力パルス電流に現れるア
ンダーシュートの発生タイミングではパルス幅が小さく
アンダーシュートの発生タイミングではパルス幅が広い
２つの正極性パルスを有することを特徴とする。

【００２２】この発明によれば、上記の発明において、
前記第１補正パルスは、前記出力パルス電流に現れるオ
ーバーシュートの発生タイミングではパルス幅が広くア
ンダーシュートの発生タイミングではパルス幅が小さい
２つの負極性パルスを有する。また、前記第２補正パル
スは、前記出力パルス電流に現れるアンダーシュートの
発生タイミングではパルス幅が小さくアンダーシュート
の発生タイミングではパルス幅が広い２つの正極性パル
スを有する。これによって、オーバーシュートとアンダ
ーシュートをそれぞれ増大させてから改善を行う操作が
行われる。

【００２３】つぎの発明にかかるパルス電流発生回路
は、印加される入力パルスを反転して出力するＣＭＯＳ
インバータと、電流源と、前記電流源の出力電流を前記
ＣＭＯＳインバータに供給するカレントミラー回路と、
一方の信号電極が出力パルス電流の出力端子に接続さ
れ、正極性のバイアス電圧によって定電流源として動作
する第１Ｎ型トランジスタと、前記第１Ｎ型トランジス
タの他方の信号電極と接地との間に設けられ、前記ＣＭ
ＯＳインバータの出力を受けて前記定電流源の電流をス
イッチングし前記出力パルス電流を生成する第２Ｎ型ト
ランジスタとを備えたことを特徴とする。

【００２４】この発明によれば、一方の信号電極が出力
パルス電流の出力端子に接続される第１Ｎ型トランジス
タは、正極性のバイアス電圧によって定電流源として動
作する。前記第１Ｎ型トランジスタの他方の信号電極と
接地との間に設けられる第２Ｎ型トランジスタは、印加
される入力パルスを反転して出力するＣＭＯＳインバー
タの出力を受けて、前記定電流源の電流をスイッチング
し前記出力パルス電流を生成する。この出力パルス電流
には、第２Ｎ型トランジスタのスイッチングスピードに
よって、オーバーシュートとアンダーシュートが現れる
場合と現れない場合がある。そこで、ＣＭＯＳインバー
タに電流を供給する電流源とカレントミラー回路の電流
量を調節して、第２Ｎ型トランジスタのスイッチングス
ピードを適切に設定し、出力パルス電流にオーバーシュ
ートとアンダーシュートが現れないようにする。

【００２５】つぎの発明にかかるパルス電流発生回路
は、一方の信号電極が出力パルス電流の出力端子にそれ
ぞれ接続され、正極性のバイアス電圧によって第１定電
流源および第２定電流源としてそれぞれ動作する第１Ｎ
型トランジスタおよび第２Ｎ型トランジスタと、前記第
１Ｎ型トランジスタの他方の信号電極と接地との間に設
けられ、正極性の入力パルスによって前記第１定電流源
の電流をスイッチングし出力パルス電流を生成する第３
Ｎ型トランジスタと、前記第２Ｎ型トランジスタの他方
の信号電極と接地との間に設けられ、前記出力パルス電
流に現れるオーバーシュートの発生タイミングで谷部を
有し、前記出力パルス電流に現れるアンダーシュートの
発生タイミングで山部を有する正極性の補正パルスによ
ってスイッチング動作を行い補正パルス電流を生成する
第４Ｎ型トランジスタとを備えたことを特徴とする。

【００２６】この発明によれば、一方の信号電極が出力
パルス電流の出力端子にそれぞれ接続される第１Ｎ型ト
ランジスタおよび第２Ｎ型トランジスタは、正極性のバ
イアス電圧によって第１定電流源および第２定電流源と
してそれぞれ動作する。そして、前記第１Ｎ型トランジ
スタの他方の信号電極と接地との間に設けられる第３Ｎ
型トランジスタは、正極性の入力パルスによって前記第
１定電流源の電流をスイッチングし出力パルス電流を生
成する。この出力パルス電流には、オーバーシュートと
アンダーシュートが現れている。そこで、前記第２Ｎ型
トランジスタの他方の信号電極と接地との間に設けられ
る第４Ｎ型トランジスタに、前記出力パルス電流に現れ
るオーバーシュートの発生タイミングで谷部を有し、前
記出力パルス電流に現れるアンダーシュートの発生タイ
ミングで山部を有する正極性の補正パルスによってスイ
ッチング動作を行わせ補正パルス電流を生成させる。こ
の補正パルス電流は前記出力パルス電流と共に前記出力
端子に出力される。その結果、この補正パルス電流と前
記出力パルス電流とが加算され、オーバーシュートとア
ンダーシュートとが改善された出力パルス電流が前記出
力端子から出力される。

【００２７】つぎの発明にかかるパルス電流発生回路
は、上記の発明において、前記第１Ｎ型トランジスタ
は、正極性の一定バイアス電圧によって第１定電流源と
して動作し、第２Ｎ型トランジスタは、正極性の可変バ
イアス電圧によって可変の第２定電流源として動作する
ことを特徴とする。

【００２８】この発明によれば、上記の発明において、
一方の信号電極が出力パルス電流の出力端子に接続され
る第１Ｎ型トランジスタは、正極性の一定のバイアス電
圧によって第１定電流源として動作する。また、一方の
信号電極が前記出力端子に接続される第２Ｎ型トランジ
スタは、正極性の可変のバイアス電圧によって第２定電
流源として動作する。その結果、補正パルス電流の値を
適切に調節できるので、過不足なくオーバーシュートと
アンダーシュートの改善が行える。

【００２９】つぎの発明にかかるパルス電流発生回路
は、一方の信号電極が出力パルス電流の出力端子に接続
され、正極性のバイアス電圧によって第１定電流源とし
て動作する第１Ｎ型トランジスタと、前記第１Ｎ型トラ
ンジスタの他方の信号電極と接地との間に設けられ、正
極性の入力パルスによって前記第１定電流源の電流をス
イッチングし前記出力パルス電流を生成する第２Ｎ型ト
ランジスタと、前記出力端子と接地との間に設けられ、
前記出力パルス電流に現れるオーバーシュートの発生タ
イミングで谷部を有し、前記出力パルス電流に現れるア
ンダーシュートの発生タイミングで山部を有する正極性
の補正パルスによってスイッチング動作を行い補正パル
ス電流を生成する第３Ｎ型トランジスタとを備えたこと
を特徴とする。

【００３０】この発明によれば、一方の信号電極が出力
パルス電流の出力端子に接続される第１Ｎ型トランジス
タは、正極性の一定のバイアス電圧によって第１定電流
源として動作する。そして、前記第１Ｎ型トランジスタ
の他方の信号電極と接地との間に設けられる第２Ｎ型ト
ランジスタは、正極性の入力パルスによって前記第１定
電流源の電流をスイッチングし出力パルス電流を生成す
る。この出力パルス電流には、オーバーシュートとアン
ダーシュートが現れている。そこで、前記出力端子と接
地との間に設けられる第３Ｎ型トランジスタに、前記出
力パルス電流に現れるオーバーシュートの発生タイミン
グで谷部を有し、アンダーシュートの発生タイミングで
山部を有する正極性の補正パルスによってスイッチング
動作を行わせ補正パルス電流を生成させる。この補正パ
ルス電流は前記出力パルス電流と共に前記出力端子に出
力される。その結果、補正パルス電流と前記出力パルス
電流とが加算され、オーバーシュートとアンダーシュー
トとが改善された出力パルス電流が前記出力端子から出
力される。

【００３１】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるパルス電流発生回路の好適な実施の形態を
詳細に説明する。

【００３２】実施の形態１．図１は、この発明の実施の
形態１であるパルス電流発生回路の構成を示す回路図で
ある。図１に示すように、実施の形態１によるパルス電
流発生回路は、電源１と接地（ＧＮＤ）との間に、直列
に配置されたＰＭＯＳトランジスタ２，３およびＮＭＯ
Ｓトランジスタ４，５と、ＮＭＯＳトランジスタ４，５
に並列に接続されたＮＭＯＳトランジスタ６，７と、バ
イアス電圧源８，９，１０とを備えている。そして、Ｉ
Ｃ出力端子１１と外部の電源１２との間には、レーザダ
イオード１３が接続される。図１９に示した外付けのス
ナバ回路１０７は設けられていない。

【００３３】ＰＭＯＳトランジスタ２のソース電極は電
源１に接続され、ドレイン電極はＰＭＯＳトランジスタ
３のソース電極に接続されている。ＰＭＯＳトランジス
タ２のゲート電極には、負極性の細いパルス（補正パル
スｂ）が印加されるようになっている。

【００３４】ＰＭＯＳトランジスタ３のゲート電極に
は、バイアス電圧源８から負極性のバイアス電圧が印加
される。ＰＭＯＳトランジスタ３のドレイン電極は、Ｉ
Ｃ出力端子１１とＮＭＯＳトランジスタ４，６のドレイ
ン電極とに接続されている。

【００３５】ＮＭＯＳトランジスタ４のゲート電極に
は、バイアス電圧源９から正極性のバイアス電圧が印加
される。ＮＭＯＳトランジスタ４のソース電極は、ＮＭ
ＯＳトランジスタ５のドレイン電極に接続され、ＮＭＯ
Ｓトランジスタ５のソース電極は接地（ＧＮＤ）されて
いる。ＮＭＯＳトランジスタ５のゲート電極には、所定
パルス幅の入力パルスａが印加されるようになってい
る。

【００３６】ＮＭＯＳトランジスタ６のソース電極は、
ＮＭＯＳトランジスタ７のドレイン電極に接続され、Ｎ
ＭＯＳトランジスタ７のソース電極は、接地（ＧＮＤ）
に接続されている。ＮＭＯＳトランジスタ６のゲート電
極には、バイアス電圧源１０から正極性のバイアス電圧
が印加される。ＮＭＯＳトランジスタ７のゲート電極に
は、正極性の細いパルス（補正パルスｃ）が印加される
ようになっている。

【００３７】次に、図１と図２を参照して実施の形態１
によるパルス電流発生回路の動作について説明する。な
お、図２は、図１に示すパルス電流発生回路の動作を説
明するための波形図である。

【００３８】ＰＭＯＳトランジスタ３は、ゲート電極に
バイアス電圧源８から負極性のバイアス電圧が印加さ
れ、ＯＮ動作状態にあり、設定された一定電流を流す定
電流源を構成している。ＰＭＯＳトランジスタ２のＯＮ
／ＯＦＦ動作によってＰＭＯＳトランジスタ３からパル
ス電流が出力される。

【００３９】また、ＮＭＯＳトランジスタ４，６は、そ
れぞれ、ゲート電極にバイアス電圧源９，１０から正極
性のバイアス電圧が印加され、ＯＮ動作状態にあり、設
定された一定電流を流す定電流源を構成している。ＮＭ
ＯＳトランジスタ５，７のＯＮ／ＯＦＦ動作によってＮ
ＭＯＳトランジスタ４，６からパルス電流が出力され
る。

【００４０】ＮＭＯＳトランジスタ５のゲート電極に
は、図２（１）に示すような正極性の入力パルスａが印
加される。これによって、ＮＭＯＳトランジスタ４が形
成している定電流源がＯＮ／ＯＦＦされ、パルス電流が
生成される。このパルス電流（ＮＭＯＳトランジスタ４
の出力電流）には、図２（２）に示すように、立ち上が
り部分にオーバーシュートが発生しており、立ち下がり
部分にアンダーシュートが発生している。

【００４１】そこで、ＮＭＯＳトランジスタ４の出力電
流のオーバーシュート発生タイミングにおいて、ＰＭＯ
Ｓトランジスタ２のゲート電極に、図２（３）に示すよ
うな負極性の細いパルス（補正パルスｂ）を印加する。
これによって、ＰＭＯＳトランジスタ３の出力電流は、
図２（４）に示すように、ＮＭＯＳトランジスタ４の出
力電流の立ち上がり部分に生じたオーバーシュートに対
応した波形の電流が得られる。つまり、ＮＭＯＳトラン
ジスタ４の出力電流とＰＭＯＳトランジスタ３の出力電
流とを加算すると、逆方向の定電流源のスイッチングに
よる電流の加算であるので、ＮＭＯＳトランジスタ４の
出力電流の立ち上がり部分に生じたオーバーシュートが
低減される。

【００４２】また、ＮＭＯＳトランジスタ４の出力電流
のアンダーシュート発生タイミングにおいて、ＮＭＯＳ
トランジスタ７のゲート電極に、図２（５）に示すよう
な正極性の細いパルス（補正パルスｃ）を印加する。こ
れによって、ＮＭＯＳトランジスタ６の出力電流は、図
２（６）に示すように、ＮＭＯＳトランジスタ４の出力
電流の立ち下がり部分に生じたアンダーシュートに対応
した波形の電流が得られる。つまり、ＮＭＯＳトランジ
スタ４の出力電流とＮＭＯＳトランジスタ６の出力電流
とを加算すると、ＮＭＯＳトランジスタ４の出力電流の
立ち下がり部分に生じたアンダーシュートが低減され
る。

【００４３】すなわち、ＩＣ出力端子１１に出力される
合成出力パルス電流は、図２（７）に示すように、オー
バーシュートとアンダーシュートが大幅に改善された波
形として得られる。

【００４４】このように、実施の形態１によるパルス電
流発生回路では、外付け部品を用いることなく、オーバ
ーシュートとアンダーシュートが改善されたパルス電流
が得られる。

【００４５】実施の形態２．図３は、この発明の実施の
形態２であるパルス電流発生回路の構成を示す回路図で
ある。なお、図３では、実施の形態１（図１）で示した
構成と同一ないしは同等である構成部分には、同一の符
号が付されている。ここでは、実施の形態２に関わる部
分を中心に説明する。

【００４６】図３に示すように、実施の形態２によるパ
ルス電流発生回路は、実施の形態１（図１）で示した構
成において、ＮＭＯＳトランジスタ６とバイアス電圧源
１０とを省略し、ＮＭＯＳトランジスタ７のドレイン電
極がＮＭＯＳトランジスタ４のソース電極とＮＭＯＳト
ランジスタ５のドレイン電極との接続端に接続されてい
る。

【００４７】すなわち、実施の形態１では、定電流源を
構成するＮＭＯＳトランジスタ６にてアンダーシュート
低減用の補正電流を生成していたが、この実施の形態２
では、それに代えて、基本のパルス電流を生成するＮＭ
ＯＳトランジスタ４による定電流源を利用し、このＮＭ
ＯＳトランジスタ４のソース電極に接続されるＯＮ抵抗
を変える構成としている。

【００４８】この構成によっても実施の形態１と同様の
作用、効果が得られる。実施の形態２では、トランジス
タサイズを調節してアンダーシュート低減用の補正電流
量を最適化する必要があるが、ＮＭＯＳトランジスタ
４，７がカスケード接続になっており、また定電流源の
数が１つ減ったので、出力パルス電流のスルーレート
は、実施の形態１よりも向上する。

【００４９】実施の形態３．図４は、この発明の実施の
形態３であるパルス電流発生回路の構成を示す回路図で
ある。なお、図４では、実施の形態１（図１）で示した
構成と同一ないしは同等である構成部分には、同一の符
号が付されている。ここでは、実施の形態２に関わる部
分を中心に説明する。

【００５０】図３に示すように、実施の形態３によるパ
ルス電流発生回路は、実施の形態１（図１）で示した構
成において、オーバーシュートの改善を図る定電流源に
関わるバイアス電圧源８に代えて、可変バイアス電圧源
１５が設けられ、アンダーシュートの改善を図る定電流
源に関わるバイアス電圧源１０に代えて、可変バイアス
電圧源１６が設けられている。

【００５１】この構成によれば、オーバーシュート補正
回路およびアンダーシュート補正回路の補正電流を可変
できるようにしたので、より最適な設定ができるように
なる。

【００５２】実施の形態４．図５は、この発明の実施の
形態４であるパルス電流発生回路の構成を示す回路図で
ある。なお、図５では、実施の形態１（図１）で示した
構成と同一ないしは同等である構成部分には、同一の符
号が付されている。ここでは、実施の形態４に関わる部
分を中心に説明する。

【００５３】図５に示すように、実施の形態４によるパ
ルス電流発生回路は、実施の形態１（図１）で示した構
成と同様になっている。異なる点は、ＰＭＯＳトランジ
スタ２のゲート電極に印加する負極性の補正パルスが補
正パルスｂに代えた補正パルスｄであり、ＮＭＯＳトラ
ンジスタ７のゲート電極に印加する正極性の補正パルス
が補正パルスｃに代えた補正パルスｅとなっている点で
ある。

【００５４】補正パルスｄは、パルス幅の広い第１パル
スｄ１とパルス幅の小さい第２パルスｄ２とで構成され
ている。第１パルスｄ１は、出力パルス電流に現れるオ
ーバーシュートの発生タイミングで印加され、第２パル
スｄ２は、アンダーシュートの発生タイミングで印加さ
れるようになっている。

【００５５】補正パルスｅは、パルス幅の小さい第１パ
ルスｅ１とパルス幅の広い第２パルスｅ２とで構成され
ている。第１パルスｅ１は、出力パルス電流に現れるア
ンダーシュートの発生タイミングで印加され、第２パル
スｅ２は、アンダーシュートの発生タイミングで印加さ
れるようになっている。

【００５６】次に、図５と図６を参照して実施の形態４
によるパルス電流発生回路の動作について説明する。な
お、図６は、図５に示すパルス電流発生回路の動作を説
明するための波形図である。

【００５７】ＰＭＯＳトランジスタ３は、ゲート電極に
バイアス電圧源８から負極性のバイアス電圧が印加さ
れ、ＯＮ動作状態にあり、設定された一定電流を流す定
電流源を構成している。ＰＭＯＳトランジスタ２のＯＮ
／ＯＦＦ動作によってＰＭＯＳトランジスタ３からパル
ス電流が出力される。

【００５８】また、ＮＭＯＳトランジスタ４，６は、そ
れぞれ、ゲート電極にバイアス電圧源９，１０から正極
性のバイアス電圧が印加され、ＯＮ動作状態にあり、設
定された一定電流を流す定電流源を構成している。ＮＭ
ＯＳトランジスタ５，７のＯＮ／ＯＦＦ動作によってＮ
ＭＯＳトランジスタ４，６からパルス電流が出力され
る。

【００５９】ＮＭＯＳトランジスタ５のゲート電極に
は、図６（１）に示すような正極性の入力パルスａが印
加される。これによって、ＮＭＯＳトランジスタ４が形
成している定電流源がＯＮ／ＯＦＦされ、パルス電流が
生成される。このパルス電流（ＮＭＯＳトランジスタ４
の出力電流）には、図６（３）に示すように、立ち上が
り部分にオーバーシュートが発生しており、立ち下がり
部分にアンダーシュートが発生している。

【００６０】そこで、ＮＭＯＳトランジスタ７のゲート
電極に、図６（８）に示すような波形の補正パルスｅを
印加し、ＰＭＯＳトランジスタ２のゲート電極に、図６
（９）に示すような波形の補正パルスｄを印加する。ま
ず、入力パルスａの立ち上がり部分では、次のような動
作が行われる。

【００６１】補正パルスｅの第１パルスｅ１は、入力パ
ルスａの立ち上がりに同期して立ち上がり、入力パルス
ａが立ち上がった後直ぐに立ち下がる比較的パルス幅の
小さい波形である。この第１パルスｅ１によるＮＭＯＳ
トランジスタ６の出力電流は、図６（７）の７ａに示す
ようになる。

【００６２】一方、補正パルスｄの第１パルスｄ１は、
第１パルスｅ１の立ち上がり後に立ち下がり、入力パル
スａが立ち上がった後のある期間経過後に立ち上がる比
較的パルス幅の大きい波形である。この第１パルスｄ１
によるＰＭＯＳトランジスタ３の出力電流は、図６
（６）の６ａに示すようになる。

【００６３】ここで、第１パルスｅ１は第１パルスｄ１
よりも先に印加されるので、第１パルスｅ１による出力
電流７ａが図６（５）に示すスピードアップ電流５ａと
して図６（３）に示す入力パルスａによって発生する電
流に加算される。このスピードアップ電流５ａの発生タ
イミングは、オーバーシュートの発生タイミングよりも
先である。したがって、図６（２）に示すように、出力
パルス電流の立ち上がりは急峻となり、オーバーシュー
ト量が増大する波形となる。

【００６４】その後、このオーバーシュート量が増大し
た出力パルス電流（図６（２））に第１パルスｄ１によ
る出力電流６ａが図６（４）に示すオーバーシュートの
改善電流４ａとして加算される。第１パルスｄ１のパル
ス幅は、オーバーシュートを低減するのに必要な電流量
が得られる程度に大きくなっている。

【００６５】第１パルスｅ１と第１パルスｄ１に重複部
分があり、ＮＭＯＳトランジスタ７とＰＭＯＳトランジ
スタ２とが同時にＯＮ動作をする期間があるので、この
立ち上がりのスピードアップとオーバーシュートの低減
が連続した一連動作として実行される。

【００６６】また、入力パルスａの立ち下がり部分で
は、次のような動作が行われる。補正パルスｄの第２パ
ルスｄ２は、入力パルスａの立ち下がりに同期して立ち
下がり、入力パルスａが立ち下がった後直ぐに立ち上が
る比較的パルス幅の小さい波形である。この第２パルス
ｄ２によるＰＭＯＳトランジスタ３の出力電流は、図６
（６）の６ｂに示すようになる。

【００６７】一方、補正パルスｅの第２パルスｅ２は、
第２パルスｄ２の立ち下がり後に立ち上がり、入力パル
スａが立ち下がった後のある期間経過後に立ち下がる比
較的パルス幅の大きい波形である。この第２パルスｅ２
によるＮＭＯＳトランジスタ６の出力電流は、図６
（７）の７ｂに示すようになる。

【００６８】ここで、第２パルスｄ２は第２パルスｅ２
よりも先に印加されるので、第２パルスｄ２による出力
電流６ｂが図６（５）に示すスピードアップ電流５ｂと
して図６（３）に示す入力パルスａによって発生する電
流に加算される。このスピードアップ電流５ｂの発生タ
イミングは、アンダーシュートの発生タイミングよりも
先である。したがって、図６（２）に示すように、出力
パルス電流の立ち下がりは急峻となり、アンダーシュー
ト量が増大する波形となる。

【００６９】その後、このアンダーシュート量が増大し
た出力パルス電流（図６（２））に第２パルスｅ２によ
る出力電流７ｂが図６（４）に示すアンダーシュートの
改善電流４ｂとして加算される。第２パルスｅ２のパル
ス幅は、アンダーシュートを低減するのに必要な電流量
が得られる程度に大きくなっている。

【００７０】第２パルスｅ２と第２パルスｄ２に重複部
分があり、ＮＭＯＳトランジスタ７とＰＭＯＳトランジ
スタ２とが同時にＯＮ動作をする期間があるので、この
立ち下がりのスピードアップとアンダーシュートの低減
が連続した一連動作として実行される。

【００７１】このように、実施の形態４によるパルス電
流発生回路では、オーバーシュート・アンダーシュート
の改善に加えて、合成出力パルス電流波形のスルーレー
トアップが図られている。

【００７２】実施の形態５．図７は、この発明の実施の
形態５であるパルス電流発生回路の構成を示す回路図で
ある。図７に示すように、実施の形態５によるパルス電
流発生回路は、電源１と接地（ＧＮＤ）との間に、直列
に配置されたＰＭＯＳトランジスタ２１およびＮＭＯＳ
トランジスタ２２，２３と、ＮＭＯＳトランジスタ２
２，２３に並列に接続されたＮＭＯＳトランジスタ２４
と、バイアス電圧源２５とを備えている。そして、ＩＣ
出力端子１１と外部の電源１２との間には、レーザダイ
オード１３が接続される。図１９に示した外付けのスナ
バ回路１０７は設けられていない。

【００７３】ＰＭＯＳトランジスタ２１のソース電極は
電源１に接続され、ドレイン電極はＩＣ出力端子１１と
ＮＭＯＳトランジスタ２２，２４のドレイン電極とに接
続されている。ＰＭＯＳトランジスタ２１のゲート電極
には、負極性の細いパルス（補正パルスｂ）が印加され
るようになっている。

【００７４】ＮＭＯＳトランジスタ２２のゲート電極に
は、バイアス電圧源２５から正極性のバイアス電圧が印
加される。ＮＭＯＳトランジスタ２２のソース電極は、
ＮＭＯＳトランジスタ２３のドレイン電極に接続され、
ＮＭＯＳトランジスタ２３のソース電極は接地（ＧＮ
Ｄ）されている。ＮＭＯＳトランジスタ２３のゲート電
極には、所定パルス幅の入力パルスａが印加される。Ｎ
ＭＯＳトランジスタ２４のソース電極は、接地（ＧＮ
Ｄ）に接続されている。ＮＭＯＳトランジスタ２４のゲ
ート電極には、正極性の細いパルス（補正パルスｃ）が
印加されるようになっている。

【００７５】要するに、図１との比較から理解できるよ
うに、実施の形態５によるパルス電流発生回路は、実施
の形態１によるパルス電流発生回路から、ＰＭＯＳトラ
ンジスタ３およびバイアス電圧源８と、ＮＭＯＳトラン
ジスタ６およびバイアス電圧源１０とを省略した構成に
なっている。

【００７６】次に、図７と図８を参照して実施の形態５
によるパルス電流発生回路の動作について説明する。な
お、図８は、図７に示すパルス電流発生回路の動作を説
明するための波形図である。

【００７７】ＮＭＯＳトランジスタ２２は、ゲート電極
にバイアス電圧源２５から正極性のバイアス電圧が印加
され、ＯＮ動作状態にあり、設定された一定電流を流す
定電流源を構成している。

【００７８】ＮＭＯＳトランジスタ２３のゲート電極に
は、図８（１）に示すような正極性の入力パルスａが印
加される。これによって、ＮＭＯＳトランジスタ２２が
形成している定電流源がＯＮ／ＯＦＦされ、パルス電流
が生成される。このパルス電流（ＮＭＯＳトランジスタ
２２の出力電流）の波形は、図８（２）に示すように、
立ち上がり部分にオーバーシュートが発生しており、立
ち下がり部分にアンダーシュートが発生している。

【００７９】そこで、ＮＭＯＳトランジスタ２２の出力
電流のオーバーシュート発生タイミングにおいて、ＰＭ
ＯＳトランジスタ２１のゲート電極に、図８（３）に示
すような負極性の細いパルス（補正パルスｂ）を印加す
る。これによって、ＰＭＯＳトランジスタ２１の出力電
流は、図８（４）に示すように、ＮＭＯＳトランジスタ
２２の出力電流の立ち上がり部分に生じたオーバーシュ
ートに対応した波形の電流が得られる。つまり、ＮＭＯ
Ｓトランジスタ２２の出力電流とＰＭＯＳトランジスタ
２１の出力電流とを加算すると、逆方向のスイッチング
による電流の加算であるので、ＮＭＯＳトランジスタ２
２の出力電流の立ち上がり部分に生じたオーバーシュー
トが低減される。

【００８０】また、ＮＭＯＳトランジスタ２２の出力電
流のアンダーシュート発生タイミングにおいて、ＮＭＯ
Ｓトランジスタ２４のゲート電極に、図８（５）に示す
ような正極性の細いパルス（補正パルスｃ）を印加す
る。これによって、ＮＭＯＳトランジスタ２４の出力電
流は、図８（６）に示すように、ＮＭＯＳトランジスタ
２２の出力電流の立ち下がり部分に生じたアンダーシュ
ートに対応した波形の電流が得られる。つまり、ＮＭＯ
Ｓトランジスタ２２の出力電流とＮＭＯＳトランジスタ
２４の出力電流とを加算すると、ＮＭＯＳトランジスタ
２２の出力電流の立ち下がり部分に生じたアンダーシュ
ートが低減される。

【００８１】すなわち、ＩＣ出力端子１１に出力される
合成出力パルス電流は、図８（７）に示すように、オー
バーシュートとアンダーシュートが大幅に改善された波
形として得られる。

【００８２】ＭＯＳトランジスタで定電流源を構成する
場合、トランジスタサイズが大きくなるので、寄生容量
が増える。実施の形態１（図１）では、ＰＭＯＳトラン
ジスタ２がＯＮ動作を行うときに引き抜く電流とＯＦＦ
動作を行うときに寄生容量を充電する電流とが多く必要
になる。したがって、実施の形態１（図１）では、スル
ーレートの向上が困難である。また、実施の形態１（図
１）の構成では、素子数が増えるという難点がある。

【００８３】この実施の形態５では、実施の形態１（図
１）に示したＰＭＯＳトランジスタ３による定電流源を
省略し、ＰＭＯＳトランジスタ２に対応するＰＭＯＳト
ランジスタ２１のＯＮ／ＯＦＦ動作によってオーバーシ
ュートを改善する電流を生成するようにしたので、素子
数の低減と高スルーレート化が図れる。

【００８４】実施の形態６．図９は、この発明の実施の
形態６であるパルス電流発生回路の構成を示す回路図で
ある。なお、図９では、実施の形態５（図７）で示した
構成と同一ないしは同等である構成部分には、同一の符
号が付されている。ここでは、実施の形態６に関わる部
分を中心に説明する。

【００８５】図９に示すように、実施の形態６によるパ
ルス電流発生回路は、実施の形態５（図７）で示した構
成と同様になっている。異なる点は、ＰＭＯＳトランジ
スタ２１のゲート電極に印加する負極性の補正パルスが
補正パルスｂに代えた補正パルスｄであり、ＮＭＯＳト
ランジスタ２４のゲート電極に印加する正極性の補正パ
ルスが補正パルスｃに代えた補正パルスｅとなっている
点である。

【００８６】補正パルスｅは、パルス幅の小さい第１パ
ルスｅ１とパルス幅の広い第２パルスｅ２とで構成され
ている。第１パルスｅ１は、出力パルス電流に現れるア
ンダーシュートの発生タイミングで印加され、第２パル
スｅ２は、アンダーシュートの発生タイミングで印加さ
れるようになっている。

【００８７】次に、図９と図１０を参照して実施の形態
６によるパルス電流発生回路の動作について説明する。
なお、図１０は、図９に示すパルス電流発生回路の動作
を説明するための波形図である。

【００８８】ＮＭＯＳトランジスタ２２は、ゲート電極
にバイアス電圧源２５から正極性のバイアス電圧が印加
され、ＯＮ動作状態にあり、設定された一定電流を流す
定電流源を構成している。

【００８９】ＮＭＯＳトランジスタ２３のゲート電極に
は、図１０（１）に示すような正極性の入力パルスａが
印加される。これによって、ＮＭＯＳトランジスタ２２
が形成している定電流源がＯＮ／ＯＦＦされ、パルス電
流が生成される。このパルス電流（ＮＭＯＳトランジス
タ２２の出力電流）の波形は、図１０（３）に示すよう
に、立ち上がり部分にオーバーシュートが発生してお
り、立ち下がり部分にアンダーシュートが発生してい
る。

【００９０】そこで、ＮＭＯＳトランジスタ２４のゲー
ト電極に、図１０（８）に示すような波形の補正パルス
ｅを印加し、ＰＭＯＳトランジスタ２１のゲート電極
に、図１０（９）に示すような波形の補正パルスｄを印
加する。まず、入力パルスａの立ち上がり部分では、次
のような動作が行われる。

【００９１】補正パルスｅの第１パルスｅ１は、入力パ
ルスａの立ち上がりに同期して立ち上がり、入力パルス
ａが立ち上がった後直ぐに立ち下がる比較的パルス幅の
小さい波形である。この第１パルスｅ１によるＮＭＯＳ
トランジスタ２４の出力電流は、図１０（７）の７ａに
示すようになる。

【００９２】一方、補正パルスｄの第１パルスｄ１は、
第１パルスｅ１の立ち上がり後に立ち下がり、入力パル
スａが立ち上がった後のある期間経過後に立ち上がる比
較的パルス幅の大きい波形である。この第１パルスｄ１
によるＰＭＯＳトランジスタ２１の出力電流は、図１０
（６）の６ａに示すようになる。

【００９３】ここで、第１パルスｅ１は第１パルスｄ１
よりも先に印加されるので、第１パルスｅ１による出力
電流７ａが図１０（５）に示すスピードアップ電流５ａ
として図１０（３）に示す入力パルスａによって発生す
る電流に加算される。このスピードアップ電流５ａの発
生タイミングは、オーバーシュートの発生タイミングよ
りも先である。したがって、図１０（２）に示すよう
に、出力パルス電流の立ち上がりは急峻となり、オーバ
ーシュート量が増大する波形となる。

【００９４】その後、このオーバーシュート量が増大し
た出力パルス電流（図１０（２））に第１パルスｄ１に
よる出力電流６ａが図１０（４）に示すオーバーシュー
トの改善電流４ａとして加算される。第１パルスｄ１の
パルス幅は、オーバーシュートを低減するのに必要な電
流量が得られる程度に大きくなっている。

【００９５】第１パルスｅ１と第１パルスｄ１に重複部
分があり、ＮＭＯＳトランジスタ２４とＰＭＯＳトラン
ジスタ２１とが同時にＯＮ動作をする期間があるので、
この立ち上がりのスピードアップとオーバーシュートの
低減が連続した一連動作として実行される。

【００９６】また、入力パルスａの立ち下がり部分で
は、次のような動作が行われる。補正パルスｄの第２パ
ルスｄ２は、入力パルスａの立ち下がりに同期して立ち
下がり、入力パルスａが立ち下がった後直ぐに立ち上が
る比較的パルス幅の小さい波形である。この第２パルス
ｄ２によるＰＭＯＳトランジスタ２１の出力電流は、図
１０（６）の６ｂに示すようになる。

【００９７】一方、補正パルスｅの第２パルスｅ２は、
第２パルスｄ２の立ち下がり後に立ち上がり、入力パル
スａが立ち下がった後のある期間経過後に立ち下がる比
較的パルス幅の大きい波形である。この第２パルスｅ２
によるＮＭＯＳトランジスタ２４の出力電流は、図１０
（７）の７ｂに示すようになる。

【００９８】ここで、第２パルスｄ２は第２パルスｅ２
よりも先に印加されるので、第２パルスｄ２による出力
電流６ｂが図１０（５）に示すスピードアップ電流５ｂ
として図１０（３）に示す入力パルスａによって発生す
る電流に加算される。このスピードアップ電流５ｂの発
生タイミングは、アンダーシュートの発生タイミングよ
りも先である。したがって、図１０（２）に示すよう
に、出力パルス電流の立ち下がりは急峻となり、アンダ
ーシュート量が増大する波形となる。

【００９９】その後、このアンダーシュート量が増大し
た出力パルス電流（図１０（２））に第２パルスｅ２に
よる出力電流７ｂが図１０（４）に示すアンダーシュー
トの改善電流４ｂとして加算される。第２パルスｅ２の
パルス幅は、アンダーシュートを低減するのに必要な電
流量が得られる程度に大きくなっている。

【０１００】第２パルスｅ２と第２パルスｄ２に重複部
分があり、ＮＭＯＳトランジスタ２４とＰＭＯＳトラン
ジスタ２１とが同時にＯＮ動作をする期間があるので、
この立ち下がりのスピードアップとアンダーシュートの
低減が連続した一連動作として実行される。

【０１０１】このように、実施の形態６によるパルス電
流発生回路では、オーバーシュート・アンダーシュート
の改善に加えて、合成出力パルス電流波形のスルーレー
トアップが図られている。

【０１０２】実施の形態７．図１１は、この発明の実施
の形態７であるパルス電流発生回路の構成を示す回路図
である。図１１において、電源１のラインには、電流源
３１と、カレントミラー回路を構成するＰＭＯＳトラン
ジスタ３２，３３のソース電極がそれぞれ接続されてい
る。また、接地（ＧＮＤ）にソース電極がそれぞれ接続
されているＮＭＯＳトランジスタ３４，３５，３８は、
カレントミラー回路を構成している。

【０１０３】電流源３１の出力端は、ダイオード接続の
ＮＭＯＳトランジスタ３４のドレイン電極とＮＭＯＳト
ランジスタ３８のゲート電極に接続されている。また、
ＮＭＯＳトランジスタ３５のドレイン電極は、ダイオー
ド接続のＰＭＯＳトランジスタ３２のドレイン電極に接
続されている。

【０１０４】ＰＭＯＳトランジスタ３３のドレイン電極
は、ＰＭＯＳトランジスタ３６のソース電極に接続さ
れ、ＰＭＯＳトランジスタ３６のドレイン電極は、ＮＭ
ＯＳトランジスタ３７のドレイン電極に接続されるとと
もに、ＮＭＯＳトランジスタ４０のゲート電極に接続さ
れている。ＰＭＯＳトランジスタ３６とＮＭＯＳトラン
ジスタ３７のゲート電極は、共通に接続され、入力端子
となっている。すなわち、ＰＭＯＳトランジスタ３６と
ＮＭＯＳトランジスタ３７とは、ＣＭＯＳインバータを
構成している。

【０１０５】ＮＭＯＳトランジスタ３７のソース電極
は、ＮＭＯＳトランジスタ３８のドレイン電極に接続さ
れている。また、ＮＭＯＳトランジスタ４０のソース電
極は接地（ＧＮＤ）に接続され、ドレイン電極はＮＭＯ
Ｓトランジスタ３９のソース電極に接続されている。Ｎ
ＭＯＳトランジスタ３９のドレイン電極はＩＣ出力端子
１１に接続され、ゲート電極には、バイアス電圧源４８
から正極性のバイアス電圧が印加されている。ＩＣ出力
端子１１と外部の電源１２との間には、レーザダイオー
ド１３が接続される。図１９に示した外付けのスナバ回
路１０７は設けられていない。

【０１０６】次に、図１１と図１２を参照して実施の形
態７によるパルス電流発生回路の動作について説明す
る。なお、図１２は、図１１に示すパルス電流発生回路
の動作を説明するための波形図である。

【０１０７】電流源３１の出力電流は、カレントミラー
回路（ＮＭＯＳトランジスタ３４，３５，３８）とカレ
ントミラー回路（ＰＭＯＳトランジスタ３２，３３）を
介してインバータ（ＰＭＯＳトランジスタ３６，ＮＭＯ
Ｓトランジスタ３７）に供給される。

【０１０８】ＣＭＯＳインバータ（ＰＭＯＳトランジス
タ３６，ＮＭＯＳトランジスタ３７）の入力端子には、
高レベルから低レベルに立ち下がり、所定期間低レベル
を維持し、その後高レベルに立ち上がる入力パルスｆが
印加される。ＣＭＯＳインバータ（ＰＭＯＳトランジス
タ３６，ＮＭＯＳトランジスタ３７）の出力は、ＮＭＯ
Ｓトランジスタ４０のゲート電極に印加される。これに
よって、ＮＭＯＳトランジスタ４０はＯＮ／ＯＦＦ動作
を行う。

【０１０９】ＮＭＯＳトランジスタ３９は、ゲート電極
にバイアス電圧源４８から正極性のバイアス電圧が印加
され、ＯＮ動作状態にあり、設定された一定電流を流す
定電流源を構成している。ＮＭＯＳトランジスタ４０が
ＯＮ／ＯＦＦ動作を行うことにより、パルス電流が生成
される。

【０１１０】ＣＭＯＳインバータ（ＰＭＯＳトランジス
タ３６，ＮＭＯＳトランジスタ３７）では、入力端子が
高レベルであるときは、ＰＭＯＳトランジスタ３６はＯ
ＦＦ動作を行い、ＮＭＯＳトランジスタ３７がＯＮ動作
を行うが、ＮＭＯＳトランジスタ３８がＯＮ動作状態に
あるので、ＮＭＯＳトランジスタ４０はＯＦＦ動作状態
を維持する。

【０１１１】入力端子が低レベルであるときは、ＮＭＯ
Ｓトランジスタ３７はＯＦＦ動作を行い、ＰＭＯＳトラ
ンジスタ３６がＯＮ動作を行うので、ＮＭＯＳトランジ
スタ４０はＯＮ動作状態になる。

【０１１２】ここで、オーバーシュート・アンダーシュ
ートの原因の一つは、入力パルスのスルーレートが高す
ぎることにある。すなわち、入力パルスのスルーレート
が高すぎるときは、出力パルス電流の高周波成分とイン
ダクタンスとによるインピーダンスが高くなり、出力パ
ルス電流による逆起電力が発生し、オーバーシュート・
アンダーシュートが発生する。

【０１１３】そこで、この実施の形態７では、電流源３
１、カレントミラー回路（ＰＭＯＳトランジスタ３２，
３３）、カレントミラー回路（ＮＭＯＳトランジスタ３
４，３５，３８）の電流量の増減操作ができるようにし
ている。これによって、ＮＭＯＳトランジスタ４０のス
イッチングスピードをオーバーシュート・アンダーシュ
ートが発生しない程度にＮＭＯＳトランジスタ４０の入
力波形の立ち上がり・立ち下がりの急峻さを減少させる
調整が可能となっている。

【０１１４】具体的には、ＮＭＯＳトランジスタ４０の
入力波形が、図１２（１）（ａ）に示すように、立ち上
がりの緩い波形となるように電流源３１などの電流量を
調節したときは、ＮＭＯＳトランジスタ３９の出力電流
の波形には、図１２（３）に示すように、オーバーシュ
ート・アンダーシュートが現れない。

【０１１５】一方、ＮＭＯＳトランジスタ４０の入力波
形が、図１２（１）（ｂ）に示すように、立ち上がりの
鋭い波形となるように電流源３１などの電流量を調節し
たときは、ＮＭＯＳトランジスタ３９の出力電流の波形
には、図１２（２）に示すように、オーバーシュート・
アンダーシュートが現れる。

【０１１６】このように、実施の形態７によるパルス電
流発生回路では、電流源３１、カレントミラー回路（Ｐ
ＭＯＳトランジスタ３２，３３）、カレントミラー回路
（ＮＭＯＳトランジスタ３４，３５，３８）の電流量を
調節することにより、オーバーシュート・アンダーシュ
ートが大幅に改善された出力パルス電流が得られる。ま
た、出力部にＰＭＯＳトランジスタを用いないので、ス
ルーレートを悪化させることはない。

【０１１７】実施の形態８．図１３は、この発明の実施
の形態８であるパルス電流発生回路の構成を示す回路図
である。図１３に示すように、実施の形態８によるパル
ス電流発生回路は、ＮＭＯＳトランジスタ４１，４２，
４３，４４とバイアス電圧源４５とを備えている。そし
て、ＩＣ出力端子１１と外部の電源１２との間には、レ
ーザダイオード１３が接続される。図１９に示した外付
けのスナバ回路１０７は設けられていない。

【０１１８】ＮＭＯＳトランジスタ４１，４２は、それ
ぞれ、ドレイン電極がＩＣ出力端子１１に接続され、ゲ
ート電極に共通のバイアス電圧源４５から正極性のバイ
アス電圧が印加されている。すなわち、ＮＭＯＳトラン
ジスタ４１，４２は、それぞれ、定電流源を構成してい
る。

【０１１９】ＮＭＯＳトランジスタ４３のドレイン電極
は、ＮＭＯＳトランジスタ４１のソース電極に接続さ
れ、ソース電極は接地（ＧＮＤ）されている。ＮＭＯＳ
トランジスタ４３のゲート電極には、入力パルスａが印
加されるようになっている。

【０１２０】ＮＭＯＳトランジスタ４４のドレイン電極
は、ＮＭＯＳトランジスタ４２のソース電極に接続さ
れ、ソース電極は接地（ＧＮＤ）されている。ＮＭＯＳ
トランジスタ４４のゲート電極には、補正パルスｈが印
加される。

【０１２１】補正パルスｈは、パルスの前端において立
ち上がり以後に改めて立ち下がりその後立ち上がること
で谷部分ｈ１が形成されている。また、パルスの後端に
おいて立ち下がった後に改めて立ち上がりその後立ち下
がることで山部分ｈ２が形成されている。谷部分ｈ１
は、オーバーシュートの発生領域において形成され、山
部分ｈ２は、アンダーシュートの発生領域において形成
されるようになっている。

【０１２２】次に、図１３と図１４を参照して実施の形
態８によるパルス電流発生回路の動作について説明す
る。なお、図１４は、図１３に示すパルス電流発生回路
の動作を説明するための波形図である。

【０１２３】ＮＭＯＳトランジスタ４１，４２は、それ
ぞれ、ゲート電極に共通のバイアス電圧源４５から正極
性のバイアス電圧が印加され、ＯＮ動作状態にあり、定
電流源を構成している。ＮＭＯＳトランジスタ４３，４
４のＯＮ／ＯＦＦ動作によってＮＭＯＳトランジスタ４
１，４２からパルス電流がそれぞれ出力される。ＩＣ出
力端子１１には、ＮＭＯＳトランジスタ４１，４２の出
力パルス電流が合成されて出力される。

【０１２４】ＮＭＯＳトランジスタ４３のゲート電極に
は、図１４（１）に示すような正極性の入力パルスａが
印加される。これによって、ＮＭＯＳトランジスタ４１
が形成している定電流源がＯＮ／ＯＦＦされ、パルス電
流が生成される。このパルス電流（ＮＭＯＳトランジス
タ４１の出力電流）の波形は、図１４（２）に示すよう
に、立ち上がり部分にオーバーシュートが発生してお
り、立ち下がり部分にアンダーシュートが発生してい
る。

【０１２５】そこで、ＮＭＯＳトランジスタ４１のゲー
ト電極に、図１４（３）に示すような波形の補正パルス
ｈを印加する。補正パルスｈは、入力パルスａの立ち上
がりに同期して立ち上がる。そして、その直後のオーバ
ーシュートの発生タイミングで立ち下がり、オーバーシ
ュートの終了タイミングに同期して再び立ち上がること
で、パルスの前端において、谷部分ｈ１がオーバーシュ
ートの発生領域において形成される。

【０１２６】その結果、図１４（２），（４）に示すよ
うに、補正パルスｈの前端部分に対応したＮＭＯＳトラ
ンジスタ４２の出力電流は、ＮＭＯＳトランジスタ４１
の出力電流に現れているオーバーシュートの部分では、
逆相の関係になるので、ＮＭＯＳトランジスタ４１，４
２の出力電流を合成したパルス電流では、オーバーシュ
ートが低減されることになる。

【０１２７】また、図１４（３）において、補正パルス
ｈの後端では、入力パルスａの立ち下がりに同期して一
旦立ち下がり、その直後のアンダーシュートの発生タイ
ミングで立ち上がり、アンダーシュートの終了タイミン
グに同期して再び立ち下がることで、山部分ｈ２が形成
される。

【０１２８】その結果、図１４（２），（４）に示すよ
うに、補正パルスｈの後端部分に対応したＮＭＯＳトラ
ンジスタ４２の出力電流は、ＮＭＯＳトランジスタ４１
の出力電流に現れているアンダーシュートの部分では、
逆相の関係になるので、ＮＭＯＳトランジスタ４１，４
２の出力電流を合成したパルス電流では、アンダーシュ
ートが低減されることになる。

【０１２９】したがって、実施の形態８によるパルス電
流発生回路では、定電流源を構成するＮＭＯＳトランジ
スタ４１，４２のトランジスタサイズを調節して目的の
ＤＣ電流値が得られるようにすれば、オーバーシュート
とアンダーシュートの補正が過不足なく行えるようにな
る。また、出力部にＰＭＯＳトランジスタを用いないの
で、スルーレートを悪化させることはない。

【０１３０】実施の形態９．図１５は、この発明の実施
の形態９であるパルス電流発生回路の構成を示す回路図
である。なお、図１５では、実施の形態８（図１３）で
示した構成と同一ないしは同等である構成部分には、同
一の符号が付されている。ここでは、実施の形態９に関
わる部分を中心に説明する。

【０１３１】図１５に示すように、実施の形態９による
パルス電流発生回路は、実施の形態８（図１３）で示し
た構成において、ＮＭＯＳトランジスタ４１，４２のバ
イアス電圧源を分離し、ＮＭＯＳトランジスタ４１には
実施の形態８（図１３）で示した固定値のバイアス電圧
源４５が設けられ、ＮＭＯＳトランジスタ４２には可変
バイアス電圧源４７が設けられている。

【０１３２】次に、図１５と図１６を参照して実施の形
態９によるパルス電流発生回路の動作について説明す
る。なお、図１６は、図１５に示すパルス電流発生回路
の動作を説明するための波形図である。

【０１３３】ＮＭＯＳトランジスタ４１は、ゲート電極
にバイアス電圧源４５から正極性の一定値バイアス電圧
が印加され、ＯＮ動作状態にあり、一定値の定電流源を
構成している。一方、ＮＭＯＳトランジスタ４１は、ゲ
ート電極に可変バイアス電圧源４７から可変設定される
正極性のバイアス電圧が印加され、ＯＮ動作状態にあ
り、可変可能な定電流源を構成している。ＮＭＯＳトラ
ンジスタ４３，４４のＯＮ／ＯＦＦ動作によってＮＭＯ
Ｓトランジスタ４１，４２からパルス電流が出力され
る。ＩＣ出力端子１１には、ＮＭＯＳトランジスタ４
１，４２の出力パルス電流が合成されて出力される。

【０１３４】動作は、実施の形態８（図１４）と同様で
ある。図１６において、（１）は、ＮＭＯＳトランジス
タ４３の入力波形（入力パルスａ）である。（２）は、
ＮＭＯＳトランジスタ４１の出力電流波形である。
（３）は、ＮＭＯＳトランジスタ４４の入力波形（補正
パルスｈ）である。（４）は、ＮＭＯＳトランジスタ４
２の出力電流波形である。（５）は、ＮＭＯＳトランジ
スタ４１の出力電流とＮＭＯＳトランジスタ４２の出力
電流とを合成した出力パルス電流波形である。

【０１３５】この実施の形態９では、可変バイアス電圧
源４７のバイアス電圧値を調節して定電流源を構成する
ＮＭＯＳトランジスタ４２の補正電流量、つまり図１６
（４）に示す波形の振幅レベルを適切に設定操作するこ
とで、オーバーシュートとアンダーシュートの補正が過
不足なく行えるようになる。

【０１３６】このように、実施の形態９によるパルス電
流発生回路では、補正電流値を調節可能にしたので、使
用中でもオーバーシュートとアンダーシュートの補正が
任意に行える。

【０１３７】実施の形態１０．図１７は、この発明の実
施の形態１０であるパルス電流発生回路の構成を示す回
路図である。なお、図１７では、実施の形態８（図１
３）で示した構成と同一ないしは同等である構成部分に
は、同一の符号が付されている。ここでは、実施の形態
１０に関わる部分を中心に説明する。

【０１３８】図１７に示すように、実施の形態１０によ
るパルス電流発生回路は、実施の形態８（図１３）で示
した構成において、ＮＭＯＳトランジスタ４２を省略
し、ＮＭＯＳトランジスタ４４のドレイン電極がＮＭＯ
Ｓトランジスタ４１のドレイン電極と共にＩＣ出力端子
１１に接続されている。

【０１３９】すなわち、補正電流は、ＮＭＯＳトランジ
スタ４４のＯＮ抵抗のみで発生させるようになってい
る。必要な補正電流量は、補正パルスｈによってスイッ
チング動作を行うＮＭＯＳトランジスタ４４のトランジ
スタサイズを調節することで定められる。

【０１４０】次に、図１７と図１８を参照して実施の形
態１０によるパルス電流発生回路の動作について説明す
る。なお、図１８は、図１７に示すパルス電流発生回路
の動作を説明するための波形図である。

【０１４１】動作は、実施の形態８（図１４）と同様で
ある。図１８において、（１）は、ＮＭＯＳトランジス
タ４３の入力波形（入力パルスａ）である。（２）は、
ＮＭＯＳトランジスタ４１の出力電流波形である。
（３）は、ＮＭＯＳトランジスタ４４の入力波形（補正
パルスｈ）である。（４）は、ＮＭＯＳトランジスタ４
４の出力電流波形である。（５）は、ＮＭＯＳトランジ
スタ４１の出力電流とＮＭＯＳトランジスタ４４の出力
電流とを合成した出力パルス電流波形である。

【０１４２】この実施の形態１０によるパルス電流発生
回路では、補正パルスによってスイッチング動作を行う
ＮＭＯＳトランジスタのトランジスタサイズを調節して
目的の補正電流値が得られるようにすれば、オーバーシ
ュートとアンダーシュートの補正が過不足なく行えるよ
うになる。また、出力部にＰＭＯＳトランジスタを用い
ないので、スルーレートを悪化させることはない。加え
て、素子数の削減が図れる。

【０１４３】なお、各実施の形態では、ＭＯＳトランジ
スタで構成されるパルス電流発生回路を示し、バイポー
ラトランジスタによる構成は省略したが、実施の形態１
〜６，８〜１０は、いずれもバイポーラトランジスタに
よっても同様に構成できることは言うまでもない。

【０１４４】

【発明の効果】以上説明したように、この発明によれ
ば、一方の信号電極が出力パルス電流の出力端子に接続
される第１Ｎ型トランジスタは、正極性のバイアス電圧
によって第１定電流源として動作する。この第１Ｎ型ト
ランジスタの他方の信号電極と接地との間に設けられる
第２Ｎ型トランジスタが、正極性の入力パルスによって
前記第１定電流源の電流をスイッチングし前記出力パル
ス電流を生成する。この出力パルス電流には、オーバー
シュートとアンダーシュートが現れている。そこで、一
方の信号電極が前記出力端子に接続される第１Ｐ型トラ
ンジスタに負極性のバイアス電圧によって第２定電流源
として動作させておき、前記第１Ｐ型トランジスタの他
方の信号電極と電源との間に設けられる第２Ｐ型トラン
ジスタに、前記出力パルス電流に現れるオーバーシュー
トの発生タイミングで負極性の第１補正パルスを印加し
て前記第２定電流源の電流をスイッチングさせ第１補正
パルス電流を生成させる。その結果、この第１補正パル
ス電流と前記出力パルス電流とが加算され、オーバーシ
ュートが改善された出力パルス電流が前記出力端子から
出力される。また、一方の信号電極が前記出力端子に接
続される第３Ｎ型トランジスタに正極性のバイアス電圧
によって第３定電流源として動作させておき、前記第３
Ｎ型トランジスタの他方の信号電極と接地との間に設け
られる第４Ｎ型トランジスタに、前記出力パルス電流に
現れるアンダーシュートの発生タイミングで正極性の第
２補正パルスを印加して第３定電流源の電流をスイッチ
ングさせ第２補正パルス電流を生成させる。その結果、
この第２補正パルス電流と前記出力パルス電流とが加算
され、アンダーシュートが改善された出力パルス電流が
前記出力端子から出力される。このように、外付け部品
を要さずにオーバーシュートとアンダーシュートの改善
が行えるので、高スルーレート化が図れるようになる。

【０１４５】つぎの発明によれば、一方の信号電極が出
力パルス電流の出力端子に接続される第１Ｎ型トランジ
スタは、正極性のバイアス電圧によって第１定電流源と
して動作する。この第１Ｎ型トランジスタの他方の信号
電極と接地との間に設けられる第２Ｎ型トランジスタ
が、正極性の入力パルスによって前記第１定電流源の電
流をスイッチングし前記出力パルス電流を生成する。こ
の出力パルス電流には、オーバーシュートとアンダーシ
ュートが現れている。そこで、一方の信号電極が前記出
力端子に接続される第１Ｐ型トランジスタに負極性のバ
イアス電圧によって第２定電流源として動作させてお
き、前記第１Ｐ型トランジスタの他方の信号電極と電源
との間に設けられる第２Ｐ型トランジスタに、前記出力
パルス電流に現れるオーバーシュートの発生タイミング
で負極性の第１補正パルスを印加して前記第２定電流源
の電流をスイッチングさせ第１補正パルス電流を生成さ
せる。その結果、この第１補正パルス電流と前記出力パ
ルス電流とが加算され、オーバーシュートが改善された
出力パルス電流が前記出力端子から出力される。また、
前記第１Ｎ型トランジスタの他方の信号電極と接地との
間に設けられる第３Ｎ型トランジスタに、前記出力パル
ス電流に現れるアンダーシュートの発生タイミングで正
極性の第２補正パルス印加して前記第１定電流源の電流
をスイッチングさせ第２補正パルス電流を生成させる。
その結果、この第２補正パルス電流と前記出力パルス電
流とが加算され、オーバーシュートが改善された出力パ
ルス電流が前記出力端子から出力される。このように、
外付け部品を要さずにオーバーシュートとアンダーシュ
ートの改善が行えるので、高スルーレート化が図れるよ
うになる。

【０１４６】つぎの発明によれば、上記の発明におい
て、前記第１Ｐ型トランジスタおよび前記第３Ｎ型トラ
ンジスタは、それぞれ可変のバイアス電圧源から可変の
バイアス電圧を受けて、可変の定電流源を構成する。そ
の結果、補正パルスの電流値を調節できるので、オーバ
ーシュートとアンダーシュートの改善が過不足なく行え
るようになる。

【０１４７】つぎの発明によれば、一方の信号電極が出
力パルス電流の出力端子に接続される第１Ｎ型トランジ
スタは、正極性のバイアス電圧によって第１定電流源と
して動作する。この第１Ｎ型トランジスタの他方の信号
電極と接地との間に設けられる第２Ｎ型トランジスタ
が、正極性の入力パルスによって前記第１定電流源の電
流をスイッチングし前記出力パルス電流を生成する。こ
の出力パルス電流には、オーバーシュートとアンダーシ
ュートが現れている。そこで、電源と前記出力端子との
間に設けられるＰ型トランジスタに、前記出力パルス電
流に現れるオーバーシュートの発生タイミングで負極性
の第１補正パルスを印加して前記第２定電流源の電流を
スイッチングさせ第１補正パルス電流を生成させる。そ
の結果、この第１補正パルス電流と前記出力パルス電流
とが加算され、オーバーシュートが改善された出力パル
ス電流が前記出力端子から出力される。また、前記出力
端子と接地との間に設けられる第３Ｎ型トランジスタ
に、前記出力パルス電流に現れるアンダーシュートの発
生タイミングで正極性の第２補正パルス印加してスイッ
チング動作を行わせ第２補正パルス電流を生成させる。
その結果、この第２補正パルス電流と前記出力パルス電
流とが加算され、オーバーシュートが改善された出力パ
ルス電流が前記出力端子から出力される。このように、
外付け部品を要さずにオーバーシュートとアンダーシュ
ートの改善が行えるので、高スルーレート化が図れるよ
うになる。

【０１４８】つぎの発明によれば、上記の発明におい
て、前記第１補正パルスは、前記出力パルス電流に現れ
るオーバーシュートの発生タイミングではパルス幅が広
くアンダーシュートの発生タイミングではパルス幅が小
さい２つの負極性パルスを有する。また、前記第２補正
パルスは、前記出力パルス電流に現れるアンダーシュー
トの発生タイミングではパルス幅が小さくアンダーシュ
ートの発生タイミングではパルス幅が広い２つの正極性
パルスを有する。これによって、オーバーシュートとア
ンダーシュートをそれぞれ増大させてから改善を行う操
作が行われる。その結果、一層の高スルーレート化が図
れるようになる。

【０１４９】つぎの発明によれば、一方の信号電極が出
力パルス電流の出力端子に接続される第１Ｎ型トランジ
スタは、正極性のバイアス電圧によって定電流源として
動作する。前記第１Ｎ型トランジスタの他方の信号電極
と接地との間に設けられる第２Ｎ型トランジスタは、印
加される入力パルスを反転して出力するＣＭＯＳインバ
ータの出力を受けて、前記定電流源の電流をスイッチン
グし前記出力パルス電流を生成する。この出力パルス電
流には、第２Ｎ型トランジスタのスイッチングスピード
によって、オーバーシュートとアンダーシュートが現れ
る場合と現れない場合がある。そこで、ＣＭＯＳインバ
ータに電流を供給する電流源とカレントミラー回路の電
流量を調節して、第２Ｎ型トランジスタのスイッチング
スピードを適切に設定し、出力パルス電流にオーバーシ
ュートとアンダーシュートが現れないようにすることが
できる。

【０１５０】つぎの発明によれば、一方の信号電極が出
力パルス電流の出力端子にそれぞれ接続される第１Ｎ型
トランジスタおよび第２Ｎ型トランジスタは、正極性の
バイアス電圧によって第１定電流源および第２定電流源
としてそれぞれ動作する。そして、前記第１Ｎ型トラン
ジスタの他方の信号電極と接地との間に設けられる第３
Ｎ型トランジスタは、正極性の入力パルスによって前記
第１定電流源の電流をスイッチングし出力パルス電流を
生成する。この出力パルス電流には、オーバーシュート
とアンダーシュートが現れている。そこで、前記第２Ｎ
型トランジスタの他方の信号電極と接地との間に設けら
れる第４Ｎ型トランジスタに、前記出力パルス電流に現
れるオーバーシュートの発生タイミングで谷部を有し、
前記出力パルス電流に現れるアンダーシュートの発生タ
イミングで山部を有する正極性の補正パルスによってス
イッチング動作を行わせ補正パルス電流を生成させる。
この補正パルス電流は前記出力パルス電流と共に前記出
力端子に出力される。その結果、この補正パルス電流と
前記出力パルス電流とが加算され、オーバーシュートと
アンダーシュートとが改善された出力パルス電流が前記
出力端子から出力される。このように、外付け部品を要
さずにオーバーシュートとアンダーシュートの改善が行
えるので、高スルーレート化が図れるようになる。

【０１５１】つぎの発明によれば、上記の発明におい
て、一方の信号電極が出力パルス電流の出力端子に接続
される第１Ｎ型トランジスタは、正極性の一定のバイア
ス電圧によって第１定電流源として動作する。また、一
方の信号電極が前記出力端子に接続される第２Ｎ型トラ
ンジスタは、正極性の可変のバイアス電圧によって第２
定電流源として動作する。その結果、補正パルス電流の
値を適切に調節できるので、過不足なくオーバーシュー
トとアンダーシュートの改善が行えるようになる。

【０１５２】つぎの発明によれば、一方の信号電極が出
力パルス電流の出力端子に接続される第１Ｎ型トランジ
スタは、正極性の一定のバイアス電圧によって第１定電
流源として動作する。そして、前記第１Ｎ型トランジス
タの他方の信号電極と接地との間に設けられる第２Ｎ型
トランジスタは、正極性の入力パルスによって前記第１
定電流源の電流をスイッチングし出力パルス電流を生成
する。この出力パルス電流には、オーバーシュートとア
ンダーシュートが現れている。そこで、前記出力端子と
接地との間に設けられる第３Ｎ型トランジスタに、前記
出力パルス電流に現れるオーバーシュートの発生タイミ
ングで谷部を有し、アンダーシュートの発生タイミング
で山部を有する正極性の補正パルスによってスイッチン
グ動作を行わせ補正パルス電流を生成させる。この補正
パルス電流は前記出力パルス電流と共に前記出力端子に
出力される。その結果、補正パルス電流と前記出力パル
ス電流とが加算され、オーバーシュートとアンダーシュ
ートとが改善された出力パルス電流が前記出力端子から
出力される。このように、外付け部品を要さずにオーバ
ーシュートとアンダーシュートの改善が行えるので、高
スルーレート化が図れるようになる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるパルス電流発
生回路の構成を示す回路図である。

【図２】 図１に示すパルス電流発生回路の動作を説明
するための波形図である。

【図３】 この発明の実施の形態２であるパルス電流発
生回路の構成を示す回路図である。

【図４】 この発明の実施の形態３であるパルス電流発
生回路の構成を示す回路図である。

【図５】 この発明の実施の形態４であるパルス電流発
生回路の構成を示す回路図である。

【図６】 図５に示すパルス電流発生回路の動作を説明
するための波形図である。

【図７】 この発明の実施の形態５であるパルス電流発
生回路の構成を示す回路図である。

【図８】 図７に示すパルス電流発生回路の動作を説明
するための波形図である。

【図９】 この発明の実施の形態６であるパルス電流発
生回路の構成を示す回路図である。

【図１０】 図９に示すパルス電流発生回路の動作を説
明するための波形図である。

【図１１】 この発明の実施の形態７であるパルス電流
発生回路の構成を示す回路図である。

【図１２】 図１１に示すパルス電流発生回路の動作を
説明するための波形図である。

【図１３】 この発明の実施の形態８であるパルス電流
発生回路の構成を示す回路図である。

【図１４】 図１３に示すパルス電流発生回路の動作を
説明するための波形図である。

【図１５】 この発明の実施の形態９であるパルス電流
発生回路の構成を示す回路図である。

【図１６】 図１５に示すパルス電流発生回路の動作を
説明するための波形図である。

【図１７】 この発明の実施の形態１０であるパルス電
流発生回路の構成を示す回路図である。

【図１８】 図１７に示すパルス電流発生回路の動作を
説明するための波形図である。

【図１９】 従来の集積回路で構成されるパルス電流発
生回路の構成例を示す回路図である。

【符号の説明】

１ 電源、２，３，２１，３２，３３，３６ ＰＭＯＳ
トランジスタ、４，５，６，７，２２，２３，２４，３
４，３５，３７，３８，３９，４０，４１，４２，４
３，４４ ＮＭＯＳトランジスタ、８，９，１０，２
５，４５，４８ バイアス電圧源、１１ ＩＣ出力端
子、１３ レーザダイオード、１５，１６，４７ 可変
バイアス電圧源、３１ 電流源、ａ，ｆ 入力パルス、
ｂ，ｃ，ｄ，ｅ，ｈ 補正パルス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅山 竹彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J055 AX00 AX25 BX16 CX24 DX22 DX57 DX72 DX83 EX07 EY12 EY21 EZ03 EZ07 EZ51 FX12 FX18 FX37 GX01 GX04 GX05

Claims (9)

【特許請求の範囲】
1. 【請求項１】 一方の信号電極が出力パルス電流の出力
   端子に接続され、正極性のバイアス電圧によって第１定
   電流源として動作する第１Ｎ型トランジスタと、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、正極性の入力パルスによって前記第１定
   電流源の電流をスイッチングし前記出力パルス電流を生
   成する第２Ｎ型トランジスタと、 一方の信号電極が前記出力端子に接続され、負極性のバ
   イアス電圧によって第２定電流源として動作する第１Ｐ
   型トランジスタと、 前記第１Ｐ型トランジスタの他方の信号電極と電源との
   間に設けられ、前記出力パルス電流に現れるオーバーシ
   ュートの発生タイミングで印加される負極性の第１補正
   パルスによって前記第２定電流源の電流をスイッチング
   し第１補正パルス電流を生成する第２Ｐ型トランジスタ
   と、 一方の信号電極が前記出力端子に接続され、正極性のバ
   イアス電圧によって第３定電流源として動作する第３Ｎ
   型トランジスタと、 前記第３Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、前記出力パルス電流に現れるアンダーシ
   ュートの発生タイミングで印加される正極性の第２補正
   パルスによって前記第３定電流源の電流をスイッチング
   し第２補正パルス電流を生成する第４Ｎ型トランジスタ
   と、 を備えたことを特徴とするパルス電流発生回路。
2. 【請求項２】 一方の信号電極が出力パルス電流の出力
   端子に接続され、正極性のバイアス電圧によって第１定
   電流源として動作する第１Ｎ型トランジスタと、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、正極性の入力パルスによって前記第１定
   電流源の電流をスイッチングし前記出力パルス電流を生
   成する第２Ｎ型トランジスタと、 一方の信号電極が前記出力端子に接続され、負極性のバ
   イアス電圧によって第２定電流源として動作する第１Ｐ
   型トランジスタと、 前記第１Ｐ型トランジスタの他方の信号電極と電源との
   間に設けられ、前記出力パルス電流に現れるオーバーシ
   ュートの発生タイミングで印加される負極性の第１補正
   パルスによって前記第２定電流源の電流をスイッチング
   し第１補正パルス電流を生成する第２Ｐ型トランジスタ
   と、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、前記出力パルス電流に現れるアンダーシ
   ュートの発生タイミングで印加される正極性の第２補正
   パルスによって前記第１定電流源の電流をスイッチング
   し第２補正パルス電流を生成する第３Ｎ型トランジスタ
   と、 を備えたことを特徴とするパルス電流発生回路。
3. 【請求項３】 前記第１Ｐ型トランジスタおよび前記第
   ３Ｎ型トランジスタは、それぞれ可変のバイアス電圧源
   を備えることを特徴とする請求項１に記載のパルス電流
   発生回路。
4. 【請求項４】 一方の信号電極が出力パルス電流の出力
   端子に接続され、正極性のバイアス電圧によって第１定
   電流源として動作する第１Ｎ型トランジスタと、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、正極性の入力パルスによって前記第１定
   電流源の電流をスイッチングし前記出力パルス電流を生
   成する第２Ｎ型トランジスタと、 電源と前記出力端子との間に設けられ、前記出力パルス
   電流に現れるオーバーシュートの発生タイミングで印加
   される負極性の第１補正パルスによってスイッチング動
   作を行い第１補正パルス電流を生成するＰ型トランジス
   タと、 前記出力端子と接地との間に設けられ、前記出力パルス
   電流に現れるアンダーシュートの発生タイミングで印加
   される正極性の第２補正パルスによってスイッチング動
   作を行い第２補正パルス電流を生成する第３Ｎ型トラン
   ジスタと、 を備えたことを特徴とするパルス電流発生回路。
5. 【請求項５】 前記第１補正パルスは、前記出力パルス
   電流に現れるオーバーシュートの発生タイミングではパ
   ルス幅が広くアンダーシュートの発生タイミングではパ
   ルス幅が小さい２つの負極性パルスを有し、 前記第２補正パルスは、前記出力パルス電流に現れるア
   ンダーシュートの発生タイミングではパルス幅が小さく
   アンダーシュートの発生タイミングではパルス幅が広い
   ２つの正極性パルスを有する、 ことを特徴とする請求項１または４に記載のパルス電流
   発生回路。
6. 【請求項６】 印加される入力パルスを反転して出力す
   るＣＭＯＳインバータと、 電流源と、 前記電流源の出力電流を前記ＣＭＯＳインバータに供給
   するカレントミラー回路と、 一方の信号電極が出力パルス電流の出力端子に接続さ
   れ、正極性のバイアス電圧によって定電流源として動作
   する第１Ｎ型トランジスタと、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、前記ＣＭＯＳインバータの出力を受けて
   前記定電流源の電流をスイッチングし前記出力パルス電
   流を生成する第２Ｎ型トランジスタと、 を備えたことを特徴とするパルス電流発生回路。
7. 【請求項７】 一方の信号電極が出力パルス電流の出力
   端子にそれぞれ接続され、正極性のバイアス電圧によっ
   て第１定電流源および第２定電流源としてそれぞれ動作
   する第１Ｎ型トランジスタおよび第２Ｎ型トランジスタ
   と、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、正極性の入力パルスによって前記第１定
   電流源の電流をスイッチングし出力パルス電流を生成す
   る第３Ｎ型トランジスタと、 前記第２Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、前記出力パルス電流に現れるオーバーシ
   ュートの発生タイミングで谷部を有し、前記出力パルス
   電流に現れるアンダーシュートの発生タイミングで山部
   を有する正極性の補正パルスによってスイッチング動作
   を行い補正パルス電流を生成する第４Ｎ型トランジスタ
   と、 を備えたことを特徴とするパルス電流発生回路。
8. 【請求項８】 前記第１Ｎ型トランジスタは、正極性の
   一定バイアス電圧によって第１定電流源として動作し、 第２Ｎ型トランジスタは、正極性の可変バイアス電圧に
   よって可変の第２定電流源として動作する、 ことを特徴とする請求項７に記載のパルス電流発生回
   路。
9. 【請求項９】 一方の信号電極が出力パルス電流の出力
   端子に接続され、正極性のバイアス電圧によって第１定
   電流源として動作する第１Ｎ型トランジスタと、 前記第１Ｎ型トランジスタの他方の信号電極と接地との
   間に設けられ、正極性の入力パルスによって前記第１定
   電流源の電流をスイッチングし前記出力パルス電流を生
   成する第２Ｎ型トランジスタと、 前記出力端子と接地との間に設けられ、前記出力パルス
   電流に現れるオーバーシュートの発生タイミングで谷部
   を有し、前記出力パルス電流に現れるアンダーシュート
   の発生タイミングで山部を有する正極性の補正パルスに
   よってスイッチング動作を行い補正パルス電流を生成す
   る第３Ｎ型トランジスタと、 を備えたことを特徴とするパルス電流発生回路。