JP2009188773A

JP2009188773A - ドライバ回路

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Publication number: JP2009188773A
Application number: JP2008027120A
Authority: JP
Inventors: Tsuneyuki Hayashi; 庸行林
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 2008-02-07
Filing date: 2008-02-07
Publication date: 2009-08-20
Anticipated expiration: 2028-02-07
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Abstract

【課題】高い電流精度を持った定電流出力特性に高速な過渡応筈特性を兼ね備えることを可能にするドライバ回路を提供する。
【解決手段】制御信号ＯＥを受け出力端ＴＯから電流を引き込むことで駆動対象を駆動するドライバ回路１００であって、ゲートの電位が基準電流に基づいた電位に保持される第１の出力トランジスタＮ１０１と、第１の出力トランジスタＮ１０１とカスコード接続された第２の出力トランジスタＮ１０５と、第１の出力トランジスタＮ１０１のゲート電位と第１および第２の出力トランジスタのカスコード接続ノード電位Ｖｓ４が同電位となるように、第２の出力トランジスタＮ１０５のゲート電位を制御する演算増幅器ＡＭＰ１０１と、制御信号ＯＥを受けてから所定時間で第２の出力トランジスタＮ１０５のゲート電位を電流駆動可能な電位にプリ設定するプリ設定回路１１０とを有する。
【選択図】図３

Description

本発明は、たとえば発光素子を駆動するドライバ回路に関するものである。

近年ＬＥＤ（Ｌｉｇｈｔｅｍｉｔｔｉｎｇｄｉｏｄｅ）素子が用いられているアプリケーションがよく見かけられるようになった。

ＬＥＤ素子を使ったアプリケーションとして、小型なものでは携帯電話やポータブル音楽プレーヤの液晶用に、大型のものとしては競技場の屋外表示機などに使用されている。また最近は、娯楽性に富んできたアミューズメント機器にも用いられ、幅広い用途にわたって使用されている。
それに伴い、ＬＥＤ素子を制御する製品としてＬＥＤドライバＩＣ（集積回路）も数多く実用に供給されてきている。

ＬＥＤ素子を制御する代表的方法として、ＬＥＤ素子のアノードをコモンとしてカソード側とＬＥＤドライバＩＣの出力端とを接続する方法がある。
この方法では、ＬＥＤドライバＩＣの出力が電流を引き込むことでＬＥＤ素子が点灯することになる。
この方法では出力がオープンドレイン（あるいはオープンコレクタ）になっているＩＣであれば、ＬＥＤ素子を制御することができる。

ＬＥＤ素子を点灯させるために、駆動電流（通常２０ｍＡ程度）を必要とし、そのときＬＥＤ素子のアノードとカソード間に順方向電圧という電位差が生じる。
オープンドレイン（あるいはオープンコレクタ）のドライバで制御する場合は、ＬＥＤ素子のコモンの電圧から順方向電圧を引いた電圧により出力の電流が決まることになる。実際のＬＥＤ素子はこの順方向電圧にバラツキを持っており、このバラツキを持ったＬＥＤ素子を点灯させると、各ＬＥＤの間で点灯輝度に差が出るという問題が起きる。

これを回避するために、各ＬＥＤにシリーズに抵抗を接続して電流を一定にする制御が必要となっている。また、ＬＥＤドライバＩＣのオン（ＯＮ）抵抗のバラツキもＬＥＤの点灯輝度に影響を及ぼすことになる。
上記の方法では、バラツキを考慮するため制御用として抵抗を挿入（追加）し、個別でＬＥＤ素子を制御する必要がある。
これはＬＥＤ素子の数が少ない場合はそれほど煩雑な作業にはならないが、ＬＥＤ素子を数百、数千個使用するアプリケーションでは大きな問題となってくる。

この問題を回避するものとして、定電流出力で、しかも電流誤差が小さく抑えられたＬＥＤドライバＩＣが求められている。定電流であればＬＥＤ素子のバラツキを考慮することもなく、また抵抗による電流の制御も必要なくなる。

ここまでのアプリケーションは単純にＬＥＤ素子をＯＮ／ＯＦＦさせるものとして述べてきたが、最近のアプリケーションではＬＥＤ素子に流す電流をダイナミックに制御してＬＥＤ素子を点灯させたときの輝度を変化させるものが主流となってきている。

この方式では、ＬＥＤ素子の組み合わせによって作られた文字や映像にグラデーションを持たせるなどの変化を与えることが可能である。
この方式は、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）方式と呼ばれている。ＰＷＭ方式は、ある周期の駆動用パルス信号のデューティ比を変化させる方式である。
この方式を用いれば、電流パルスのデューティ比を変えて電流値を変化させることができる。

ＰＷＭ方式では、最小パルス幅をどの程度に設定するかでＬＥＤ素子の点灯階調が決まることになる。
例として、デューティ比が１００％のときの周期が２５６μ秒（ＳＥＣ）であって、８ビット階調で制御するときの最小パルス幅は、２５６μｕＳＥＣ／２^８＝１μＳＥＣとなる。
周期を変えず１０ビット階調で制御するためには、最小パルス幅を１６０ｎＳＥＣにする必要がある。最近のアプリケーションではより細やかな階調制御が望まれており、現実に最小パルスが１００ｎＳＥＣ以下という要望が出てきている。

ところが、電流精度の高い定電流出力のＬＥＤドライバではこのような高速の過渡応答特性を持たせることが難しく、高速の過渡応答特性を持たせるために何らかの特性を犠牲にしているのが現状である。

従来型の高精度定電流出力のＬＥＤドライバＩＣの動作説明および高速過渡応答特性に対する問題点を図１および図２に関連付けて説明する。

図１は、従来型のＬＥＤドライバＩＣの出力部の等価回路である。図２は、図１の回路の内部ノード電圧と出力電流の関係を示すタイミングチャートである。

図１の回路は、ｐチャネルＭＯＳトランジスタＰ１、ｎチャネルＭＯＳトランジスタＮ１〜Ｎ５、電流源Ｉ１、および演算増幅器（オペアンプ）ＡＭＰ１を有している。

図１の回路において、トランジスタＮ１とトランジスタＮ２とは、スイッチとしてのトランジスタＰ１を介してゲート電圧が同じになるように構成されたカレントミラー回路として機能する。
トランジスタＮ２に基準電流Ｉｒｅｆを流すとトランジスタＮ１にもそのミラー電流が流れ、出力電流Ｉｏを作り出している。

今、トランジスタＮ２とトランジスタＮ１が同じ構造のトランジスタであり、各々のトランジスタのサイズ比が１：ｎであると仮定すると、出力電流Ｉｏは、Ｉｏ＝ｎ＊Ｉｒｅｆで求まる電流となる。このままの回路でも定電流出力特性を得ることはできる。

しかしながら、この回路方式では、出力電圧の変動に伴って出力電流が変化してしまう問題がある。これはトランジスタ自身の特性によるものであり、一般にアーリー電圧効果と呼ばれるものである。

このアーリー電圧効果による出力電流の変化をなくす方法として用いられるのが、図１の回路のトランジスタＮ１とトランジスタＮ５をカスコード接続する構成を採用する方法である。
この方法は、電流はカスコード接続された図中下側（基準電位側）のトランジスタＮ１を一定条件のもとで動作させ、上側（出力端側）のトランジスタＮ５を出力電圧の変動に合わせて動作させることで出力電流の変動を抑える回路方式である。
そして、このカスコード接続されたトランジスタＮ５を制御するために、オペアンプＡＭＰ１を用いている。

オペアンプＡＭＰ１の非反転入力端子（＋）は、基準電流Ｉｒｅｆを作るトランジスタＮ２のゲート電極に接続されている。オペアンプＡＭＰ１の反転入力端子（−）は、カスコード接続の上側の出力トランジスタＮ５のソース電極に接続されている。
オペアンプＡＭＰ１の出力は、上側のトランジスタＮ５のゲート電極に接続されている。そして、オペアンプは、非反転入力端子（＋）の電圧Ｖｓ１と反転入力端子（−）の電圧Ｖｓ４（トランジスタＮ５のドレイン電位）が同電位になるように動作する。
これにより、カレントミラー回路を構成するトランジスタＮ２とトランジスタＮ１に同じゲート電位とドレイン電圧が与えられることになり、出力電圧の変動を受けない動作が可能になる。

この状態で出力電圧が上昇したと仮定すると、トランジスタＮ５のＶｄｓ（ソース、ドレイン間電圧）が大きくなり、電流が多く流れようとする。
ところが、下側のトランジスタＮ１はＯＮ状態のとき一定の電流しか駆動できないので、オペアンプＡＭＰ１はトランジスタＮ５のゲート電圧を下げて、Ｖｄｓが大きくなって電流が増える分を減らすように動く。
逆に、Ｖｄｓが小さくなったときはゲート電圧を上げる制御をする。
このように、オペアンプＡＭＰ１は負帰還回路として動作し、出力トランジスタＮ５のゲート電位を出力電圧の変動に合わせて制御して出力電流を一定にする働きをする。

高精度の定電流出力特性を得るためには、出力電圧の変動による電流の変化をなくすために、カスコード接続された出力部のトランジスタをオペアンプで帰還をかけて制御する方法が一般的である。
そして、この回路方式では、オペアンプ自身の過渡応答特性がＬＥＤドライバの出力過渡応答の特性を決定することになる。
ここで挙がってくるのが、この回路方式による高速過渡応答特性に対する問題である。

一般にオペアンプで制御する場合、高速にスイッチングさせることが難しい。これはオペアンプに起因する次の特性によるところである。
オペアンプは出力を入力に負帰還をかけて使用することが多く、ここで説明した回路でも負帰還をかけて使用している。

オペアンプは、信号の増幅器として使用されるのが一般的であり、増幅機能が特化されている。
このように、特化した増幅機能を持った回路の出力を入力に帰還させて使用する場合、発振の問題が考慮される。オペアンプが発振する１つの条件は、帰還をかけた回路の増幅利得が１以上であることである。また、２つ目の条件は、帰還による出力と入力との位相のズレが３６０度以上になっていることの２点である。
一般的に、帰還をかけた場合に増幅利得を１より小さくすることはないので、位相のズレに起因する発振を防ぐために、位相補償用の容量を用いる。
この位相補償用の容量がオペアンプの過渡応答特性を決める要因となっている。

オペアンプの過渡応答特性の指標となるスルーレート（ＳＲ）は次式により求めることができる。

［数１］
ＳＲ＝I／Ｃ（式１）
ただし、Ｃは位相補償用容量を、Ｉは位相補償用容量をチャージする電流を示す。

安定した動作を確保するためには位相補償用の容量を大きくすれば良い。
しかしながら、この場合、スルーレートの値が小さくなって応答速度が遅くなる。電流を増加させれば応答を速くすることができるが、消費電力が増加する。
容量値を大きくし、かつ電流も多くとれるようにするには回路規模が大きくなりチップサイズに与える影響が大きくなる。
市販されている専用のオペアンプＩＣの中には、応答特性を表すスルーレートの値が数１００Ｖ／μＳＥＣといった高速オペアンプも存在する。ただし、これは専用に作られたオペアンプＩＣであり、このような高機能特性を実現するためには、回路の構成が複雑になり、またチップサイズも大きくなるのが現状である。

通常、ＬＥＤドライバＩＣは、８出力または１６出力で構成されており、高精度定電流出力特性を持ち、高速過渡応答特性に対応させるため、各出力に高機能オペアンプを造り込むことは現実的ではない。

図２は、図１の回路の各電位と出力電流Ｉｏの関係をタイミングチャートで示したものである。

出力トランジスタＮ１のＯＮ／ＯＦＦを制御する制御信号ＯＥは、ロー（ＬＯＷ）状態で出力ＯＮ、ハイ（ＨＩＧＨ）状態で出力ＯＦＦとなる。
図２のタイミングチャートでは、制御信号ＯＥがハイ状態からロー状態に変わり、あるパルス幅を持ってロー状態が続いた後、ハイ状態に変化し、またあるパルス幅を持ってハイ状態が続いた後、再びロー状態に変化する一連のタイミングを示している。

制御信号ＯＥがハイからローに変化し、あるパルス幅を持ってハイに戻る動作を見てみる。
制御信号ＯＥがハイ状態のとき、基準トランジスタＮ２と出力トランジスタＮ１のゲート間にあるトランジスタＰ１はＯＦＦしている。
またこのとき、トランジスタＮ１のゲートと接地電位ＧＮＤとの間にあるトランジスタＮ３がＯＮしており、トランジスタＮ１のゲートはトランジスタＮ３を介して接地電位ＧＮＤにプルダウンされている。
この状態では、出力トランジスタＮ１はＯＦＦしている。
また、上側の出力トランジスタＮ５も、トランジスタＮ５のゲート、ソース間にあるトランジスタＮ４がＯＮしていることにより、ゲート電位とソース電位が同電位となりＯＦＦしている。

制御信号ＯＥがロー状態に変化すると、トランジスタＮ３はＯＦＦし、トランジスタＰ１はＯＮする。これにより、出力トランジスタＮ１のゲート電位Ｖｓ２はトランジスタＰ１を介してトランジスタＮ２のゲート電位Ｖｓ１と同電位となる。
このときのスイッチング速度は、基準電流ＩｒｅｆとトランジスタＰ１のＯＮ抵抗およびトランジスタＮ１のゲート容量で決まるＲＣ時定数で決まるが、通常、オペアンプＡＭＰ１の応筈速度よりも速く設定されている。

ここで問題となるはトランジスタＮ５の動作である。トランジスタＮ５ゲート電位（Ｖｓ３）の変化は、オペアンプＡＭＰ１の出力段のドライブ電流でトランジスタＮ５のゲート容量をチャージする時間で決まる。

ここまで述べてきたように、オペアンプのドライブ能力は、発振の問題を考慮してあまり高く設定されない。
そのため、図２に示すＶｓ３のように、ゆるやかなカーブを描いてトランジスタＮ５のゲート電位は上昇する。出力トランジスタＮ５はこのゆるやかなゲート電位の上昇を受けて動作することになる。

図２に示す出力電流Ｉｏ波形の斜線部分が電流の流れている期間を示している。図２のタイミングチャートにおいて、電流Ｉｏが流れ始めるのが出力トランジスタＮ５のゲート電位Ｖｓ３がある電圧に達したときになっている。
これは出力トランジスタＮ５のゲート電位が閾値電圧に到達して初めて電流を駆動するからである。
そして、この閾値電圧に到達するまでの遅延時間とゲート電圧の緩やかな遷移が出力トランジスタＮ５の過渡応答特性の高速化を妨げる原因となっている。

本来、入力制御信号ＯＥと同じパルス幅の出力電流パルスが期待されるが、遅延時間により出力電流の減少が起きてしまう。
そして、最悪の場合は、入力制御信号の応答に出力の応答が間に合わず、出力電流パルスが全く出ないことが起きてしまう。

本発明は、高い電流精度を持った定電流出力特性に高速な過渡応答特性を兼ね備えることを可能にするドライバ回路を提供することにある。

本発明の第１の観点は、制御信号を受けて動作し、出力端から電流を引き込むことで駆動対象を駆動するドライバ回路であって、制御端子の電位が基準電流に基づいた電位に保持される第１の出力トランジスタと、一端子が上記出力端に接続され、上記第１の出力トランジスタとカスコード接続された第２の出力トランジスタと、上記第１の出力トランジスタの制御端子電位と上記第１および第２の出力トランジスタのカスコード接続ノード電位が同電位となるように、上記第２の出力トランジスタの制御端子の電位を制御する演算増幅器と、上記制御信号を受けてから所定時間で上記第２の出力トランジスタの上記制御端子電位を当該第２の出力トランジスタが電流駆動可能な電位にプリ設定するプリ設定回路とを有する。

好適には、上記プリ設定回路は、定電流回路と、上記定電流回路の出力と上記第２の出力トランジスタの制御端子との間に接続され、プリ制御信号によりオン、オフされるスイッチと、上記制御信号に基づいて上記プリ制御信号を生成して上記スイッチに供給するプリ制御信号生成回路と、を含む。

好適には、上記定電流回路は、上記第２の出力トランジスタの制御端子に供給する電流を、カンレトミラー回路により定電流を生成し供給する。

好適には、上記定電流回路は、ソースフォロワ駆動されるトランジスタにより電流を供給する。

好適には、上記定電流回路は、上記ソースフォロワ駆動されるトランジスタのゲート電位を、上記カスコード接続ノード電位に、トランジスタの閾値電圧を複数分加えた電位に設定する。

好適には、上記定電流回路は、上記ソースフォロワ駆動されるトランジスタのゲート電位を、上記カスコード接続ノード電位に、トランジスタの閾値電圧を２つ分加えた電位に設定し、上記プリ設定回路は、上記第２の出力トランジスタの制御端子の電位を、上記カスコード接続ノード電位に、当該第２の出力トランジスタの閾値電圧を加えた電位に設定する。

好適には、上記プリ制御信号生成回路は、アクティブレベルで供給される上記制御信号のレベルを反転する第１のインバータ回路と、上記第１のインバータ回路の出力レベルを反転する第２のインバータ回路と、上記第２のインバータ回路の出力を所定時間遅延させる遅延回路と、上記第１のインバータ回路の出力レベルと上記遅延回路の出力が同レベルの上記所定時間に上記プリ制御信号をアクティブで上記スイッチに出力する論理回路と、を含む。

好適には、上記遅延回路の遅延時間は、上記演算増幅器が上記第２の出力トランジスタの制御端子電位を電流駆動可能な電位にする時間と同じになるように設定されている。

本発明の第２の観点に係るドライバ回路は、電流供給端子に駆動電流を供給するドライバ回路であって、第１のトランジスタと、上記電流供給端子と上記第１のトランジスタとの間に接続された第２のトランジスタと、ダイオード接続され、上記第１のトランジスタと共にカレントミラー回路を構成する第３のトランジスタと、上記第１のトランジスタの制御端子と上記第３のトランジスタの制御端子との接続点に第１の入力端子が接続され、直列接続された上記第１のトランジスタと上記第２のトランジスタとの接続点に第２の入力端子が接続され、上記第２のトランジスタの制御端子を駆動する演算増幅器と、出力作動信号を制御端子に受け、上記第１のトランジスタの制御端子を駆動して上記第１のトランジスタの導通を制御する第４のトランジスタと、上記出力作動信号を制御端子に受け、上記第２のトランジスタの制御端子を駆動して上記第２のトランジスタの導通を制御する第５のトランジスタと、上記第２のトランジスタが上記演算増幅器の動作に応答して非導通状態から導通状態に遷移する際に、上記第２のトランジスタの制御端子に一時的に電流を供給する第６のトランジスタと、上記出力作動信号を入力し、上記第６のトランジスタが上記第２のトランジスタの制御端子に一時的に電流を供給するための制御信号を生成して上記第６のトランジスタの制御端子に供給する制御信号生成回路とを有し、上記制御信号により上記第６のトランジスタが駆動される時間が上記演算増幅器の応答速度に応じて設定される。

本発明によれば、高い電流精度を持った定電流出力特性に高速な過渡応答特性を兼ね備えることができる。

以下、本発明の実施形態を図面に関連付けて説明する。
本実施形態においては、ＬＥＤ素子を駆動するＬＥＤドライバ回路を例に説明する。

図３は、本発明の第１の実施形態に係るＬＥＤドライバ回路の構成例を示す回路図である。

本ＬＥＤドライバ回路１００は、ｐチャネルＭＯＳトランジスタＰ１０１〜Ｐ１１０、ｎチャネルＭＯＳトランジスタＮ１０１〜Ｎ１１３、電流源Ｉ１０１、オペアンプＡＭＰ１０１、抵抗素子Ｒ１０１、容量Ｃ１０１、および制御信号ＯＥの入力端子Ｔ１０１を有している。

ドライバ回路１００において、第１の出力トランジスタＮ１０１のソースが接地電位ＧＮＤ（基準電位Ｖｓｓ）に接続され、ドレインが第２の出力トランジスタＮ１０５のソースに接続され、その接続点によりカスコード接続ノードｓ４が形成されている。このカスコード接続ノードｓ４はオペアンプＡＭＰ１０１の反転入力端子（−）に接続されている。
このように、第１の出力トランジスタＮ１０１と第２の出力トランジスタＮ１０５はカスコード接続され、その接続点によりカスコード接続ノードｓ４が形成されている。
出力トランジスタＮ１０５のドレイン側に出力端ＴＯが形成され、この出力端ＴＯに駆動対象のＬＥＤのカソード側が接続される。ＬＥＤは出力トランジスタＮ１０５のドレインと電源電位ＶＤＤ（たとえば１７Ｖ）間に１または複数直列に接続される。

基準トランジスタＮ１０２のソースが接地電位ＧＮＤに接続され、ドレインが電流源Ｉ１０１に接続され、ゲートが自身のドレイン、スイッチとしてのトランジスタＰ１０１のソースおよびオペアンプＡＭＰ１０１の非反転入力端子（＋）に接続され、その接続点によりノードｓ１が形成されている。
トランジスタＮ１０３のソースが接地電位ＧＮＤに接続され、ドレインがトランジスタＰ１０１のドレインおよび出力トランジスタＮ１０１のゲートに接続され、その接続点によりノードｓ２が形成されている。

スイッチとしてのトランジスタＮ１０４のソースがカスコード接続ノードｓ４に接続され、ドレインが第２の出力トランジスタＮ１０５のゲート、オペアンプＡＭＰ１０１の出力およびトランジスタＰ１０２のドレインに接続され、その接続点によりノードｓ３が形成されている。
そして、スイッチとしてのトランジスタＰ１０１およびトランジスタＮ１０４のゲートが、ローレベルでアクティブの制御信号ＯＥの入力端子Ｔ１０１に共通に接続されている。

これらのトランジスタＰ１０１、トランジスタＮ１０１〜Ｎ１０５、オペアンプＡＭＰ１０１、および電流源Ｉ１０１によりＬＥＤドライバ回路１００の出力部１０１が構成されている。出力部１０１は、図１の回路に相当する部分である。

プリ設定回路を構成するスイッチとしてのトランジスタＰ１０２のドレインがノードｓ３（第２の出力トランジスタＮ１０５のゲート）に接続されている。
トランジスタＰ１０３およびトランジスタＮ１０６のゲートが制御信号ＯＥの入力端子Ｔ１０１に接続されている。トランジスタＰ１０３のソースが電源電位Ｖｃｃ（たとえば３Ｖ〜５．５Ｖ）に接続され、ドレインがトランジスタＮ１０６のドレインに接続され、その接続点によりノードｓ５が形成されている。トランジスタＮ１０６のソースが接地電位ＧＮＤに接続されている。
トランジスタＰ１０３およびトランジスタＮ１０６によりＣＭＯＳインバータ回路ＩＮＶ１０１が構成されている。

トランジスタＰ１０４およびトランジスタＮ１０７のゲートがノードｓ５に接続されている。トランジスタＰ１０４のソースが電源電位Ｖｃｃに接続され、ドレインがトランジスタＮ１０７のドレインに接続され、その接続点によりノードｓ６が形成されている。トランジスタＮ１０７のソースが接地電位ＧＮＤに接続されている。
トランジスタＰ１０４およびトランジスタＮ１０７によりＣＭＯＳインバータ回路ＩＮＶ１０２が構成されている。

抵抗素子Ｒ１０１の一端がノードｓ６に接続され、他端が容量Ｃ１０１の第１電極、トランジスタＰ１０６およびトランジスタＮ１０９のゲートに接続され、その接続点によりノードｓ９が形成されている。容量Ｃ１０１の第２電極は接地電位ＧＮＤに接続されている。
抵抗素子Ｒ１０１および容量Ｃ１０１により遅延回路（時定数回路）１０２が構成されている。遅延回路１０２はＣＭＯＳインバータ回路ＩＮＶ１０２の出力レベルの次段のＮＡＮＤ１０３の入力への伝達を所定時間だけ遅延させる機能を有する。

トランジスタＰ１０５およびトランジスタＮ１０８のゲートがＣＭＯＳインバータ回路ＩＮＶ１０１の出力ノードｓ５に接続されている。また、トランジスタＰ１０６およびトランジスタＮ１０９のゲートが遅延回路（時点数回路）１０２の出力ノードｓ９に接続されている。
トランジスタＰ１０５およびトランジスタＰ１０６の各ソースが電源電位Ｖｃｃに接続され、各ドレインがトランジスタＮ１０９のドレインに接続され、その接続点によりノードｓ７が形成されている。
トランジスタＮ１０９のソースがトランジスタＮ１０８のドレインに接続され、トランジスタＮ１０８のソースが接地電位ＧＮＤに接続されている。
これらトランジスタＰ１０５，Ｐ１０６、およびトランジスタＮ１０８，Ｎ１０９によりＮＡＮＤ回路（論理回路）１０３が構成されている。

そして、ＮＡＮＤ回路１０３の出力ノードｓ７がトランジスタＰ１０２、トランジスタＰ１０７、トランジスタＮ１１０、およびトランジスタＰ１１０のゲートに接続されている。

トランジスタＰ１０７のソースが電源電位Ｖｃｃに接続され、ドレインがトランジスタＮ１１０のドレインに接続され、その接続点によりノードｓ８が形成されている。トランジスタＮ１１０のソースが接地電位ＧＮＤに接続されている。
トランジスタＰ１０７およびトランジスタＮ１１０によりＣＭＯＳインバータ回路ＩＮＶ１０３が構成されている。
そして、インバータ回路ＩＮＶ１０３の出力ノードｓ８がトランジスタＮ１１１のゲートに接続されている。

トランジスタＰ１１０のソースが電源電位Ｖｃｃに接続され、ドレインがトランジスタ１０８およびトランジスタ１０９の各ソースに接続されている。トランジスタＰ１０８のドレインがトランジスタＮ１１２のドレインに接続され、その接続点によりノードｓ１１が形成されている。
そして、トランジスタＰ１０８、Ｐ１０９、およびトランジスタＮ１１２，Ｎ１１３のゲートがノードｓ１１に接続されている。
トランジスタＰ１０９のドレインとトランジスタＮ１１３のドレインが接続され、その接続点によりノードｓ１０が形成されている。
トランジスタＮ１１２およびトランジスタＮ１１３の各ソースがトランジスタＮ１１１のドレインに接続され、トランジスタＮ１１１のソースが接地電位に接続されている。

これらのトランジスタＰ１０８，Ｐ１０９，Ｐ１１０、およびトランジスタＮ１１１，Ｎ１１２，Ｎ１１３によりクランプ機能付きの定電流回路１０４が構成されている。
そして、クランプ機能付きの定電流回路１０４の出力ノードｓ１０がトランジスタＰ１０２のソースに接続されている。

本実施形態において、インバータ回路ＩＮＶ１０１，ＩＮＶ１０２，ＩＮＶ１０３、遅延回路１０２、ＮＡＮＤ回路１０３、スイッチとしてのトランジスタＰ１０２、定電流回路１０４により、プリ設定回路１１０が構成されている。
そして、インバータ回路ＩＮＶ１０１，ＩＮＶ１０２、遅延回路１０２、およびＮＡＮＤ回路１０３によりプリ制御信号生成回路１１１が構成されている。

以下、上記構成を有するドライバ回路１００の動作を図３および図４に関連付けて説明する。

図４は、図３の回路の内部電圧と出力電流の関係をタイミングチャートとして示したものである。

本ドライバ回路１００の特徴は、出力トランジスタＮ１０１、Ｎ１０５をＯＮ／ＯＦＦ制卸する制御信号ＯＥがロー（ＬＯＷ）状態になった後、出力トランジスタＮ１０５のゲートがオペアンプＡＭＰ１０１によって望まれるゲート電位まで充電されるときに、本実施形態で設けた回路を使って高速に望まれるゲート電位まで到達させることで、遅延時間を減少させ、これにより定電流出力の過渡応答特性の高速化を可能にしていることである。
本実施形態のドライバ回路１００は、前もって補助的に出力トランジスタＮ１０５のゲート電位を充電することができ、高精度定電流出力の過渡応答速度の高速化を実現している。
以下、図４のタイミングチャートに関連付けて図３の回路の具体的な動作原理を説明する。

制御信号ＯＥがハイ（ＨＩＧＨ）からローに変化し、あるパルス幅を持ってハイに戻る動作を見てみる。
この入力制御信号ＯＥのハイからローへの変化に応答してトランジスタＮ１０３がＯＦＦ、トランジスタＰ１０１がＯＮとなる。
これにより、カレントミラー回路を構成するトランジスタＮ１０２のゲートと出力トランジスタＮ１０１のゲートがトランジスタＰ１０１を介して同電位に接続される。
カスコード接続された図中上側の第２の出力トランジスタＮ１０５のゲートとソースを接続していたトランジスタＮ１０４はＯＦＦし、出力トランジスタＮ１０５はオペアンプＡＭＰ１０１の出力に接続されたノードｓ３の電位Ｖｓ３に応じて電流を駆動し始める。

図３において、トランジスタＰ１０２は、出力トランジスタＮ１０５のゲートを補助的に充電するための回路である。このトランジスタＰ１０２を制御するプリ制御信号（ノードｓ７から出力される）は、インバータ回路ＩＮＶ１０１，ＩＮＶ１０２、遅延回路１０２、およびＮＡＮＤ回路１０３で構成される回路で作り出される。

出力トランジスタのＯＮ／ＯＦＦを制御する制御信号ＯＥがハイからローに変化すると、トランジスタＰ１０３とトランジスタＮ１１０６とで構成されるインバータ回路ＩＮＶ１０１の出力ノードｓ５はローからハイに変化する。
制御信号ＯＥがハイ状態のとき、ノードｓ５の電位がロー状態であり、ノードｓ９の電位はトランジスタＰ１０４とＮ１０７で構成されるインバータ回路ＩＮＶ１０２の出力としてハイ状態になっており、ＮＡＮＤ回路１０３の出力（ノードｓ７）からハイ状態の信号が出力されている。
制御信号ＯＥがローに変化することでインバータ回路ＩＮＶ１０１の出力ノードｓ５の電位はハイ状態となり、ノードｓ９の電位はローに変化しようとする。

しかしながら、本ドライバ回路１００においては、トランジスタＰ１０４とＮ１０７とで構成されるインバータ回路ＩＮＶ１０２の出力とＮＡＮＤ回路１０３の入力（トラジスタＰ１０６とＮ１０９のゲート）の間に抵抗素子Ｒ１０１と容量Ｃ１０１とで構成される遅延回路１０２が設けられている。

この遅延回路１０２による遅延時間の期間、ノードｓ９の電位はハイ状態のままとなっている。
２入力ＮＡＮＤ回路１０３の２入力ともにハイ状態の信号が与えられているので、ＮＡＮＤ回路１０３の出力（ノードｓ７）はロー状態となり、その信号を入力として受けるトランジスタＰ１０７とＮ１１０とで構成されるインバータ回路ＩＮＶ１０３の出力（ノードｓ８）はハイ状態となる。
このノードｓ７の信号が出力トランジスタＮ１０５のゲート電位を補助的に充電するトランジスタＰ１０２の制卸信号となる。
このトランジスタＰ１０２がＯＮしている期間、出力トランジスタＮ１０５のゲート電位Ｖｓ３が補助的に充電されることで、図４に示されるような高速な過渡応答を実現でき、このゲート電位を受けて出力トランジスタＮ１０５が動作することになり、図４に示される出力電流Ｉｏの波形を得ることが可能となる。

このように入力制御信号ＯＥのパルスに対して期待される出力電流パルスが実現され、速い入力制御信号に追従できる高速な過渡応答を可能にする。
抵抗素子Ｒ１０１と容量Ｃ１０１とで構成される遅延回路１０２の遅延時間はＲＣ時定数で求められる。
この遅延時間は、オペアンプＡＭＰ１０１が出力トランジスタＮ１０５のゲートを充電する時間と同じになるように設定される。また、オペアンプの過渡応答特性に応じて設定される。

出力トランジスタＮ１０５のゲートを補助的に充電するトランジスタＰ１０２のソース電位は、出力部に簡易的に設けられた定電流回路１０４に接続されている。
この定電流回路１０４は、上述したように、トランジスタＰ１０８，Ｐ１０９、Ｐ１１０，Ｎ１１１，Ｎ１１２、Ｎ１１３とで構成されている。
定電流回路１０４において、定電流を決定する回路はＮＭＯＳトランジスタＮ１１２
とＰＭＯＳトランジスタＰ１０８とで構成される回路であり、それらトランジスタはともにダイオード接続されており、電源電圧をそれぞれダイオードで分割する回路になっている。
当該定電流回路の電流は、それぞれのダイオード接続されたトランジスタＮ１１２とトランジスタＰ１０８に同じ電流が流れる動作点をもって安定する。
トランジスタＰ１０９のゲートはトランジスタＰ１０８のゲートに接続され、またトランジスタＮ１１３のゲートはトランジスタＮ１１２のゲートに接続され、それぞれカレントミラー回路の構成となっている。
そしてトランジスタＰ１０９のドレインとトランジスタＮ１１３のドレインが接続され、その接続されたノードが補助的に出力トランジスタＮ１０５のゲートを充電するトランジスタＰ１０２のソースに接続される。
トランジスタＰ１０２を介した充電に使われる電流は、定電流回路１０４のトランジスタＰ１０９から供給されることになる。
トランジスタＰ１１０とトランジスタＮ１１１は定電流回路の動作を制御するための回路として用いられている。補助回路が動作しないときはそれぞれのトランジスタをＯＦＦすることで静的な消費電力の増加を防いでいる。

図５は、本発明の第２の実施形態に係るＬＥＤドライバ回路の構成例を示す回路図である。

本第２の実施形態に係るドライバ回路１００Ａは、第１の実施形態に係るドライバ回路１００の特性を向上させ得る回路として構成されている。
図３の回路においては、トランジスタＰ１０２を介して出力トランジスタＮ１０５のゲートを補助的に充電するとき、補助的に充電されたことによるゲート電位にバラツキを持つおそれがある。
また、充電に使用する電流を大きくするためには、カレントミラー回路の電流そのものを大きくする必要があり、充電に必要のない電流を過渡的ではあるが増加させる必要がある。

図５の回路は出力トランジスタＮ１０５のゲートを充電する電流をカレントミラー回路で構成される定電流回路で作り出す方式ではなく、図５に示すようにＮＭＯＳトランジスタＮ１１３のドレインを電源電位Ｖｃｃに接続したソースフォロワにより供給することにより、電流駆動能力を向上させている。
また、定電流回路１０４Ａにおいて、新たにトランジスタＰ１１１，Ｐ１１２、Ｎ１１４を設けている。
トランジスタＰ１１２のゲートはオペアンプＡＭＰ１０１の非反転入力端子（＋）に接続され、この非反転入力端子の電位は出力トランジスタＮ１０５のソース電位（ノードｓ４）と同電位になる。

トランジスタＰ１１１はダイオード接続され、ダイオード接続されたゲート（ノードｓ１１）はトランジスタＰ１１２のソースに接続されている。
トランジスタＰ１１１のソース電位は、［Ｖｓ４＋ＶＴＰ１１２（Ｐ１１２の閾埴電圧）＋ＶＴＰ１１１（Ｐ１１１の閾値電圧）］で表わされる。
この電位（ノードｓ１２）がトランジスタＮ１１３のゲート電位となる。このトランジスタＮ１１３によって駆動された電流は、トランジスタＰ１０２を介して出力トランジスタＮ１０５のゲートを充電する。このとき充電された出力トランジスタＮ１０５のゲート電位は、トランジスタＮ１１３のゲート電位から閾値電圧ＶＴＮ１１３を引いた電位となる。よって、トランジスタＮ１０５のゲート電位Ｖｓ３は次式により求まる電位となる。

［数２］
Ｖｓ３＝｛Ｖｓ４＋ＶＴＰ１１２＋ＶＴＰ１１１｝−ＶＴＮ１１３（式２）

ここで、それぞれの閾直電圧が等しいと仮定し、ＶＴＰ１１２＝ＶＴＰ１１１＝ＶＴＮ１１３＝Ｖｔとすると、式２より次式が与えられる。

［数３］
Ｖｓ３（Ｎ１０５のゲート電位）＝Ｖｓ４＋Ｖｔ

これは、第２の出力トランジスタＮ１０５のソース電圧Ｖｓ４にトランジスタＮ１０５の閾値電圧を加えた電位あり、本来望まれるゲート電位となっている。
このように、補助的に充電されるゲート電位が電源電圧の変動に依存しない回路となっている。
また、充電電流を増加させたい場合は、ソースフォロワで駆動しているトランジスタＮ１１３のトランジスタサイズを大きくすることで、定電流回路１０４Ａのバイアス電流を増加させることなく電流駆動能力を向上させることが可能である。

以上説明したように、本実施形態によれば、駆動出力のＯＮ／ＯＦＦを制御する制御信号ＯＥが出力をＯＮにするハイからローへ変化するとき、インバータ回路ＩＮＶ１０１，ＩＮＶ１０２、ＮＡＮＤ回路１０３、遅延回路１０２で一時的に出力トランジスタＮ１０５のゲートに充電電流を供給するためのプリ制御信号を作り出す。
この一時的なプリ制御信号は、遅延回路１０２のＲＣ時定数によって決まる遅延を利用し、過渡的に２入力ＮＡＮＤ回路１０３の２入力が共にハイ状態となる期間を利用して、補助的に出力トランジスタＮ１０５のゲートを充電するトランジスタＰ１０２を駆動する。
トランジスタＰ１０２の電流源は、トランジスタＰ１０８，Ｐ１０９，Ｐ１１０，Ｎ１１１，Ｎ１１２，Ｎ１１３で構成されるカレントミラー回路を用いた定電流回路である。
この定電流回路からの電流がトランジスタＰ１０２を介して出力トランジスタＮ１０５のゲートを望まれる電位まで高速に充電する。
この動作により、出力トランジスタが駆動し始めるまでの遅延時間を短縮することができ、定電流出力の高速過渡応答特性を実現することができる。
また補助的に充電するトランジスタＰ１０２が動作する期間は、抵抗素子Ｒ１０１と容量Ｃ１０１とで決まるＲＣ時定数の遅延時間分だけであり、トランジスタＰ１０２は定常状態では動作しない。
よって、静的な消費電力を増加させることなく、定電流出力の高速過渡応答特性を実現することができる。

帰還回路として用いられているオペアンプの特性に依存していた出力特性を新たに設けた回路が補助的に向上させることで、オペアンプの特性に依存しない出力の過渡応筈の高速化を可能にする。
また、簡単な回路構成によりチップサイズへの影響も小さく抑えられる。
オペアンプ自身の最適設計（広帯域、高ドライブ）を必要としない。また発振等の問題を考慮し直すこともなく安定した出力特性を得ることが可能である。
静的な消費電力の増加がないのでシステムの低消費電力化への対応も可能である。

従来型のＬＥＤドライバＩＣの出力部の等価回路である。図１の回路の内部ノード電圧と出力電流の関係を示すタイミングチャートである。本発明の第１の実施形態に係るＬＥＤドライバ回路の構成例を示す回路図である。図３の回路の内部電圧と出力電流の関係をタイミングチャートとして示す図である。本発明の第２の実施形態に係るＬＥＤドライバ回路の構成例を示す回路図である。

符号の説明

１００，１００Ａ・・・ドライバ回路、Ｐ１０１〜Ｐ１１２・・・ｐチャネルＭＯＳトランジスタ、Ｎ１０１〜Ｎ１１４・・・ｎチャネルＭＯＳトランジス、Ｉ１０１・・・電流源、ＡＭＰ１０１・・・オペアンプ、Ｒ１０１・・・抵抗素子、Ｃ１０１・・・容量、ＯＥ・・・制御信号、１０１・・・出力部、１０２・・・遅延回路、１０３・・・ＮＡＮＤ回路、１０４，１０４Ａ・・・定電流回路、１１０，１１０Ａ・・・プリ設定回路。

Claims

制御信号を受けて動作し、出力端から電流を引き込むことで駆動対象を駆動するドライバ回路であって、
制御端子の電位が基準電流に基づいた電位に保持される第１の出力トランジスタと、
一端子が上記出力端に接続され、上記第１の出力トランジスタとカスコード接続された第２の出力トランジスタと、
上記第１の出力トランジスタの制御端子電位と上記第１および第２の出力トランジスタのカスコード接続ノード電位が同電位となるように、上記第２の出力トランジスタの制御端子の電位を制御する演算増幅器と、
上記制御信号を受けてから所定時間で上記第２の出力トランジスタの上記制御端子電位を当該第２の出力トランジスタが電流駆動可能な電位にプリ設定するプリ設定回路と
を有するドライバ回路。
上記プリ設定回路は、
定電流回路と、
上記定電流回路の出力と上記第２の出力トランジスタの制御端子との間に接続され、プリ制御信号によりオン、オフされるスイッチと、
上記制御信号に基づいて上記プリ制御信号を生成して上記スイッチに供給するプリ制御信号生成回路と、を含む
請求項１記載のドライバ回路。
上記定電流回路は、
上記第２の出力トランジスタの制御端子に供給する電流を、カンレトミラー回路により定電流を生成し供給する
請求項２記載のドライバ回路。
上記定電流回路は、
ソースフォロワ駆動されるトランジスタにより電流を供給する
請求項２記載のドライバ回路。
上記定電流回路は、
上記ソースフォロワ駆動されるトランジスタのゲート電位を、上記カスコード接続ノード電位に、トランジスタの閾値電圧を複数分加えた電位に設定する
請求項４記載のドライバ回路。
上記定電流回路は、
上記ソースフォロワ駆動されるトランジスタのゲート電位を、上記カスコード接続ノード電位に、トランジスタの閾値電圧を２つ分加えた電位に設定し、
上記プリ設定回路は、
上記第２の出力トランジスタの制御端子の電位を、上記カスコード接続ノード電位に、当該第２の出力トランジスタの閾値電圧を加えた電位に設定する
請求項４記載のドライバ回路。
上記プリ制御信号生成回路は、
アクティブレベルで供給される上記制御信号のレベルを反転する第１のインバータ回路と、
上記第１のインバータ回路の出力レベルを反転する第２のインバータ回路と、
上記第２のインバータ回路の出力を所定時間遅延させる遅延回路と、
上記第１のインバータ回路の出力レベルと上記遅延回路の出力が同レベルの上記所定時間に上記プリ制御信号をアクティブで上記スイッチに出力する論理回路と、を含む
請求項２から６のいずれか一に記載のドライバ回路。
上記遅延回路の遅延時間は、
上記演算増幅器が上記第２の出力トランジスタの制御端子電位を電流駆動可能な電位にする時間と同じになるように設定されている
請求項７記載のドライバ回路。
電流供給端子に駆動電流を供給するドライバ回路であって、
第１のトランジスタと、
上記電流供給端子と上記第１のトランジスタとの間に接続された第２のトランジスタと、
ダイオード接続され、上記第１のトランジスタと共にカレントミラー回路を構成する第３のトランジスタと、
上記第１のトランジスタの制御端子と上記第３のトランジスタの制御端子との接続点に第１の入力端子が接続され、直列接続された上記第１のトランジスタと上記第２のトランジスタとの接続点に第２の入力端子が接続され、上記第２のトランジスタの制御端子を駆動する演算増幅器と、
出力作動信号を制御端子に受け、上記第１のトランジスタの制御端子を駆動して上記第１のトランジスタの導通を制御する第４のトランジスタと、
上記出力作動信号を制御端子に受け、上記第２のトランジスタの制御端子を駆動して上記第２のトランジスタの導通を制御する第５のトランジスタと、
上記第２のトランジスタが上記演算増幅器の動作に応答して非導通状態から導通状態に遷移する際に、上記第２のトランジスタの制御端子に一時的に電流を供給する第６のトランジスタと、
上記出力作動信号を入力し、上記第６のトランジスタが上記第２のトランジスタの制御端子に一時的に電流を供給するための制御信号を生成して上記第６のトランジスタの制御端子に供給する制御信号生成回路と、
を有し、
上記制御信号により上記第６のトランジスタが駆動される時間が上記演算増幅器の応答特性に応じて設定されるドライバ回路。
上記制御信号生成回路が、上記出力作動信号に遅延を与える遅延回路と、遅延が与えられた出力作動信号と遅延が与えられていない出力作動信号との論理演算により上記制御信号を生成する論理演算回路とを有する、
請求項９に記載のドライバ回路。
上記第６のトランジスタに電流を供給する電流供給回路を更に有し、
上記電流供給回路が、上記第６のトランジスタに電流を供給する第７のトランジスタと、制御端子が上記演算増幅器の第１の入力端子に接続された第８のトランジスタと、上記第７のトランジスタの制御端子と上記第８のトランジスタとの間に接続されると共にダイオード接続された第９のトランジスタとを含む、
請求項９又は１０に記載のドライバ回路。
上記第２のトランジスタの制御端子の電圧が上記第１のトランジスタと上記第２のトランジスタとの接続点の電位に上記第２のトランジスタの閾値を加えた電位になるように、上記第６のトランジスタが上記第２のトランジスタの制御端子を駆動する、
請求項１１に記載のドライバ回路。