JP2003241705A - 表示装置用電源回路、その制御方法および表示装置ならびに電子機器 - Google Patents

表示装置用電源回路、その制御方法および表示装置ならびに電子機器

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JP2003241705A JP2002291154A JP2002291154A JP2003241705A JP 2003241705 A JP2003241705 A JP 2003241705A JP 2002291154 A JP2002291154 A JP 2002291154A JP 2002291154 A JP2002291154 A JP 2002291154A JP 2003241705 A JP2003241705 A JP 2003241705A
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Abstract

(57)【要約】 【課題】 オン状態の画素数に応じて輝度が変化してし
まうのを防止する。 【解決手段】 電源回路１３０は、画素１４００のオン
またはオフを規定するオンオフデータＲＤから、オン状
態となる画素１４００の総和を算出するとともに、算出
した画素の総和が大きくなるにつれて、表示パネル１４
０に供給する電源電圧Ｖｄｄの出力インピーダンスを小
となるように制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、各画素に電源電圧
を供給する表示装置用電源回路、その制御方法、およ
び、該電源回路を用いた表示装置ならびに電子機器に関
する。
【０００２】
【従来の技術】有機ＥＬ（Electro Luminescent）素子
や液晶素子のような電気光学素子を画素に用いた表示装
置においては、種々の構成が知られている。例えば、各
画素に対し、画素のオンオフを規定するデータ（ビッ
ト）を供給するとともに、電気光学素子に対し、当該デ
ータにしたがって電源電圧を印加させるか否かが定めら
れる構成が知られている。これによって、当該画素はオ
ン状態／オフ状態のいずれかとなって、所定の内容が表
示される。
【特許文献１】特開平１１−２８８２５５
【０００３】
【発明が解決しようとする課題】しかしながら、比較的
広い面積にわたって画素がオン状態となるような画面を
表示させると、負荷が高くなるために電源電圧が低下し
て、オン状態における画素が本来の輝度よりも暗くなっ
てしまう、という問題があった（オン状態が点灯状態に
相当する場合）。上記問題を解決すべく、本発明の目的
は、オン画素による表示面積の広狭に応じて輝度が変化
してしまうのを防止した表示装置用電源回路、その制御
方法、および、当該電源回路を用いた表示装置ならびに
電子機器を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電源回路は、電源電圧に対する通電に
よりオン状態、または、非通電によりオフ状態となる画
素を有する表示パネルに対し、前記電源電圧を供給する
電源回路であって、前記表示パネルにおいてオン状態と
なる画素の総和を算出する算出回路と、前記表示パネル
に対して、出力インピーダンスを可変として前記電源電
圧を供給する電圧生成回路と、前記算出回路によって算
出された画素の総和が大きくなるにつれて、前記電圧生
成回路の出力インピーダンスを小となるように制御する
制御回路とを具備する構成を特徴とする。この構成によ
れば、オン画素の総和を算出し、算出した総和が大きく
なるにつれて、電源電圧を出力する電圧生成回路の出力
インピーダンスを小となるように制御するので、オン画
素の総和に依存して発生する電源電圧の変動が抑えられ
る。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施形態
に係る電源回路を適用した表示装置の全体構成を示すブ
ロック図である。この図に示されるように、表示装置１
００は、表示メモリ１１０と、ディスプレイコントロー
ラ１２０と、電源回路１３０と、表示パネル１４０と、
Ｙドライバ１５０と、Ｘドライバ１６０とを含む。
【０００６】これらのうち、表示メモリ１１０は、少な
くとも表示パネル１４０の解像度よりも多い記憶容量を
有する画面表示専用メモリであり、その記憶番地は、表
示パネル１４０の画素と一対一に対応し、各番地では、
対応する画素のオン状態（点灯状態）またはオフ状態
（非点灯状態）を規定するオンオフデータ（ビット）が
記憶される。
【０００７】ディスプレイコントローラ１２０は、図示
省略の上位制御回路から、表示内容を規定するオンオフ
データＷＤを供給した旨や、当該オンオフデータＷＤの
書込番地に関する情報などを含む命令ＷＣＭを受信する
と、当該命令ＷＣＭを解釈し、オンオフデータＷＤの書
込番地Ｗａｄを生成する一方、表示メモリ１１０からオ
ンオフデータを読み出すための読出番地Ｒａｄを、垂直
走査および水平走査にしたがった順番にて歩進するとと
もに、当該歩進と同期してクロック信号等を生成する。
これによって、表示メモリ１１０の書込側では、上位制
御回路から供給されるオンオフデータＷＤが書込番地Ｗ
ａｄに書き込まれる一方、読出側では、記憶されたオン
オフデータＲＤが表示パネル１４０に対する垂直走査お
よび水平走査にしたがった順番にて読み出される。な
お、ディスプレイコントローラ１２０によって生成され
るクロック信号等の詳細については後述する。
【０００８】表示パネル１４０は、本実施形態では縦１
２０行×横１６０列に画素１４００が配列する有機ＥＬ
装置である。詳細には、表示パネル１４０において画素
１４００は、互いに交差するように設けられた１２０本
の走査線１４１０と１６０本のデータ線１４２０との各
交差部分に、それぞれ設けられている。本件の特徴であ
る電源回路１３０は、表示メモリ１１０から読み出され
たオンオフデータＲＤによって点灯が規定された画素の
総和を算出し、当該算出結果に応じて、表示パネル１４
０における電源電圧Ｖｄｄを生成する。なお、電源回路
１３０の詳細については後述する。Ｙドライバ１５０
は、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ１２０を順番
に、１行目から１２０行目までの走査線１４１０の各々
にそれぞれ供給する。Ｘドライバ１６０は、表示メモリ
１１０から読み出されたオンオフデータＲＤを順番にラ
ッチして、１列目から１６０列目までのデータ線１４２
０の各々に、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１６
０として一斉に供給する。
【０００９】＜画素の構成＞次に、上述した画素１４０
０の詳細について説明する。図２は、互いに隣接するｉ
行目および（ｉ＋１）行目の走査線１４１０と、互いに
隣接するｊ列目および（ｊ＋１）行目のデータ線１４２
０との交差部分に対応して設けられた計４画素の構成を
示す回路図である。ここで、ｉは、走査線１４１０を一
般的に説明するために用いる記号であり、同様に、ｊ
は、データ線１４２０を一般的に説明するために用いる
記号である。
【００１０】図２に示されるように、各画素１４００
は、薄膜トランジスタ（Thin Film Transistor、以下
「ＴＦＴ」と省略する）１４３２、１４３４とＥＬ素子
１４５０とをそれぞれ有する。便宜上、ｉ行目の走査線
１４１０とｊ列目のデータ線１４２０との交差対応して
ｉ行ｊ列に位置する画素１４００に着目すると、当該画
素１４００のＴＦＴ１４３２は、ｊ列目のデータ線１４
２０とＴＦＴ１４３４のゲートｇとの間に介挿されてい
る。ＴＦＴ１４３２のゲートは、ｉ行目の走査線１４１
０に接続されているので、当該ＴＦＴ１４３２は、走査
信号ＹｉがＨレベルになるとオンするスイッチ、すなわ
ち、データ線１４２０をＴＦＴ１４３４のゲートｇに接
続するスイッチとして機能する。また、ＴＦＴ１４３４
のゲートｇ（ＴＦＴ１４３２のドレイン）には、容量１
４４０が寄生している。なお、本実施形態では、容量１
４４０として、ＴＦＴ１４３４の寄生容量を用いている
が、ＴＦＴ１４３４のゲートｇと一定電位の給電線（例
えば接地線）との間にコンデンサを設けて、該コンデン
サを容量１４４０として用いても良い。
【００１１】ＥＬ素子１４５０は、電源電圧Ｖｄｄの給
電線とＴＦＴ１４３４のドレインとの間にて順方向に介
挿されている。詳細には、ＥＬ素子１４５０の陽極は電
源電圧Ｖｄｄの給電線に接続される一方、ＥＬ素子１４
５０の陰極はＴＦＴ１４３４のドレインに接続されてい
る。また、ＴＦＴ１４３４のソースは、基準電圧Ｇｎｄ
に接地されている。ここで、ＥＬ素子１４５０は、共通
電極たる陽極と画素電極たる陰極との間に発光（ＥＬ）
層を挟持した構成であるが、詳細については本件と直接
関係しないので、その説明を省略する。
【００１２】この画素１４００では、走査信号ＹｉがＨ
レベルになったとき、ＴＦＴ１４３２がオンするので、
ＴＦＴ１４３４のゲートｇは、ｊ列目のデータ線１４２
０に印加されたデータ信号Ｘｊの論理レベルになるとと
もに、当該電圧に応じた電荷が容量１４４０に蓄積され
る。ここで、走査信号ＹｉがＨレベルになったとき、デ
ータ信号ＸｊがＨレベルであれば、ＴＦＴ１４３４がオ
ンするので、電源電圧Ｖｄｄが印加される結果、ＥＬ素
子１４５０はオン状態となって当該電圧に応じた輝度で
発光する一方、走査信号ＹｉがＨレベルになったとき、
データ信号ＸｊがＬレベルであれば、ＴＦＴ１４３４が
オフするので、電圧が印加されない結果、ＥＬ素子１４
５０はオフ状態となって非点灯状態（消灯状態）とな
る。次に、走査信号ＹｉがＬレベルになると、ＴＦＴ１
４３２はオフするが、ＴＦＴ１４３４のゲートｇは、容
量１４４０によって、ＴＦＴ１４３２がオフする直前の
データ信号Ｘｊの論理レベルに保持されている。したが
って、走査信号ＹｉがＨレベルからＬレベルに遷移して
も、ＴＦＴ１４３４のオンオフ状態は変化しないので、
ＥＬ素子１４５０の点灯または消灯状態が維持される。
【００１３】本実施形態において、ＥＬ素子１４５０
は、発光状態または消灯状態のいずれかにしかならない
が、その電流−電圧特性は、図３に示されるように、順
方向に印加される電圧がしきい値以上になると電流が一
気に流れ始めるダイオード特性である。このため、電源
電圧Ｖｄｄの変動幅ΔＶに対し、電流変化幅ΔＩｄは大
きくなる傾向にある。ＥＬ素子１４５０の発光輝度は、
ほぼ電流量と比例するので、電源電圧Ｖｄｄが少しでも
変動すると、電流量が大きく変化する結果、発光状態に
あるＥＬ素子１４５０の輝度も大きく変化してしまうこ
とになる。したがって、ＥＬ素子１４５０を用いた構成
では、電源電圧Ｖｄｄをいかにして一定に保つかが重要
となる。
【００１４】＜Ｙドライバ＞次に、上述したＹドライバ
１５０の詳細について説明する。図４は、Ｙドライバ１
５０の構成を示すブロック図である。この図に示される
ように、Ｙドライバ１５０は、一種のシフトレジスタで
あり、走査線１４１０の各行にそれぞれ対応して転送回
路１５１５を備える。
【００１５】このＹドライバ１５０には、ディスプレイ
コントローラ１２０によって生成されたクロック信号Ｙ
ＣＫおよびスタートパルスＤＹがそれぞれ供給されてい
る。このうち、前者のクロック信号ＹＣＫは、１水平走
査期間（１Ｈ）の逆数で示される周波数を有する。後者
のスタートパルスＤＹは、１垂直走査期間（１Ｆ）の開
始を規定する。
【００１６】ｉ行目の転送回路１５１５は、入力信号
を、クロック信号ＹＣＫの立ち上がり直前のレベルにラ
ッチして、当該ラッチした信号を、ｉ行目の走査線１４
１０に走査信号Ｙｉとして供給するとともに、次段たる
（ｉ＋１）行目の転送回路１５１５への入力信号として
供給する。ただし、１行目の転送回路１５１５の入力信
号はスタートパルスＤＹである。
【００１７】このような構成において、図５に示される
ように１垂直走査期間（１Ｆ）の最初に供給されるスタ
ートパルスＤＹが供給されると、当該スタートパルスＤ
Ｙは、クロック信号ＹＣＫの立ち上がり毎に順次シフト
されるとともに、当該シフトされた信号が、それぞれ
１、２、３、４、…、１２０行目の走査線１４１０の各
々に、それぞれ走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、
Ｙ１２０として出力される。このため、走査信号Ｙ１、
Ｙ２、Ｙ３、Ｙ４、…、Ｙ１２０は、スタートパルスＤ
ＹがＨレベルになって初めてクロック信号ＹＣＫが立ち
上がったタイミングから、順番に１水平走査期間（１
Ｈ）だけＨレベルになる。
【００１８】＜Ｘドライバ＞次に、上述したＸドライバ
１６０の詳細について説明する。図６は、Ｘドライバ１
６０の構成を示すブロック図である。この図に示される
ように、Ｘドライバ１６０は、データ線１４２０の各列
にそれぞれ対応して、転送回路１６１５と、レジスタ
（Ｒｅｇ）１６２０と、ラッチ回路（Ｌ）１６３０とを
有する。
【００１９】このＸドライバ１６０には、ディスプレイ
コントローラ１２０によって生成されたクロック信号Ｘ
ｓＣＫ、スタートパルスＤＸ、ラッチパルスＬＰと、表
示メモリ１１０から読み出されたオンオフデータＲＤと
がそれぞれ供給されている。このうち、クロック信号Ｘ
ｓＣＫは、転送回路１６１５に対して入力信号を転送さ
せるための信号であり、読出番地Ｒａｄの歩進間隔と同
一周期である。スタートパルスＤＸは、１行分のオンオ
フデータＲＤの読出開始タイミングにおいて出力され
る。ラッチパルスＬＰは、１行分のうち、最終１６０列
のオンオフデータＲＤが読み出された直後のタイミング
にて出力され、１水平走査期間の開始を規定する。
【００２０】ｊ列目の転送回路１６１５は、入力信号
を、クロック信号ＸｓＣＫの立ち上がり直前のレベルに
ラッチして、当該ラッチした信号を、サンプリング制御
信号Ｘｓｊとして出力するとともに、次段たる（ｊ＋
１）列目の転送回路１６１５への入力信号として供給す
る。ただし、１列目の転送回路１６１５の入力信号は、
スタートパルスＤＸである。続いて、ｊ列目のレジスタ
（Ｒｅｇ）１６２０は、表示メモリ１１０から読み出さ
れたオンオフデータＲＤを、ｊ列目の転送回路１６１５
から出力されるサンプリング制御信号Ｘｓｊの立ち上が
りにてサンプリングして、保持する。さらに、ｊ列目の
ラッチ回路（Ｌ）１６３０は、同じくｊ列目のレジスタ
１６２０によって保持されたオンオフデータＲＤを、ラ
ッチパルスＬＰの立ち上がりによってラッチして、ｊ列
目のデータ線１４２０に対しデータ信号Ｘｊとして出力
する。
【００２１】図７は、Ｘドライバ１６０の動作を説明す
るためのタイミングチャートである。この図に示される
ように、ラッチパルスＬＰが出力されて走査信号Ｙｉが
Ｈレベルに遷移するタイミングに先んじて、スタートパ
ルスＤＸがＨレベルに立ち上がると、ｉ行目であって
１、２、３、…、１６０列目の画素に対応したオンオフ
データＲＤが表示メモリ１１０から順番に読み出されて
供給される。
【００２２】このうち、ｉ行１列の画素に対応するオン
オフデータＲＤが供給されるタイミングにおいて、サン
プリング制御信号Ｘｓ１がＨレベルに立ち上がると、当
該オンオフデータが、１列目のレジスタ１６２０（図７
において「１：Ｒｅｇ」と表記）によってサンプリング
される。次に、ｉ行２列の画素に対応するオンオフデー
タＲＤが供給されるタイミングにおいて、サンプリング
制御信号Ｘｓ２がＨレベルに立ち上がると、当該オンオ
フデータが、２列目のレジスタ１６２０（図７において
「２：Ｒｅｇ」と表記）によってサンプリングされる。
以下同様にして、３、４、…、１６０列目の画素に対応
するオンオフデータＲＤの各々が、それぞれ３、４、
…、１６０列目のレジスタ１６２０によってサンプリン
グされる。
【００２３】続いて、ラッチパルスＬＰが出力される
と、それぞれ各列のレジスタ１６２０によってサンプリ
ングされたオンオフデータＲＤが、それぞれの列に対応
するラッチ回路１６３０において一斉にラッチされて、
データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１６０として一斉
に出力される。一方、１行分のデータ信号の一斉出力に
合わせて、すなわち、ラッチパルスＬＰの出力に同期し
て、走査信号ＹｉがＨレベルになって、ｉ行目の走査線
１４１０が選択される。このため、ｉ行目の走査線１４
１０に位置する１列目から１６０列目までの画素１４０
０は、それぞれデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１
６０の論理レベルに応じて点灯状態または非点灯状態と
なる。この状態は、走査信号ＹｉがＬレベルとなって非
選択となっても、次の垂直走査よって走査信号Ｙｉが再
びＨレベルとなるまで維持される。なお、ここでは、ｉ
行目に位置する画素に対応したデータ信号の出力動作に
ついて説明したが、実際には、このような出力動作は、
それぞれ１行目、２行目、３行目、…、１２０行目の走
査線１４１０の各々に対応して順番に実行され、これに
よりすべての画素の状態が定められて、１画面が表示さ
れることになる。
【００２４】＜電源回路＞次に、電源回路１３０の詳細
について説明する。図８は、電源回路１３０の構成を示
すブロック図である。この図に示されるように、電源回
路１３０は、表示メモリ１１０から読み出されたオンオ
フデータＲＤのうち、点灯を規定する画素の総和を算出
して、当該算出結果に応じてクロック信号ＣＫ１、ＣＫ
２、ＣＫ３、ＣＫ４を生成するための電源コントローラ
１３２と、当該クロック信号に応じた出力インピーダン
スにて電源電圧Ｖｄｄを生成し、表示パネル１４０に供
給するためのチャージポンプ回路群１３４とを含む。こ
のうち、前者の電源コントローラ１３２は、さらに、オ
ンデータカウンタ１３２２、レジスタ（Ｒｅｇ）１３２
４、行レジスタ１３２６、行レジスタセレクタ１３２
８、加算器１３３２、クロック信号発振器（ＣＫＯＳ
Ｃ）１３３４およびクロック制御回路１３３６を含む。
【００２５】オンデータカウンタ１３２２は、クロック
信号ＸｓＣＫが立ち上がった瞬間に、オンオフデータＲ
ＤがＨレベルであるときだけ、当該オンオフデータＲＤ
をアップカウントしたカウント値Ｎｄを出力する一方、
当該カウント値ＮｄをラッチパルスＬＰの立ち上がりに
てリセットする。レジスタ１３２４は、ラッチパルスＬ
Ｐが立ち上がるときに、その直前のカウント値Ｎｄをラ
ッチして、カウント値Ｌｄとして出力する。
【００２６】行レジスタ１３２６は、それぞれ画素配列
の各行に対応して１２０個設けられ、このうち、一般的
にｉ行目に対応する行レジスタ１３２６は、選択信号Ｓ
ｉがアクティブレベルとなったときにカウント値Ｌｄを
ラッチする。行レジスタセレクタ１３２８は、レジスタ
１３２４によりラッチされたカウント値Ｌｄを、どの行
レジスタ１３２６に再ラッチさせるかを定めるための選
択信号Ｓ１〜Ｓ１２０を出力する。詳細には、行レジス
タセレクタ１３２８は、ラッチパルスＬＰの立ち上がり
をアップカウントする一方、選択信号Ｓ１〜Ｓ１２０の
うち、当該カウント値に対応する選択信号だけをアクテ
ィブレベルとして出力するとともに、当該カウント値
を、上述したスタートパルスＤＹの立ち上がりにてリセ
ットする。加算器１３３２は、１２０個の行レジスタ１
３２６によりラッチされたカウント値Ｌｄをすべて加算
して、その加算結果を示すデータＳＭｄを出力する。
【００２７】クロック信号発振器１３３４は、ラッチパ
ルスＬＰに同期してクロック信号ＣＫを生成する。詳細
には、クロック信号発振器１３３４は、ラッチパルスＬ
Ｐの出力周期たる１水平走査期間（１Ｈ）の周期を有
し、ラッチパルスＬＰの立ち上がりタイミングにてＨレ
ベルに遷移するクロック信号ＣＫをデューティ比５０％
にて生成する。すなわち、クロック信号ＣＫは、各水平
走査期間の前半期間においてＨレベルとなる一方、後半
期間においてＬレベルとなるように生成される。
【００２８】クロック制御回路１３３６は、クロック信
号ＣＫを４系統に分岐するとともに、各系統を、データ
ＳＭｄにより示される値にしたがって出力許可または禁
止する。詳細には、クロック制御回路１３３６は、デー
タＳＭｄにより示される値が例えば図９に示されるよう
に１６に分割した範囲（または値）のいずれかに該当す
るかを判別し、判別した範囲に対応して、４系統に分岐
したクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を、
それぞれ出力許可または禁止とする。例えば、データＳ
Ｍｄにより示される値が「６５２２」であれば、クロッ
ク制御回路１３３６は、クロック信号ＣＫ２、ＣＫ３の
出力を許可する一方、クロック信号ＣＫ１、ＣＫ４の出
力を禁止する。なお、データＳＭｄにより示される値
は、後述するように、着目行が選択される１水平走査期
間において、点灯状態となっている画素の総和を示す。
このため、本実施形態においてデータＳＭｄの最大値
は、すべての画素１４００が点灯状態となる「１９２０
０」（＝１２０×１６０）である。
【００２９】次に、チャージポンプ回路群１３４の詳細
について説明する。図１０は、チャージポンプ回路群１
３４の構成を示す回路図である。この図に示されるよう
に、チャージポンプ回路群１３４は、給電線ＰＳ１、Ｐ
Ｓ２の線間電圧Ｖｉｎから、すべてのＥＬ素子１４５０
にわたって陽極に共通に印加される電圧Ｖｄｄを給電線
ＰＳ１、ＰＳ４との間にて発生させるため、クロック信
号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４によってそれぞれ制
御されるチャージポンプ回路１３４０ａ、１３４０ｂ、
１３４０ｃ、１３４０ｄと、給電線ＰＳ１、ＰＳ４との
間に介挿されたバックアップ用のコンデンサ１３４８と
を含む。
【００３０】このうち、チャージポンプ回路１３４０ａ
は、双投型のスイッチ１３４２ａ、１３４４ａと、電荷
汲み上げ用のコンデンサ１３４６ａとを備える。このう
ち、コンデンサ１３４６ａの一端は、スイッチ１３４２
ａの共通端子ｃに接続される一方、コンデンサ１３４６
の他端は、スイッチ１３４４の共通端子ｃに接続されて
いる。また、スイッチ１３４２ａ、１３４４ａの各々
は、それぞれ、クロック信号ＣＫ１がＬレベルであると
き、図において実線にて示されるように端子ａと端子ｃ
との間にて閉成する一方、クロック信号ＣＫ１がＨレベ
ルであるとき、図において破線にて示されるように端子
ｂと端子ｃとの間にて閉成する。ここで、コンデンサ１
３４６ａを充放電させるため、スイッチ１３４２ａ、１
３４４ａは、次のように接続されている。すなわち、ス
イッチ１３４２ａにおいて、端子ａが電圧の基準である
電位Ｇｎｄに保たれた給電線ＰＳ１に接続される一方、
端子ｂが入力電圧Ｖｉｎの印加された給電線ＰＳ２に接
続されており、また、スイッチ１３４４ａにおいて、端
子ａが給電線ＰＳ２に接続される一方、端子ｂが、電圧
Ｖｄｄの出力線たる給電線ＰＳ４に接続されている。
【００３１】この構成においてクロック信号ＣＫ１がＬ
レベルであるとき、スイッチ１３４２ａ、１３４４ａに
おける端子ａ、ｃ間が閉成するので、コンデンサ１３４
６ａは、給電線ＰＳ１の電位Ｇｎｄを基準として充電さ
れる結果、電圧Ｖｉｎを保持する。保持後、クロック信
号ＣＫ１がＨレベルに遷移すると、スイッチ１３４２
ａ、１３４４ａにおける端子ｂ、ｃ間が閉成するので、
コンデンサ１３４６ａは、給電線ＰＳ２の電位を基準と
して放電する。この放電によって、給電線ＰＳ４の電圧
は、給電線ＰＳ２における電圧Ｖｉｎに、コンデンサ１
３４６ａによる保持電圧Ｖｉｎを上乗せした電圧２・Ｖ
ｉｎとなて、電源電圧Ｖｄｄとして表示パネル１４０に
供給される。すなわち、コンデンサ１３４６ａの電圧基
準が給電線ＰＳ１から給電線ＰＳ２の電位にシフトアッ
プされるので、端子ａ、ｃ間の閉成時に蓄積された電圧
Ｖｉｎに相当する電荷は、電源電圧Ｖｄｄの生成のため
に汲み上げられる形となる。上乗せされた電圧２・Ｖｉ
ｎ（＝Ｖｄｄ）は、コンデンサ１３４８にバックアップ
されるので、クロック信号ＣＫ１が再びＬレベルになっ
ても、給電線ＰＳ４は、コンデンサ１３４８によって電
圧２・Ｖｉｎに維持される。
【００３２】チャージポンプ回路１３４０ｂ、１３４０
ｃ、１３４０ｄについても、チャージポンプ回路１３４
０ａと同様な構成となっている。ただし、チャージポン
プ回路１３４０ｂ、１３４０ｃ、１３４０ｄにおいて、
各スイッチの閉成は、それぞれクロック信号ＣＫ２、Ｃ
Ｋ３、ＣＫ４によって制御される点、および、コンデン
サ１３４６ａの容量を「１」としたときに、コンデンサ
１３４６ｂ、１３４６ｃ、１３４６ｄの容量比は、それ
ぞれ「２」、「４」、「８」である点がそれぞれチャー
ジポンプ回路１３４０ａと相違している。なお、スイッ
チ１３４２ａ、１３４２ｂ、１３４２ｃ、１３４２ｄの
各端子ｂは、本実施形態では、給電線ＰＳ２に接続され
ているが、当該端子ｂの目的は、充電時および放電時の
基準電位を異ならせることにあるので、別途、給電線Ｐ
Ｓ１の電位と異なる給電線ＰＳ３を設けて、当該給電線
ＰＳ３に接続しても良い。
【００３３】次に、このような構成の電源回路１３０の
動作について説明する。図１１は、電源回路１３０の動
作を説明するためのタイミングチャートである。上述し
たように、着目するある行の１列目から１６０列目まで
の１行分のオンオフデータＲＤは、当該着目行に対して
直前１行の選択期間の開始を規定するラッチパルスＬＰ
の出力後であって、当該着目行の選択期間の開始を規定
するラッチパルスＬＰの出力前において、クロック信号
ＸｓＣＫに同期して供給される。
【００３４】このため、オンデータカウンタ１３２２に
よるカウント値Ｎｄは、着目行に対して直前１行の選択
期間の開始を規定するラッチパルスＬＰの出力によって
ゼロリセットされた後、着目行において点灯状態を規定
するオンオフデータＲＤが供給される毎にアップカウン
トされる。したがって、着目行の選択期間の開始を規定
するラッチパルスＬＰの出力直前におけるカウント値Ｎ
ｄは、着目行に位置する１６０列の画素のうち、点灯状
態となる画素がいくつ存在するかを示す。よって、当該
ラッチパルスＬＰによってカウント値Ｎｄをラッチした
カウント値Ｌｄは、当該ラッチパルスＬＰによって開始
した１水平走査期間での選択行（すなわち、着目行）の
うち、点灯状態となる画素数を示すことになる。なお、
図において、一般的にｉ：Ｌｄなる表記は、ｉ行目に対
応してラッチされたカウント値Ｌｄを意味する。
【００３５】一方、行レジスタセレクタ１３２８は、１
垂直走査期間の開始を規定するスタートパルスＤＹによ
ってリセットするとともに、ラッチパルスＬＰの立ち上
がりをアップカウントすると、当該カウント値は１水平
走査期間毎に「１」ずつインクリメントする。このた
め、当該カウント値に対応する選択信号Ｓ１〜Ｓ１２０
は、スタートパルスＤＹがＨレベルになって初めてラッ
チパルスＬＰが立ち上がったタイミングから、順番に１
水平走査期間（１Ｈ）だけアクティブレベルとなり、こ
れは、図５に示したように走査信号Ｙ１〜Ｙ１２０がそ
れぞれＨレベルとなるタイミングおよび期間と等しい。
したがって、ｉ行の選択期間の開始を規定するラッチパ
ルスＬＰが出力されると、当該ｉ行に対応する選択信号
Ｓｉだけがアクティブレベルとなるので、ｉ行のうち、
点灯状態となる画素数を示すカウンタ値ｉ：Ｌｄは、当
該ｉ行に対応する行レジスタ１３２６によってラッチさ
れることになる。
【００３６】このような行レジスタ１３２６によるラッ
チが、１行から１２０行まで順番に実行されたときに、
行レジスタ１３２６によりそれぞれラッチされたカウン
タ値１：Ｌｄ〜１２０：Ｌｄは、それぞれの行において
点灯状態となる画素数を示すことになる。したがって、
これらカウンタ値１：Ｌｄ〜１２０：Ｌｄを、加算器１
３３２によって加算すると、当該加算結果を示すデータ
ＳＭｄの値は、着目行が選択される１水平走査期間にお
いて、点灯状態となっている画素の総和を示すことにな
る。
【００３７】ここで、データＳＭｄの値が、ある１水平
走査期間（１Ｈ）において図１２に示されるように「６
３５６」であるとき、すなわち、当該１水平走査期間に
おいて、点灯状態となっている画素１４００が「６３５
６」個であるとき、クロック制御回路１３３６は、図９
に示したテーブルから判るように、クロック信号ＣＫ
１、ＣＫ３の出力を許可し、クロック信号ＣＫ２、４の
出力を禁止する。このため、クロック信号ＣＫ１、ＣＫ
３だけが当該１水平走査期間の前半においてＨレベルと
なる。
【００３８】クロック信号発振器１３３４によるクロッ
ク信号ＣＫは、上述したように各水平走査期間の後半期
間においてＬレベルとなる。このため、当該１水平走査
期間（１Ｈ）の前半期間において、Ｈレベルになると否
とにかかわらず、当該１水平走査期間前の１水平走査期
間における後半期間では、クロック信号ＣＫ１、ＣＫ
２、ＣＫ３、ＣＫ４は、すべてＬレベルとなる。上述し
たようにクロック信号ＣＫ１、ＣＫ３がＬレベルである
とき、コンデンサ１３４６ａ、１３４６ｃは、それぞれ
充電（チャージ）されて電圧Ｖｉｎを保持する。
【００３９】そして、当該１水平走査期間において、デ
ータＳＭｄの値が「６３５６」となったことに対応し
て、クロック信号ＣＫ１、ＣＫ３だけがＨレベルになる
と、コンデンサ１３４６ａ、１３４６ｃに充電された電
圧Ｖｉｎが、給電線ＰＳ２に印加された電圧Ｖｉｎに上
乗せされて、コンデンサ１３４８にバックアップされ
る。コンデンサ１３４６ａ、１３４６ｃの容量比は、上
述したように１：４であるので、当該１水平走査期間に
おいて、電圧Ｖｄｄの生成のために汲み上げられる電荷
量は、コンデンサ１３４６ａの容量を「１」としてみ
て、相対的に「５」となる。すなわち、ある１水平走査
期間（１Ｈ）において、点灯状態となっている画素１４
００が「６３５６」個であるときに、電圧Ｖｄｄの生成
のために汲み上げられる電荷量は相対値「５」である。
なお、当該水平走査期間の後半期間では、次の１水平走
査期間における電荷の汲み上げに備えるべく、クロック
信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４は、すべてＬレベ
ルとなって、コンデンサ１３４６ａ、１３４６ｂ、１３
４６ｃ、１３４６ｄには、それぞれ充電によって電圧Ｖ
ｉｎが保持される。
【００４０】次の１水平走査期間（１Ｈ）において、点
灯状態となる画素の総和が増加して、データＳＭｄの値
が「６５０６」となったとき、クロック制御回路１３３
６は、クロック信号ＣＫ１、ＣＫ４の出力を禁止するの
で、クロック信号ＣＫ２、ＣＫ３だけが当該１水平走査
期間の前半においてＨレベルとなる。このため、コンデ
ンサ１３４６ｂ、１３４６ｃに充電された電圧Ｖｉｎ
が、給電線ＰＳ２に印加された電圧Ｖｉｎに上乗せされ
て、コンデンサ１３４８にバックアップされる。コンデ
ンサ１３４６ｂ、１３４６ｃの容量比は、上述したよう
に２：４であるので、当該１水平走査期間において、電
圧Ｖｄｄの生成のために汲み上げられる電荷量は、相対
的に「６」となる。すなわち、前の１水平走査期間より
も点灯状態となる画素の総和が「６３５６」個から「６
５０６」へと増加した１水平走査期間（１Ｈ）では、表
示パネル１４０における電源電圧Ｖｄｄの負荷がそれだ
け増大するが、電圧Ｖｄｄの生成のために汲み上げられ
る電荷量は、相対的に「５」から「６」へと引き上げら
れる。したがって、本実施形態では、電源電圧Ｖｄｄの
負荷が増大したのにもかかわらず、電圧Ｖｄｄの降下分
を小さく抑えることができる。
【００４１】一方、さらに次の１水平走査期間（１Ｈ）
において、点灯状態となる画素の総和が減少して、デー
タＳＭｄの値が「６３９８」となったとき、クロック制
御回路１３３６は、クロック信号ＣＫ２、ＣＫ４の出力
を禁止するので、クロック信号ＣＫ１、ＣＫ３だけが当
該１水平走査期間の前半においてＨレベルとなる。この
ため、当該１水平走査期間において、電圧Ｖｄｄの生成
のために汲み上げられる電荷量は、相対的に「５」とな
る。すなわち、前の１水平走査期間よりも点灯状態とな
る画素の総和が「６５０６」個から「６３９８」へと減
少した１水平走査期間（１Ｈ）では、表示パネル１４０
における電源電圧Ｖｄｄの負荷がそれだけ減少するの
で、電圧Ｖｄｄの生成のために汲み上げられる電荷量
も、相対的に「６」から「５」へと引き下げられる結
果、消費される電力が抑えられることになる。
【００４２】なお、次の１水平走査期間（１Ｈ）におい
て、データＳＭｄの値が「６３９８」から「６３７７」
へと若干減少しても、点灯状態となる画素の総和の変動
が無視できる範囲にあると考えられるので、クロック制
御回路１３３６は、直前の１水平走査期間と同様に、ク
ロック信号ＣＫ１、ＣＫ３だけの出力を許可する。この
ため、当該１水平走査期間において、電圧Ｖｄｄの生成
のために汲み上げられる電荷量は、相対的に「５」のま
まであり、直前の１水平走査期間と比較して変化しな
い。
【００４３】＜既存技術との対比＞ここで、本実施形態
に対する比較例として、点灯状態となる画素の総和をな
んら考慮に入れないで、単に一定の電荷量を一定周期で
汲み上げるだけの構成を想定する。このような構成にお
いて、図１６（ａ）に示されるように点灯状態となる画
素が多いと（点灯状態の画素によるの領域Ａの面積が広
いと）、図１６（ｂ）に示されるように点灯状態となる
画素が少ない（点灯状態の画素によるの領域Ｂの面積が
狭い）場合と比較して、電圧Ｖｄｄの負荷が高いので、
バックアップ用のコンデンサ１３４８の放電が進行する
結果、電圧Ｖｄｄの降下分がそれだけ大きくなる。この
ため、領域Ａの輝度は、同一の点灯状態の画素によって
表現されるべき領域Ｂの輝度よりも暗くなって、表示上
の差が発生してしまうことになる。
【００４４】これに対して、本実施形態は、水平走査期
間毎に点灯状態となる画素の総和を算出し、この算出結
果に応じて、表示パネル１４０の電源電圧Ｖｄｄを生成
するために汲み上げる電荷量を適切に制御しているの
で、電圧変動（降下）を小さい幅に抑えることができ
る。この結果、点灯状態となる画素の輝度は、その総和
（面積）にかかわらず、ほぼ一定となるので、表示上の
差をなくすことが可能となる。さらに、本実施形態で
は、点灯状態となる画素の総和が少なければ、余計に電
荷を汲み上げないので、比較例に対して低消費電力化を
図ることも可能となる。
【００４５】＜応用・変形＞本発明は、上述した実施形
態に限られず、種々の応用・変形が可能である。例え
ば、上述した実施形態では、点灯または非点灯状態の２
値的な表示をする構成を例にとって説明したが、次のよ
うな構成によって階調表示が可能である。すなわち、例
えば、図１３に示されるように０／１５から１５／１５
までの１６階調を４ビットの階調データによって指示す
る場合、当該階調データの最上位ビット（ＭＳＢ）、２
位ビット（２ＳＢ）、３位ビット（３ＳＢ）、最下位ビ
ット（ＬＳＢ）に対応するように、１フレーム（または
フィールド）をサブフレーム（またはサブフィールド）
ＳＦ４、ＳＦ３、ＳＦ２、ＳＦ１に分割するとともに、
これらのサブフレームＳＦ４、ＳＦ３、ＳＦ２、ＳＦ１
の各期間を、それぞれビットＭＳＢ、２ＳＢ、３ＳＢ、
ＬＳＢのビットの重み付けに対応して８：４：２：１の
割合に設定し、各サブフレームでは、対応するビットの
“０”または“１”に応じて画素を非点灯または点灯状
態とさせれば、１フレームを単位として、点灯する期間
の割合が１６段階にて制御されるので、０／１５から１
５／１５までの１６階調を表現することが可能となる。
【００４６】ここで、あるサブフレームにおいて、対応
するビットに応じて画素が点灯または非点灯状態となる
点は、上述した実施形態と同様である。このため、垂直
走査期間をサブフレームＳＦ４、ＳＦ３、ＳＦ２、ＳＦ
１とし、表示メモリ１１０に、画素に対応して階調デー
タを記憶させるとともに、あるサブフレームでは、４ビ
ットの階調データのうち、当該サブフレームに対応する
ビットを読み出して、当該ビットにしたがって画素を点
灯または非点灯状態とさせれば、実施形態と同様な構成
によって１６階調表示が可能となる。すなわち、このよ
うな階調表示においても、点灯状態となる画素の総和に
応じて、表示パネル１４０の電源電圧Ｖｄｄを生成する
ために汲み上げられる電荷量が制御されるので、実施形
態と同様に、電圧変動降下を小さい幅に抑えつつ、低消
費電力化を図ることが可能となる。
【００４７】上述した実施形態では、点灯または非点灯
状態を次の垂直走査まで維持する保持型の表示となって
いる。このため、特に動画像を表示する場合、当該動画
像の輪郭に沿った画素は、人間の目の残像効果と相まっ
て、次の垂直走査においても、直前の垂直走査による状
態となっているかのように視認されることがある。この
ような残像を視認されにくくするためには、すべての画
素を強制的に非点灯状態とする期間を、１垂直走査期間
（またはサブフレーム）に設ければ良い。ここで、すべ
ての画素を強制的に非点灯状態とする期間では、クロッ
ク信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の出力をすべて
禁止すれば、電源電圧Ｖｄｄの生成のために汲み上げら
れる電荷量がゼロとなるので、不要な電力消費を抑える
ことができる。
【００４８】実施形態では、コンデンサ１３４６ａ、１
３４６ｂ、１３４６ｃ、１３４６ｄの容量比を１：２：
４：８に設定し、１水平走査期間における汲み上げを１
回とするとともに、１回の汲み上げに用いるコンデンサ
を、点灯状態の画素の総和に応じて適宜組み合わせて、
汲み上げる電荷量を制御する構成としたが、本発明は、
この構成に限られない。例えば、１水平走査期間におけ
る汲み上げを２回以上とすれば、汲み上げに用いるコン
デンサの容量を減らすことができる。また、チャージポ
ンプ回路を１組だけとして、点灯状態の画素の総和に応
じて、単位時間当たり（例えば１水平走査期間当たり）
の汲み上げ回数を、１回から１６回まで、段階的に設定
しても良い。ただし、単位時間当たりの汲み上げ回数を
むやみに増加させるのは、次の理由から好ましくない。
すなわち、単位時間当たりの汲み上げ回数を増加させる
のは、クロック信号ＣＫを高周波数化することにほかな
らないためであり、当該クロック信号ＣＫを高周波数化
すると、当該クロック信号ＣＫにしたがったスイッチン
グによって消費される電力や、当該クロック信号ＣＫの
信号線に寄生する容量によって消費される電力などが無
視できなくなって、低消費電力化を阻害する場合がある
からである。
【００４９】また、実施形態では、表示パネル１４０に
電源電圧Ｖｄｄをチャージポンプ回路群１３４によって
供給する構成としたが、種々の構成によって電源電圧Ｖ
ｄｄを供給しても良い。例えば、図１４に示されるよう
に、複数のオペアンプにより電圧Ｖｄｄを供給しても良
い。この図において、バッファ１３６４ａ、１３６４
ｂ、１３６４ｃ、１３６４ｄは、互いに並列に接続され
て、オペアンプ１３６２による出力電圧Ｖｂｕｆを、そ
れぞれ電圧増幅度「１」で非反転増幅して電圧Ｖｄｄを
出力する。ただし、これらのバッファの出力インピーダ
ンスについては、理想的なゼロではなく、それぞれ８：
４：２：１に段階的に低くなっている。また、バッファ
１３６４ａ、１３６４ｂ、１３６４ｃ、１３６４ｄへの
電源供給線には、それぞれスイッチ１３６８ａ、１３６
８ｂ、１３６８ｃ、１３６８ｄが介挿されて、それぞれ
制御信号Ｋ１、Ｋ２、Ｋ３、Ｋ４がＨレベルであるとき
だけオンする。制御信号Ｋ１、Ｋ２、Ｋ３、Ｋ４の各々
は、それぞれ実施形態におけるクロック信号ＣＫ１、Ｃ
Ｋ２、ＣＫ３、ＣＫ４に相当する信号であり、対応する
クロック信号の出力が許可されるときだけ、Ｈレベルと
なる信号である。
【００５０】なお、バッファ１３６４ａとスイッチ１３
６８ａとについての最もシンプルな構成は、例えば図１
５に示されるように、制御信号Ｋ１をゲート入力するＴ
ＦＴ１３６８と電圧Ｖｂｕｆをゲート入力するＴＦＴ１
３６４とを、オペアンプ等の電源供給線と電圧Ｖｄｄの
出力線との間に直列に接続した回路である。他のバッフ
ァおよびスイッチについても同様であるが、段階的にイ
ンピーダンスが低くなるように、ＴＦＴのサイズが徐々
に大きくなっている。
【００５１】オペアンプ１３６２は、その正入力端に基
準電圧Ｖｄｄ・ｒｅｆを入力する一方、その負入力端に
電圧Ｖｄｄを入力する。このため、オペアンプ１３６２
は、自身の出力電圧Ｖｂｕｆを、基準電圧Ｖｄｄ・ｒｅ
ｆに一致するように出力する。ここで、Ｖｂｕｆ＝Ｖｄ
ｄであるので、図示の回路において、最終的に表示パネ
ル１４０に供給される電圧Ｖｄｄは、基準電圧Ｖｄｄ・
ｒｅｆに一致するように負帰還にて制御された電圧であ
る。
【００５２】この構成では、点灯状態となる画素の総和
に応じて、動作するバッファ１３６４ａ、１３６４ｂ、
１３６４ｃ、１３６４ｄの組み合わせが変更されて、電
圧Ｖｄｄの出力インピーダンスが適切に制御される。詳
細には、点灯状態となる画素の総和が大きくなるにつれ
て、電圧Ｖｄｄの出力インピーダンスが低くなるように
制御される。したがって、この構成によれば、実施形態
と同様に、電圧変動が抑えられ、また、動作させないバ
ッファについては電源供給がカットされるので、バッフ
ァのアイドリングによって電力が無駄に消費されない結
果、低消費電力化を図ることも可能となる。
【００５３】また、上述した説明にあっては、電気光学
素子としてＥＬ素子を用いた表示装置であるとして説明
したが、本発明はこれに限るものではなく、画素として
は、ＥＬ素子１４５０のほかに、発光ダイオードや液晶
素子、電気泳動素子、デジタルマイクロミラーデバイス
（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍
光等を用いた様々な電気光学素子を用いることができ
る。また、これらの電気光学素子を用いた表示装置を備
えた電子機器に対しても適用可能である。ただし、交流
駆動が原則である液晶素子を画素に用いる構成では、画
素電極に印加すべき電圧を、共通電極の電位を基準とし
て一定時間毎に交互に供給する必要が生じる。すなわ
ち、液晶素子を画素に用いた表示パネルに対しては、電
源電圧として、正極性および負極性に対応して２種類用
意するとともに、オン状態となるのであれば、いずれの
極性にてオンするのかを算出し、正極性でオンする画素
の総数に応じて、正極性の電源電圧を生成する一方、負
極性でオンする画素の総数に応じて、負極性の電源電圧
を生成すれば良い。なお、液晶素子では、オフ状態（す
なわち、電圧無印加状態）にて白表示となる場合（ノー
マリーホワイトモード）と、同じくオフ状態にて黒表示
となる場合（ノーマリーブラックモード）との２通りが
存在する。このため、液晶素子では、ＥＬ素子１４５０
のようにオン状態が常に点灯状態（明状態）ではあると
は限らない点に留意されたい。
【００５４】
【発明の効果】以上説明したように本発明によれば、オ
ン画素の総和を算出して、総和が大きくなるにつれて、
電圧生成回路の出力インピーダンスを小となるように制
御するので、電源電圧の変動（低下）が抑えられる結
果、オン画素の表示面積の広狭に応じて輝度が変化する
のを防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る表示装置の全体構成
を示すブロック図である。
【図２】 同表示装置における表示パネルの画素の構成
を示す回路図である。
【図３】 同画素における電圧／輝度の特性を示す図で
ある。
【図４】 同表示装置におけるＹドライバの構成を示す
ブロック図である。
【図５】 同Ｙドライバの動作を説明するためのタイミ
ングチャートである。
【図６】 同表示装置におけるＸドライバの構成を示す
ブロック図である。
【図７】 同Ｘドライバの動作を説明するためのタイミ
ングチャートである。
【図８】 同表示装置における電源回路の構成を示すブ
ロック図である。
【図９】 同電源回路のクロック制御回路において、加
算結果とクロック信号の出力内容との関係を示すテーブ
ルである。
【図１０】 同電源回路におけるチャージポンプ回路群
の構成を示す回路図である。
【図１１】 同電源回路の動作を説明するためのタイミ
ングチャートである。
【図１２】 同電源回路の動作を説明するためのタイミ
ングチャートである。
【図１３】 同表示装置における階調表示を説明するた
めの図である。
【図１４】 同電源回路においてチャージポンプ回路と
置換可能な回路の構成を示すブロック図である。
【図１５】 同回路におけるのバッファの構成例を示す
図である。
【図１６】 （ａ）および（ｂ）は、それぞれ同一階調
の表示であっても、当該階調の表示面積によって発生す
る輝度の相違を説明するための図である。
【符号の説明】
１１０…表示メモリ １２０…ディスプレイコントローラ １３０…電源回路 １３２…電源コントローラ（制御回路） １３４…チャージポンプ回路群（電圧生成回路） １３６…オペアンプ回路群 １４０…表示パネル １５０…Ｙドライバ １６０…Ｘドライバ １３４６ａ、１３４６ｂ、１３４６ｃ、１３４６ｄ…コ
ンデンサ １３６４ａ、１３６４ｂ、１３６４ｃ、１３６４ｄ…バ
ッファ １４００…画素
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０２Ｆ 1/133 ５２０ Ｇ０２Ｆ 1/133 ５２０ Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｊ 3/36 3/36 // Ｈ０２Ｍ 3/07 Ｈ０２Ｍ 3/07 Ｆターム(参考） 2H093 NC02 ND09 5C006 AF03 AF04 AF69 AF72 BB11 BC12 BF03 BF04 BF15 BF22 BF24 BF26 BF28 BF37 BF42 BF46 FA25 FA47 FA56 5C080 AA06 BB05 DD03 DD26 EE29 FF03 FF09 GG13 GG15 GG17 HH09 JJ01 JJ02 JJ03 JJ04 JJ05 5H730 AA12 BB02 DD10

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧に対する通電によりオン状態、
    または、非通電によりオフ状態となる画素を有する表示
    パネルに対し、前記電源電圧を供給する電源回路であっ
    て、 前記表示パネルにおいてオン状態となる画素の総和を算
    出する算出回路と、 前記表示パネルに対して、出力インピーダンスを可変と
    して前記電源電圧を供給する電圧生成回路と、 前記算出回路によって算出された画素の総和が大きくな
    るにつれて、前記電圧生成回路の出力インピーダンスを
    小となるように制御する制御回路とを具備することを特
    徴とする表示装置用電源回路。
  2. 【請求項２】 前記電圧生成回路は、 充放電可能な充放電素子と、 前記充放電素子に対し、互いに異なる電位を基準として
    交互に充放電させるスイッチとを含み、 前記充放電素子によって放電された電圧を前記電源電圧
    として用いるチャージポンプ回路を、複数組並列に備
    え、 前記制御回路は、各組のチャージポンプ回路におけるス
    イッチの切り替えを、それぞれ制御することを特徴とす
    る請求項１に記載の表示装置用電源回路。
  3. 【請求項３】 前記充放電素子は、電荷を蓄積するコン
    デンサであって、 蓄積可能な電荷量は、各組のチャージポンプ回路毎に、
    ２のべき乗で示される値であることを特徴とする請求項
    ２に記載の表示装置用電源回路。
  4. 【請求項４】 前記電圧生成回路は、入力電圧をバッフ
    ァリングして出力するバッファを複数組並列に備え、 前記制御回路は、各バッファに対する出力をそれぞれ制
    御することを特徴とする請求項１に記載の表示装置用電
    源回路。
  5. 【請求項５】 前記算出回路は、 画素配列における各行に対応して設けられ、それぞれ
    が、対応する行の画素のうち、オン状態となる画素数を
    当該行の水平走査時に記憶する行レジスタと、 前記行レジスタの各々に記憶された画素数の総和を求め
    る加算回路とを含むことを特徴とする請求項１に記載の
    表示装置用電源回路。
  6. 【請求項６】 電源電圧に対する通電状態によって輝度
    が規定される画素を有する表示パネルに対し、前記電源
    電圧の供給を制御する方法であって、 前記表示パネルにおける負荷を、画素の輝度を規定する
    データから算出する第１のステップと、 算出した負荷が大きくなるにつれて、前記表示パネルに
    対し前記電源電圧を供給する電圧生成回路の出力インピ
    ーダンスを、小となるように制御する第２のステップと
    を備えることを特徴とする表示装置用電源回路の制御方
    法。
  7. 【請求項７】 電源電圧に対する通電によりオン状態、
    または、非通電によりオフ状態となる画素が配列する表
    示パネルと、 前記表示パネルにおいてオン状態となる画素の総和を算
    出する算出回路と、 前記表示パネルに対して、出力インピーダンスを可変と
    して前記電源電圧を供給する電圧生成回路と、 前記算出回路によって算出された画素の総和が大きくな
    るにつれて、前記電圧生成回路の出力インピーダンスを
    小となるように制御する制御回路とを具備することを特
    徴とする表示装置。
  8. 【請求項８】 請求項７に記載の表示装置を備えたこと
    を特徴とする電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009063698A1 (ja) * 2007-11-12 2009-05-22 Konica Minolta Holdings, Inc. 画像表示装置および電気化学表示装置
JP2009294569A (ja) * 2008-06-09 2009-12-17 Seiko Epson Corp 電気泳動表示装置及び電子機器
US8570456B2 (en) 2005-08-12 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device equipped with the semiconductor device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4031971B2 (ja) * 2001-12-27 2008-01-09 富士通日立プラズマディスプレイ株式会社 パワーモジュール
GB2404274B (en) * 2003-07-24 2007-07-04 Pelikon Ltd Control of electroluminescent displays
WO2005024770A1 (en) * 2003-09-08 2005-03-17 Koninklijke Philips Electronics, N.V. Driving method for an electrophoretic display with accurate greyscale and minimized average power consumption
JP2005229763A (ja) * 2004-02-16 2005-08-25 Nec Kansai Ltd 昇圧回路
KR20070034457A (ko) * 2004-03-10 2007-03-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 소비전력 감소의 능동행렬 표시장치
US20060176487A1 (en) * 2004-09-27 2006-08-10 William Cummings Process control monitors for interferometric modulators
US7453579B2 (en) * 2004-09-27 2008-11-18 Idc, Llc Measurement of the dynamic characteristics of interferometric modulators
US20060103643A1 (en) * 2004-09-27 2006-05-18 Mithran Mathew Measuring and modeling power consumption in displays
US7343080B2 (en) * 2004-09-27 2008-03-11 Idc, Llc System and method of testing humidity in a sealed MEMS device
KR20060122335A (ko) * 2005-05-26 2006-11-30 삼성에스디아이 주식회사 전자방출표시장치 및 그 휘도조절방법
JP5020815B2 (ja) * 2005-09-30 2012-09-05 エルジー ディスプレイ カンパニー リミテッド 画像表示装置
CN100458880C (zh) * 2006-10-30 2009-02-04 友达光电股份有限公司 一种液晶显示器的驱动方法及一种光电装置
DE102007045778A1 (de) * 2007-09-25 2009-04-09 Continental Automotive Gmbh Verfahren und Vorrichtung zum Bereitstellen einer Bildanzeige-Information für eine Flüssigkristall-Anzeigevorrichtung
FI123451B (fi) * 2008-11-17 2013-05-15 Sensinode Oy Menetelmä ja laite resurssien virtualisoimiseksi
CA2687631A1 (en) * 2009-12-06 2011-06-06 Ignis Innovation Inc Low power driving scheme for display applications
KR20120076060A (ko) * 2010-12-29 2012-07-09 삼성모바일디스플레이주식회사 전기영동 표시 장치 및 그 구동 방법
US20130027416A1 (en) * 2011-07-25 2013-01-31 Karthikeyan Vaithianathan Gather method and apparatus for media processing accelerators
JP2013068793A (ja) * 2011-09-22 2013-04-18 Sony Corp 表示装置、駆動回路、駆動方法、および電子機器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6478527A (en) 1987-09-21 1989-03-24 Nec Corp Da converter
JP2654119B2 (ja) 1988-09-26 1997-09-17 株式会社日立製作所 マトリクス表示パネル駆動回路
KR0140041B1 (ko) * 1993-02-09 1998-06-15 쯔지 하루오 표시 장치용 전압 발생 회로, 공통 전극 구동 회로, 신호선 구동 회로 및 계조 전압 발생 회로
JP3033392B2 (ja) 1993-06-07 2000-04-17 日本電気株式会社 輝度補償方法および輝度補償回路
JP3140298B2 (ja) 1994-06-03 2001-03-05 富士通株式会社 チャージポンプ型ｄ／ａコンバータ
JP3275991B2 (ja) 1994-07-27 2002-04-22 シャープ株式会社 アクティブマトリクス型表示装置及びその駆動方法
JP3648742B2 (ja) * 1995-12-14 2005-05-18 セイコーエプソン株式会社 表示装置及び電子機器
JPH1011026A (ja) 1996-06-20 1998-01-16 Asahi Glass Co Ltd 画像表示装置の駆動回路
JPH1010497A (ja) 1996-06-24 1998-01-16 Sharp Corp マトリクス型表示装置の駆動回路
JPH10269787A (ja) 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体記憶装置
JP3760022B2 (ja) 1997-05-13 2006-03-29 株式会社日立製作所 半導体記憶装置
JP4124873B2 (ja) * 1997-12-17 2008-07-23 キヤノン株式会社 電力制御システム
JPH11288255A (ja) 1998-04-06 1999-10-19 Hitachi Ltd 液晶表示装置
JP2000111867A (ja) 1998-10-05 2000-04-21 Seiko Epson Corp 液晶駆動電源回路
JP3507356B2 (ja) 1999-02-25 2004-03-15 キヤノン株式会社 列配線駆動回路及び画像表示装置
JP2000276111A (ja) 1999-03-19 2000-10-06 Casio Comput Co Ltd 液晶表示装置
JP2000305524A (ja) 1999-04-16 2000-11-02 Mitsubishi Electric Corp 液晶制御装置
JP3438643B2 (ja) 1999-04-19 2003-08-18 日本電気株式会社 プラズマディスプレイパネルの駆動装置および駆動方法
JP2000330085A (ja) 1999-05-21 2000-11-30 Seiko Epson Corp チャージポンプ回路、半導体装置、液晶表示装置及びそれを含む電子機器
JP3832627B2 (ja) * 2000-08-10 2006-10-11 シャープ株式会社 信号線駆動回路、画像表示装置および携帯機器
JP2002158096A (ja) 2000-11-20 2002-05-31 Matsushita Electric Ind Co Ltd 表示装置
JP2002189437A (ja) 2000-12-21 2002-07-05 Sharp Corp 液晶表示装置および電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8570456B2 (en) 2005-08-12 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device equipped with the semiconductor device
WO2009063698A1 (ja) * 2007-11-12 2009-05-22 Konica Minolta Holdings, Inc. 画像表示装置および電気化学表示装置
JP2009294569A (ja) * 2008-06-09 2009-12-17 Seiko Epson Corp 電気泳動表示装置及び電子機器

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