JP3507356B2 - 列配線駆動回路及び画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン画像
信号等の画像表示方法及びその装置に関わり、その中で
もマトリクス画像表示パネルをローコストで製品化でき
る駆動回路を持った画像表示方法及びその装置に関わ
る。

【０００２】

【従来の技術】従来から、電子放出素子として熱陰極素
子と冷陰極素子の２種類が知られている。このうち冷陰
極素子では、たとえば電界放出型素子（以下、ＦＥ型と
記す）や、金属／絶縁層／金属型放出素子（以下、ＭＩ
Ｍ型と記す）や、表面伝導型放出素子などが知られてい
る。

【０００３】ＦＥ型の例としては、たとえば、W.P.Dyke
& W.W.Dolan,“Field emission",Advance in Electron
Physics,8,89(1956)や、あるいは、C.A.Spindt,“Phys
icalproperties of thin-film field emission cathode
s with molybdenium cones",J.Appl.Phys.,47,5248(197
6)などが知られている。

【０００４】また、ＭＩＭ型の例としては、たとえば、
C.A.Mead,“Operation of tunnel-emission Devices,J.
Appl.Phys.,32,646(1961)などが知られている。

【０００５】また、表面伝導型放出素子としては、たと
えば、M.I.Elinson,Radio Eng.Electron Phys.,10,129
0,(1965)や、後述する他の例が知られている。

【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことによ
り、電子放出が生ずる現象を利用するものである。この
表面伝導型放出素子としては、前記エリンソン等による
ＳｎＯ₂薄膜を用いたものの他に、Ａｕ薄膜によるもの
［G.Dittmer:“Thin Solid Films",9,317(1972)］や、
Ｉｎ₂Ｏ₃／ＳｎＯ₂ 薄膜によるもの［M.Hartwell and
C.G.Fonstad:“IEEE Trans.ED Conf.",519(1975)］や、
カーボン薄膜によるもの［荒木久 他：真空、第２６
巻、第１号、２２（１９８３）］等が報告されている。

【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図１６に前述のM.Hartwellらによる
素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。該導電性薄膜３
００４に、後述の通電フォーミングと呼ばれる通電処理
を施すことにより、電子放出部３００５が形成される。
図中の間隔Ｌは、０．５〜１［ｍｍ］、Ｗは、０．１
［ｍｍ］で設定されている。尚、図示の便宜から、電子
放出部３００５は導電性薄膜３００４の中央に矩形の形
状で示したが、これは模式的なものであり、実際の電子
放出部の位置や形状を忠実に表現しているわけではな
い。

【０００８】M.Hartwellらによる素子をはじめとして上
述の表面伝導型放出素子においては、電子放出を行う前
に導電性薄膜３００４に、通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。すなわち、通電フォーミングと
は、前記導電性薄膜３００４の両端に一定の直流電圧、
もしくは、例えば１Ｖ／分程度の非常にゆっくりとした
レートで昇圧する直流電圧を印加して通電し、導電性薄
膜３００４を局所的に破壊もしくは変形もしくは変質せ
しめ、電気的に高抵抗な状態の電子放出部３００５を形
成することである。尚、局所的に破壊もしくは変形もし
くは変質した導電性薄膜３００４の一部には、亀裂が発
生する。前記通電フォーミング後に導電性薄膜３００４
に適宜の電圧を印加した場合には、前記亀裂付近におい
て電子放出が行われる。

【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、たとえば本出願人
による特開昭６４−３１３３２号公報において開示され
るように、多数の素子を配列して駆動するための方法が
研究されている。

【００１０】また、表面伝導型放出素子の応用について
は、たとえば、画像表示装置、画像記録装置などの画像
形成装置や、荷電ビーム源、等が研究されている。

【００１１】特に、画像表示装置への応用としては、た
とえば本出願人によるＵＳＰ５，０６６，８８３や特開
平２−２５７５５１号公報において開示されているよう
に、表面伝導型放出素子と電子ビームの照射により発光
する蛍光体とを組み合わせて用いた画像表示装置が研究
されている。表面伝導型放出素子と蛍光体とを組み合わ
せて用いた画像表示装置は、従来の他の方式の画像表示
装置よりも優れた特性が期待されている。たとえば、近
年普及してきた液晶表示装置と比較しても、自発光型で
あるためバックライトを必要としない点や、視野角が広
い点が優れていると言える。

【００１２】

【発明が解決しようとする課題】本発明者らは、上記従
来技術に記載したものをはじめとして、さまざまな材
料、製法、構造の表面伝導型放出素子を試みてきた。さ
らに、多数の表面伝導型放出素子を配列したマルチ電子
ビーム源、ならびにこのマルチ電子ビーム源を応用した
画像表示装置について研究を行ってきた。

【００１３】本発明者らは、たとえば、図１７に示す電
気的な配線方法によるマルチ電子ビーム源を試みてき
た。すなわち、表面伝導型放出素子を２次元的に多数個
配列し、これらの素子を図示のようにマトリクス状に配
線したマルチ電子ビーム源である。

【００１４】図中、４００１は図１６に示すような表面
伝導型放出素子を模式的に示したもの、４００２は行方
向配線、４００３は列方向配線である。行方向配線４０
０２及び列方向配線４００３は、実際には有限の電気抵
抗を有するものであるが、図においては配線抵抗４００
４及び４００５として示されている。上述のような配線
方法を、単純マトリクス配線と呼ぶ。

【００１５】なお、図示の便宜上、６×６のマトリクス
で示しているが、マトリクスの規模はむろんこれに限っ
たわけではなく、たとえば画像表示装置用のマルチ電子
ビーム源の場合には、所望の画像表示を行うのに足りる
だけの素子を配列し配線するものである。

【００１６】表面伝導型放出素子を単純マトリクス配線
したマルチ電子ビーム源においては、所望の電子ビーム
を出力させるため、行方向配線４００２及び列方向配線
４００３に適宜の電気信号を印加する。たとえば、マト
リクスの中の任意の１行の表面伝導型放出素子を駆動す
るには、選択する行の行方向配線４００２には選択電圧
Ｖｓを印加し、同時に非選択の行の行方向配線４００２
には非選択電圧Ｖｎｓを印加する。これと同期して列方
向配線４００３に電子ビームを出力するための駆動電圧
Ｖｅを印加する。この方法によれば、配線抵抗４００４
及び４００５による電圧降下を無視すれば、選択する行
の表面伝導型放出素子には、Ｖｅ−Ｖｓの電圧が印加さ
れ、また非選択行の表面伝導型放出素子にはＶｅ−Ｖｎ
ｓの電圧が印加される。各電圧Ｖｅ，Ｖｓ，Ｖｎｓを適
宜の大きさの電圧にすれば選択する行の表面伝導型放出
素子だけから所望の強度の電子ビームが出力されるはず
であり、また列方向配線の各々に異なる駆動電圧Ｖｅを
印加すれば、選択する行の素子の各々から異なる強度の
電子ビームが出力されるはずである。また、表面伝導型
放出素子の応答速度は高速であるため、駆動電圧Ｖｅを
印加する時間の長さを変えれば、電子ビームが出力され
る時間の長さも変えることができるはずである。

【００１７】したがって、表面伝導型放出素子を単純マ
トリクス配線したマルチ電子ビーム源はいろいろな応用
可能性があり、たとえば画像情報に応じた電気信号を適
宜印加すれば、画像表示装置用の電子源として好適に用
いることができる。

【００１８】しかしながら、表面伝導型放出素子を単純
マトリクス配線したマルチ電子ビーム源には、実際には
以下に述べるような問題が発生していた。

【００１９】すなわち、大面積の画像表示パネルとして
表面伝導型放出素子を単純マトリクス配線したマルチ電
子ビーム源を使用した場合、その駆動回路が多数必要で
ありローコストの商品化の妨げになっていた。特に、表
示パネルが横方向に長くかつＲＧＢストライプ配列が必
要なため、行配線駆動回路数に比べ列配線の駆動回路数
が非常に多くなり、ローコストの商品化への妨げとなっ
ていた。

【００２０】本発明は、上記問題点に鑑み、電子ビーム
源を変調する画像表示装置の駆動回路を、ローコスト、
即ち少ないハードウエア、特にＩＣ化に向いている回路
構成で実現することを目的とする。

【００２１】

【課題を解決するための手段】本発明は、列配線及び行
配線と該列配線及び行配線に接続された電子放出素子と
を有するマトリクス画像表示パネルを有する画像表示装
置において用いられ、パルス幅変調回路により変調され
た変調信号の出力を受けて前記列配線に接続された電子
放出素子を駆動するための列配線駆動信号を出力する列
配線駆動回路であって、コンプリメンタリスイッチング
回路と、該コンプリメンタリスイッチング回路と前記列
配線との間の抵抗とを有しており、前記変調信号の出力
の変化に対応した第１の期間では前記コンプリメンタリ
スイッチング回路と前記抵抗によって決まる出力インピ
ーダンスで列配線駆動信号を出力するものであり、前記
第 1 の期間の後、前記変調信号の出力を受けるコンプリ
メンタリスイッチング回路から前記列配線に対して前記
第１の期間よりも低いインピーダンスで前記列配線駆動
信号を前記列配線に出力するように制御する回路を更に
有することを特徴とする。

【００２２】 また、本発明は、列配線及び行配線と該
列配線及び行配線に接続された電子放出素子とを有する
マトリクス画像表示パネルと、パルス幅変調回路により
変調された変調信号の出力を受けて前記列配線に接続さ
れた電子放出素子を駆動するための列配線駆動信号を出
力する列配線駆動回路とを有する画像表示装置であっ
て、前記列配線駆動回路は、コンプリメンタリスイッチ
ング回路と、該コンプリメンタリスイッチング回路と前
記列配線との間の抵抗とを有しており、前記変調信号の
出力の変化に対応した第１の期間では前記コンプリメン
タリスイッチング回路と前記抵抗によって決まる出力イ
ンピーダンスで列配線駆動信号を出力するものであり、
前記第１の期間の後、前記変調信号の出力を受けるコン
プリメンタリスイッチング回路から前記列配線に対して
前記第１の期間よりも低いインピーダンスで前記列配線
駆動信号を前記列配線に出力するように制御する回路を
更に有することを特徴とする。

【００２３】

【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。

【００２４】 ［参考の実施形態］ 以下に、参考の実施形態を説明する。本発明に係わる画
像表示装置に使用するマトリクス画像表示パネルは、基
本的には薄型の真空容器内に、基板上に多数の電子源例
えば冷陰極電子放出素子を配列してなるマルチ電子源
と、電子の照射により画像を形成する画像形成部材とを
対向して備えている。

【００２５】該冷陰極電子放出素子は、例えばフォトリ
ソグラフィー・エッチングのような製造技術を用いれ
ば、基板上に精密に位置決めして形成できるため、微小
な間隔で多数個を配列することが可能である。しかも、
従来からＣＲＴ等で用いられてきた熱陰極と比較する
と、陰極自身や周辺部が比較的低温な状態で駆動できる
ため、より微細な配列ピッチのマルチ電子源を容易に実
現できる。

【００２６】また、本発明の実施形態では電子源として
表面伝導型素子を使ったマトリクス画像表示パネルの駆
動方法について説明する。

【００２７】以下、本発明の実施形態について図面を参
照して説明する。

【００２８】図１に本発明の画像表示装置の駆動回路の
ブロック図を、図２にそのタイミング図を示す。

【００２９】図１において、Ｐ２０００はマトリクス画
像表示パネル（以下、表示パネルと略す）であり、本実
施形態においては２４０＊７２０個の表面伝導型素子Ｐ
２００１が垂直２４０行の行配線と水平７２０列の列配
線によりマトリクス配線され、各表面伝導型素子Ｐ２０
０１からの放出電子ビームが高圧電源部Ｐ３０から印加
される高圧電圧により加速され、不図示の蛍光体に照射
されることにより発光を得るものである。この不図示の
蛍光体は用途に応じて種々の色配列を取ることが可能で
あるが、一例としてＲＧＢ縦ストライプ状の色配列とす
る。

【００３０】本実施形態においては、以下前記水平２４
０（ＲＧＢトリオ）＊垂直２４０ラインの画素数を有す
る表示パネルに、テレビ信号ＮＴＳＣ（National Telev
ision System Committee）方式相当のテレビ画像を表示
する応用例を示すが、ＮＴＳＣに限らず、ハイビジョン
信号（ＨＤＴＶ：High Definition Television）方式の
ような高精細な画像やコンピュータの出力画像など、解
像度やフレームレートが異なる画像信号に対しても、ほ
ぼ同一の構成で対応できる。

【００３１】また、Ｐ１は、ＮＴＳＣ方式のコンポジッ
トビデオ入力を受け、ＲＧＢコンポーネントを出力する
ＮＴＳＣ−ＲＧＢデコーダ部である。このＮＴＳＣ−Ｒ
ＧＢデコーダ部Ｐ１のユニット内にて、入力ビデオ信号
に重畳されている同期信号（ＳＹＮＣ）を分離し出力す
る。同じく入力ビデオ信号に重畳されているカラーバー
スト信号を分離し、カラーバースト信号に同期したクロ
ック信号（ＣＬＫ）信号（ＣＬＫ１）を生成し出力す
る。

【００３２】また、Ｐ２は、ＮＴＳＣ−ＲＧＢデコーダ
部Ｐ１にてデコードされたアナログＲＧＢ信号を、マト
リクス画像表示パネルＰ２０００を輝度変調するための
デジタル階調信号に変換するために必要な、以下のタイ
ミング信号を発生するためのタイミング発生部である。

【００３３】ＮＴＳＣ−ＲＧＢデコーダ部Ｐ１からのＲ
ＧＢアナログ信号を各アナログ処理部Ｐ３にて直流再生
するためのクランプパルスと、ＮＴＳＣ−ＲＧＢデコー
ダ部Ｐ１からのＲＧＢアナログ信号に各アナログ処理部
Ｐ３にてブランク期間を付加するためのブランキングパ
ルス（ＢＬＫパルス）と、ＲＧＢアナログ信号のレベル
をビデオ検出部Ｐ４（不図示）にて検出するための検出
パルスと、ＲＧＢアナログ信号をＡ／Ｄ部Ｐ６にてデジ
タル信号に変換するためのサンプルパルス（不図示）
と、ＲＡＭコントローラＰ１２（不図示）がＲＡＭＰ８
（不図示）を制御するために必要なＲＡＭコントローラ
制御信号とが、タイミング発生部Ｐ２内で生成される。

【００３４】また、ＣＬＫ１入力時には、タイミング発
生部Ｐ２内ＰＬＬ回路によりＣＬＫ１に同期する自走Ｃ
ＬＫ信号（ＣＬＫ２）と、タイミング発生部Ｐ２内でＣ
ＬＫ２を基に生成される同期信号（ＳＹＮＣ２）と、自
走のＣＬＫ２発生手段を備えることにより、入力ビデオ
信号が存在しないときも基準信号であるＣＬＫ２、ＳＹ
ＮＣ２を発生できるため、ＲＡＭ手段Ｐ８の画像データ
を読み出すことによる画像表示が可能である。

【００３５】また、Ｐ３は、Ｐ１からの出力原色信号そ
れぞれに備えられるアナログ処理部であり、主に以下の
動作をする。タイミング発生部Ｐ２からクランプパルス
を受け直流再生を行う。タイミング発生部Ｐ２からＢＬ
Ｋパルスを受けブランキング期間を付加する。

【００３６】また、ＭＰＵＰ１１を中心に構成されるシ
ステムコントロール部の制御出力の一つであるＤ／Ａ部
Ｐ１４のゲイン調整信号を受け、Ｐ１から入力された原
色信号の振幅制御を行う。

【００３７】また、ＭＰＵＰ１１を中心に構成されるシ
ステムコントロール部の制御出力の一つであるＤ／Ａ部
Ｐ１４のオフセット調整信号を受け、Ｐ１から入力され
た原色信号の黒レベル制御を行う。

【００３８】また、ＬＰＦＰ５は、Ａ／Ｄ部Ｐ６の前段
に置かれるプリフィルタ手段である。

【００３９】また、Ａ／Ｄ部Ｐ６は、Ｐ２からのサンプ
ルＣＬＫを受け、ＬＰＦＰ５を通過したアナログ原色信
号を必要階調数で量子化するＡ／Ｄコンバータ手段であ
る。

【００４０】逆γテーブルＰ７は、入力されるビデオ信
号を表示パネルが有する発光特性に変換するために備え
られた階調特性変換手段である。本実施形態のようにパ
ルス幅変調により輝度階調を表現する場合、輝度データ
の大きさに発光量がほぼ比例するリニアな特性を示すこ
とが多い。一方ビデオ信号は、ＣＲＴを用いたＴＶ受像
機を対象としているため、ＣＲＴの非線形な発光特性を
補正するためにγ処理を施されている。このため本実施
形態のようにリニアな発光特性を持つパネルにＴＶ画像
を表示させる場合、Ｐ７のような階調特性変換手段でγ
処理の効果を打ち消す必要がある。

【００４１】また、ＭＰＵＰ１１を中心に構成されるシ
ステムコントロール部の制御入出力のひとつであるＩ／
Ｏ制御部Ｐ１３の出力によりこのテーブルデータを切り
替えて、発光特性を好みに変えることができる。

【００４２】また、Ｐ１０は、各原色信号毎に備えられ
る水平１ラインメモリ手段であり、ラインメモリ制御部
Ｐ２１の制御信号により、ＲＧＢの３系統並列に入力さ
れる輝度データ（画像情報）をパネル色配列に応じた順
番に並べ替えて１系統の直列信号に変換しラッチ手段Ｐ
２２を介してＸドライバ部へ出力する。

【００４３】システムコントロール部は主にＭＰＵＰ１
１、シリアル通信Ｉ／ＦＰ１６、Ｉ／Ｏ制御部Ｐ１３、
Ｄ／Ａ部Ｐ１４、Ａ／Ｄ部Ｐ１５、データメモリＰ１
７、ユーザーＳＷ手段Ｐ１８から構成される。

【００４４】システムコントロール部は、ユーザーが操
作するユーザーＳＷ手段Ｐ１８や、外部通信による指示
により操作される制御信号を受信するシリアル通信Ｉ／
ＦＰ１６からのユーザー要求を受け、対応する制御信号
をＩ／Ｏ制御部Ｐ１３やＤ／Ａ部Ｐ１４から出力するこ
とによりその要求を実現する。

【００４５】本実施形態においてはユーザー要求として
は、階調性の可変、明るさ、色制御などの表示制御が実
現できる。

【００４６】またデータメモリＰ１７を備えることによ
り、ユーザー調整量を保存することができる。

【００４７】また、Ｐ１９はＹドライバ制御タイミング
発生部、Ｐ２０はＸドライバ制御タイミング発生部であ
り、ともにＣＬＫ１，ＣＬＫ２，ＳＹＮＣ２信号を受け
Ｙドライバ制御、Ｘドライバ制御信号を発生する。

【００４８】また、Ｐ２１はラインメモリＰ１０のタイ
ミング制御を行うための制御部であり、ＣＬＫ１，ＣＬ
Ｋ２，ＳＹＮＣ２信号を受け輝度データ（画像情報）を
ラインメモリに書き込むためのＲ，Ｇ，Ｂ ＷＲＴ制御
信号、及びラインメモリからパネル色配列に応じた順番
で輝度データ（画像情報）を読み出すためのＲ，Ｇ，Ｂ
ＲＤ制御信号を発生する。

【００４９】図２に示すＴ１０４はＲＧＢ各色の内１色
を例として書いた色サンプルデータ列の波形であり、１
水平期間に２４０個のデータ列で構成される。このデー
タ列を１水平期間に上記制御信号によりラインメモリＰ
１０に書き込む。次の水平期間に、各色毎のラインメモ
リＰ１０を書き込みの場合の３倍の周波数で読み出し、
有効にすることでＴ１０５のような１水平期間あたり７
２０個の輝度データ列（画像情報）を得る。

【００５０】また、Ｐ２２はラッチ手段であり、ライン
メモリＰ１０の出力をシフトクロックでラッチし、デー
タの出力タイミングを所望時間に合わす。

【００５１】また、Ｐ１００１はＸ，Ｙドライバタイミ
ング発生部であり、Ｙドライバ制御タイミング発生部Ｐ
１９とＸドライバ制御タイミング発生部からの制御信号
を受け、Ｘドライバ制御のために以下の信号を出力す
る。シフトレジスタ回路Ｐ１１０１ａに入力された輝度
データ列（画像情報）を順次転送するシフトクロック、
シフトレジスタ回路Ｐ１１０１ａで転送したデータを並
列にラッチ回路Ｐ１１０１ｂにラッチするＬＤパルス
（またＰＷＭジェネレータ部Ｐ１１０２の水平周期のト
リガとして作用するＬＤパルス）、また、Ｙドライバ制
御のためにＹシフトレジスタＰ１００２を動かすための
水平周期のシフトクロック、及び行走査開始トリガを与
えるための垂直周期のトリガ信号を出力する。

【００５２】シフトレジスタ回路Ｐ１１０１ａは、ラッ
チ手段Ｐ２２からの水平周期毎の７２０個の列配線数の
輝度データ列（画像情報）をＸ，Ｙドライバタイミング
発生部Ｐ１００１からの図２Ｔ１０７のような輝度デー
タ（画像情報）に同期したシフトクロックにより読み込
み７２０個のデータをパラレルに変換する、Ｔ１０８の
ようなＬＤパルスによりラッチ回路Ｐ１１０１ｂに並列
にラッチし、ＰＷＭジェネレータ部Ｐ１１０２に７２０
個の１水平列分のデータをＰＷＭジェネレータ部Ｐ１０
０２に一度に転送する。

【００５３】各列配線毎に備えられるＰＷＭジェネレー
タ部Ｐ１１０２はラッチ回路Ｐ１１０１ｂからの輝度デ
ータ（画像情報）を受け、図２Ｔ１１０に示す波形のよ
うに水平周期毎に輝度（画像情報）データの大きさに比
例したパルス幅を有するパルス信号を発生する。

【００５４】また、Ｐ１１０４は列配線駆動回路であ
り、ＰＷＭジェネレータ部Ｐ１１０２の出力である輝度
データ（画像情報）の大きさに比例したパルス幅を有す
るパルス信号を受け列配線を駆動する。図２に示すＴ１
１１に列配線駆動波形の一例を示す。

【００５５】ＰＷＭジェネレータ部Ｐ１１０２と列配線
駆動回路Ｐ１１０４の詳細は図３に示す。詳細説明は後
述する。

【００５６】Ｙシフトレジスタ部Ｐ１００２は、Ｘ，Ｙ
ドライバタイミング発生部Ｐ１００１からの水平周期の
シフトクロック及び行走査開始トリガを与えるための垂
直周期のトリガ信号を受け行配線を走査するための選択
信号を各行配線毎に備えられるプリドライバ部Ｐ１００
３に順に出力する。

【００５７】各行配線を駆動する出力部は例えばＦＥＴ
手段Ｐ１００６、ＦＥＴ手段Ｐ１００４から構成され
る。プリドライバ部Ｐ１００３はこの出力部を応答良く
駆動するためのものである。ＦＥＴ手段Ｐ１００４は行
選択時に導通するスイッチ手段で選択時に定電圧レギュ
レータ部Ｐ１００５からの−Ｖｓｓ電位を行配線に印加
する。例えば本発明の場合、−１０［Ｖ］とした。ＦＥ
Ｔ手段Ｐ１００６は行非選択時に導通するスイッチ手段
で非選択時にグランド電位となり行配線を０［Ｖ］で駆
動する。図２に示すＴ１１２に行配線駆動波形の一例を
示す。

【００５８】このような方法により、順次行配線を走査
し、それに対応する画像情報でパルス幅変調され更に各
表面導電型電子放出素子毎に最適に設定された駆動電流
値で列配線を駆動し表示パネルＰ２０００に画像を形成
する。

【００５９】次に、ＰＷＭジェネレータ部Ｐ１１０２と
列配線駆動回路Ｐ１１０４の詳細を説明する。図３に詳
細図を示す。

【００６０】図３において、Ｐ１１０２ａは不図示のＰ
ＷＭのパルス幅を決定する基準となるクロックＰＣＬＫ
をクロック入力端子に入力するアップカウンタ回路、Ｐ
１１０２ｂはコンパレータ回路であり、アップカウンタ
回路Ｐ１１０２ａのカウント出力がラッチ回路Ｐ１１０
１ｄの出力（画像情報）と等しくなるまで出力をローレ
ベルにする。Ｐ１１０２ｃはアンド回路であり、コンパ
レータ回路Ｐ１１０２ｂの出力がローレベルの時のみＰ
ＣＬＫをアップカウンタ回路Ｐ１１０２ａのクロック入
力端子出力する。前述のＬＤパルスはアップカウンタ回
路Ｐ１１０２ａの非同期クリア端子に入力されＬＤパル
ス入力後、アップカウンタＰ１１０２ａはＰＣＬＫをカ
ウントする。そしてコンパレータ回路Ｐ１１０２ｂの出
力はラッチ回路Ｐ１１０１ｄの出力（画像情報）によっ
て決まるパルス幅となる。Ｐ１１０２ｄはＮＯＴ回路で
あり、コンパレータ回路Ｐ１１０２ｂの出力を反転し輝
度データ（画像情報）の大きさに比例したパルス幅でハ
イレベルを出力する。

【００６１】また、Ｐ１１０４ａはコンプリメンタリス
イッチング回路であり、Ｐ１１０４ｂは表示パネルによ
って抵抗値を決定されている抵抗器である。

【００６２】コンプリメンタリスイッチング回路Ｐ１１
０４ａの詳細は、図４に示す。

【００６３】図４において、Ｐ１１０４ｃはＮＯＴ回
路、Ｐ１１０４ｄはＰ型ＭＯＳＦＥＴ、Ｐ１１０４ｅは
Ｎ型ＭＯＳＦＥＴである。

【００６４】上記構成において、ＰＷＭジェネレータ部
Ｐ１１０２が出力する輝度データ（画像情報）の大きさ
に比例したパルス幅のハイレベルの信号は、ＮＯＴ回路
Ｐ１１０４ｃでロジックレベルが反転され、出力回路で
あるＰ型ＭＯＳＦＥＴＰ１１０４ｄ、Ｎ型ＭＯＳＦＥＴ
Ｐ１１０４ｅにより再度反転出力され電源電圧が出力さ
れる。本発明の場合、ＩＣ化の際、高集積度が期待でき
る電源電圧５［Ｖ］を使用した。

【００６５】ここで、列配線駆動回路Ｐ１１０４内の抵
抗器Ｐ１１０４ｂの値は以下のように定めた。この抵抗
器Ｐ１１０４ｂの値を適切に調整することにより、列配
線への出力インピーダンスを効果的に設定できる。

【００６６】即ち、パルス幅変調の階調性を満足するよ
うに時間を短く、且つ、列配線の容量と、列配線及び不
図示の表示パネルＰ２０００と列配線駆動回路Ｐ１１０
４の間を接続するフレキシブル基板のインダクタンスに
よる共振周波数より低い周波数で駆動できるように決め
る。

【００６７】これ以上の周波数成分を持つ駆動波形で列
配線を駆動した場合、共振する場合がある（以降リンギ
ングと呼ぶ）。最悪の場合、リンギングによって冷陰極
素子Ｐ２００１の駆動電圧は素子の最大定格値を超え、
冷陰極素子Ｐ２００１を破壊してしまうこともある。

【００６８】この表示パネルで、１０″程度のパネルで
は、抵抗器Ｐ１１０４ｂの値として１００［Ω］〜１
［ｋΩ］の値が最適であった。また３０″以上の大型パ
ネルでは５００［Ω］〜５［ｋΩ］が最適であった。

【００６９】本発明では、抵抗器Ｐ１１０４ｂをコンプ
リメンタリスイッチング回路Ｐ１１０４ａの出力に直列
に配置したが、コンプリメンタリスイッチング回路Ｐ１
１０４ａの出力回路であるＰ型ＭＯＳＦＥＴＰ１１０４
ｄ、Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのＯＮ抵抗で代用し
てもよい。その場合抵抗器Ｐ１１０４ｂが削除できるこ
とはもちろんとして、Ｐ型ＭＯＳＦＥＴＰ１１０４ｄ、
Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのサイズを小さくでき、
ＩＣ化時に更に小面積化即ちローコスト化がはかれる。

【００７０】 ［第二の実施形態］ 次に、本発明による第二の実施形態を説明する。第二の
実施形態は、列配線駆動回路Ｐ１１０４が参考の実施形
態と異なる実施形態である。他の構成は同じなので列配
線駆動回路Ｐ１１０４以外の構成の説明は省略する。

【００７１】第二の実施形態のＰＷＭジェネレータ部Ｐ
１１０２と列配線駆動回路Ｐ１１０４の詳細は、図５に
示す。

【００７２】 図５において、ＰＷＭジェネレータ部Ｐ
１１０２は参考の実施形態と同じ動作をするので、説明
は省略する。ＰＷＭジェネレータ部Ｐ１１０２は参考の
実施形態と同様に、輝度データ（画像情報）の大きさに
比例したパルス幅でハイレベルを出力する。

【００７３】 列配線駆動回路Ｐ１１０４において、Ｐ
１１０４ａは参考の実施形態同様コンプリメンタリスイ
ッチング回路であり、Ｐ１１０４ｂは参考の実施形態同
様に、表示パネルＰ２０００によってリンギングが発生
しないように抵抗値が決定されている抵抗器である。Ｐ
１１０４ｆはスイッチ回路でありコントロール入力によ
り入出力をＯＮ／ＯＦＦする。Ｐ１１０６はイネーブル
制御回路であり、例えば図６のようなイネーブル生成器
としてのラッチ回路Ｐ１１０６ａと排他的論理和回路Ｐ
１１０６ｂとの構成からなり、図７に示すタイミングチ
ャートのＴ１１０ａに示すようにＰＷＭジェネレータ部
Ｐ１１０２の出力Ｔ１１０の立ち上がり・立ち下がりの
みＬＯＷレベルになる。

【００７４】図６において、Ｐ１１０６ａはラッチ回
路、Ｐ１１０６ｂはＸＮＯＲ回路である。

【００７５】 図５に示すように、コンプリメンタリス
イッチング回路Ｐ１１０４ａの詳細は参考の実施形態同
様であり、図４に示した通りである。

【００７６】 また、参考の実施形態と同様に、ＰＷＭ
ジェネレータ部Ｐ１１０２が出力する輝度データ（画像
情報）の大きさに比例したパルス幅ハイレベル信号を出
力する。そしてハイレベルの信号は、ＮＯＴ回路Ｐ１１
０４ｃでロジックレベルが反転され、出力回路であるＰ
型ＭＯＳＦＥＴＰ１１０４ｄ、Ｎ型ＭＯＳＦＥＴＰ１１
０４ｅにより再度反転出力され電源電圧が出力される。

【００７７】本発明の場合、ＩＣ化の際、高集積度が期
待できる電源電圧５［Ｖ］を使用した。

【００７８】上記構成において、イネーブル制御回路Ｐ
１１０６は、ＰＷＭジェネレータ部Ｐ１１０２の出力を
時間微分する。即ちラッチ回路Ｐ１１０６ａで、ＰＣＬ
ＫをクロックとしＰＷＭジェネレータ部Ｐ１１０２が出
力をラッチし、ラッチされた反転出力とＰＷＭジェネレ
ータ部Ｐ１１０２が出力をＸＮＯＲ回路Ｐ１１０６ｂが
排他的ＯＲした後に反転出力する。その結果イネーブル
制御回路Ｐ１１０６は、図７に示すＴ１１０ａに示すよ
うに、ＰＷＭジェネレータ部Ｐ１１０２が出力の立ち上
がり・立ち下がりのみローレベルを出力する。スイッチ
回路Ｐ１１０４ｆは、イネーブル制御回路Ｐ１１０６の
出力がローレベルのときのみ、ＯＦＦ（ＯＰＥＮ）し、
列配線を駆動する内部抵抗を抵抗器Ｐ１１０４ｂで決ま
る値とする。この抵抗器Ｐ１１０４ｂの値を適切に調整
することにより、列配線への出力インピーダンスを効果
的に設定できる。

【００７９】この抵抗器Ｐ１１０４ｂで決まる値によっ
て、以下の（１），（２）の場合による利点がある。

【００８０】 （１）立ち上がり立ち下がり時、イネー
ブル制御回路Ｐ１１０６の出力はローレベルであるの
で、参考の実施形態同様、抵抗器Ｐ１１０４ｂがコンプ
リメンタリスイッチング回路Ｐ１１０４ａと列配線の間
に直列に入るので、リンギングの発生無しで列配線を駆
動できる。

【００８１】 （２）さらに立ち上がり立ち下がり以外
の時間は、イネーブル制御回路Ｐ１１０６の出力はハイ
レベルであるので、抵抗器Ｐ１１０４ｂがスイッチ回路
Ｐ１１０４ｆによりショートされるため電圧降下や電力
ロスが少ない。等の利点があり、良好であった参考の実
施形態より更に、電力ロス無しで良好に画像表示パネル
Ｐ２０００を駆動できた。

【００８２】 また抵抗器Ｐ１１０４ｂの値は、参考の
実施形態同様、リンギングが発生しないように定めた。

【００８３】表示パネルの寸法が１０″程度のパネルで
は、１００［Ω］〜１［ｋΩ］の値が最適であった。ま
た３０″以上の大型パネルでは５００［Ω］〜５［ｋ
Ω］が最適であった。

【００８４】また、リンギングは駆動波形が急峻に変化
する場合起きるため、このように立ち上がり立ち下がり
時のみに対応して駆動波形をなまらす第二の実施形態
は、リンギングの無い駆動波形で列配線を駆動できる。

【００８５】［第三の実施形態］次に、本発明による第
三の実施形態を説明する。第三の実施形態は、表示パネ
ルＰ２０００用の列方向の列配線駆動回路Ｐ１１０４
が、第二の実施形態と異なる実施形態である。他の構成
は同じなので列配線駆動回路Ｐ１１０４以外の構成の説
明は省略する。

【００８６】第三の実施形態のＰＷＭジェネレータ部Ｐ
１１０２と列配線駆動回路Ｐ１１０４の詳細は、図８に
示す。

【００８７】 図８において、ＰＷＭジェネレータ部Ｐ
１１０２は参考の実施形態と同じ動作をするので、説明
は省略する。ＰＷＭジェネレータ部Ｐ１１０２は参考の
実施形態と同様に輝度データ（画像情報）の大きさに比
例したパルス幅の時間ハイレベルを出力する。

【００８８】 列配線駆動回路Ｐ１１０４において、Ｐ
１１０４ａは参考の実施形態同様コンプリメンタリスイ
ッチング回路であり、Ｐ１１０４ｂは参考の実施形態同
様にマトリクス表示パネルによって抵抗値を決めてある
抵抗器である。Ｐ１１０４ｇはスリーステートコンプリ
メンタリスイッチング回路でありコントロール入力によ
り出力をハイインピーダンス状態にできる。

【００８９】また、Ｐ１１０６はイネーブル制御回路で
あり、第二の実施形態同様に図６のような構成からな
る。図６の説明は省略する。イネーブル制御回路Ｐ１１
０６の出力は図７中、Ｔ１１０ａに示すようにＰＷＭジ
ェネレータ部Ｐ１１０２の出力Ｔ１１０の立ち上がり・
立ち下がりのみローレベルになる。

【００９０】スリーステートコンプリメンタリスイッチ
ング回路Ｐ１１０４ｇの詳細は、図９に示す。

【００９１】図９において、Ｐ１１０４ｈはノット回
路、Ｐ１１０４ｉはＮＡＮＤ回路、Ｐ１１０４ｊはＮＯ
Ｒ回路、Ｐ１１０４ｋはＰ型ＭＯＳＦＥＴ、Ｐ１１０４
ｍはＮ型ＭＯＳＦＥＴである。

【００９２】図９において、イネーブル端子がハイレベ
ルの時のみ、ＮＡＮＤ回路Ｐ１１０４ｉとＮＯＲ回路Ｐ
１１０４ｊが入力を反転し出力し、Ｐ型ＭＯＳＦＥＴＰ
１１０４ｄ、Ｎ型ＭＯＳＦＥＴＰ１１０４ｅにより再度
反転出力され出力端子に電源電圧が出力される。また、
イネーブル端子がローレベルの時は、ＮＡＮＤ回路Ｐ１
１０４ｉとＮＯＲ回路Ｐ１１０４ｊの出力はそれぞれハ
イレベル、ローレベルに入力によらず固定され、Ｐ型Ｍ
ＯＳＦＥＴＰ１１０４ｄ、Ｎ型ＭＯＳＦＥＴＰ１１０４
ｅが両方ともピンチオフされ、その結果出力がハイイン
ピーダンスになる。

【００９３】本発明の場合、ＩＣ化の際、高集積度が期
待できる電源電圧５［Ｖ］を使用した。

【００９４】上記構成において、イネーブル制御回路Ｐ
１１０６は、第二の実施形態同様に、ＰＷＭジェネレー
タ部Ｐ１１０２が出力を時間微分した波形を出力する。
即ち図７中、Ｔ１１０ａに示すようにＰＷＭジェネレー
タ部Ｐ１１０２が出力の立ち上がり・立ち下がりのみロ
ーレベルを出力する。

【００９５】スリーステートコンプリメンタリスイッチ
ング回路Ｐ１１０４ｇは、ＰＷＭジェネレータ部Ｐ１１
０２の出力がＬＯＷレベルの時のみハイインピーダンス
状態となる。

【００９６】コンプリメンタリスイッチング回路Ｐ１１
０４ａとスリーステートコンプリメンタリスイッチング
回路Ｐ１１０４ｇは並列に接続されているので、 （１）立ち上がり・立ち下がり時、イネーブル制御回路
Ｐ１１０６の出力はローレベルであるので（スリーステ
ートコンプリメンタリスイッチング回路Ｐ１１０４ｇの
イネーブル入力はローレベルであり、スリーステートコ
ンプリメンタリスイッチング回路Ｐ１１０４ｇの出力は
ハイインピーダンスであるため）、コンプリメンタリス
イッチング回路Ｐ１１０４ａと抵抗Ｐ１１０４ｂの直列
回路で列配線を駆動できるので、リンギングの発生無し
で列配線を駆動できる。

【００９７】 （２）さらに立ち上がり・立ち下がり以
外の時間は、イネーブル制御回路Ｐ１１０６の出力はハ
イレベルであるので（スリーステートコンプリメンタリ
スイッチング回路Ｐ１１０４ｇのイネーブル入力はハイ
レベルであり、スリーステートコンプリメンタリスイッ
チング回路Ｐ１１０４ｇの出力は有効であるため）、コ
ンプリメンタリスイッチング回路Ｐ１１０４ａとスリー
ステートコンプリメンタリスイッチング回路Ｐ１１０４
ｇの並列になった出力インピーダンスで列配線を駆動す
るので、電圧降下や電力ロスが少ない。等の利点があ
り、良好であった参考の実施形態より更に良好に画像表
示パネルＰ２０００を駆動できた。

【００９８】 また抵抗器Ｐ１１０４ｂの値は参考の実
施形態同様、１０″程度のパネルでは、１００［Ω］〜
１［ｋΩ］の値が最適であった。また３０″以上の大型
パネルでは５００［Ω］〜５［ｋΩ］が最適であった。

【００９９】本発明では、抵抗器Ｐ１１０４ｂをコンプ
リメンタリスイッチング回路Ｐ１１０４ａの出力に直列
に配置したが、コンプリメンタリスイッチング回路Ｐ１
１０４ａの出力回路であるＰ型ＭＯＳＦＥＴＰ１１０４
ｄ、Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのＯＮ抵抗で代用し
てもよい。その場合抵抗器Ｐ１１０４ｂが削除できるこ
とはもちろんとして、Ｐ型ＭＯＳＦＥＴＰ１１０４ｄ、
Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのサイズを小さくでき、
ＩＣ化時に更に小面積化即ちローコスト化がはかれる。

【０１００】［第四の実施形態］次に、本発明による第
四の実施形態を説明する。第四の実施形態は、表示パネ
ルＰ２０００用の列方向の列配線駆動回路Ｐ１１０４
が、第三の実施形態と異なる実施形態である。他の構成
は同じなので列配線駆動回路Ｐ１１０４以外の構成の説
明は省略する。

【０１０１】第四の実施形態のＰＷＭジェネレータ部Ｐ
１１０２と列配線駆動回路Ｐ１１０４の詳細は、図１０
に示す。

【０１０２】 図１０において、ＰＷＭジェネレータ部
Ｐ１１０２は参考の実施形態と同じ動作をするので、説
明は省略する。ＰＷＭジェネレータ部Ｐ１１０２は参考
の実施形態と同様に輝度データ（画像情報）の大きさに
比例したパルス幅の時間ハイレベルを出力する。

【０１０３】列配線駆動回路Ｐ１１０４において、Ｐ１
１０４ｇ１，Ｐ１１０４ｇ２はスリーステートコンプリ
メンタリスイッチング回路であり、コントロール入力に
より出力をハイインピーダンス状態にできる。なお、ス
リーステートコンプリメンタリスイッチング回路Ｐ１１
０４ｇ１，Ｐ１１０４ｇ２の詳細は、図８で説明したス
リーステートコンプリメンタリスイッチング回路Ｐ１１
０４ｇと同じ構成であるので、説明は省略する。

【０１０４】 また、Ｐ１１０４ｂは参考の実施形態と
同様にマトリクス表示パネルによって抵抗値を決めてあ
る抵抗器である。

【０１０５】また、Ｐ１１０６はイネーブル制御回路で
あり、図１１のような構成からなり、図１２に示すタイ
ミングチャート中、Ｔ１１０ａ及びＴ１１０ｂに示すよ
うに、ＰＷＭジェネレータ部Ｐ１１０２の出力Ｔ１１０
の立ち上がり・立ち下がりのみローレベル、ハイレベル
になる。

【０１０６】イネーブル制御回路Ｐ１１０６の出力は図
７中、Ｔ１１０ａ，Ｔ１１０ｂに示すようにＰＷＭジェ
ネレータ部Ｐ１１０２の出力Ｔ１１０の立ち上がり・立
ち下がりのみローレベルあるいはハイレベルになる。

【０１０７】次に、図１１において、Ｐ１１０６ａはラ
ッチ回路、Ｐ１１０６ｃはＸＯＲ回路、Ｐ１１０６ｄは
ＮＯＴ回路である。

【０１０８】本発明の場合、ＩＣ化の際、高集積度が期
待できる電源電圧５［Ｖ］を使用した。

【０１０９】上記構成において、イネーブル制御回路Ｐ
１１０６は、ＰＷＭジェネレータ部Ｐ１１０２の出力を
時間微分する。即ちラッチ回路Ｐ１１０６ａで、ＰＣＬ
Ｋをクロックとし、ＰＷＭジェネレータ部Ｐ１１０２が
出力をラッチし、ラッチされた反転出力とＰＷＭジェネ
レータ部Ｐ１１０２が出力をＸＯＲ回路Ｐ１１０６ｃが
排他的ＯＲした後に出力する（Ｔ１１０ｂ）。その出力
をＮＯＴ回路Ｐ１１０６ｄは反転出力する（Ｔ１１０
ａ）。その結果イネーブル制御回路Ｐ１１０６は、図１
２に示すようにＰＷＭジェネレータ部Ｐ１１０２の出力
の立ち上がり・立ち下がりのみローレベルを出力する信
号（Ｔ１１０ａ）とその反転出力（Ｔ１１０ｂ）を出力
する。これにより、以下の（１），（２）の利点が得ら
れる。

【０１１０】（１）立ち上がり・立ち下がり時、イネー
ブル制御回路Ｐ１１０６は、スリーステートコンプリメ
ンタリスイッチング回路Ｐ１１０４ｇ１にハイレベルの
イネーブル信号を、スリーステートコンプリメンタリス
イッチング回路Ｐ１１０４ｇ２にローレベルのイネーブ
ル信号をそれぞれ出力する。その結果、スリーステート
コンプリメンタリスイッチング回路Ｐ１１０４ｇ２はハ
イインピーダンス出力となり、列配線駆動に影響しな
い。一方スリーステートコンプリメンタリスイッチング
回路Ｐ１１０４ｇ１は、ＰＷＭジェネレータ部Ｐ１１０
２の出力をそのまま出力する。

【０１１１】スリーステートコンプリメンタリスイッチ
ング回路Ｐ１１０４ｇ１と列配線の間に抵抗Ｐ１１０４
ｂが直列に接続されているので、第三の実施形態同様
に、リンギングの無い駆動波形で列配線を駆動できる。

【０１１２】 （２）立ち上がり・立ち下がり時以外、
イネーブル制御回路Ｐ１１０６は、スリーステートコン
プリメンタリスイッチング回路Ｐ１１０４ｇ１にローレ
ベルのイネーブル信号を、スリーステートコンプリメン
タリスイッチング回路Ｐ１１０４ｇ２にハイレベルのイ
ネーブル信号をそれぞれ出力する。その結果、スリース
テートコンプリメンタリスイッチング回路Ｐ１１０４ｇ
１はハイインピーダンス出力となり、列配線駆動に影響
しない。一方スリーステートコンプリメンタリスイッチ
ング回路Ｐ１１０４ｇ２は、ＰＷＭジェネレータ部Ｐ１
１０２の出力をそのまま出力する。この出力より、スリ
ーステートコンプリメンタリスイッチング回路Ｐ１１０
４ｇ２が低インピーダンスで列配線を駆動するので、電
圧降下や電力ロスが少ない。等の利点があり、良好であ
った参考の実施形態より更に良好に画像表示パネルＰ２
０００を駆動できた。

【０１１３】 また抵抗器Ｐ１１０４ｂの値は参考の実
施形態同様、１０″程度の表示パネルでは、１００
［Ω］〜１［ｋΩ］の値が最適であった。また３０″以
上の大型パネルでは５００［Ω］〜５［ｋΩ］が最適で
あった。

【０１１４】本発明では、抵抗器Ｐ１１０４ｂをコンプ
リメンタリスイッチング回路Ｐ１１０４ａの出力に直列
に配置したが、コンプリメンタリスイッチング回路Ｐ１
１０４ａの出力回路であるＰ型ＭＯＳＦＥＴＰ１１０４
ｄ、Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのＯＮ抵抗で代用し
てもよい。その場合抵抗器Ｐ１１０４ｂが削除できるこ
とはもちろんとして、Ｐ型ＭＯＳＦＥＴＰ１１０４ｄ、
Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのサイズを小さくでき、
ＩＣ化時に更に小面積化即ちローコスト化がはかれる。

【０１１５】［第五の実施形態］次に、本発明による第
五の実施形態を説明する。第五の実施形態は、第四の実
施形態において、スリーステートコンプリメンタリスイ
ッチング回路が３個以上並列に接続されている例であ
る。

【０１１６】 図１３において、ＰＷＭジェネレータ部
Ｐ１１０２は参考の実施形態と同じ動作をするので、説
明は省略する。ＰＷＭジェネレータ部Ｐ１１０２は参考
の実施形態と同様に輝度データ（画像情報）の大きさに
比例したパルス幅の時間ハイレベルを出力する。

【０１１７】 列配線駆動回路Ｐ１１０４において、Ｐ
１１０４ａは参考の実施形態同様コンプリメンタリスイ
ッチング回路であり、Ｐ１１０４ｂ１は参考の実施形態
同様にマトリクス表示パネルによって抵抗値を決めてあ
る第一の抵抗器である。Ｐ１１０４ｇ１はスリーステー
トコンプリメンタリスイッチング回路であり、イネーブ
ル入力により出力をハイインピーダンス状態にできる。
Ｐ１１０４ｂ２は参考の実施形態同様に、マトリクス表
示パネルによって抵抗値を決めてある第二の抵抗器であ
る。

【０１１８】また、Ｐ１１０４ｇ２はスリーステートコ
ンプリメンタリスイッチング回路であり、イネーブル入
力により出力をハイインピーダンス状態にできる。

【０１１９】また、Ｐ１１０６はイネーブル制御回路で
あり、構成を省略するが、図１４のＴ１１０ｃ，Ｔ１１
０ｄの２種類のイネーブル出力を出力する。

【０１２０】イネーブル制御回路Ｐ１１０６の出力は、
図１４中、Ｔ１１０ｃ，Ｔ１１０ｄに示すようにＰＷＭ
ジェネレータ部Ｐ１１０２の出力Ｔ１１０の立ち上がり
・立ち下がりのみローレベルになる。

【０１２１】また、Ｔ１１０ｃとＴ１１０ｄとのローレ
ベル期間は、Ｔ１１０ｃ＜Ｔ１１０ｄなる関係である。

【０１２２】コンプリメンタリスイッチング回路Ｐ１１
０４ａ、スリーステートコンプリメンタリスイッチング
回路Ｐ１１０４ｇ１，Ｐ１１０４ｇ２の詳細は前実施形
態と同様なので説明を省略する。

【０１２３】本発明の場合、ＩＣ化の際、高集積度が期
待できる電源電圧５［Ｖ］を使用した。本実施形態によ
る利点は、以下の（１），（２）の利点を有する。

【０１２４】（１）立ち上がり・立ち下がり時（ｉ）、
イネーブル制御回路Ｐ１１０６の出力（Ｔ１１０ｃ，Ｔ
１１０ｄ共に）は共にローレベルであるので（スリース
テートコンプリメンタリスイッチング回路Ｐ１１０４ｇ
１，Ｐ１１０４ｇ２のイネーブル入力はローレベルであ
り、スリーステートコンプリメンタリスイッチング回路
Ｐ１１０４ｇ１，Ｐ１１０４ｇ２の出力はハイインピー
ダンスであるため）、コンプリメンタリスイッチング回
路Ｐ１１０４ａと抵抗器Ｐ１１０４ｂ１の直列回路で列
配線を駆動できるので、リンギングの発生無しで列配線
を駆動できる。

【０１２５】（２）立ち上がり・立ち下がり時（ｉ
ｉ）、更に時間が経つと、イネーブル制御回路Ｐ１１０
６の出力Ｔ１１０ｃはローレベル、Ｔ１１０ｄはハイレ
ベルであるので（スリーステートコンプリメンタリスイ
ッチング回路Ｐ１１０４ｇ１のイネーブル入力はハイレ
ベルであり、スリーステートコンプリメンタリスイッチ
ング回路Ｐ１１０４ｇ１の出力は有効であるため）、出
力のインピーダンスはほぼ抵抗器Ｐ１１０４ｂ１と抵抗
器Ｐ１１０４ｂ２の並列値で列配線を駆動できるので、
電源電圧と列配線電圧との電位差が少なくなった時に必
要以上に立ち上がり（立ち下がり）波形をなまらせずリ
ンギングの発生無しで列配線を駆動できる。

【０１２６】（３）さらに立ち上がり・立ち下がり以外
の時間は、イネーブル制御回路Ｐ１１０６の出力（Ｔ１
１０ｃ，Ｔ１１０ｄ）はハイレベルであるので（スリー
ステートコンプリメンタリスイッチング回路Ｐ１１０４
ｇ１，Ｐ１１０４ｇ２のイネーブル入力はハイレベルで
あり、スリーステートコンプリメンタリスイッチング回
路Ｐ１１０４ｇ１，Ｐ１１０４ｇ２の出力は有効である
ため）、コンプリメンタリスイッチング回路Ｐ１１０４
ａとスリーステートコンプリメンタリスイッチング回路
Ｐ１１０４ｇ１，Ｐ１１０４ｇ２の並列になった回路で
列配線を駆動する、すなわちスリーステートコンプリメ
ンタリスイッチング回路Ｐ１１０４ｇ２の出力で列配線
を駆動するので、電圧降下や電力ロスが少ない。等の利
点があり、良好であった第四の実施形態より更に良好に
画像表示パネルＰ２０００を駆動できた。

【０１２７】 また抵抗器Ｐ１１０４ｂ１の値は参考の
実施形態同様、１０″程度のパネルでは、１００［Ω］
〜２［ｋΩ］の値が最適であった。また３０″以上の大
型パネルでは５００［Ω］〜１０［ｋΩ］が最適であっ
た。

【０１２８】また、抵抗器Ｐ１１０４ｂ２の値は、１
０″程度の表示パネルでは、２０［Ω］〜１［ｋΩ］の
値が最適であった。また３０″以上の大型パネルでは１
００［Ω］〜５［ｋΩ］が最適であった。

【０１２９】本発明では、抵抗器Ｐ１１０４ｂ１をコン
プリメンタリスイッチング回路Ｐ１１０４ａの出力に直
列に配置したが、コンプリメンタリスイッチング回路Ｐ
１１０４ａの出力回路であるＰ型ＭＯＳＦＥＴＰ１１０
４ｄ、Ｎ型ＭＯＳＦＥＴＰ１１０４ｅのＯＮ抵抗で代用
してもよい。さらに抵抗器Ｐ１１０４ｂ２をスリーステ
ートコンプリメンタリスイッチング回路Ｐ１１０４ｇ１
の出力回路であるＰ型ＭＯＳＦＥＴＰ１１０４ｋ、Ｎ型
ＭＯＳＦＥＴＰ１１０４ｍのＯＮ抵抗で代用してもよ
い。その場合抵抗器Ｐ１１０４ｂ１，Ｐ１１０４ｂ２が
削除できることはもちろんとして、Ｐ型ＭＯＳＦＥＴＰ
１１０４ｄ，Ｐ１１０４ｋ、Ｎ型ＭＯＳＦＥＴＰ１１０
４ｅ，Ｐ１１０４ｍのサイズを小さくでき、ＩＣ化時に
更に小面積化即ちローコスト化がはかれる。

【０１３０】［第六の実施形態］次に、図１５は、前記
説明の表面伝導型放出素子を電子ビーム源として用いた
ディスプレイパネルに、たとえばテレビジョン放送をは
じめとする種々の画像情報源より提供される画像情報を
表示できるように構成した表示装置の一例を示すための
図である。

【０１３１】図中、２１００は上記表示パネルＰ２００
０と同様に不図示の蛍光体に電子放出素子から電子を放
出して画像を形成するディスプレイパネル、２１０１は
ディスプレイパネル２１００の駆動回路、２１０２はデ
ィスプレイコントローラ、２１０３はマルチプレクサ、
２１０４はデコーダ、２１０５は入出力インターフェー
ス回路、２１０６はＣＰＵ、２１０７は画像生成回路、
２１０８及び２１０９及び２１１０は画像メモリーイン
ターフェース回路、２１１１は画像入力インターフェー
ス回路、２１１２及び２１１３はＴＶ信号受信回路、２
１１４は入力部である。なお、本表示装置は、たとえば
テレビジョン信号のように映像情報と音声情報の両方を
含む信号を受信する場合には、当然映像の表示と同時に
音声を再生するものであるが、本発明の特徴と直接関係
しない音声情報の受信、分離、再生、処理、記憶などに
関する回路や、スピーカーなどについては説明を省略す
る。

【０１３２】以下、画像信号の流れに沿って各部の機能
を説明してゆく。

【０１３３】まず、ＴＶ信号受信回路２１１３は、たと
えば電波や空間光通信などのような無線伝送系を用いて
伝送されるＴＶ画像信号を受信する為の回路である。受
信するＴＶ信号の方式は特に限られるものではなく、た
とえば、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式な
どの諸方式でもよい。また、これらよりさらに多数の走
査線よりなるＴＶ信号（たとえばＭＵＳＥ方式をはじめ
とするいわゆる高品位ＴＶ）は、大面積化や大画素数化
に適した前記ディスプレイパネルの利点を生かすのに好
適な信号源である。ＴＶ信号受信回路２１１３で受信さ
れたＴＶ信号は、デコーダ２１０４に出力される。

【０１３４】また、ＴＶ信号受信回路２１１２は、たと
えば同軸ケーブルや光ファイバーなどのような有線伝送
系を用いて伝送されるＴＶ画像信号を受信するための回
路である。前記ＴＶ信号受信回路２１１３と同様に、受
信するＴＶ信号の方式は特に限られるものではなく、ま
た本回路で受信されたＴＶ信号もデコーダ２１０４に出
力される。

【０１３５】また、画像入力インターフェース回路２１
１１は、たとえばＴＶカメラや画像読み取りスキャナー
などの画像入力装置から供給される画像信号を取り込む
ための回路で、取り込まれた画像信号はデコーダ２１０
４に出力される。

【０１３６】また、画像メモリーインターフェース回路
２１１０は、ビデオテープレコーダー（以下、ＶＴＲと
略す）に記憶されている画像信号を取り込むための回路
で、取り込まれた画像信号はデコーダ２１０４に出力さ
れる。

【０１３７】また、画像メモリーインターフェース回路
２１０９は、ビデオディスクに記憶されている画像信号
を取り込むための回路で、取り込まれた画像信号はデコ
ーダ２１０４に出力される。

【０１３８】また、画像メモリーインターフェース回路
２１０８は、いわゆる静止画ディスクのように、静止画
像データを記憶している装置から画像信号を取り込むた
めの回路で、取り込まれた静止画像データはデコーダ２
１０４に出力される。

【０１３９】また、入出力インターフェース回路２１０
５は、本表示装置と、外部のコンピュータもしくはコン
ピュータネットワークもしくはプリンターなどの出力装
置とを接続するための回路である。画像データや文字・
図形情報の入出力を行うのはもちろんのこと、場合によ
っては本表示装置の備えるＣＰＵ２１０６と外部との間
で制御信号や数値データの入出力などを行うことも可能
である。

【０１４０】また、画像生成回路２１０７は、前記入出
力インターフェース回路２１０５を介して外部から入力
される画像データや文字・図形情報や、あるいはＣＰＵ
２１０６より出力される画像データや文字・図形情報に
もとづき表示用画像データを生成するための回路であ
る。本回路の内部には、たとえば画像データや文字・図
形情報を蓄積するための書き換え可能メモリーや、文字
コードに対応する画像パターンが記憶されている読み出
し専用メモリーや、画像処理を行うためのプロセッサー
などをはじめとして画像の生成に必要な回路が組み込ま
れている。本回路により生成された表示用画像データ
は、デコーダ２１０４に出力されるが、場合によっては
前記入出力インターフェース回路２１０５を介して外部
のコンピュータネットワークやプリンターに出力するこ
とも可能である。

【０１４１】また、ＣＰＵ２１０６は、主として本表示
装置の動作制御や、表示画像の生成や選択や編集に関わ
る作業を行う。

【０１４２】たとえば、マルチプレクサ２１０３に制御
信号を出力し、ディスプレイパネルに表示する画像信号
を適宜選択したり組み合わせたりする。また、その際に
は表示する画像信号に応じてディスプレイパネルコント
ローラ２１０２に対して制御信号を発生し、画面表示周
波数や走査方法（たとえば、インターレースか、又はノ
ンインターレースか）や一画面の走査線の数など表示装
置の動作を適宜制御する。また、前記画像生成回路２１
０７に対して画像データや文字・図形情報を直接出力し
たり、あるいは前記入出力インターフェース回路２１０
５を介して外部のコンピュータやメモリーをアクセスし
て画像データや文字・図形情報を入力する。

【０１４３】なお、ＣＰＵ２１０６は、むろんこれ以外
の目的の作業にも関わるものであってよい。たとえば、
パーソナルコンピュータやワードプロセッサなどのよう
に、情報を生成したり処理する機能に直接関わってもよ
い。

【０１４４】あるいは、前述したように入出力インター
フェース回路２１０５を介して外部のコンピュータネッ
トワークと接続し、たとえば数値計算などの作業を外部
機器と協同して行ってもよい。

【０１４５】また、入力部２１１４は、前記ＣＰＵ２１
０６に使用者が命令やプログラム、あるいはデータなど
を入力するためのものであり、たとえばキーボードやマ
ウスのほか、ジョイスティック、バーコードリーダー、
音声認識装置など多様な入力機器を用いることが可能で
ある。

【０１４６】また、デコーダ２１０４は、前記２１０７
ないし２１１３より入力される種々の画像信号を３原色
信号、または輝度信号とＩ信号、Ｑ信号に逆変換するた
めの回路である。なお、同図中に点線で示すように、デ
コーダ２１０４は内部に画像メモリーを備えるのが望ま
しい。これは、たとえばＭＵＳＥ方式をはじめとして、
逆変換するに際して画像メモリーを必要とするようなテ
レビ信号を扱うためである。また、画像メモリーを備え
ることにより、静止画の表示が容易になる、あるいは前
記画像生成回路２１０７及びＣＰＵ２１０６と協同して
画像の間引き、補間、拡大、縮小、合成をはじめとする
画像処理や編集が容易に行えるようになるという利点が
生まれるからである。

【０１４７】また、マルチプレクサ２１０３は、前記Ｃ
ＰＵ２１０６より入力される制御信号にもとづき表示画
像を適宜選択するものである。すなわち、マルチプレク
サ２１０３はデコーダ２１０４から入力される逆変換さ
れた画像信号のうちから所望の画像信号を選択して駆動
回路２１０１に出力する。その場合には、一画面表示時
間内で画像信号を切り替えて選択することにより、いわ
ゆる多画面テレビのように、一画面を複数の領域に分け
て領域によって異なる画像を表示することも可能であ
る。

【０１４８】また、ディスプレイパネルコントローラ２
１０２は、前記ＣＰＵ２１０６より入力される制御信号
にもとづき、駆動回路２１０１の動作を制御するための
回路である。

【０１４９】まず、ディスプレイパネル２１００の基本
的な動作に関わるものとして、たとえばディスプレイパ
ネル２１００の駆動用電源（図示せず）の動作シーケン
スを制御するための信号を駆動回路２１０１に対して出
力する。

【０１５０】また、ディスプレイパネル２１００の駆動
方法に関わるものとして、たとえば画像表示周波数や走
査方法（たとえば、インターレースか、又はノンインタ
ーレースか）を制御するための信号を駆動回路２１０１
に対して出力する。

【０１５１】また、場合によっては表示画像の輝度やコ
ントラストや色調やシャープネスといった画質の調整に
関わる制御信号を駆動回路２１０１に対して出力する場
合もある。

【０１５２】また、駆動回路２１０１は、ディスプレイ
パネル２１００に印加する駆動信号を発生するための回
路であり、前記マルチプレクサ２１０３から入力される
画像信号と、前記ディスプレイパネルコントローラ２１
０２より入力される制御信号にもとづいて動作するもの
である。

【０１５３】以上、各部の機能を説明したが、図１５に
例示した構成により、本表示装置においては、多様な画
像情報源より入力される画像情報をディスプレイパネル
２１００に表示することが可能である。

【０１５４】すなわち、テレビジョン放送をはじめとす
る各種の画像信号はデコーダ２１０４において逆変換さ
れた後、マルチプレクサ２１０３において適宜選択さ
れ、駆動回路２１０１に入力される。一方、ディスプレ
イコントローラ２１０２は、表示する画像信号に応じて
駆動回路２１０１の動作を制御するための制御信号を発
生する。駆動回路２１０１は、上記画像信号と制御信号
にもとづいてディスプレイパネル２１００に駆動信号を
印加する。

【０１５５】これにより、ディスプレイパネル２１００
において画像が表示される。これらの一連の動作は、Ｃ
ＰＵ２１０６により統括的に制御される。

【０１５６】また、本表示装置においては、前記デコー
ダ２１０４に内蔵する画像メモリや、画像生成回路２１
０７及びＣＰＵ２１０６が関与することにより、単に複
数の画像情報の中から選択したものを表示するだけでな
く、表示する画像情報に対して、たとえば拡大、縮小、
回転、移動、エッジ強調、間引き、補間、色変換、画像
の縦横比変換などをはじめとする画像処理や、合成、消
去、接続、入れ換え、はめ込みなどをはじめとする画像
編集を行うことも可能である。また、本実施形態の説明
では特に触れなかったが、上記画像処理や画像編集と同
様に、音声情報に関しても処理や編集を行うための専用
回路を設けてもよい。

【０１５７】したがって、本表示装置は、テレビジョン
放送の表示機器、テレビ会議の端末機器、静止画像及び
動画像を扱う画像編集機器、コンピュータの端末機器、
ワードプロセッサをはじめとする事務用端末機器、ゲー
ム機などの機能を一台で兼ね備えることが可能で、産業
用あるいは民生用として極めて応用範囲が広い。

【０１５８】なお、上記図１５は、表面伝導型放出素子
を電子ビーム源とするディスプレイパネルを用いた表示
装置の構成の一例を示したにすぎず、これのみに限定さ
れるものでないことは言うまでもない。たとえば、図１
５の構成要素のうち使用目的上必要のない機能に関わる
回路は省いても差し支えない。またこれとは逆に、使用
目的によってはさらに構成要素を追加してもよい。たと
えば、本表示装置をテレビ電話機として応用する場合に
は、テレビカメラ、音声マイク、照明機、モデムを含む
送受信回路などを構成要素に追加するのが好適である。

【０１５９】本表示装置においては、とりわけ表面伝導
型放出素子を電子ビーム源とするディスプレイパネルが
容易に薄形化できるため、表示装置全体の奥行きを小さ
くすることが可能である。それに加えて、表面伝導型放
出素子を電子ビーム源とするディスプレイパネルは大画
面化が容易で輝度が高く視野角特性にも優れるため、本
表示装置は、臨場感にあふれ迫力に富んだ画像を視認性
良く表示することが可能である。

【０１６０】

【発明の効果】以上説明したように、本発明によれば、
大面積の画像表示パネルとして表面伝導型放出素子を単
純マトリクス配線したマルチ電子ビーム源を使用した場
合に、特にローコストの商品化の妨げになっていた列配
線駆動回路をローコストでリンギングなく大面積の画像
表示パネルを駆動できる。

【０１６１】また、従来の表示装置では、ストライプ配
列が必要なため、行配線駆動回路数に比べ列配線の駆動
回路数が非常に多くなり、ローコストの商品化への妨げ
となっていたが、本発明は、電子ビーム源を変調する画
像表示装置の駆動回路を、特にＩＣ化に際して高集積化
が可能となる。

【図面の簡単な説明】

【図１】本発明の画像表示装置の実施形態を示す構成図
である。

【図２】本発明の参考の実施形態のタイミング図であ
る。

【図３】本発明の参考の実施形態のＰＷＭジェネレータ
及び列配線駆動回路の詳細を示す図である。

【図４】本発明の参考の実施形態のコンプリメンタリス
イッチング回路の詳細を示す図である。

【図５】本発明の第二の実施形態のＰＷＭジェネレータ
及び列配線駆動回路の詳細を示す図である。

【図６】本発明の第二の実施形態のイネーブル制御回路
の詳細を示す図である。

【図７】本発明の第二の実施形態のタイミング図であ
る。

【図８】本発明の第三の実施形態のＰＷＭジェネレータ
及び列配線駆動回路の詳細を示す図である。

【図９】本発明の第三の実施形態のスリーステートコン
プリメンタリスイッチング回路の詳細を示す図である。

【図１０】本発明の第四の実施形態のＰＷＭジェネレー
タ及び列配線駆動回路の詳細を示す図である。

【図１１】本発明の第四の実施形態のＰＷＭジェネレー
タ及び列配線駆動回路の詳細を示す図である。

【図１２】本発明の第四の実施形態のタイミング図であ
る。

【図１３】本発明の第五の実施形態のＰＷＭジェネレー
タ及び列配線駆動回路の詳細を示す図である。

【図１４】本発明の第五の実施形態のタイミング図であ
る。

【図１５】本発明の実施形態である画像表示装置を用い
た多機能画像表示装置のブロック図である。

【図１６】従来例のM.Hartwellらによる素子の平面図で
ある。

【図１７】マトリクス状に配線したマルチ電子ビーム源
の課題を示す図である。

【符号の説明】

Ｐ１ ＮＴＳＣ−ＲＧＢデコーダ部 Ｐ２ タイミング発生部 Ｐ３ アナログ処理部 Ｐ４ ビデオ検出部 Ｐ５ プリフィルタ手段（ＬＰＦ） Ｐ６ ＬＰＦ；Ｐ５を通過したアナログ原色信号を必要
階調数で量子化するＡ／Ｄコンバータ手段（Ａ／Ｄ部） Ｐ７ 逆γテーブル Ｐ１０ ラインメモリ手段 Ｐ１１ ＭＰＵ Ｐ１３ Ｉ／Ｏ制御部 Ｐ１４ Ｄ／Ａ部 Ｐ１６ シリアル通信Ｉ／Ｆ Ｐ１７ データメモリ Ｐ１８ ユーザーＳＷ手段 Ｐ１９ Ｙドライバ制御タイミング発生部 Ｐ２０ Ｘドライバ制御タイミング発生部 Ｐ２１ ラインメモリ制御部 Ｐ２２ ラッチ手段 Ｐ３０ 高圧電源部 Ｐ１００１ Ｘ，Ｙドライバタイミング発生部 Ｐ１００２ Ｙシフトレジスタ部 Ｐ１００３ プリドライバ部 Ｐ１００４ ＦＥＴ手段 Ｐ１００５ 定電圧レギュレータ部（−Ｖｓｓ） Ｐ１００６ ＦＥＴ手段 Ｐ１１０１ａ シフトレジスタ回路 Ｐ１１０１ｂ ラッチ回路 Ｐ１１０２ ＰＷＭジェネレータ部 Ｐ１１０２ａ アップカウンタ回路 Ｐ１１０２ｂ コンパレータ回路 Ｐ１１０２ｃ アンド回路 Ｐ１１０４ 列配線駆動回路 Ｐ１１０４ａ コンプリメンタリスイッチング回路 Ｐ１１０４ｂ 抵抗器 Ｐ１１０４ｂ１ 抵抗器 Ｐ１１０４ｂ２ 抵抗器 Ｐ１１０４ｆ スイッチ回路 Ｐ１１０４ｇ スリーステートコンプリメンタリスイッ
チング回路 Ｐ１１０４ｇ１ スリーステートコンプリメンタリスイ
ッチング回路 Ｐ１１０４ｇ２ スリーステートコンプリメンタリスイ
ッチング回路 Ｐ１１０６ イネーブル制御回路 Ｐ２０００ 表示パネル Ｐ２００１ 表面伝導型素子 Ｐ２００２ 行配線 Ｐ２００３ 列配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 H04N 5/66 - 5/74

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 列配線及び行配線と該列配線及び行配線
   に接続された電子放出素子とを有するマトリクス画像表
   示パネルを有する画像表示装置において用いられ、パル
   ス幅変調回路により変調された変調信号の出力を受けて
   前記列配線に接続された電子放出素子を駆動するための
   列配線駆動信号を出力する列配線駆動回路であって、 コンプリメンタリスイッチング回路と、該コンプリメン
   タリスイッチング回路と前記列配線との間の抵抗とを有
   しており、 前記変調信号の出力の変化に対応した第１の期間では前
   記コンプリメンタリスイッチング回路と前記抵抗によっ
   て決まる出力インピーダンスで列配線駆動信号を出力す
   るものであり、 前記第１の期間の後、前記変調信号の出力を受けるコン
   プリメンタリスイッチング回路から前記列配線に対して
   前記第１の期間よりも低いインピーダンスで前記列配線
   駆動信号を前記列配線に出力するように制御する回路を
   更に有することを特徴とする列配線駆動回路。
2. 【請求項２】 列配線及び行配線と該列配線及び行配線
   に接続された電子放出素子とを有するマトリクス画像表
   示パネルと、パルス幅変調回路により変調された変調信
   号の出力を受けて前記列配線に接続された電子放出素子
   を駆動するための列配線駆動信号を出力する列配線駆動
   回路とを有する画像表示装置であって、 前記列配線駆動回路は、 コンプリメンタリスイッチング回路と、該コンプリメン
   タリスイッチング回路と前記列配線との間の抵抗とを有
   しており、 前記変調信号の出力の変化に対応した第１の期間では前
   記コンプリメンタリスイッチング回路と前記抵抗によっ
   て決まる出力インピーダンスで列配線駆動信号を出力す
   るものであり、 前記第１の期間の後、前記変調信号の出力を受けるコン
   プリメンタリスイッチング回路から前記列配線に対して
   前記第１の期間よりも低いインピーダンスで前記列配線
   駆動信号を前記列配線に出力するように制御する回路を
   更に有することを特徴とする画像表示装置。
3. 【請求項３】 前記変調信号の出力を受けるコンプリメ
   ンタリスイッチング回路から前記列配線に対して前記第
   １の期間よりも低いインピーダンスで前記列配線駆動信
   号を出力する経路は、前記列配線との間に前記抵抗を有
   する前記コンプリメンタリスイッチング回路と前記列配
   線との間を前記抵抗をショートさせて形成される経路を
   含む請求項２に記載の画像表示装置。
4. 【請求項４】 前記変調信号の出力を受けるコンプリメ
   ンタリスイッチング回路から前記列配線に対して前記第
   １の期間よりも低いインピーダンスで前記列配線駆動信
   号を出力する経路は、前記列配線との間に前記抵抗を有
   する前記コンプリメンタリスイッチング回路以外のコン
   プリメンタリスイッチング回路と前記列配線との間の経
   路を含む請求項２に記載の画像表示装置。