JP2003203499A - メモリアレイをテストするためのテストアレイおよび方法 - Google Patents
メモリアレイをテストするためのテストアレイおよび方法Info
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】過度のコスト又は遅延を必要とせずにメモリアレイを正
確にテストするためのテストアレイと方法の提供。 【解決手段】テストアレイ(100,200)は、行導体(110,210)、列
導体(120,220)、及び行導体と列導体の交点に配置され
たメモリセル(130,230)を含む。テストアレイ(100,200)は、電気的
に結合又は連結された行導体(110,210)又は列導体(120,
220)のク゛ルーフ゜(124,214,224)を有し、そのためそれらのク
゛ルーフ゜は共通端子(216,226)を共有する。他の選択された
行導体と列導体は個々の端子(112,122,212,222)を有す
る。この構成において、個々の端子(112,122,212,222)
を有する行導体と列導体の交点に配置されたメモリセル(130,
230)は、テスト装置を使用して測定されるそれらの特性を
有する。行導体又は列導体を互いに連結してク゛ルーフ゜にす
ることにより、テストアレイはテスト装置の接続用端子の数を少
なくし、様々なサイス゛のテストアレイをテストすることが可能にな
る。
確にテストするためのテストアレイと方法の提供。 【解決手段】テストアレイ(100,200)は、行導体(110,210)、列
導体(120,220)、及び行導体と列導体の交点に配置され
たメモリセル(130,230)を含む。テストアレイ(100,200)は、電気的
に結合又は連結された行導体(110,210)又は列導体(120,
220)のク゛ルーフ゜(124,214,224)を有し、そのためそれらのク
゛ルーフ゜は共通端子(216,226)を共有する。他の選択された
行導体と列導体は個々の端子(112,122,212,222)を有す
る。この構成において、個々の端子(112,122,212,222)
を有する行導体と列導体の交点に配置されたメモリセル(130,
230)は、テスト装置を使用して測定されるそれらの特性を
有する。行導体又は列導体を互いに連結してク゛ルーフ゜にす
ることにより、テストアレイはテスト装置の接続用端子の数を少
なくし、様々なサイス゛のテストアレイをテストすることが可能にな
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本技術分野は、メモリアレイ
をテストするためのテストアレイと方法である。より具
体的には、本技術分野は、過度の時間や費用なしにアレ
イの正確なテストを可能にするテスト方法とアレイであ
る。 【０００２】 【従来の技術】交点メモリアレイは、水平方向の行導体
と垂直方向の列導体の交点に配置されたメモリセルを含
む。このメモリセルは、交点メモリアレイにおいて記憶
要素としてはたらき、一般に「１」または「０」の２値
状態を記憶することができる。メモリセル、行導体、列
導体、および他の回路要素は、基板上に配置され得る。
既知の交点メモリアレイの例には、ワンタイムプログラ
マブル（ＯＴＰ）メモリ、およびリプログラマブルメモ
リなどの不揮発性メモリが含まれる。メモリアレイは、
大量生産の前や新しいメモリアレイの開発段階中などの
多くの環境でテストを必要とする。テストは、メモリセ
ルの抵抗、メモリセル特性の均一性、ＲＨ応答、抵抗電
圧特性、および他の特性など、メモリアレイの特性の測
定を含むことができる。 【０００３】テストの１つの手法は、ドライバ回路、ス
イッチング回路、および他の周辺回路の完全な統合した
ものを含むフルスケールのメモリアレイテスタを構成す
ることである。「フルスケール」という用語は、テスト
されるべきアレイが、最終的なメモリ製品に含まれるメ
モリセルの数とほぼ同じ数のメモリセルを含むことを示
す。この手法を使用して、メモリセルの状態を選択的に
切り換え、様々な動作条件下でメモリセルの特性を測定
することによって、テストアレイの特性を求めることが
できる。このテスト技術は、テストアレイの特性を求め
るのに有効である場合があるが、周辺回路を含むフルス
ケールテスタの製作は、きわめて高価で時間がかかる。 【０００４】アレイをテストするためのもう１つの技術
は、テストアレイ内に周辺回路を完全に組み込んだテス
トアレイを構成することを含む。したがって、アレイ内
の周辺回路を使用してテストアレイの特性をテストする
ことができる。この技術もまた、テスト段階中に完全な
アレイを構成する必要があるため、高価でかつ時間がか
かる。 【０００５】メモリアレイをテストするための別の技術
は、最終的なメモリ製品に使用されるメモリアレイより
も規模の小さいテストアレイを構成することである。小
さい規模のテストアレイによる結果は、フルスケールの
メモリアレイの結果の標本として利用される。この技術
は、小規模のテストがフルスケールアレイで生じるロー
ディング効果（loading effect）、整定時間、および他
の現象を再現することができないため、不十分であるか
もしれない。したがって、小規模の試験は、いくつかの
用途に対して十分に正確でない可能性がある。 【０００６】 【発明が解決しようとする課題】したがって、過度のコ
ストまたは遅延を必要とせずにメモリアレイを正確にテ
ストするためのテストアレイと方法が必要とされてい
る。 【０００７】 【課題を解決するための手段】第１の態様によれば、テ
ストアレイは、複数の行導体と、複数の列導体と、行導
体と列導体の交点に配置された複数のメモリセルとを含
む。行導体と列導体は、電気的に結合または「連結」さ
れた導体のグループを含むことができる。連結された導
体は、共通端子に結合され得る。また、行導体と列導体
は、個々の端子に接続された導体を含む。個々の端子に
接続された行導体と列導体の交点に配置されたメモリセ
ルは、テスト中にテスト装置によってそれらの特性が測
定され得る。連結された行導体と列導体のグループは、
テスト中、連結された導体に共通の電流または電位が印
加され得る。 【０００８】第１の態様によれば、テストアレイの端子
の数は、比較的少なくできる。したがって、テストアレ
イに接続するためのプローブの数が制限または限定され
たテスト装置を使用して、アレイをテストすることがで
きる。行導体および／または列導体を選択的に連結する
ことによって、きわめて大きいテストアレイを、比較的
少数のプローブを有するテスト装置でテストすることが
できる。 【０００９】また、第１の態様によれば、テストアレイ
を、過度の費用なしにフルスケールでテストすることが
できる。さらに、テストのためにテストアレイにスイッ
チング回路や他の回路を完全に組み込む必要がない。し
たがって、テストアレイを比較的安価でかつ迅速に組み
立てることができ、新しいアレイの開発の時間とコスト
が削減される。 【００１０】また、第１の態様によれば、フルスケール
アレイによってローディング効果、整定時間、および他
の特性がより正確に予測されるので、フルスケールテス
トアレイの使用により、小規模のテストデータよりも信
頼性の高いテストデータが提供される。この特徴は、テ
ストアレイ内の選択されたメモリセルからのテストデー
タが、テストアレイの設計に基づいてフルスケールの最
終製品メモリアレイがどのように動作するのかを確実に
表すのに役立つ。 【００１１】第２の態様によれば、テストアレイをテス
トする方法は、選択されたメモリセルと交差する選択さ
れた行導体に入力を印加するステップと、選択されたメ
モリセルと交差する選択された列導体からの出力を測定
するステップと、テストアレイの共通端子に共通入力を
印加するステップとを含む。共通端子はそれぞれ、連結
された列導体のグループに結合される。 【００１２】第２の態様によれば、列導体のグループに
共通入力を印加することにより、テストアレイの予想動
作環境をシミュレートすることが可能になる。共通端子
を介して列導体のグループに共通の入力を印加すること
ができるので、テストアレイは、テストアレイをテスト
するために使用されるテスト装置と接続するのに必要な
端子が少なくなる。さらに、このテスト装置は、テスト
アレイ端子との接続に必要なプローブの数が少なくな
る。 【００１３】他の態様および利点は、添付図面に関連し
て行われる以下の詳細な説明から明らかになるであろ
う。 【００１４】詳細な説明は、同じ参照番号が類似の要素
を指す添付図面を参照する。 【００１５】 【発明の実施の形態】好適な実施形態と図面によって、
アレイをテストするためのテストアレイおよび方法を説
明する。 【００１６】図１は、第１の実施形態によるテストアレ
イ１００の概略図である。テストアレイ１００は、複数
の行導体１１０および列導体１２０を含む。行導体１１
０は、メモリセル１３０において列導体１２０と交差す
る。テストアレイ１００は、交点メモリアレイであり、
例えば磁気ランダムアクセスメモリ（ＭＲＡＭ）、ヒュ
ーズメモリ、アンチヒューズ（anti-fuse）メモリ、電
荷記憶、マスク読出し専用（マスクＲＯＭ）メモリ、お
よび他のメモリタイプなど、任意の交点メモリタイプと
することができる。 【００１７】テストアレイ１００の行導体１１０は、導
電端子１１２で終端し、列導体１２０は、導電端子１２
２で終端する。図１において、端子１１２、１２２は、
導電パッドとして示されている。しかしながら、テスト
アレイ１００に使用するには、どのような形の導電端子
も適している。端子１１２、１２２は、テストアレイ１
００をテスト装置（図１には示されず）に結合してメモ
リアレイ１００の特性を求めるために使用される。端子
１１２、１２２は、アレイ１００の基板（図示せず）の
上に配置され得る。図１に示したテストアレイ１００
は、ｑ本の行導体１１０と、ｐ本の列導体１２０と、ｐ
×ｑ個のメモリセル１３０を含み、ここで、ｐとｑは整
数である。 【００１８】第１の実施形態によれば、テストアレイ１
００の多数の列導体１２０は、グループ１２４として互
いに電気的に結合または「連結」され、共通端子１２６
において共通出力を有する。「グループ」は、例えば、
２本以上の導体からなることができる（例示のため、グ
ループ１２４内の個々の導体は示されない）。図１で
は、２本の第１の列導体１１０がそれぞれ個々の端子１
２２で終端する。列３〜ｎの列導体１２０は、共通端子
１２６に電気的に結合され、そこで終端する。ここで、
ｎは整数である。この構成の効果は、テストアレイ１０
０のテスト中にテスト装置と接続するための端子の数を
少なくすることである。共通端子は、テストアレイ１０
０の基板（図示せず）の上に配置され得る。 【００１９】指定された列導体１２０が共通端子１２６
を共用しているので、通常、連結された列導体１２０に
結合されたメモリセル１３０からテストデータは収集さ
れない。データは、個別端子１２２を有する列導体１２
０と交差するメモリセル１３０から取得することが理想
的である。したがって、テスタは、テストアレイ１００
の特性の統計的に代表的なサンプルを提供するために、
テスト測定で何個のメモリセル１３０にアクセスできな
ければならないかを決定する。メモリセル１３０の所望
のサンプル母集団の測定を可能にするために、多数の列
導体１２０が、個々の導電パッド１２２で終端するよう
に選択される。残りの列導体１２０は、グループ１２４
に連結されてもよい。したがって、個別端子１２２を有
する列導体１２０の数は、テストアレイ１００のサイ
ズ、および特定の用途に必要な統計サンプル（すなわ
ち、測定のためにアクセス可能なメモリセル１３０の
数）に依存する。 【００２０】共通端子１２６があるため、例えば、電
位、電流、または他の入力などの共通入力をグループ１
２４内の連結された導体１２０に印加することが可能に
なる。テストアレイ１００の予想動作環境をシミュレー
トするために、テスト中に、電位、電流、および他の入
力をグループ１２４に印加することができる。装置の予
想動作環境は、一般に、テストアレイ１００の設計に基
づいて最終製品メモリアレイに予想される条件である。
この特徴は、テストアレイ１００内の選択されたメモリ
セル１３０からのテストデータが、テストアレイ１００
の設計に基づくメモリアレイが実際の動作でどのように
はたらくかを確実に表すのに役立つ。 【００２１】テストアレイ１００から取得されるテスト
測定値により、グループ１２４と列導体１２０は、それ
ぞれ１つの端子１２６、１２２しか必要ない場合があ
る。例えば、テストアレイ１００のテストプロセスが、
選択された列導体１２０への電位の印加しか含まない場
合、列導体１２０は、それぞれの端部に端子１２２、１
２６を必要とせず１つの端子１２２、１２６だけでよい
場合がある。 【００２２】図１において、２つの列導体１２０は、個
々の端子１２２で終端し、３〜ｎの列導体１２０は、共
通端子１２６を共用する。ｐ本の列導体１２０にわたっ
て１，２，３〜ｎ，１，２，３〜ｎ．．．のパターンが
繰り返す。１，２，３〜ｎ，１，２，３〜ｎ．．．のパ
ターンは、選択された列導体１２０を互いに連結する構
成の例であり、他の構成が可能である。１つの可能な代
替の構成は、例えば、１，２〜ｎ，１，２〜ｎ，．．．
である。 【００２３】図１において、テスト中にテスト装置と接
続するための端子の数を少なくするために、選択された
列導体１２０だけが電気的に結合されている。図２は、
連結された行導体と列導体を有するテストアレイ２００
の代替の実施形態を示す。 【００２４】図２を参照すると、メモリアレイ２００
は、個別端子２１２で終端するか、あるいはグループ２
１４として互いに連結されかつ共通端子２１６を共用す
る行導体２１０を含む。同様に、列導体２２０は、個別
端子２２２で終端するか、あるいはグループ２２４とし
て互いに連結されかつ共通端子２２６を共用する。図２
において、端子２１２、２２２、２１６、２２６は、導
電パッドとして示されている。しかしながら、テストア
レイ２００に使用するには、どのような形の導電端子も
適している。端子２１２、２２２、２１６、２２６は、
テストアレイ２００の基板（図示せず）の上に配置され
得る。 【００２５】行導体２１０は、１本の個別の導体２１０
とそれに後続する２〜ｍ本の連結された導体２１０の繰
り返しパターンを含み、行導体２１０は合計ｑ本であ
る。列導体２２０は、１本の列導体２２０とそれに後続
する２〜ｎ本の連結された列導体２２０の繰り返しパタ
ーンを含み、列導体２２０は合計ｐ本である。この実施
形態において、ｍ、ｎ、ｐおよびｑは、整数である。 【００２６】前述の実施形態によれば、テストアレイ
は、テストプロセス中にテストプローブと接続するため
の端子の数を少なくするために、電気的に結合または互
いに連結された、選択された数の行／列導体を含むこと
ができる。この構成の１つの利点は、様々なサイズのテ
ストアレイを、比較的少ない数のプローブを有するテス
ト装置によりテストできることである。有利な点は、特
定の実験室または他のテスト環境におけるテストアレイ
を、１組の標準化された数の端子のうちの１つに対応す
るように構成することができ、それにより１つのテスト
装置を利用して様々なテストアレイをテストすることが
できる。テストアレイの端子の数は、多数または小数の
行および／または列導体を選択的にグループに連結する
ことによって標準化され得る。 【００２７】前述の実施形態に対するもう１つの利点
は、比較的多くのメモリセルを有するテストアレイを正
確にテストすることができることである。言い換えれ
ば、テストアレイをフルサイズでテストすることができ
る。したがって、テストアレイのローディング効果、欠
陥密度、整定時間、および他の特性などの特性は、テス
トアレイ設計に基づいた最終製品のメモリアレイと類似
することになる。さらに、テストアレイをテストするた
めに、スイッチング回路や他の周辺回路を組み込む必要
がない。 【００２８】図３と図４を参照して、テストアレイをテ
ストするためのテスト装置１０について後述する。図３
は、テスト装置１０の概略図であり、図４は、テスト装
置１０の試験ボード２０の概略図である。 【００２９】図３を参照すると、テスト装置１０は、試
験ボード２０、テスト電子回路１２、およびプロセッサ
９０を含む。試験ボード２０は、導体２２によってテス
ト電子回路１２に結合される。テスト電子回路１２は、
マルチプレクサ３０、デコーダ４０、読み取り増幅器５
０、読み取り／書き込み制御部６０、および電流源７０
を含む。プロセッサ９０は、Ｉ／Ｏ装置９２を通り、Ad
d線、Data線およびＲ／Ｗ線を介してテスト電子回路１
２に結合される。 【００３０】図３において、試験ボード２０は、テスト
アレイ１００が試験ボード２０に取り付けられた状態で
記号により表されているが、本明細書で説明される他の
テストアレイの実施形態もテスト装置１０でテストする
ことができる。試験ボード２０は、テスト中にテストア
レイ１００を支持し、テストアレイ１００の行導体１１
０と列導体１２０に入力を提供することができ、行導体
１１０と列導体１２０からの出力を受け取ることができ
る導電性プローブを含む。テストアレイ１００は、試験
ボード２０の選択されたプローブが、テストアレイ１０
０の選択された端子と接触するように試験ボード２０に
取り付けられる。試験ボード２０については、図４に関
連して以下に詳細に説明する。 【００３１】テスト装置１０は、テストアレイ１００の
予想動作環境をシミュレートするために、例えば、連結
された行導体１１０および列導体１２０に、電位や電流
などの入力を供給することができる。プロセッサ９０
は、試験プロセスを制御し、例えば、中央処理装置から
なることができる。プロセッサ９０は、テストアレイ１
００内のメモリセル１３０をプログラムすることができ
る書き込みモードと、テストアレイ１００の特性を測定
することができる読み取りモードのいずかでテスト装置
１０を動作させることができる。読み取り／書き込み制
御部６０は、テスト電子回路１２を読み取りモードと書
き込みモードで制御する。マルチプレクサ３０は、行導
体１１０と列導体１２０の間で信号を多重化するはたら
きをし、デコーダ４０は、マルチプレクサ３０との間で
データを復号化する。テストアレイ１００からの電流の
大きさなどのデータは、データ線でプロセッサ９０に送
られる前に、読み取り増幅器５０によって検出される。
電流源７０は、テストアレイ１００に書き込み電流を供
給するために使用されるプログラム可能な電流源とする
ことができる。また、テスト電子回路１２は、電流源７
０が、例えば読み取り電圧や他の入力をテストアレイ１
００に提供することができるように、ディジタル−アナ
ログ変換器や他の変換器を含むことができる。 【００３２】図４は、試験ボード２０の概略図である。
試験ボード２０は、テストアレイの導電端子と接触する
ための複数のプローブ２５を含む。プローブ２５は、テ
ストアレイが試験ボード２０上に配置されたときにテス
トアレイの個別端子と共通端子の両方と接触するように
組２６〜２９で配列されている。組２６〜２９はそれぞ
れ、様々なテストアレイ構成に対応するために異なる数
のプローブ２５を有することができる。 【００３３】各プローブ２５は、テスト電子回路１２に
至る導体２２のうちの１つに接続され得る。コントロー
ラ９０は、テスト電子回路１２に命令して、特定のプロ
ーブ２５に結合された列導体または行導体から出力を受
け取り、あるいは書き込み電圧または電流、あるいは読
み取り電圧または電流などの入力を、特定のプローブ２
５に結合された列導体または行導体に印加することがで
きる。 【００３４】テストアレイは、試験ボード２０に取り付
ける前に、テストアレイを９０度回転させることによっ
て試験ボード２０上でいくつかの方向に向けることがで
きる。この機能により、様々な配列の行導体および列導
体をプローブ２５の様々な組２６〜２９に結合すること
ができる。 【００３５】前述の実施形態によれば、テストアレイ内
の行導体と列導体を連結して試験ボード２０から共通入
力を受け取ることができるので、試験ボード２０上のプ
ローブ２５の数は、比較的少なくできる。例えば、図４
において、試験ボード２０は、組２６の１６本のプロー
ブと、組２８の２４本のプローブを含む。組２６のプロ
ーブと、組２８の対応する（すなわち、真向かいの）プ
ローブは、個別端子を有する列導体に結合され得る。組
２６のプローブに対応しない組２８のプローブをテスト
アレイ内の共通端子に結合して、例えば、連結された列
導体に等しい電位を印加することができる。 【００３６】１つの動作モードにおいて、個別端子を有
する行ラインと列導体の交点に配置された選択されたメ
モリセルが、テスト装置１０によって測定される抵抗を
有することができる。このモードにおいて、選択された
メモリセルと交差する行ラインに読み取り電圧を印加す
ることによって読み取り電流が生成され、選択されたメ
モリセルと交差する列導体を、導体２２によってテスト
電子回路１２に結合することができる。選択されたメモ
リセルと交差する列導体は、個別端子を含む。選択され
たメモリセルに流れる読み取り電流の値は、読み取り増
幅器５０によって判定され得る。プロセッサ９０は、読
み取り電流値から、選択されたメモリセル１３０の抵抗
を求めることができる。読み取り操作中に、連結された
導体と個別の導体を含むテストアレイ内の残りの列導体
に電位などの共通入力を印加することができる。 【００３７】前述の例において、選択された列導体が連
結されていない場合は、テストアレイのすべての列導体
に電位を提供するために、それぞれの列導体端子の端子
にプローブを接触させることが必要になる。この特徴
は、テストアレイにおける予想動作条件をシミュレート
するために等しい電位または別の共通入力を使用する用
途において特に有利である。 【００３８】前述の実施形態によれば、開発プロセスに
おける過度の費用または遅延なしに、テストアレイ内の
任意の導体に共通入力を供給することができる。テスト
アレイは、フルスケールまたはそれに近いものとするこ
とができ、それにより、テストアレイから測定したロー
ディング効果、整定時間、および他の特性を、テストア
レイの設計に基づく最終製品のアレイと類似させること
ができる。 【００３９】さらなる利点は、テスト装置１０を使用し
て様々なサイズのアレイをテストすることができること
である。選択された数の行導体と列導体を互いに連結す
ることによって、任意のテストアレイに一定数の導電パ
ッドを使用することができる。したがって、一定数また
は制限された数のプローブを有するテスト装置１０を使
用して、様々なアレイをテストすることができる。 【００４０】本明細書において、「行」と「列」という
用語は、メモリアレイにおける一定の方向を意味してい
ない。さらに、「行」と「列」という用語は、必ずしも
垂直な関係を意味していない。 【００４１】試験方法および装置を、その例示的な実施
形態に関して説明してきたが、当業者ならば、本発明の
真の思想および範囲から逸脱することなく本発明の説明
した実施形態に様々な修正を行なうことができるであろ
う。本明細書に使用されている用語および説明は、単な
る例示のために記載されており、限定するつもりではな
い。 【００４２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．テストアレイ（100、200）であって、複数の第１の
導体（120、210、220）であって、前記第１の導体（12
0、210、220）の少なくとも１つのグループ（124、21
4、224）と、端子（122、212、222）に結合された少な
くとも１つの第１の導体（120、210、220）とからな
り、前記グループ（124、214、224）内の前記第１の導
体（120、210、220）が、前記グループ（124、214、22
4）の共通端子（126、216、226）に電気的に結合され
た、複数の第１の導体（120、210、220）と、複数の第
２の導体（110、210、220）と、及び前記第１および第
２の導体の交点に配置された複数のメモリセル（130、2
30）とからなる、テストアレイ（100、200）。 ２．第１の導体（120、210、220）の前記少なくとも１
つのグループ（124、214、224）が、第１の導体（120、
210、220）の複数のグループ（124、214、224）からな
り、前記少なくとも１つの第１の導体（120、210、22
0）が、複数の第１の導体（120、210、220）からなる、
上記１のテストアレイ（100、200）。 ３．前記複数の第１の導体（120、210、220）が、第１
の導体（120、210、220）のグループ（124、214、224）
と個々の端子（122、212、222）に結合された第１の導
体（120、210、220）との交互の繰り返しパターンから
なる、上記２のテストアレイ（100、200）。 ４．前記共通端子（126、216、226）が、前記テストア
レイ（100、200）の基板上に配置される、上記３のテス
トアレイ（100、200）。 ５．前記複数の第２の導体（210、220）が、前記第２の
導体（210、220）の少なくとも１つのグループ（214、2
24）であって、前記グループ（214、224）内の前記第２
の導体（210、220）が、前記グループの共通端子（21
6、226）に電気的に結合された、前記第２の導体（21
0、220）の少なくとも１つのグループ（214、224）と、
及び個々の端子（212、222）に結合された少なくとも１
つの第２の導体（210、220）とからなる、上記３のテス
トアレイ（200）。 ６．第２の導体（210、220）の前記少なくとも１つのグ
ループ（214、224）が、第２の導体（210、220）の複数
のグループ（214、224）からなり、前記少なくとも１つ
の第２の導体（210、220）が、複数の第２の導体（21
0、220）からなり、前記共通端子（216、226）が、前記
テストアレイ（200）の基板の上に配置される、上記５
のテストアレイ（200）。 ７．複数の第１の導体（120、210、220）と、複数の第
２の導体（110、210、220）と、前記第１と第２の導体
（110、210、220）との交点に配置された複数のメモリ
セル（130、230）とを含むアレイ（100、200）をテスト
する方法であって、前記第２の導体（110、210、220）
のうちの選択された１つに入力を印加するステップであ
って、前記選択された第２の導体（110、210、220）
が、選択されたメモリセル（130、230）と交差する、ス
テップと、選択された第１の導体（120、210、220）か
らの出力を測定するステップであって、前記選択された
第２の導体（110、210、220）が、前記選択されたメモ
リセル（130、230）と交差する、ステップと、及び前記
テストアレイの少なくとも１つの共通端子（126、216、
226）に共通入力を加えるステップであって、前記複数
の第１の導体（120、210、220）のグループ（124、21
4、224）が、少なくとも１つの共通端子（126、216、22
6）に結合された、ステップとからなる、方法。 ８．前記共通入力を加えるステップが、複数の共通端子
（126、216、226）に共通入力を加えることを含み、各
共通端子（126、216、226）が、第１の導体（120、21
0、220）の対応するグループに結合される、上記７の方
法。 ９．前記出力を測定するステップが、電流値を測定する
ことを含む、上記８の方法。 １０．前記入力を加えるステップが、電位を印加するこ
とを含む、上記９の方法。 【００４３】 【発明の効果】本発明によれば、開発プロセスにおける
過度の費用または遅延なしに、テストアレイ内の任意の
導体に共通入力を供給することが可能になる。テストア
レイは、フルスケールまたはそれに近いものとすること
ができ、それにより、テストアレイから測定したローデ
ィング効果、整定時間、および他の特性を、テストアレ
イの設計に基づく最終製品のアレイと類似させることが
できる。また、本発明によるテスト装置を使用すること
により、様々なサイズのアレイをテストすることも可能
になる。
をテストするためのテストアレイと方法である。より具
体的には、本技術分野は、過度の時間や費用なしにアレ
イの正確なテストを可能にするテスト方法とアレイであ
る。 【０００２】 【従来の技術】交点メモリアレイは、水平方向の行導体
と垂直方向の列導体の交点に配置されたメモリセルを含
む。このメモリセルは、交点メモリアレイにおいて記憶
要素としてはたらき、一般に「１」または「０」の２値
状態を記憶することができる。メモリセル、行導体、列
導体、および他の回路要素は、基板上に配置され得る。
既知の交点メモリアレイの例には、ワンタイムプログラ
マブル（ＯＴＰ）メモリ、およびリプログラマブルメモ
リなどの不揮発性メモリが含まれる。メモリアレイは、
大量生産の前や新しいメモリアレイの開発段階中などの
多くの環境でテストを必要とする。テストは、メモリセ
ルの抵抗、メモリセル特性の均一性、ＲＨ応答、抵抗電
圧特性、および他の特性など、メモリアレイの特性の測
定を含むことができる。 【０００３】テストの１つの手法は、ドライバ回路、ス
イッチング回路、および他の周辺回路の完全な統合した
ものを含むフルスケールのメモリアレイテスタを構成す
ることである。「フルスケール」という用語は、テスト
されるべきアレイが、最終的なメモリ製品に含まれるメ
モリセルの数とほぼ同じ数のメモリセルを含むことを示
す。この手法を使用して、メモリセルの状態を選択的に
切り換え、様々な動作条件下でメモリセルの特性を測定
することによって、テストアレイの特性を求めることが
できる。このテスト技術は、テストアレイの特性を求め
るのに有効である場合があるが、周辺回路を含むフルス
ケールテスタの製作は、きわめて高価で時間がかかる。 【０００４】アレイをテストするためのもう１つの技術
は、テストアレイ内に周辺回路を完全に組み込んだテス
トアレイを構成することを含む。したがって、アレイ内
の周辺回路を使用してテストアレイの特性をテストする
ことができる。この技術もまた、テスト段階中に完全な
アレイを構成する必要があるため、高価でかつ時間がか
かる。 【０００５】メモリアレイをテストするための別の技術
は、最終的なメモリ製品に使用されるメモリアレイより
も規模の小さいテストアレイを構成することである。小
さい規模のテストアレイによる結果は、フルスケールの
メモリアレイの結果の標本として利用される。この技術
は、小規模のテストがフルスケールアレイで生じるロー
ディング効果（loading effect）、整定時間、および他
の現象を再現することができないため、不十分であるか
もしれない。したがって、小規模の試験は、いくつかの
用途に対して十分に正確でない可能性がある。 【０００６】 【発明が解決しようとする課題】したがって、過度のコ
ストまたは遅延を必要とせずにメモリアレイを正確にテ
ストするためのテストアレイと方法が必要とされてい
る。 【０００７】 【課題を解決するための手段】第１の態様によれば、テ
ストアレイは、複数の行導体と、複数の列導体と、行導
体と列導体の交点に配置された複数のメモリセルとを含
む。行導体と列導体は、電気的に結合または「連結」さ
れた導体のグループを含むことができる。連結された導
体は、共通端子に結合され得る。また、行導体と列導体
は、個々の端子に接続された導体を含む。個々の端子に
接続された行導体と列導体の交点に配置されたメモリセ
ルは、テスト中にテスト装置によってそれらの特性が測
定され得る。連結された行導体と列導体のグループは、
テスト中、連結された導体に共通の電流または電位が印
加され得る。 【０００８】第１の態様によれば、テストアレイの端子
の数は、比較的少なくできる。したがって、テストアレ
イに接続するためのプローブの数が制限または限定され
たテスト装置を使用して、アレイをテストすることがで
きる。行導体および／または列導体を選択的に連結する
ことによって、きわめて大きいテストアレイを、比較的
少数のプローブを有するテスト装置でテストすることが
できる。 【０００９】また、第１の態様によれば、テストアレイ
を、過度の費用なしにフルスケールでテストすることが
できる。さらに、テストのためにテストアレイにスイッ
チング回路や他の回路を完全に組み込む必要がない。し
たがって、テストアレイを比較的安価でかつ迅速に組み
立てることができ、新しいアレイの開発の時間とコスト
が削減される。 【００１０】また、第１の態様によれば、フルスケール
アレイによってローディング効果、整定時間、および他
の特性がより正確に予測されるので、フルスケールテス
トアレイの使用により、小規模のテストデータよりも信
頼性の高いテストデータが提供される。この特徴は、テ
ストアレイ内の選択されたメモリセルからのテストデー
タが、テストアレイの設計に基づいてフルスケールの最
終製品メモリアレイがどのように動作するのかを確実に
表すのに役立つ。 【００１１】第２の態様によれば、テストアレイをテス
トする方法は、選択されたメモリセルと交差する選択さ
れた行導体に入力を印加するステップと、選択されたメ
モリセルと交差する選択された列導体からの出力を測定
するステップと、テストアレイの共通端子に共通入力を
印加するステップとを含む。共通端子はそれぞれ、連結
された列導体のグループに結合される。 【００１２】第２の態様によれば、列導体のグループに
共通入力を印加することにより、テストアレイの予想動
作環境をシミュレートすることが可能になる。共通端子
を介して列導体のグループに共通の入力を印加すること
ができるので、テストアレイは、テストアレイをテスト
するために使用されるテスト装置と接続するのに必要な
端子が少なくなる。さらに、このテスト装置は、テスト
アレイ端子との接続に必要なプローブの数が少なくな
る。 【００１３】他の態様および利点は、添付図面に関連し
て行われる以下の詳細な説明から明らかになるであろ
う。 【００１４】詳細な説明は、同じ参照番号が類似の要素
を指す添付図面を参照する。 【００１５】 【発明の実施の形態】好適な実施形態と図面によって、
アレイをテストするためのテストアレイおよび方法を説
明する。 【００１６】図１は、第１の実施形態によるテストアレ
イ１００の概略図である。テストアレイ１００は、複数
の行導体１１０および列導体１２０を含む。行導体１１
０は、メモリセル１３０において列導体１２０と交差す
る。テストアレイ１００は、交点メモリアレイであり、
例えば磁気ランダムアクセスメモリ（ＭＲＡＭ）、ヒュ
ーズメモリ、アンチヒューズ（anti-fuse）メモリ、電
荷記憶、マスク読出し専用（マスクＲＯＭ）メモリ、お
よび他のメモリタイプなど、任意の交点メモリタイプと
することができる。 【００１７】テストアレイ１００の行導体１１０は、導
電端子１１２で終端し、列導体１２０は、導電端子１２
２で終端する。図１において、端子１１２、１２２は、
導電パッドとして示されている。しかしながら、テスト
アレイ１００に使用するには、どのような形の導電端子
も適している。端子１１２、１２２は、テストアレイ１
００をテスト装置（図１には示されず）に結合してメモ
リアレイ１００の特性を求めるために使用される。端子
１１２、１２２は、アレイ１００の基板（図示せず）の
上に配置され得る。図１に示したテストアレイ１００
は、ｑ本の行導体１１０と、ｐ本の列導体１２０と、ｐ
×ｑ個のメモリセル１３０を含み、ここで、ｐとｑは整
数である。 【００１８】第１の実施形態によれば、テストアレイ１
００の多数の列導体１２０は、グループ１２４として互
いに電気的に結合または「連結」され、共通端子１２６
において共通出力を有する。「グループ」は、例えば、
２本以上の導体からなることができる（例示のため、グ
ループ１２４内の個々の導体は示されない）。図１で
は、２本の第１の列導体１１０がそれぞれ個々の端子１
２２で終端する。列３〜ｎの列導体１２０は、共通端子
１２６に電気的に結合され、そこで終端する。ここで、
ｎは整数である。この構成の効果は、テストアレイ１０
０のテスト中にテスト装置と接続するための端子の数を
少なくすることである。共通端子は、テストアレイ１０
０の基板（図示せず）の上に配置され得る。 【００１９】指定された列導体１２０が共通端子１２６
を共用しているので、通常、連結された列導体１２０に
結合されたメモリセル１３０からテストデータは収集さ
れない。データは、個別端子１２２を有する列導体１２
０と交差するメモリセル１３０から取得することが理想
的である。したがって、テスタは、テストアレイ１００
の特性の統計的に代表的なサンプルを提供するために、
テスト測定で何個のメモリセル１３０にアクセスできな
ければならないかを決定する。メモリセル１３０の所望
のサンプル母集団の測定を可能にするために、多数の列
導体１２０が、個々の導電パッド１２２で終端するよう
に選択される。残りの列導体１２０は、グループ１２４
に連結されてもよい。したがって、個別端子１２２を有
する列導体１２０の数は、テストアレイ１００のサイ
ズ、および特定の用途に必要な統計サンプル（すなわ
ち、測定のためにアクセス可能なメモリセル１３０の
数）に依存する。 【００２０】共通端子１２６があるため、例えば、電
位、電流、または他の入力などの共通入力をグループ１
２４内の連結された導体１２０に印加することが可能に
なる。テストアレイ１００の予想動作環境をシミュレー
トするために、テスト中に、電位、電流、および他の入
力をグループ１２４に印加することができる。装置の予
想動作環境は、一般に、テストアレイ１００の設計に基
づいて最終製品メモリアレイに予想される条件である。
この特徴は、テストアレイ１００内の選択されたメモリ
セル１３０からのテストデータが、テストアレイ１００
の設計に基づくメモリアレイが実際の動作でどのように
はたらくかを確実に表すのに役立つ。 【００２１】テストアレイ１００から取得されるテスト
測定値により、グループ１２４と列導体１２０は、それ
ぞれ１つの端子１２６、１２２しか必要ない場合があ
る。例えば、テストアレイ１００のテストプロセスが、
選択された列導体１２０への電位の印加しか含まない場
合、列導体１２０は、それぞれの端部に端子１２２、１
２６を必要とせず１つの端子１２２、１２６だけでよい
場合がある。 【００２２】図１において、２つの列導体１２０は、個
々の端子１２２で終端し、３〜ｎの列導体１２０は、共
通端子１２６を共用する。ｐ本の列導体１２０にわたっ
て１，２，３〜ｎ，１，２，３〜ｎ．．．のパターンが
繰り返す。１，２，３〜ｎ，１，２，３〜ｎ．．．のパ
ターンは、選択された列導体１２０を互いに連結する構
成の例であり、他の構成が可能である。１つの可能な代
替の構成は、例えば、１，２〜ｎ，１，２〜ｎ，．．．
である。 【００２３】図１において、テスト中にテスト装置と接
続するための端子の数を少なくするために、選択された
列導体１２０だけが電気的に結合されている。図２は、
連結された行導体と列導体を有するテストアレイ２００
の代替の実施形態を示す。 【００２４】図２を参照すると、メモリアレイ２００
は、個別端子２１２で終端するか、あるいはグループ２
１４として互いに連結されかつ共通端子２１６を共用す
る行導体２１０を含む。同様に、列導体２２０は、個別
端子２２２で終端するか、あるいはグループ２２４とし
て互いに連結されかつ共通端子２２６を共用する。図２
において、端子２１２、２２２、２１６、２２６は、導
電パッドとして示されている。しかしながら、テストア
レイ２００に使用するには、どのような形の導電端子も
適している。端子２１２、２２２、２１６、２２６は、
テストアレイ２００の基板（図示せず）の上に配置され
得る。 【００２５】行導体２１０は、１本の個別の導体２１０
とそれに後続する２〜ｍ本の連結された導体２１０の繰
り返しパターンを含み、行導体２１０は合計ｑ本であ
る。列導体２２０は、１本の列導体２２０とそれに後続
する２〜ｎ本の連結された列導体２２０の繰り返しパタ
ーンを含み、列導体２２０は合計ｐ本である。この実施
形態において、ｍ、ｎ、ｐおよびｑは、整数である。 【００２６】前述の実施形態によれば、テストアレイ
は、テストプロセス中にテストプローブと接続するため
の端子の数を少なくするために、電気的に結合または互
いに連結された、選択された数の行／列導体を含むこと
ができる。この構成の１つの利点は、様々なサイズのテ
ストアレイを、比較的少ない数のプローブを有するテス
ト装置によりテストできることである。有利な点は、特
定の実験室または他のテスト環境におけるテストアレイ
を、１組の標準化された数の端子のうちの１つに対応す
るように構成することができ、それにより１つのテスト
装置を利用して様々なテストアレイをテストすることが
できる。テストアレイの端子の数は、多数または小数の
行および／または列導体を選択的にグループに連結する
ことによって標準化され得る。 【００２７】前述の実施形態に対するもう１つの利点
は、比較的多くのメモリセルを有するテストアレイを正
確にテストすることができることである。言い換えれ
ば、テストアレイをフルサイズでテストすることができ
る。したがって、テストアレイのローディング効果、欠
陥密度、整定時間、および他の特性などの特性は、テス
トアレイ設計に基づいた最終製品のメモリアレイと類似
することになる。さらに、テストアレイをテストするた
めに、スイッチング回路や他の周辺回路を組み込む必要
がない。 【００２８】図３と図４を参照して、テストアレイをテ
ストするためのテスト装置１０について後述する。図３
は、テスト装置１０の概略図であり、図４は、テスト装
置１０の試験ボード２０の概略図である。 【００２９】図３を参照すると、テスト装置１０は、試
験ボード２０、テスト電子回路１２、およびプロセッサ
９０を含む。試験ボード２０は、導体２２によってテス
ト電子回路１２に結合される。テスト電子回路１２は、
マルチプレクサ３０、デコーダ４０、読み取り増幅器５
０、読み取り／書き込み制御部６０、および電流源７０
を含む。プロセッサ９０は、Ｉ／Ｏ装置９２を通り、Ad
d線、Data線およびＲ／Ｗ線を介してテスト電子回路１
２に結合される。 【００３０】図３において、試験ボード２０は、テスト
アレイ１００が試験ボード２０に取り付けられた状態で
記号により表されているが、本明細書で説明される他の
テストアレイの実施形態もテスト装置１０でテストする
ことができる。試験ボード２０は、テスト中にテストア
レイ１００を支持し、テストアレイ１００の行導体１１
０と列導体１２０に入力を提供することができ、行導体
１１０と列導体１２０からの出力を受け取ることができ
る導電性プローブを含む。テストアレイ１００は、試験
ボード２０の選択されたプローブが、テストアレイ１０
０の選択された端子と接触するように試験ボード２０に
取り付けられる。試験ボード２０については、図４に関
連して以下に詳細に説明する。 【００３１】テスト装置１０は、テストアレイ１００の
予想動作環境をシミュレートするために、例えば、連結
された行導体１１０および列導体１２０に、電位や電流
などの入力を供給することができる。プロセッサ９０
は、試験プロセスを制御し、例えば、中央処理装置から
なることができる。プロセッサ９０は、テストアレイ１
００内のメモリセル１３０をプログラムすることができ
る書き込みモードと、テストアレイ１００の特性を測定
することができる読み取りモードのいずかでテスト装置
１０を動作させることができる。読み取り／書き込み制
御部６０は、テスト電子回路１２を読み取りモードと書
き込みモードで制御する。マルチプレクサ３０は、行導
体１１０と列導体１２０の間で信号を多重化するはたら
きをし、デコーダ４０は、マルチプレクサ３０との間で
データを復号化する。テストアレイ１００からの電流の
大きさなどのデータは、データ線でプロセッサ９０に送
られる前に、読み取り増幅器５０によって検出される。
電流源７０は、テストアレイ１００に書き込み電流を供
給するために使用されるプログラム可能な電流源とする
ことができる。また、テスト電子回路１２は、電流源７
０が、例えば読み取り電圧や他の入力をテストアレイ１
００に提供することができるように、ディジタル−アナ
ログ変換器や他の変換器を含むことができる。 【００３２】図４は、試験ボード２０の概略図である。
試験ボード２０は、テストアレイの導電端子と接触する
ための複数のプローブ２５を含む。プローブ２５は、テ
ストアレイが試験ボード２０上に配置されたときにテス
トアレイの個別端子と共通端子の両方と接触するように
組２６〜２９で配列されている。組２６〜２９はそれぞ
れ、様々なテストアレイ構成に対応するために異なる数
のプローブ２５を有することができる。 【００３３】各プローブ２５は、テスト電子回路１２に
至る導体２２のうちの１つに接続され得る。コントロー
ラ９０は、テスト電子回路１２に命令して、特定のプロ
ーブ２５に結合された列導体または行導体から出力を受
け取り、あるいは書き込み電圧または電流、あるいは読
み取り電圧または電流などの入力を、特定のプローブ２
５に結合された列導体または行導体に印加することがで
きる。 【００３４】テストアレイは、試験ボード２０に取り付
ける前に、テストアレイを９０度回転させることによっ
て試験ボード２０上でいくつかの方向に向けることがで
きる。この機能により、様々な配列の行導体および列導
体をプローブ２５の様々な組２６〜２９に結合すること
ができる。 【００３５】前述の実施形態によれば、テストアレイ内
の行導体と列導体を連結して試験ボード２０から共通入
力を受け取ることができるので、試験ボード２０上のプ
ローブ２５の数は、比較的少なくできる。例えば、図４
において、試験ボード２０は、組２６の１６本のプロー
ブと、組２８の２４本のプローブを含む。組２６のプロ
ーブと、組２８の対応する（すなわち、真向かいの）プ
ローブは、個別端子を有する列導体に結合され得る。組
２６のプローブに対応しない組２８のプローブをテスト
アレイ内の共通端子に結合して、例えば、連結された列
導体に等しい電位を印加することができる。 【００３６】１つの動作モードにおいて、個別端子を有
する行ラインと列導体の交点に配置された選択されたメ
モリセルが、テスト装置１０によって測定される抵抗を
有することができる。このモードにおいて、選択された
メモリセルと交差する行ラインに読み取り電圧を印加す
ることによって読み取り電流が生成され、選択されたメ
モリセルと交差する列導体を、導体２２によってテスト
電子回路１２に結合することができる。選択されたメモ
リセルと交差する列導体は、個別端子を含む。選択され
たメモリセルに流れる読み取り電流の値は、読み取り増
幅器５０によって判定され得る。プロセッサ９０は、読
み取り電流値から、選択されたメモリセル１３０の抵抗
を求めることができる。読み取り操作中に、連結された
導体と個別の導体を含むテストアレイ内の残りの列導体
に電位などの共通入力を印加することができる。 【００３７】前述の例において、選択された列導体が連
結されていない場合は、テストアレイのすべての列導体
に電位を提供するために、それぞれの列導体端子の端子
にプローブを接触させることが必要になる。この特徴
は、テストアレイにおける予想動作条件をシミュレート
するために等しい電位または別の共通入力を使用する用
途において特に有利である。 【００３８】前述の実施形態によれば、開発プロセスに
おける過度の費用または遅延なしに、テストアレイ内の
任意の導体に共通入力を供給することができる。テスト
アレイは、フルスケールまたはそれに近いものとするこ
とができ、それにより、テストアレイから測定したロー
ディング効果、整定時間、および他の特性を、テストア
レイの設計に基づく最終製品のアレイと類似させること
ができる。 【００３９】さらなる利点は、テスト装置１０を使用し
て様々なサイズのアレイをテストすることができること
である。選択された数の行導体と列導体を互いに連結す
ることによって、任意のテストアレイに一定数の導電パ
ッドを使用することができる。したがって、一定数また
は制限された数のプローブを有するテスト装置１０を使
用して、様々なアレイをテストすることができる。 【００４０】本明細書において、「行」と「列」という
用語は、メモリアレイにおける一定の方向を意味してい
ない。さらに、「行」と「列」という用語は、必ずしも
垂直な関係を意味していない。 【００４１】試験方法および装置を、その例示的な実施
形態に関して説明してきたが、当業者ならば、本発明の
真の思想および範囲から逸脱することなく本発明の説明
した実施形態に様々な修正を行なうことができるであろ
う。本明細書に使用されている用語および説明は、単な
る例示のために記載されており、限定するつもりではな
い。 【００４２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．テストアレイ（100、200）であって、複数の第１の
導体（120、210、220）であって、前記第１の導体（12
0、210、220）の少なくとも１つのグループ（124、21
4、224）と、端子（122、212、222）に結合された少な
くとも１つの第１の導体（120、210、220）とからな
り、前記グループ（124、214、224）内の前記第１の導
体（120、210、220）が、前記グループ（124、214、22
4）の共通端子（126、216、226）に電気的に結合され
た、複数の第１の導体（120、210、220）と、複数の第
２の導体（110、210、220）と、及び前記第１および第
２の導体の交点に配置された複数のメモリセル（130、2
30）とからなる、テストアレイ（100、200）。 ２．第１の導体（120、210、220）の前記少なくとも１
つのグループ（124、214、224）が、第１の導体（120、
210、220）の複数のグループ（124、214、224）からな
り、前記少なくとも１つの第１の導体（120、210、22
0）が、複数の第１の導体（120、210、220）からなる、
上記１のテストアレイ（100、200）。 ３．前記複数の第１の導体（120、210、220）が、第１
の導体（120、210、220）のグループ（124、214、224）
と個々の端子（122、212、222）に結合された第１の導
体（120、210、220）との交互の繰り返しパターンから
なる、上記２のテストアレイ（100、200）。 ４．前記共通端子（126、216、226）が、前記テストア
レイ（100、200）の基板上に配置される、上記３のテス
トアレイ（100、200）。 ５．前記複数の第２の導体（210、220）が、前記第２の
導体（210、220）の少なくとも１つのグループ（214、2
24）であって、前記グループ（214、224）内の前記第２
の導体（210、220）が、前記グループの共通端子（21
6、226）に電気的に結合された、前記第２の導体（21
0、220）の少なくとも１つのグループ（214、224）と、
及び個々の端子（212、222）に結合された少なくとも１
つの第２の導体（210、220）とからなる、上記３のテス
トアレイ（200）。 ６．第２の導体（210、220）の前記少なくとも１つのグ
ループ（214、224）が、第２の導体（210、220）の複数
のグループ（214、224）からなり、前記少なくとも１つ
の第２の導体（210、220）が、複数の第２の導体（21
0、220）からなり、前記共通端子（216、226）が、前記
テストアレイ（200）の基板の上に配置される、上記５
のテストアレイ（200）。 ７．複数の第１の導体（120、210、220）と、複数の第
２の導体（110、210、220）と、前記第１と第２の導体
（110、210、220）との交点に配置された複数のメモリ
セル（130、230）とを含むアレイ（100、200）をテスト
する方法であって、前記第２の導体（110、210、220）
のうちの選択された１つに入力を印加するステップであ
って、前記選択された第２の導体（110、210、220）
が、選択されたメモリセル（130、230）と交差する、ス
テップと、選択された第１の導体（120、210、220）か
らの出力を測定するステップであって、前記選択された
第２の導体（110、210、220）が、前記選択されたメモ
リセル（130、230）と交差する、ステップと、及び前記
テストアレイの少なくとも１つの共通端子（126、216、
226）に共通入力を加えるステップであって、前記複数
の第１の導体（120、210、220）のグループ（124、21
4、224）が、少なくとも１つの共通端子（126、216、22
6）に結合された、ステップとからなる、方法。 ８．前記共通入力を加えるステップが、複数の共通端子
（126、216、226）に共通入力を加えることを含み、各
共通端子（126、216、226）が、第１の導体（120、21
0、220）の対応するグループに結合される、上記７の方
法。 ９．前記出力を測定するステップが、電流値を測定する
ことを含む、上記８の方法。 １０．前記入力を加えるステップが、電位を印加するこ
とを含む、上記９の方法。 【００４３】 【発明の効果】本発明によれば、開発プロセスにおける
過度の費用または遅延なしに、テストアレイ内の任意の
導体に共通入力を供給することが可能になる。テストア
レイは、フルスケールまたはそれに近いものとすること
ができ、それにより、テストアレイから測定したローデ
ィング効果、整定時間、および他の特性を、テストアレ
イの設計に基づく最終製品のアレイと類似させることが
できる。また、本発明によるテスト装置を使用すること
により、様々なサイズのアレイをテストすることも可能
になる。
【図面の簡単な説明】
【図１】第１の実施形態によるテストアレイの概略図で
ある。 【図２】第２の実施形態によるテストアレイの概略図で
ある。 【図３】テスト装置の概略図である。 【図４】図３に示したテスト装置の試験ボードの概略図
である。 【符号の説明】 100、200 テストアレイ 110、210 行導体 120、220 列導体 112、122、212、222 端子 124、214、224 グループ 126、216、226 共通端子 130、230 メモリセル
ある。 【図２】第２の実施形態によるテストアレイの概略図で
ある。 【図３】テスト装置の概略図である。 【図４】図３に示したテスト装置の試験ボードの概略図
である。 【符号の説明】 100、200 テストアレイ 110、210 行導体 120、220 列導体 112、122、212、222 端子 124、214、224 グループ 126、216、226 共通端子 130、230 メモリセル
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA08 AC09 AE08 AE11 AE27
AF10 AG00 AH00 AJ00 AL05
AL09
4M106 AA01 AA02 AA04 AD01 BA01
5L106 DD00 DD33 GG02
Claims (1)
- 【特許請求の範囲】 【請求項１】テストアレイ（100、200）であって、 複数の第１の導体（120、210、220）であって、前記第
１の導体（120、210、220）の少なくとも１つのグルー
プ（124、214、224）と、端子（122、212、222）に結合
された少なくとも１つの第１の導体（120、210、220）
とからなり、前記グループ（124、214、224）内の前記
第１の導体（120、210、220）が、前記グループ（124、
214、224）の共通端子（126、216、226）に電気的に結
合された、複数の第１の導体（120、210、220）と、 複数の第２の導体（110、210、220）と、及び前記第１
および第２の導体の交点に配置された複数のメモリセル
（130、230）とからなる、テストアレイ（100、200）。
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