JP4037728B2 - メモリアレイをテストするためのテストアレイおよび方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本技術分野は、メモリアレイをテストするためのテストアレイと方法である。より具体的には、本技術分野は、過度の時間や費用なしにアレイの正確なテストを可能にするテスト方法とアレイである。
【０００２】
【従来の技術】
交点メモリアレイは、水平方向の行導体と垂直方向の列導体の交点に配置されたメモリセルを含む。このメモリセルは、交点メモリアレイにおいて記憶要素としてはたらき、一般に「１」または「０」の２値状態を記憶することができる。メモリセル、行導体、列導体、および他の回路要素は、基板上に配置され得る。既知の交点メモリアレイの例には、ワンタイムプログラマブル（ＯＴＰ）メモリ、およびリプログラマブルメモリなどの不揮発性メモリが含まれる。メモリアレイは、大量生産の前や新しいメモリアレイの開発段階中などの多くの環境でテストを必要とする。テストは、メモリセルの抵抗、メモリセル特性の均一性、ＲＨ応答、抵抗電圧特性、および他の特性など、メモリアレイの特性の測定を含むことができる。
【０００３】
テストの１つの手法は、ドライバ回路、スイッチング回路、および他の周辺回路の完全な統合したものを含むフルスケールのメモリアレイテスタを構成することである。「フルスケール」という用語は、テストされるべきアレイが、最終的なメモリ製品に含まれるメモリセルの数とほぼ同じ数のメモリセルを含むことを示す。この手法を使用して、メモリセルの状態を選択的に切り換え、様々な動作条件下でメモリセルの特性を測定することによって、テストアレイの特性を求めることができる。このテスト技術は、テストアレイの特性を求めるのに有効である場合があるが、周辺回路を含むフルスケールテスタの製作は、きわめて高価で時間がかかる。
【０００４】
アレイをテストするためのもう１つの技術は、テストアレイ内に周辺回路を完全に組み込んだテストアレイを構成することを含む。したがって、アレイ内の周辺回路を使用してテストアレイの特性をテストすることができる。この技術もまた、テスト段階中に完全なアレイを構成する必要があるため、高価でかつ時間がかかる。
【０００５】
メモリアレイをテストするための別の技術は、最終的なメモリ製品に使用されるメモリアレイよりも規模の小さいテストアレイを構成することである。小さい規模のテストアレイによる結果は、フルスケールのメモリアレイの結果の標本として利用される。この技術は、小規模のテストがフルスケールアレイで生じるローディング効果（loading effect）、整定時間、および他の現象を再現することができないため、不十分であるかもしれない。したがって、小規模の試験は、いくつかの用途に対して十分に正確でない可能性がある。
【０００６】
【発明が解決しようとする課題】
したがって、過度のコストまたは遅延を必要とせずにメモリアレイを正確にテストするためのテストアレイと方法が必要とされている。
【０００７】
【課題を解決するための手段】
第１の態様によれば、テストアレイは、複数の行導体と、複数の列導体と、行導体と列導体の交点に配置された複数のメモリセルとを含む。行導体と列導体は、電気的に結合または「連結」された導体のグループを含むことができる。連結された導体は、共通端子に結合され得る。また、行導体と列導体は、個々の端子に接続された導体を含む。個々の端子に接続された行導体と列導体の交点に配置されたメモリセルは、テスト中にテスト装置によってそれらの特性が測定され得る。連結された行導体と列導体のグループは、テスト中、連結された導体に共通の電流または電位が印加され得る。
【０００８】
第１の態様によれば、テストアレイの端子の数は、比較的少なくできる。したがって、テストアレイに接続するためのプローブの数が制限または限定されたテスト装置を使用して、アレイをテストすることができる。行導体および／または列導体を選択的に連結することによって、きわめて大きいテストアレイを、比較的少数のプローブを有するテスト装置でテストすることができる。
【０００９】
また、第１の態様によれば、テストアレイを、過度の費用なしにフルスケールでテストすることができる。さらに、テストのためにテストアレイにスイッチング回路や他の回路を完全に組み込む必要がない。したがって、テストアレイを比較的安価でかつ迅速に組み立てることができ、新しいアレイの開発の時間とコストが削減される。
【００１０】
また、第１の態様によれば、フルスケールアレイによってローディング効果、整定時間、および他の特性がより正確に予測されるので、フルスケールテストアレイの使用により、小規模のテストデータよりも信頼性の高いテストデータが提供される。この特徴は、テストアレイ内の選択されたメモリセルからのテストデータが、テストアレイの設計に基づいてフルスケールの最終製品メモリアレイがどのように動作するのかを確実に表すのに役立つ。
【００１１】
第２の態様によれば、テストアレイをテストする方法は、選択されたメモリセルと交差する選択された行導体に入力を印加するステップと、選択されたメモリセルと交差する選択された列導体からの出力を測定するステップと、テストアレイの共通端子に共通入力を印加するステップとを含む。共通端子はそれぞれ、連結された列導体のグループに結合される。
【００１２】
第２の態様によれば、列導体のグループに共通入力を印加することにより、テストアレイの予想動作環境をシミュレートすることが可能になる。共通端子を介して列導体のグループに共通の入力を印加することができるので、テストアレイは、テストアレイをテストするために使用されるテスト装置と接続するのに必要な端子が少なくなる。さらに、このテスト装置は、テストアレイ端子との接続に必要なプローブの数が少なくなる。
【００１３】
他の態様および利点は、添付図面に関連して行われる以下の詳細な説明から明らかになるであろう。
【００１４】
詳細な説明は、同じ参照番号が類似の要素を指す添付図面を参照する。
【００１５】
【発明の実施の形態】
好適な実施形態と図面によって、アレイをテストするためのテストアレイおよび方法を説明する。
【００１６】
図１は、第１の実施形態によるテストアレイ１００の概略図である。テストアレイ１００は、複数の行導体１１０および列導体１２０を含む。行導体１１０は、メモリセル１３０において列導体１２０と交差する。テストアレイ１００は、交点メモリアレイであり、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ）、ヒューズメモリ、アンチヒューズ（anti-fuse）メモリ、電荷記憶、マスク読出し専用（マスクＲＯＭ）メモリ、および他のメモリタイプなど、任意の交点メモリタイプとすることができる。
【００１７】
テストアレイ１００の行導体１１０は、導電端子１１２で終端し、列導体１２０は、導電端子１２２で終端する。図１において、端子１１２、１２２は、導電パッドとして示されている。しかしながら、テストアレイ１００に使用するには、どのような形の導電端子も適している。端子１１２、１２２は、テストアレイ１００をテスト装置（図１には示されず）に結合してメモリアレイ１００の特性を求めるために使用される。端子１１２、１２２は、アレイ１００の基板（図示せず）の上に配置され得る。図１に示したテストアレイ１００は、ｑ本の行導体１１０と、ｐ本の列導体１２０と、ｐ×ｑ個のメモリセル１３０を含み、ここで、ｐとｑは整数である。
【００１８】
第１の実施形態によれば、テストアレイ１００の多数の列導体１２０は、グループ１２４として互いに電気的に結合または「連結」され、共通端子１２６において共通出力を有する。「グループ」は、例えば、２本以上の導体からなることができる（例示のため、グループ１２４内の個々の導体は示されない）。図１では、２本の第１の列導体１１０がそれぞれ個々の端子１２２で終端する。列３〜ｎの列導体１２０は、共通端子１２６に電気的に結合され、そこで終端する。ここで、ｎは整数である。この構成の効果は、テストアレイ１００のテスト中にテスト装置と接続するための端子の数を少なくすることである。共通端子は、テストアレイ１００の基板（図示せず）の上に配置され得る。
【００１９】
指定された列導体１２０が共通端子１２６を共用しているので、通常、連結された列導体１２０に結合されたメモリセル１３０からテストデータは収集されない。データは、個別端子１２２を有する列導体１２０と交差するメモリセル１３０から取得することが理想的である。したがって、テスタは、テストアレイ１００の特性の統計的に代表的なサンプルを提供するために、テスト測定で何個のメモリセル１３０にアクセスできなければならないかを決定する。メモリセル１３０の所望のサンプル母集団の測定を可能にするために、多数の列導体１２０が、個々の導電パッド１２２で終端するように選択される。残りの列導体１２０は、グループ１２４に連結されてもよい。したがって、個別端子１２２を有する列導体１２０の数は、テストアレイ１００のサイズ、および特定の用途に必要な統計サンプル（すなわち、測定のためにアクセス可能なメモリセル１３０の数）に依存する。
【００２０】
共通端子１２６があるため、例えば、電位、電流、または他の入力などの共通入力をグループ１２４内の連結された導体１２０に印加することが可能になる。テストアレイ１００の予想動作環境をシミュレートするために、テスト中に、電位、電流、および他の入力をグループ１２４に印加することができる。装置の予想動作環境は、一般に、テストアレイ１００の設計に基づいて最終製品メモリアレイに予想される条件である。この特徴は、テストアレイ１００内の選択されたメモリセル１３０からのテストデータが、テストアレイ１００の設計に基づくメモリアレイが実際の動作でどのようにはたらくかを確実に表すのに役立つ。
【００２１】
テストアレイ１００から取得されるテスト測定値により、グループ１２４と列導体１２０は、それぞれ１つの端子１２６、１２２しか必要ない場合がある。例えば、テストアレイ１００のテストプロセスが、選択された列導体１２０への電位の印加しか含まない場合、列導体１２０は、それぞれの端部に端子１２２、１２６を必要とせず１つの端子１２２、１２６だけでよい場合がある。
【００２２】
図１において、２つの列導体１２０は、個々の端子１２２で終端し、３〜ｎの列導体１２０は、共通端子１２６を共用する。ｐ本の列導体１２０にわたって１，２，３〜ｎ，１，２，３〜ｎ．．．のパターンが繰り返す。１，２，３〜ｎ，１，２，３〜ｎ．．．のパターンは、選択された列導体１２０を互いに連結する構成の例であり、他の構成が可能である。１つの可能な代替の構成は、例えば、１，２〜ｎ，１，２〜ｎ，．．．である。
【００２３】
図１において、テスト中にテスト装置と接続するための端子の数を少なくするために、選択された列導体１２０だけが電気的に結合されている。図２は、連結された行導体と列導体を有するテストアレイ２００の代替の実施形態を示す。
【００２４】
図２を参照すると、メモリアレイ２００は、個別端子２１２で終端するか、あるいはグループ２１４として互いに連結されかつ共通端子２１６を共用する行導体２１０を含む。同様に、列導体２２０は、個別端子２２２で終端するか、あるいはグループ２２４として互いに連結されかつ共通端子２２６を共用する。図２において、端子２１２、２２２、２１６、２２６は、導電パッドとして示されている。しかしながら、テストアレイ２００に使用するには、どのような形の導電端子も適している。端子２１２、２２２、２１６、２２６は、テストアレイ２００の基板（図示せず）の上に配置され得る。
【００２５】
行導体２１０は、１本の個別の導体２１０とそれに後続する２〜ｍ本の連結された導体２１０の繰り返しパターンを含み、行導体２１０は合計ｑ本である。列導体２２０は、１本の列導体２２０とそれに後続する２〜ｎ本の連結された列導体２２０の繰り返しパターンを含み、列導体２２０は合計ｐ本である。この実施形態において、ｍ、ｎ、ｐおよびｑは、整数である。
【００２６】
前述の実施形態によれば、テストアレイは、テストプロセス中にテストプローブと接続するための端子の数を少なくするために、電気的に結合または互いに連結された、選択された数の行／列導体を含むことができる。この構成の１つの利点は、様々なサイズのテストアレイを、比較的少ない数のプローブを有するテスト装置によりテストできることである。有利な点は、特定の実験室または他のテスト環境におけるテストアレイを、１組の標準化された数の端子のうちの１つに対応するように構成することができ、それにより１つのテスト装置を利用して様々なテストアレイをテストすることができる。テストアレイの端子の数は、多数または小数の行および／または列導体を選択的にグループに連結することによって標準化され得る。
【００２７】
前述の実施形態に対するもう１つの利点は、比較的多くのメモリセルを有するテストアレイを正確にテストすることができることである。言い換えれば、テストアレイをフルサイズでテストすることができる。したがって、テストアレイのローディング効果、欠陥密度、整定時間、および他の特性などの特性は、テストアレイ設計に基づいた最終製品のメモリアレイと類似することになる。さらに、テストアレイをテストするために、スイッチング回路や他の周辺回路を組み込む必要がない。
【００２８】
図３と図４を参照して、テストアレイをテストするためのテスト装置１０について後述する。図３は、テスト装置１０の概略図であり、図４は、テスト装置１０の試験ボード２０の概略図である。
【００２９】
図３を参照すると、テスト装置１０は、試験ボード２０、テスト電子回路１２、およびプロセッサ９０を含む。試験ボード２０は、導体２２によってテスト電子回路１２に結合される。テスト電子回路１２は、マルチプレクサ３０、デコーダ４０、読み取り増幅器５０、読み取り／書き込み制御部６０、および電流源７０を含む。プロセッサ９０は、Ｉ／Ｏ装置９２を通り、Add線、Data線およびＲ／Ｗ線を介してテスト電子回路１２に結合される。
【００３０】
図３において、試験ボード２０は、テストアレイ１００が試験ボード２０に取り付けられた状態で記号により表されているが、本明細書で説明される他のテストアレイの実施形態もテスト装置１０でテストすることができる。試験ボード２０は、テスト中にテストアレイ１００を支持し、テストアレイ１００の行導体１１０と列導体１２０に入力を提供することができ、行導体１１０と列導体１２０からの出力を受け取ることができる導電性プローブを含む。テストアレイ１００は、試験ボード２０の選択されたプローブが、テストアレイ１００の選択された端子と接触するように試験ボード２０に取り付けられる。試験ボード２０については、図４に関連して以下に詳細に説明する。
【００３１】
テスト装置１０は、テストアレイ１００の予想動作環境をシミュレートするために、例えば、連結された行導体１１０および列導体１２０に、電位や電流などの入力を供給することができる。プロセッサ９０は、試験プロセスを制御し、例えば、中央処理装置からなることができる。プロセッサ９０は、テストアレイ１００内のメモリセル１３０をプログラムすることができる書き込みモードと、テストアレイ１００の特性を測定することができる読み取りモードのいずかでテスト装置１０を動作させることができる。読み取り／書き込み制御部６０は、テスト電子回路１２を読み取りモードと書き込みモードで制御する。マルチプレクサ３０は、行導体１１０と列導体１２０の間で信号を多重化するはたらきをし、デコーダ４０は、マルチプレクサ３０との間でデータを復号化する。テストアレイ１００からの電流の大きさなどのデータは、データ線でプロセッサ９０に送られる前に、読み取り増幅器５０によって検出される。電流源７０は、テストアレイ１００に書き込み電流を供給するために使用されるプログラム可能な電流源とすることができる。また、テスト電子回路１２は、電流源７０が、例えば読み取り電圧や他の入力をテストアレイ１００に提供することができるように、ディジタル−アナログ変換器や他の変換器を含むことができる。
【００３２】
図４は、試験ボード２０の概略図である。試験ボード２０は、テストアレイの導電端子と接触するための複数のプローブ２５を含む。プローブ２５は、テストアレイが試験ボード２０上に配置されたときにテストアレイの個別端子と共通端子の両方と接触するように組２６〜２９で配列されている。組２６〜２９はそれぞれ、様々なテストアレイ構成に対応するために異なる数のプローブ２５を有することができる。
【００３３】
各プローブ２５は、テスト電子回路１２に至る導体２２のうちの１つに接続され得る。コントローラ９０は、テスト電子回路１２に命令して、特定のプローブ２５に結合された列導体または行導体から出力を受け取り、あるいは書き込み電圧または電流、あるいは読み取り電圧または電流などの入力を、特定のプローブ２５に結合された列導体または行導体に印加することができる。
【００３４】
テストアレイは、試験ボード２０に取り付ける前に、テストアレイを９０度回転させることによって試験ボード２０上でいくつかの方向に向けることができる。この機能により、様々な配列の行導体および列導体をプローブ２５の様々な組２６〜２９に結合することができる。
【００３５】
前述の実施形態によれば、テストアレイ内の行導体と列導体を連結して試験ボード２０から共通入力を受け取ることができるので、試験ボード２０上のプローブ２５の数は、比較的少なくできる。例えば、図４において、試験ボード２０は、組２６の１６本のプローブと、組２８の２４本のプローブを含む。組２６のプローブと、組２８の対応する（すなわち、真向かいの）プローブは、個別端子を有する列導体に結合され得る。組２６のプローブに対応しない組２８のプローブをテストアレイ内の共通端子に結合して、例えば、連結された列導体に等しい電位を印加することができる。
【００３６】
１つの動作モードにおいて、個別端子を有する行ラインと列導体の交点に配置された選択されたメモリセルが、テスト装置１０によって測定される抵抗を有することができる。このモードにおいて、選択されたメモリセルと交差する行ラインに読み取り電圧を印加することによって読み取り電流が生成され、選択されたメモリセルと交差する列導体を、導体２２によってテスト電子回路１２に結合することができる。選択されたメモリセルと交差する列導体は、個別端子を含む。選択されたメモリセルに流れる読み取り電流の値は、読み取り増幅器５０によって判定され得る。プロセッサ９０は、読み取り電流値から、選択されたメモリセル１３０の抵抗を求めることができる。読み取り操作中に、連結された導体と個別の導体を含むテストアレイ内の残りの列導体に電位などの共通入力を印加することができる。
【００３７】
前述の例において、選択された列導体が連結されていない場合は、テストアレイのすべての列導体に電位を提供するために、それぞれの列導体端子の端子にプローブを接触させることが必要になる。この特徴は、テストアレイにおける予想動作条件をシミュレートするために等しい電位または別の共通入力を使用する用途において特に有利である。
【００３８】
前述の実施形態によれば、開発プロセスにおける過度の費用または遅延なしに、テストアレイ内の任意の導体に共通入力を供給することができる。テストアレイは、フルスケールまたはそれに近いものとすることができ、それにより、テストアレイから測定したローディング効果、整定時間、および他の特性を、テストアレイの設計に基づく最終製品のアレイと類似させることができる。
【００３９】
さらなる利点は、テスト装置１０を使用して様々なサイズのアレイをテストすることができることである。選択された数の行導体と列導体を互いに連結することによって、任意のテストアレイに一定数の導電パッドを使用することができる。したがって、一定数または制限された数のプローブを有するテスト装置１０を使用して、様々なアレイをテストすることができる。
【００４０】
本明細書において、「行」と「列」という用語は、メモリアレイにおける一定の方向を意味していない。さらに、「行」と「列」という用語は、必ずしも垂直な関係を意味していない。
【００４１】
試験方法および装置を、その例示的な実施形態に関して説明してきたが、当業者ならば、本発明の真の思想および範囲から逸脱することなく本発明の説明した実施形態に様々な修正を行なうことができるであろう。本明細書に使用されている用語および説明は、単なる例示のために記載されており、限定するつもりではない。
【００４２】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．テストアレイ（100、200）であって、
複数の第１の導体（120、210、220）であって、前記第１の導体（120、210、220）の少なくとも１つのグループ（124、214、224）と、端子（122、212、222）に結合された少なくとも１つの第１の導体（120、210、220）とからなり、前記グループ（124、214、224）内の前記第１の導体（120、210、220）が、前記グループ（124、214、224）の共通端子（126、216、226）に電気的に結合された、複数の第１の導体（120、210、220）と、
複数の第２の導体（110、210、220）と、及び
前記第１および第２の導体の交点に配置された複数のメモリセル（130、230）とからなる、テストアレイ（100、200）。
２．第１の導体（120、210、220）の前記少なくとも１つのグループ（124、214、224）が、第１の導体（120、210、220）の複数のグループ（124、214、224）からなり、前記少なくとも１つの第１の導体（120、210、220）が、複数の第１の導体（120、210、220）からなる、上記１のテストアレイ（100、200）。
３．前記複数の第１の導体（120、210、220）が、第１の導体（120、210、220）のグループ（124、214、224）と個々の端子（122、212、222）に結合された第１の導体（120、210、220）との交互の繰り返しパターンからなる、上記２のテストアレイ（100、200）。
４．前記共通端子（126、216、226）が、前記テストアレイ（100、200）の基板上に配置される、上記３のテストアレイ（100、200）。
５．前記複数の第２の導体（210、220）が、
前記第２の導体（210、220）の少なくとも１つのグループ（214、224）であって、前記グループ（214、224）内の前記第２の導体（210、220）が、前記グループの共通端子（216、226）に電気的に結合された、前記第２の導体（210、220）の少なくとも１つのグループ（214、224）と、及び
個々の端子（212、222）に結合された少なくとも１つの第２の導体（210、220）とからなる、上記３のテストアレイ（200）。
６．第２の導体（210、220）の前記少なくとも１つのグループ（214、224）が、第２の導体（210、220）の複数のグループ（214、224）からなり、前記少なくとも１つの第２の導体（210、220）が、複数の第２の導体（210、220）からなり、前記共通端子（216、226）が、前記テストアレイ（200）の基板の上に配置される、上記５のテストアレイ（200）。
７．複数の第１の導体（120、210、220）と、複数の第２の導体（110、210、220）と、前記第１と第２の導体（110、210、220）との交点に配置された複数のメモリセル（130、230）とを含むアレイ（100、200）をテストする方法であって、
前記第２の導体（110、210、220）のうちの選択された１つに入力を印加するステップであって、前記選択された第２の導体（110、210、220）が、選択されたメモリセル（130、230）と交差する、ステップと、
選択された第１の導体（120、210、220）からの出力を測定するステップであって、前記選択された第２の導体（110、210、220）が、前記選択されたメモリセル（130、230）と交差する、ステップと、及び
前記テストアレイの少なくとも１つの共通端子（126、216、226）に共通入力を加えるステップであって、前記複数の第１の導体（120、210、220）のグループ（124、214、224）が、少なくとも１つの共通端子（126、216、226）に結合された、ステップとからなる、方法。
８．前記共通入力を加えるステップが、
複数の共通端子（126、216、226）に共通入力を加えることを含み、各共通端子（126、216、226）が、第１の導体（120、210、220）の対応するグループに結合される、上記７の方法。
９．前記出力を測定するステップが、
電流値を測定することを含む、上記８の方法。
１０．前記入力を加えるステップが、
電位を印加することを含む、上記９の方法。
【００４３】
【発明の効果】
本発明によれば、開発プロセスにおける過度の費用または遅延なしに、テストアレイ内の任意の導体に共通入力を供給することが可能になる。テストアレイは、フルスケールまたはそれに近いものとすることができ、それにより、テストアレイから測定したローディング効果、整定時間、および他の特性を、テストアレイの設計に基づく最終製品のアレイと類似させることができる。また、本発明によるテスト装置を使用することにより、様々なサイズのアレイをテストすることも可能になる。
【図面の簡単な説明】
【図１】第１の実施形態によるテストアレイの概略図である。
【図２】第２の実施形態によるテストアレイの概略図である。
【図３】テスト装置の概略図である。
【図４】図３に示したテスト装置の試験ボードの概略図である。
【符号の説明】
100、200 テストアレイ
110、210 行導体
120、220 列導体
112、122、212、222 端子
124、214、224 グループ
126、216、226 共通端子
130、230 メモリセル
【発明の属する技術分野】
本技術分野は、メモリアレイをテストするためのテストアレイと方法である。より具体的には、本技術分野は、過度の時間や費用なしにアレイの正確なテストを可能にするテスト方法とアレイである。
【０００２】
【従来の技術】
交点メモリアレイは、水平方向の行導体と垂直方向の列導体の交点に配置されたメモリセルを含む。このメモリセルは、交点メモリアレイにおいて記憶要素としてはたらき、一般に「１」または「０」の２値状態を記憶することができる。メモリセル、行導体、列導体、および他の回路要素は、基板上に配置され得る。既知の交点メモリアレイの例には、ワンタイムプログラマブル（ＯＴＰ）メモリ、およびリプログラマブルメモリなどの不揮発性メモリが含まれる。メモリアレイは、大量生産の前や新しいメモリアレイの開発段階中などの多くの環境でテストを必要とする。テストは、メモリセルの抵抗、メモリセル特性の均一性、ＲＨ応答、抵抗電圧特性、および他の特性など、メモリアレイの特性の測定を含むことができる。
【０００３】
テストの１つの手法は、ドライバ回路、スイッチング回路、および他の周辺回路の完全な統合したものを含むフルスケールのメモリアレイテスタを構成することである。「フルスケール」という用語は、テストされるべきアレイが、最終的なメモリ製品に含まれるメモリセルの数とほぼ同じ数のメモリセルを含むことを示す。この手法を使用して、メモリセルの状態を選択的に切り換え、様々な動作条件下でメモリセルの特性を測定することによって、テストアレイの特性を求めることができる。このテスト技術は、テストアレイの特性を求めるのに有効である場合があるが、周辺回路を含むフルスケールテスタの製作は、きわめて高価で時間がかかる。
【０００４】
アレイをテストするためのもう１つの技術は、テストアレイ内に周辺回路を完全に組み込んだテストアレイを構成することを含む。したがって、アレイ内の周辺回路を使用してテストアレイの特性をテストすることができる。この技術もまた、テスト段階中に完全なアレイを構成する必要があるため、高価でかつ時間がかかる。
【０００５】
メモリアレイをテストするための別の技術は、最終的なメモリ製品に使用されるメモリアレイよりも規模の小さいテストアレイを構成することである。小さい規模のテストアレイによる結果は、フルスケールのメモリアレイの結果の標本として利用される。この技術は、小規模のテストがフルスケールアレイで生じるローディング効果（loading effect）、整定時間、および他の現象を再現することができないため、不十分であるかもしれない。したがって、小規模の試験は、いくつかの用途に対して十分に正確でない可能性がある。
【０００６】
【発明が解決しようとする課題】
したがって、過度のコストまたは遅延を必要とせずにメモリアレイを正確にテストするためのテストアレイと方法が必要とされている。
【０００７】
【課題を解決するための手段】
第１の態様によれば、テストアレイは、複数の行導体と、複数の列導体と、行導体と列導体の交点に配置された複数のメモリセルとを含む。行導体と列導体は、電気的に結合または「連結」された導体のグループを含むことができる。連結された導体は、共通端子に結合され得る。また、行導体と列導体は、個々の端子に接続された導体を含む。個々の端子に接続された行導体と列導体の交点に配置されたメモリセルは、テスト中にテスト装置によってそれらの特性が測定され得る。連結された行導体と列導体のグループは、テスト中、連結された導体に共通の電流または電位が印加され得る。
【０００８】
第１の態様によれば、テストアレイの端子の数は、比較的少なくできる。したがって、テストアレイに接続するためのプローブの数が制限または限定されたテスト装置を使用して、アレイをテストすることができる。行導体および／または列導体を選択的に連結することによって、きわめて大きいテストアレイを、比較的少数のプローブを有するテスト装置でテストすることができる。
【０００９】
また、第１の態様によれば、テストアレイを、過度の費用なしにフルスケールでテストすることができる。さらに、テストのためにテストアレイにスイッチング回路や他の回路を完全に組み込む必要がない。したがって、テストアレイを比較的安価でかつ迅速に組み立てることができ、新しいアレイの開発の時間とコストが削減される。
【００１０】
また、第１の態様によれば、フルスケールアレイによってローディング効果、整定時間、および他の特性がより正確に予測されるので、フルスケールテストアレイの使用により、小規模のテストデータよりも信頼性の高いテストデータが提供される。この特徴は、テストアレイ内の選択されたメモリセルからのテストデータが、テストアレイの設計に基づいてフルスケールの最終製品メモリアレイがどのように動作するのかを確実に表すのに役立つ。
【００１１】
第２の態様によれば、テストアレイをテストする方法は、選択されたメモリセルと交差する選択された行導体に入力を印加するステップと、選択されたメモリセルと交差する選択された列導体からの出力を測定するステップと、テストアレイの共通端子に共通入力を印加するステップとを含む。共通端子はそれぞれ、連結された列導体のグループに結合される。
【００１２】
第２の態様によれば、列導体のグループに共通入力を印加することにより、テストアレイの予想動作環境をシミュレートすることが可能になる。共通端子を介して列導体のグループに共通の入力を印加することができるので、テストアレイは、テストアレイをテストするために使用されるテスト装置と接続するのに必要な端子が少なくなる。さらに、このテスト装置は、テストアレイ端子との接続に必要なプローブの数が少なくなる。
【００１３】
他の態様および利点は、添付図面に関連して行われる以下の詳細な説明から明らかになるであろう。
【００１４】
詳細な説明は、同じ参照番号が類似の要素を指す添付図面を参照する。
【００１５】
【発明の実施の形態】
好適な実施形態と図面によって、アレイをテストするためのテストアレイおよび方法を説明する。
【００１６】
図１は、第１の実施形態によるテストアレイ１００の概略図である。テストアレイ１００は、複数の行導体１１０および列導体１２０を含む。行導体１１０は、メモリセル１３０において列導体１２０と交差する。テストアレイ１００は、交点メモリアレイであり、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ）、ヒューズメモリ、アンチヒューズ（anti-fuse）メモリ、電荷記憶、マスク読出し専用（マスクＲＯＭ）メモリ、および他のメモリタイプなど、任意の交点メモリタイプとすることができる。
【００１７】
テストアレイ１００の行導体１１０は、導電端子１１２で終端し、列導体１２０は、導電端子１２２で終端する。図１において、端子１１２、１２２は、導電パッドとして示されている。しかしながら、テストアレイ１００に使用するには、どのような形の導電端子も適している。端子１１２、１２２は、テストアレイ１００をテスト装置（図１には示されず）に結合してメモリアレイ１００の特性を求めるために使用される。端子１１２、１２２は、アレイ１００の基板（図示せず）の上に配置され得る。図１に示したテストアレイ１００は、ｑ本の行導体１１０と、ｐ本の列導体１２０と、ｐ×ｑ個のメモリセル１３０を含み、ここで、ｐとｑは整数である。
【００１８】
第１の実施形態によれば、テストアレイ１００の多数の列導体１２０は、グループ１２４として互いに電気的に結合または「連結」され、共通端子１２６において共通出力を有する。「グループ」は、例えば、２本以上の導体からなることができる（例示のため、グループ１２４内の個々の導体は示されない）。図１では、２本の第１の列導体１１０がそれぞれ個々の端子１２２で終端する。列３〜ｎの列導体１２０は、共通端子１２６に電気的に結合され、そこで終端する。ここで、ｎは整数である。この構成の効果は、テストアレイ１００のテスト中にテスト装置と接続するための端子の数を少なくすることである。共通端子は、テストアレイ１００の基板（図示せず）の上に配置され得る。
【００１９】
指定された列導体１２０が共通端子１２６を共用しているので、通常、連結された列導体１２０に結合されたメモリセル１３０からテストデータは収集されない。データは、個別端子１２２を有する列導体１２０と交差するメモリセル１３０から取得することが理想的である。したがって、テスタは、テストアレイ１００の特性の統計的に代表的なサンプルを提供するために、テスト測定で何個のメモリセル１３０にアクセスできなければならないかを決定する。メモリセル１３０の所望のサンプル母集団の測定を可能にするために、多数の列導体１２０が、個々の導電パッド１２２で終端するように選択される。残りの列導体１２０は、グループ１２４に連結されてもよい。したがって、個別端子１２２を有する列導体１２０の数は、テストアレイ１００のサイズ、および特定の用途に必要な統計サンプル（すなわち、測定のためにアクセス可能なメモリセル１３０の数）に依存する。
【００２０】
共通端子１２６があるため、例えば、電位、電流、または他の入力などの共通入力をグループ１２４内の連結された導体１２０に印加することが可能になる。テストアレイ１００の予想動作環境をシミュレートするために、テスト中に、電位、電流、および他の入力をグループ１２４に印加することができる。装置の予想動作環境は、一般に、テストアレイ１００の設計に基づいて最終製品メモリアレイに予想される条件である。この特徴は、テストアレイ１００内の選択されたメモリセル１３０からのテストデータが、テストアレイ１００の設計に基づくメモリアレイが実際の動作でどのようにはたらくかを確実に表すのに役立つ。
【００２１】
テストアレイ１００から取得されるテスト測定値により、グループ１２４と列導体１２０は、それぞれ１つの端子１２６、１２２しか必要ない場合がある。例えば、テストアレイ１００のテストプロセスが、選択された列導体１２０への電位の印加しか含まない場合、列導体１２０は、それぞれの端部に端子１２２、１２６を必要とせず１つの端子１２２、１２６だけでよい場合がある。
【００２２】
図１において、２つの列導体１２０は、個々の端子１２２で終端し、３〜ｎの列導体１２０は、共通端子１２６を共用する。ｐ本の列導体１２０にわたって１，２，３〜ｎ，１，２，３〜ｎ．．．のパターンが繰り返す。１，２，３〜ｎ，１，２，３〜ｎ．．．のパターンは、選択された列導体１２０を互いに連結する構成の例であり、他の構成が可能である。１つの可能な代替の構成は、例えば、１，２〜ｎ，１，２〜ｎ，．．．である。
【００２３】
図１において、テスト中にテスト装置と接続するための端子の数を少なくするために、選択された列導体１２０だけが電気的に結合されている。図２は、連結された行導体と列導体を有するテストアレイ２００の代替の実施形態を示す。
【００２４】
図２を参照すると、メモリアレイ２００は、個別端子２１２で終端するか、あるいはグループ２１４として互いに連結されかつ共通端子２１６を共用する行導体２１０を含む。同様に、列導体２２０は、個別端子２２２で終端するか、あるいはグループ２２４として互いに連結されかつ共通端子２２６を共用する。図２において、端子２１２、２２２、２１６、２２６は、導電パッドとして示されている。しかしながら、テストアレイ２００に使用するには、どのような形の導電端子も適している。端子２１２、２２２、２１６、２２６は、テストアレイ２００の基板（図示せず）の上に配置され得る。
【００２５】
行導体２１０は、１本の個別の導体２１０とそれに後続する２〜ｍ本の連結された導体２１０の繰り返しパターンを含み、行導体２１０は合計ｑ本である。列導体２２０は、１本の列導体２２０とそれに後続する２〜ｎ本の連結された列導体２２０の繰り返しパターンを含み、列導体２２０は合計ｐ本である。この実施形態において、ｍ、ｎ、ｐおよびｑは、整数である。
【００２６】
前述の実施形態によれば、テストアレイは、テストプロセス中にテストプローブと接続するための端子の数を少なくするために、電気的に結合または互いに連結された、選択された数の行／列導体を含むことができる。この構成の１つの利点は、様々なサイズのテストアレイを、比較的少ない数のプローブを有するテスト装置によりテストできることである。有利な点は、特定の実験室または他のテスト環境におけるテストアレイを、１組の標準化された数の端子のうちの１つに対応するように構成することができ、それにより１つのテスト装置を利用して様々なテストアレイをテストすることができる。テストアレイの端子の数は、多数または小数の行および／または列導体を選択的にグループに連結することによって標準化され得る。
【００２７】
前述の実施形態に対するもう１つの利点は、比較的多くのメモリセルを有するテストアレイを正確にテストすることができることである。言い換えれば、テストアレイをフルサイズでテストすることができる。したがって、テストアレイのローディング効果、欠陥密度、整定時間、および他の特性などの特性は、テストアレイ設計に基づいた最終製品のメモリアレイと類似することになる。さらに、テストアレイをテストするために、スイッチング回路や他の周辺回路を組み込む必要がない。
【００２８】
図３と図４を参照して、テストアレイをテストするためのテスト装置１０について後述する。図３は、テスト装置１０の概略図であり、図４は、テスト装置１０の試験ボード２０の概略図である。
【００２９】
図３を参照すると、テスト装置１０は、試験ボード２０、テスト電子回路１２、およびプロセッサ９０を含む。試験ボード２０は、導体２２によってテスト電子回路１２に結合される。テスト電子回路１２は、マルチプレクサ３０、デコーダ４０、読み取り増幅器５０、読み取り／書き込み制御部６０、および電流源７０を含む。プロセッサ９０は、Ｉ／Ｏ装置９２を通り、Add線、Data線およびＲ／Ｗ線を介してテスト電子回路１２に結合される。
【００３０】
図３において、試験ボード２０は、テストアレイ１００が試験ボード２０に取り付けられた状態で記号により表されているが、本明細書で説明される他のテストアレイの実施形態もテスト装置１０でテストすることができる。試験ボード２０は、テスト中にテストアレイ１００を支持し、テストアレイ１００の行導体１１０と列導体１２０に入力を提供することができ、行導体１１０と列導体１２０からの出力を受け取ることができる導電性プローブを含む。テストアレイ１００は、試験ボード２０の選択されたプローブが、テストアレイ１００の選択された端子と接触するように試験ボード２０に取り付けられる。試験ボード２０については、図４に関連して以下に詳細に説明する。
【００３１】
テスト装置１０は、テストアレイ１００の予想動作環境をシミュレートするために、例えば、連結された行導体１１０および列導体１２０に、電位や電流などの入力を供給することができる。プロセッサ９０は、試験プロセスを制御し、例えば、中央処理装置からなることができる。プロセッサ９０は、テストアレイ１００内のメモリセル１３０をプログラムすることができる書き込みモードと、テストアレイ１００の特性を測定することができる読み取りモードのいずかでテスト装置１０を動作させることができる。読み取り／書き込み制御部６０は、テスト電子回路１２を読み取りモードと書き込みモードで制御する。マルチプレクサ３０は、行導体１１０と列導体１２０の間で信号を多重化するはたらきをし、デコーダ４０は、マルチプレクサ３０との間でデータを復号化する。テストアレイ１００からの電流の大きさなどのデータは、データ線でプロセッサ９０に送られる前に、読み取り増幅器５０によって検出される。電流源７０は、テストアレイ１００に書き込み電流を供給するために使用されるプログラム可能な電流源とすることができる。また、テスト電子回路１２は、電流源７０が、例えば読み取り電圧や他の入力をテストアレイ１００に提供することができるように、ディジタル−アナログ変換器や他の変換器を含むことができる。
【００３２】
図４は、試験ボード２０の概略図である。試験ボード２０は、テストアレイの導電端子と接触するための複数のプローブ２５を含む。プローブ２５は、テストアレイが試験ボード２０上に配置されたときにテストアレイの個別端子と共通端子の両方と接触するように組２６〜２９で配列されている。組２６〜２９はそれぞれ、様々なテストアレイ構成に対応するために異なる数のプローブ２５を有することができる。
【００３３】
各プローブ２５は、テスト電子回路１２に至る導体２２のうちの１つに接続され得る。コントローラ９０は、テスト電子回路１２に命令して、特定のプローブ２５に結合された列導体または行導体から出力を受け取り、あるいは書き込み電圧または電流、あるいは読み取り電圧または電流などの入力を、特定のプローブ２５に結合された列導体または行導体に印加することができる。
【００３４】
テストアレイは、試験ボード２０に取り付ける前に、テストアレイを９０度回転させることによって試験ボード２０上でいくつかの方向に向けることができる。この機能により、様々な配列の行導体および列導体をプローブ２５の様々な組２６〜２９に結合することができる。
【００３５】
前述の実施形態によれば、テストアレイ内の行導体と列導体を連結して試験ボード２０から共通入力を受け取ることができるので、試験ボード２０上のプローブ２５の数は、比較的少なくできる。例えば、図４において、試験ボード２０は、組２６の１６本のプローブと、組２８の２４本のプローブを含む。組２６のプローブと、組２８の対応する（すなわち、真向かいの）プローブは、個別端子を有する列導体に結合され得る。組２６のプローブに対応しない組２８のプローブをテストアレイ内の共通端子に結合して、例えば、連結された列導体に等しい電位を印加することができる。
【００３６】
１つの動作モードにおいて、個別端子を有する行ラインと列導体の交点に配置された選択されたメモリセルが、テスト装置１０によって測定される抵抗を有することができる。このモードにおいて、選択されたメモリセルと交差する行ラインに読み取り電圧を印加することによって読み取り電流が生成され、選択されたメモリセルと交差する列導体を、導体２２によってテスト電子回路１２に結合することができる。選択されたメモリセルと交差する列導体は、個別端子を含む。選択されたメモリセルに流れる読み取り電流の値は、読み取り増幅器５０によって判定され得る。プロセッサ９０は、読み取り電流値から、選択されたメモリセル１３０の抵抗を求めることができる。読み取り操作中に、連結された導体と個別の導体を含むテストアレイ内の残りの列導体に電位などの共通入力を印加することができる。
【００３７】
前述の例において、選択された列導体が連結されていない場合は、テストアレイのすべての列導体に電位を提供するために、それぞれの列導体端子の端子にプローブを接触させることが必要になる。この特徴は、テストアレイにおける予想動作条件をシミュレートするために等しい電位または別の共通入力を使用する用途において特に有利である。
【００３８】
前述の実施形態によれば、開発プロセスにおける過度の費用または遅延なしに、テストアレイ内の任意の導体に共通入力を供給することができる。テストアレイは、フルスケールまたはそれに近いものとすることができ、それにより、テストアレイから測定したローディング効果、整定時間、および他の特性を、テストアレイの設計に基づく最終製品のアレイと類似させることができる。
【００３９】
さらなる利点は、テスト装置１０を使用して様々なサイズのアレイをテストすることができることである。選択された数の行導体と列導体を互いに連結することによって、任意のテストアレイに一定数の導電パッドを使用することができる。したがって、一定数または制限された数のプローブを有するテスト装置１０を使用して、様々なアレイをテストすることができる。
【００４０】
本明細書において、「行」と「列」という用語は、メモリアレイにおける一定の方向を意味していない。さらに、「行」と「列」という用語は、必ずしも垂直な関係を意味していない。
【００４１】
試験方法および装置を、その例示的な実施形態に関して説明してきたが、当業者ならば、本発明の真の思想および範囲から逸脱することなく本発明の説明した実施形態に様々な修正を行なうことができるであろう。本明細書に使用されている用語および説明は、単なる例示のために記載されており、限定するつもりではない。
【００４２】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．テストアレイ（100、200）であって、
複数の第１の導体（120、210、220）であって、前記第１の導体（120、210、220）の少なくとも１つのグループ（124、214、224）と、端子（122、212、222）に結合された少なくとも１つの第１の導体（120、210、220）とからなり、前記グループ（124、214、224）内の前記第１の導体（120、210、220）が、前記グループ（124、214、224）の共通端子（126、216、226）に電気的に結合された、複数の第１の導体（120、210、220）と、
複数の第２の導体（110、210、220）と、及び
前記第１および第２の導体の交点に配置された複数のメモリセル（130、230）とからなる、テストアレイ（100、200）。
２．第１の導体（120、210、220）の前記少なくとも１つのグループ（124、214、224）が、第１の導体（120、210、220）の複数のグループ（124、214、224）からなり、前記少なくとも１つの第１の導体（120、210、220）が、複数の第１の導体（120、210、220）からなる、上記１のテストアレイ（100、200）。
３．前記複数の第１の導体（120、210、220）が、第１の導体（120、210、220）のグループ（124、214、224）と個々の端子（122、212、222）に結合された第１の導体（120、210、220）との交互の繰り返しパターンからなる、上記２のテストアレイ（100、200）。
４．前記共通端子（126、216、226）が、前記テストアレイ（100、200）の基板上に配置される、上記３のテストアレイ（100、200）。
５．前記複数の第２の導体（210、220）が、
前記第２の導体（210、220）の少なくとも１つのグループ（214、224）であって、前記グループ（214、224）内の前記第２の導体（210、220）が、前記グループの共通端子（216、226）に電気的に結合された、前記第２の導体（210、220）の少なくとも１つのグループ（214、224）と、及び
個々の端子（212、222）に結合された少なくとも１つの第２の導体（210、220）とからなる、上記３のテストアレイ（200）。
６．第２の導体（210、220）の前記少なくとも１つのグループ（214、224）が、第２の導体（210、220）の複数のグループ（214、224）からなり、前記少なくとも１つの第２の導体（210、220）が、複数の第２の導体（210、220）からなり、前記共通端子（216、226）が、前記テストアレイ（200）の基板の上に配置される、上記５のテストアレイ（200）。
７．複数の第１の導体（120、210、220）と、複数の第２の導体（110、210、220）と、前記第１と第２の導体（110、210、220）との交点に配置された複数のメモリセル（130、230）とを含むアレイ（100、200）をテストする方法であって、
前記第２の導体（110、210、220）のうちの選択された１つに入力を印加するステップであって、前記選択された第２の導体（110、210、220）が、選択されたメモリセル（130、230）と交差する、ステップと、
選択された第１の導体（120、210、220）からの出力を測定するステップであって、前記選択された第２の導体（110、210、220）が、前記選択されたメモリセル（130、230）と交差する、ステップと、及び
前記テストアレイの少なくとも１つの共通端子（126、216、226）に共通入力を加えるステップであって、前記複数の第１の導体（120、210、220）のグループ（124、214、224）が、少なくとも１つの共通端子（126、216、226）に結合された、ステップとからなる、方法。
８．前記共通入力を加えるステップが、
複数の共通端子（126、216、226）に共通入力を加えることを含み、各共通端子（126、216、226）が、第１の導体（120、210、220）の対応するグループに結合される、上記７の方法。
９．前記出力を測定するステップが、
電流値を測定することを含む、上記８の方法。
１０．前記入力を加えるステップが、
電位を印加することを含む、上記９の方法。
【００４３】
【発明の効果】
本発明によれば、開発プロセスにおける過度の費用または遅延なしに、テストアレイ内の任意の導体に共通入力を供給することが可能になる。テストアレイは、フルスケールまたはそれに近いものとすることができ、それにより、テストアレイから測定したローディング効果、整定時間、および他の特性を、テストアレイの設計に基づく最終製品のアレイと類似させることができる。また、本発明によるテスト装置を使用することにより、様々なサイズのアレイをテストすることも可能になる。
【図面の簡単な説明】
【図１】第１の実施形態によるテストアレイの概略図である。
【図２】第２の実施形態によるテストアレイの概略図である。
【図３】テスト装置の概略図である。
【図４】図３に示したテスト装置の試験ボードの概略図である。
【符号の説明】
100、200 テストアレイ
110、210 行導体
120、220 列導体
112、122、212、222 端子
124、214、224 グループ
126、216、226 共通端子
130、230 メモリセル
Claims (3)
- 複数の第１の導体と、
前記複数の第１の導体とそれぞれ交差する複数の第２の導体と、
前記第１の導体および前記第２の導体の交点に配置されたメモリセルと、
前記複数の第１の導体のなかの一つの導体の終端に接続された第１導体用個別端子と、
前記複数の第１の導体のなかの少なくとも２つ以上の導体の終端が接続された第１導体用共通端子と、を有し、
前記第１導体用共通端子に接続された少なくとも２つ以上の前記第１の導体を１グループとして、当該１グループとなった少なくとも２つ以上の前記第１の導体と前記第１導体用個別端子に接続された前記第１の導体とが繰り返し配列されている、テストアレイ。 - さらに、前記複数の第２の導体のなかの一つの導体の終端に接続された第２導体用個別端子と、
前記複数の第２の導体のなかの少なくとも２つ以上の導体の終端が接続された第２導体用共通端子と、を有し、
前記第２導体用共通端子に接続された少なくとも２つ以上の前記第２の導体を一グループとして、当該１グループとなった少なくとも２つ以上の前記第２の導体と前記第２導体用個別端子に接続された前記第２の導体が繰り返し配列されている、請求項１記載のテストアレイ。 - 請求項１または２記載のテストアレイを使用したメモリセルアレイのテスト方法であって、
選択するメモリセルと交差する第２導体用個別端子に入力を印加してメモリセルを選択するステップと、
当該選択されたメモリセルと交差する第１の導体からの出力を測定するステップと、
第１導体用共通端子に入力を印加するステップと、
を有する、メモリセルアレイのテスト方法。
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