JPH0658994A - Ｌｓｉの出力回路試験方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明はＬＳＩの出力回路試験方法に関し、出
力電圧試験を特定のごく少ないピンのみの接触にて行え
るようにすることを目的とする。 【構成】適数個の出力端子１、１・・にスイッチ回路２
を介して接続される出力レベルセンス端子３をＬＳＩ４
に備え、前記スイッチ回路２を交互にＯＮさせながら出
力レベルセンス端子３をプローブし、各出力端子１の出
力電位を検査するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩの出力回路試験
方法に関するものである。

【０００２】

【従来の技術】従来、ゲートアレイ等のＬＳＩの出力電
圧特性を試験するには、各出力端子毎にＬＳＩテスタの
観測端子をプローブすることにより行われていた。

【０００３】

【発明が解決しようとする課題】一方、近年、要求ゲー
ト規模の増大に伴ってＬＳＩのピン数も多ピン化の要求
が高まってきており、このような多ピン化の要求を満足
しながら、ＬＳＩの性能を引き出すために、ＴＡＢ技
術、ベアチップ実装技術等を利用することが実行されつ
つあり、かかる多ピン化されたＬＳＩにおける出力電圧
特性の試験は、プローブすべきピン数が多いために、試
験工数が膨大となる上に、ピンがチップの中央部に配置
されるＬＳＩの出現等の理由ですべてのピンについてプ
ローブすることが不可能な場合があるという欠点を有す
るものであった。

【０００４】本発明は、以上の欠点を解消すべくなされ
たものであって、従来、全ピンや全端子への接触試験で
しか実現できなかった出力電圧試験を特定のごく少ない
ピンのみの接触にて行えるようにしたＬＳＩの出力回路
試験方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】図１に本発明の原理図を
示す。図１において１はＬＳＩ出力部８に接続される出
力端子で、その内の適数本は、スイッチ回路２、２・・
を介して同一の出力レベルセンス端子３に接続されてい
る。図示の例において、スイッチ回路２は制御回路５か
らのスイッチ選択信号Ｓに基づいて何れか１個がＯＮと
され、ＬＳＩ４の出力回路８の出力はスイッチ回路２を
経由して出力レベルセンス端子３に出力される。

【０００６】

【作用】以上の構成の下、出力電圧試験は、出力論理設
定用の入力端子９、９・・からテストパターンを入力す
ることにより、スイッチ選択信号Ｓによりスイッチ回路
２を順次ＯＮし、出力レベルセンス端子３の電位を測定
することにより行われる。

【０００７】この結果、入力端子９からの入力により各
出力端子１にそれぞれ任意の論理値（”１”、”０”、
ＨZ）を設定し、出力レベルセンス端子３をプローブす
ることにより、すべての出力端子１の出力レベルの測定
が可能になる。

【０００８】

【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。本発明方法をＣＭＯＳ回路で
実施する場合の実施例を図２に示す。この実施例におい
て、ＬＳＩチップ４は、テスト用の入力端子９に接続さ
れる制御回路５と、制御回路５に接続されるスイッチデ
コーダ回路６、およびスキャン回路１０と、ＬＳＩ４の
各出力端子１、１・・に接続されるスイッチ回路２、２
・・と、スイッチ回路２を介して各出力端子１に接続さ
れる出力レベルセンス端子３とを備える。

【０００９】制御回路５は、入力端子９からの入力に応
じてスイッチデコーダ回路６に選択制御信号Ｄ1、Ｄ2・
・を出力するとともに、スキャン回路１０に出力論理制
御信号ＳＣを出力し、スイッチデコーダ回路６は、上記
制御回路５からの選択制御信号Ｄに基づいて、各スイッ
チ回路２の制御端子に対してスイッチ選択信号Ｓを出力
する。

【００１０】図３は４出力を例にとったスイッチデコー
ダ回路６の真理値表であり、この場合、制御回路５から
は２ビットの選択制御信号Ｄ1、Ｄ2が出力され、各選択
制御信号Ｄに基づいて、スイッチデコーダ回路６は、い
ずれか１ビットが”１”となるビット列をスイッチ選択
信号Ｓ1、Ｓ2、Ｓ3、Ｓ4として出力する。

【００１１】一方、スキャン回路１０は、制御回路５か
らの出力論理制御信号ＳＣに基づいてＬＳＩ出力部８を
所望の論理値をセットするように動作する。したがって
この実施例において、入力端子９から所定のテストパタ
ーンを入力すると、制御回路５はスキャン回路１０を制
御して各出力端子１を所定の論理レベルにセットすると
ともに、同時に、スイッチデコーダ回路６に対して選択
制御信号Ｄを出力し、スイッチデコーダ回路６からスイ
ッチ選択信号Ｓが出力される。

【００１２】各スイッチ回路２は、制御端子に与えられ
たスイッチ選択信号Ｓの論理レベルによりＯＮ、ＯＦＦ
することから、複数のスイッチ回路２の内いずれか１つ
が”ＯＮ”状態となり、該当する出力端子１の出力電位
が出力レベルセンス端子３に出力される。

【００１３】出力レベルセンス端子３における電位測定
が、端子開放にて電圧測定される場合には、当該測定電
位が出力端子電位となるが、ドライブ電流を流す場合に
は、スイッチ回路２のＯＮ抵抗、あるいは出力レベルセ
ンス用のＬＳＩ内配線による電圧降下を補正した値を出
力端子電位とする。

【００１４】なお、上述した実施例において、スイッチ
デコーダ回路６への入力は、制御回路５から与えられる
ように構成されているが、選択制御信号Ｄ入力用の端子
を設け、該端子から与えることも可能である。

【００１５】さらに、出力レベルセンス端子３に接続さ
れる出力端子数は、必ずしもＬＳＩ４の全端子を対象と
するものではなく、その内のプローブ困難な部位の出力
端子１のみを選択することも可能であり、さらに、ＬＳ
Ｉチップ４内の配線を考慮して、端子群を複数に分割
し、各分割ブロック毎にまとめ、各分割ブロックに対応
させて複数の出力レベルセンス端子３を設けることも可
能である。

【００１６】図４に本発明の第２の実施例を示す。この
実施例において、スイッチ回路２により選択された出力
端子１の出力は、コンパレータ７を経由して出力レベル
センス端子３に出力される。コンパレータ７は、この場
合、反転入力端子側に上記出力端子１の出力が接続さ
れ、非反転入力端子は、基準電位印加端子１１に接続さ
れる。

【００１７】しかして、この実施例において、制御回路
５からのスイッチ選択信号Ｓにより任意の出力端子１に
接続されるスイッチ回路２をＯＮにした後、外部電源か
ら基準電位印加端子１１に所定の電位を印加する。

【００１８】基準電位印加端子１１への入力電圧ＶREF
は、可変であり、測定モードにおいて該基準電位印加端
子１１への印加電圧を徐々に増加、または減少させる
と、コンパレータ７の出力は出力端子１からの出力電位
の近傍で反転することから、該反転時の基準電位印加端
子１１への印加電圧を出力電位として読み取ることがで
きる。

【００１９】本方式の場合、出力レベルセンス端子３へ
の出力電圧はコンパレータの出力（”０”、”１”論
理）となり、端子３の論理レベルが変化した時の基準電
位印加端子１１への印加電圧により出力端子１の電圧を
出力端子電位とする。

【００２０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、多ピンＬＳＩにおいても、出力端子の電圧レ
ベル測定が、一部のコントロール入力以外、非接触で電
気的に調査が可能となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１の実施例を示す図である。

【図３】スイッチデコーダ回路の真理値表である。

【図４】本発明の第２の実施例を示す図である。

【符号の説明】

１ 出力端子 ２ スイッチ回路 ３ 出力レベルセンス端子 ４ ＬＳＩ ５ 制御回路 ６ スイッチデコーダ回路 ７ コンパレータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】適数個の出力端子(１、１・・)にスイッチ
   回路(２)を介して接続される出力レベルセンス端子(３)
   をＬＳＩ(４)に備え、 前記スイッチ回路(２)を交互にＯＮさせながら出力レベ
   ルセンス端子(３)をプローブし、各出力端子(１)の出力
   電位を検査するＬＳＩの出力回路試験方法。
2. 【請求項２】前記ＬＳＩ(４)は、制御回路(５)から送出
   される選択制御信号(Ｄ)によりスイッチ選択信号(Ｓ)を
   出力するスイッチデコーダ回路(６)を備える請求項１記
   載のＬＳＩの出力回路試験方法。
3. 【請求項３】前記ＬＳＩ(４)は、各スイッチ回路(２)を
   経由して出力される出力端子(１)の出力電位と、基準電
   位(ＶREF)とを比較し、比較結果を出力レベルセンス端
   子(３)に出力するコンパレータ(７)を備える請求項１ま
   たは２記載のＬＳＩの出力回路試験方法。
4. 【請求項４】前記基準電位(ＶREF)は、所定の電位幅で
   変更可能であり、該基準電位(ＶREF)を徐々に変更しつ
   つコンパレータ(７)出力を観測し、コンパレータ(７)出
   力の反転時の基準電位(ＶREF)から出力端子(１)の出力
   電位を推定する請求項３記載のＬＳＩの出力回路試験方
   法。